KR20190138740A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 (1) 는, 제 1 도전형의 고농도 드레인 영역 (14a), 제 1 드레인 드리프트 영역 (14b), 및 제 2 드레인 드리프트 영역 (14c) 을 포함하는 제 1 도전형의 드레인 영역 (14) 과, 제 1 도전형의 소스 영역 (15) 과, 제 2 도전형의 보디 영역 (16) 과, 게이트 절연막 (12) 과, 게이트 전극 (13) 과, 드레인 영역 (14) 상에 형성된 STI 절연막 (11) 을 구비하고 있다. 제 2 드레인 드리프트 영역 (14c) 은, STI 절연막 (11) 의 제 1 모서리부 (11a) 로부터 거리 (x1) 만큼 떨어진 제 1 위치 (11f) 로부터 제 2 모서리부 (11b) 의 방향으로 연장하여 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 의료용 진단 장치나 건축 건조물 등의 비파괴 검사에 사용되는 초음파 진단 장치, 혹은 소나나 수중 통신용 기기의 고기능화에 수반하여, 높은 전원 전압에서 동작하고 부하에 대전류를 공급할 수 있는 IC (Integrated Circuit) 가 한층 더 요망되는 상황이 되었다. 그 때문에 그러한 IC 에 있어서의 출력 소자에는, 고내압·저 ON 저항의 반도체 장치가 필요하게 된다.
반도체 기판에 집적화 가능하고, 스위칭 신호의 공급이나 그 신호의 진폭 증폭에 사용되는 고내압·저 ON 저항인 반도체 장치로서, LDMOSFET (Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor) 가 알려져 있다.
일반적으로, LDMOSFET 의 드레인의 고내압화는, 드레인 드리프트 영역의 길이를 늘려, 드레인 드리프트 영역 상에 후막 (厚膜) 의 절연막을 형성하는 등 드레인 전계를 완화시킴으로써 실현된다. 이 후막의 절연막은, 동시에 집적화되는 CMOS 논리 회로에 사용되는 소자 분리막으로 병용되는 경우가 많다. 그 때문에, 예를 들어 반도체 장치를 제조하기 위한 반도체 제조 프로세스에 있어서, 대체로 0.25 ㎛ 보다 큰 디자인 룰이 채용되는 경우, 소자 분리에 사용되는 LOCOS (Local Oxidation of Silicon) 절연막이, 이 후막의 절연막으로서 채용된다.
특허문헌 1 (도 1 참조) 에는, LDMOSFET 의 드레인 드리프트 영역에, 후막의 절연막으로서 STI (Shallow Trench Isolation) 절연막을 형성함으로써, 드레인 드리프트 영역의 길이를 종방향으로 늘리면서 드레인 내압을 향상시키고, 동시에 평면적인 소요 면적을 저감하여, 단위 면적 당 ON 저항을 저감시킨 LDMOSFET 를 실현하는 기술이 개시되어 있다.
일본 공개특허공보 평8-97411호
그러나, 특허문헌 1 의 LDMOSFET 에 있어서는, STI 절연막의 모서리부 근방에 발생하는 핫 캐리어의 발생이 현저해져, 그 핫 캐리어에서 기인하는 경시적인 임계값 전압이나 드레인 전류의 변동 (이후, 핫 캐리어 열화라고 부른다) 을 억제하기가 곤란하다. 그 때문에, LDMOSFET 의 특성을 장기에 걸쳐서 안정시킨다는 장기 신뢰성에 대해 개선의 여지가 있다.
고전계 중에서 가속되어 고에너지를 갖는 핫 캐리어는, 일반적으로 전류 경로에 존재하는 격자에 충돌했을 때, 그 에너지에 의해 핫 캐리어 열화의 원인이 되는 2 차 캐리어를 발생시킨다. 이 2 차 캐리어의 발생량은, 드레인 전계와 드레인 전류 밀도의 크기에 상관한다. 특허문헌 1 의 도 1 과 같은, 드레인 드리프트 영역에 STI 절연막을 구비하는 구성에 있어서는, 소자 분리 절연막 저면과 측면이 접하는 STI 절연막 모서리부의 각도가 LOCOS 의 모서리부와 비교해서 급준하기 때문에, 드레인 전류가 STI 절연막 모서리부 근방의 반도체 기판에 있어서 집중되기 쉬워진다. 그 때문에 그 STI 절연막 모서리부 근방에서는 드레인 전류 밀도가 증대하여, 핫 캐리어의 발생이 현저해지는 것으로 생각된다.
한편, 핫 캐리어의 발생을 억제하기 위해서, 드레인 드리프트 영역의 불순물 농도를 저하시켜 드레인 전계를 완화시키면, 드레인 드리프트 영역의 드레인 저항이 증대하여 ON 저항의 저감이 곤란해진다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 핫 캐리어 열화를 억제하고, 드레인의 고내압화와 ON 저항의 저감과 함께 장기 신뢰성의 향상을 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에서는 이하의 수단을 사용하였다.
즉, 반도체 기판에 형성된, 제 1 도전형의 드레인 영역과, 제 1 도전형의 소스 영역과, 상기 드레인 영역과 상기 소스 영역의 사이에 형성된 제 2 도전형의 보디 영역과, 상기 보디 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 드레인 영역에 형성된 트렌치와, 상기 트렌치 내에 형성된 상기 게이트 절연막보다 두꺼운 막두께를 갖는 후막 절연막을 구비한 반도체 장치로서, 상기 트렌치는, 상기 보디 영역에 대향하는 제 1 트렌치 측면, 상기 제 1 트렌치 측면 및 상기 보디 영역에 대향하고 상기 제 1 트렌치 측면보다 상기 보디 영역으로부터 떨어져서 형성된 제 2 트렌치 측면, 트렌치 저면, 단면에서 볼 때에 상기 트렌치 저면과 상기 제 1 트렌치 측면의 교차부에 형성된 제 1 모서리부 및 상기 트렌치 저면과 상기 제 2 트렌치 측면의 교차부에 형성된 제 2 모서리부를 갖고, 상기 드레인 영역은, 상기 보디 영역, 상기 제 1 트렌치 측면 및 상기 제 1 모서리부로부터 제 1 위치까지의 사이의 상기 트렌치 저면에 접하여 형성된 제 1 드레인 드리프트 영역과, 상기 제 1 위치로부터 상기 제 2 모서리부의 방향으로 연장되고 상기 트렌치 저면에 접하여 형성된 상기 제 1 드레인 드리프트 영역보다 불순물 농도가 높은 제 2 드레인 드리프트 영역과, 상기 보디 영역, 상기 제 1 트렌치 측면 및 상기 트렌치 저면으로부터 떨어져서 형성된, 상기 제 2 드레인 드리프트 영역보다 불순물 농도가 높은 고농도 드레인 영역을 포함하는 것을 특징으로 하는 반도체 장치로 하였다.
또, 반도체 기판에 형성된 제 1 도전형의 불순물을 포함하는 드레인 영역 상에, 게이트 절연막보다 두꺼운 막두께를 갖는 후막 절연막을 구비한 반도체 장치의 제조 방법으로서, 상기 반도체 기판의 표면으로부터 제 1 도전형의 불순물을 주입하여, 상기 드레인 영역 내에 제 1 드레인 드리프트 영역을 형성하는 제 1 드레인 드리프트 영역 형성 공정과, 상기 반도체 기판 상에 제 1 절연막을 퇴적시키고, 상기 제 1 절연막을 에칭하여 개구부를 형성하는 제 1 절연막 개구부 형성 공정과, 상기 제 1 절연막 개구부를 마스크로 하여 상기 반도체 기판을 에칭하여, 제 1 트렌치 측면과, 제 2 트렌치 측면과, 트렌치 저면과, 상기 제 1 트렌치 측면과 상기 트렌치 저면의 교차부에 형성되는 제 1 모서리부와, 상기 제 2 트렌치 측면과 상기 트렌치 저면의 교차부에 형성되는 제 2 모서리부를 갖는 트렌치를 형성하는 트렌치 형성 공정과, 상기 반도체 기판 상과 상기 트렌치 내에, 상기 트렌치의 상면이 평탄해질 때까지의 두께로 제 2 절연막을 퇴적시킨 후에, 상기 트렌치 이외의 영역의 상기 제 2 절연막을 제거하고, 상기 트렌치 내에 상기 후막 절연막을 형성하는 후막 절연막 형성 공정과, 상기 반도체 기판 상에 상기 게이트 절연막을 형성하는 게이트 절연막 형성 공정과, 상기 게이트 절연막 상에 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 제 1 드레인 드리프트 영역 내로서, 상기 트렌치 저면에 접하고 상기 제 1 모서리부로부터 떨어진 제 1 위치로부터, 상기 트렌치 저면을 따라 상기 제 2 모서리부를 향하는 방향으로, 상기 제 1 드레인 드리프트 영역보다 불순물 농도가 높은 제 1 도전형의 제 2 드레인 드리프트 영역을 형성하는 제 2 드레인 드리프트 영역 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법으로 하였다.
본 발명에 의하면, 드레인 드리프트 영역의 STI 절연막 모서리부 근방에 있어서의 불순물 농도를 저농도로 함으로써 드레인 전계를 완화시켜, 핫 캐리어 열화를 억제할 수 있다. 또, 드레인 드리프트 영역에 있어서, STI 절연막 모서리부로부터 소정의 거리만큼 고농도 드레인 영역측으로 떨어진 영역의 불순물 농도를 높게 함으로써, ON 저항을 저감할 수 있다. 따라서, 드레인의 고내압과 ON 저항의 저감과 함께 장기 신뢰성의 향상을 겸비한 반도체 장치를 실현할 수 있다.
도 1 은 본 발명의 제 1 실시형태에 관련된 반도체 장치의 단면도이다.
도 2 는 제 1 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 3 은 본 발명의 제 2 실시형태에 관련된 반도체 장치의 단면도이다.
도 4 는 제 2 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 5 는 본 발명의 제 3 실시형태에 관련된 반도체 장치의 단면도이다.
도 6 은 제 3 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 7 은 본 발명의 제 4 실시형태에 관련된 반도체 장치의 단면도이다.
도 8 은 제 4 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 9 는 본 발명의 제 5 실시형태에 관련된 반도체 장치의 단면도이다.
도 10 은 제 5 실시형태인 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 11 은 제 3 실시형태의 일부와 제 5 실시형태의 일부를 조합한 반도체 장치의 단면도이다.
도 12 는 SOI 기판에 제 1 실시형태를 적용한 반도체 장치의 단면도이다.
도 13 은 종래의 반도체 장치의 단면도이다.
본 발명의 실시형태를 설명하기 전에 실시형태의 이해를 용이하게 하기 위해서, 발명자에 의해 알아낸, 드레인 드리프트 영역에 STI 절연막을 갖는 반도체 장치에 있어서의 핫 캐리어 열화라는 과제에 대해서 설명한다.
도 13 은, 종래의 반도체 장치 (8) 로, N 채널형 LDMOSFET 의 단면도를 나타내고 있다. 반도체 장치 (8) 는, P 형의 반도체 기판 (80) 에 형성된 N 형의 드레인 영역 (84) 및 소스 영역 (85) 과, P 형의 보디 영역 (86) 과, 게이트 절연막 (82) 과, 게이트 전극 (83) 과, STI 절연막 (81) 을 가지고 있다. 드레인 영역 (84) 은, 고농도 드레인 영역 (84a) 과 제 1 드레인 드리프트 영역 (84b) 으로 이루어지고, STI 절연막 (81) 은, 제 1 드레인 드리프트 영역 (84b) 상에 형성되어 있다.
제 1 드레인 드리프트 영역 (84b) 은, 제 1 트렌치 측면 (81c), 제 2 트렌치 측면 (81d), 트렌치 저면 (81e), 제 1 모서리부 (81a), 제 2 모서리부 (81b) 를 덮고, 보디 영역 (86) 의 일부에 접하고 있다. 반도체 장치 (8) 의 ON 동작시에, 소스 영역 (85) 으로부터 보디 영역 (86) 표면에 형성되는 채널을 따라 고농도 드레인 영역 (84a) 을 향하여 흐르는 전자는, 점선 화살표에 의해 나타내는 경로 (a, b, c, d) 와 같이, 제 1 드레인 드리프트 영역 (84b) 내에 있어서 깊이 방향으로 확산되면서 주행한다.
예를 들어, 제 1 드레인 드리프트 영역 (84b) 내에 흘러 들어온 전자의 일부는, 점선 화살표로 나타내는 경로 (a) 를 따라 횡방향으로 직진하여 제 1 트렌치 측면 (81c) 에 도달하면 제 1 트렌치 측면 (81c) 및 트렌치 저면 (81e) 의 표면을 따라서 사행 (蛇行) 한다. 그 사행의 정도는, 점선 화살표로 나타내는 경로 (b, c, d) 와 같이, 채널로부터 제 1 드레인 드리프트 영역 (84b) 으로 흘러 들어온 방향이 반도체 기판 (80) 표면으로부터 멀어짐에 따라서, 줄어든다. 그러나, 경로 (a, b, c, d) 를 주행하는 어느 전자도 제 1 모서리부 (81a) 근방을 통과하기 때문에, 여기에 흐르는 드레인 전류 밀도가 상승한다. 이들 전자가 제 1 모서리부 (81a) 근방을 통과하면, 고농도 드레인 영역 (84a) 을 향하여, 제 1 드레인 드리프트 영역 (84b) 안을 깊이 방향으로 확산되면서 주행하기 때문에 드레인 전류 밀도는 저하된다.
여기서, 드레인에 고전압이 인가되어, 채널과의 경계로부터 제 1 드레인 드리프트 영역 (84b) 내에 공핍층이 확장되면, 제 1 모서리부 (81a) 근방에 있어서는, 공핍층 내의 드레인 전계와 상승한 드레인 전류 밀도에 의해, 고에너지를 갖는 핫 캐리어가 발생하기 쉽다. 핫 캐리어는, 전류 경로에 존재하는 격자에 충돌했을 때, 그 에너지에 의해 2 차 캐리어를 발생시킨다. 이 2 차 캐리어가 게이트 절연막에 포획되면, 채널 근방의 반도체 기판의 전위 분포가 변화하고, 그 전위 분포 변화가 임계값 전압이나 채널 이동도의 변동과 같은 특성 열화를 발생시킨다. 또, 제 1 드레인 드리프트 영역 (84b) 상의 절연막에 2 차 캐리어가 포획되면, 그 근방의 반도체 기판의 전위 분포가 변화하고, 그 전위 분포 변화가 드레인 전류의 변동과 같은 특성 열화를 발생시킨다.
이와 같은 핫 캐리어에 근거한 특성 열화는, 반도체 장치의 장기 신뢰성을 손상시킨다. 본 발명은, 이와 같은 지견을 바탕으로, 핫 캐리어 열화를 억제하기 위해서 고안되었다.
이하, 본 발명의 실시형태에 대해, 도면을 적절히 참조하면서 상세하게 설명한다. 여기서는, 반도체 장치로서 N 채널형 LDMOSFET 를 예로 하여 설명한다. 이하의 설명에서 사용되는 도면은, 본 발명의 특징을 알기 쉽게 하기 위해서 일부 생략 또는 확대하여 나타내고 있는 경우가 있어, 실제의 치수비와는 상이한 경우가 있다.
(제 1 실시형태)
이하에, 제 1 실시형태에 관련된 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 1 은, 본 발명의 제 1 실시형태를 나타내는 반도체 장치 (1) 의 단면도이다.
제 1 실시형태의 반도체 장치 (1) 는, P 형 실리콘 등의 반도체 기판 (10) 에 형성되고, N 형의 드레인 영역 (14) 및 소스 영역 (15) 과, 드레인 영역 (14) 과 소스 영역 (15) 의 사이에 형성된 P 형의 보디 영역 (16) 과, 보디 영역 (16) 상에 형성된 P 형의 보디 콘택트 영역 (17) 과, 게이트 절연막 (12) 과 게이트 전극 (13) 을 구비하고 있다. 드레인 영역 (14) 은, 고농도 드레인 영역 (14a) 과, 제 1 드레인 드리프트 영역 (14b) 과, 제 2 드레인 드리프트 영역 (14c) 을 포함한다. 또, 드레인 영역 (14) 에는 트렌치 (111) 가 형성되고, 그 트렌치 (111) 내에 게이트 절연막 (12) 보다 두꺼운 막두께를 갖는 STI 절연막 (11) (후막 절연막) 이 형성되어 있다. 계속해서 제 1 실시형태의 반도체 장치 (1) 의 구성 요소에 대해서 설명한다.
STI 절연막 (11) 은, 게이트 절연막 (12) 보다 두꺼운 실리콘 산화막 등의 절연막으로 구성되며, 동시에 집적화되는 CMOS 논리 회로에 사용되는 소자 분리막과 동일한 막으로 하고 있다. STI 절연막 (11) 은, 반도체 기판 (10) 에 형성된 트렌치 (111) 에 매립된 절연막으로, 단면에서 볼 때에 보디 영역 (16) 에 대향하는 제 1 트렌치 측면 (11c) 과, 트렌치 저면 (11e) 과, 고농도 드레인 영역 (14a) 에 대향하는 제 2 트렌치 측면 (11d) 으로 둘러싸여 있다. 제 1 트렌치 측면 (11c) 과 트렌치 저면 (11e) 이 접하는 교차부에는, 제 1 모서리부 (11a) 가 형성되고, 제 2 트렌치 측면 (11d) 과 트렌치 저면 (11e) 이 접하는 교차부에는, 제 2 모서리부 (11b) 가 형성되어 있다. 제 1 모서리부 (11a) 와 제 2 모서리부 (11b) 는, 트렌치 에칭의 조건에 따라서도 달라지지만, 90 도 내지 110 도 정도의 내각 (內角) 을 가지고 있다. 이 각도는, LOCOS 절연막의 동일한 위치의 모서리부보다 날카롭다.
고농도 드레인 영역 (14a) 은, 제 1 드레인 드리프트 영역 (14b) 내의 보디 영역 (16), 제 1 트렌치 측면 (11c) 및 트렌치 저면 (11e) 으로부터 떨어진 영역에 형성되고, 드레인 전압이 인가되는 드레인 전극 배선 (도시 생략) 과 접속되어 있다. 고농도 드레인 영역 (14a) 은, 드레인 전극 배선과의 사이에서 오믹 접촉을 얻기 위해서 1×1020/㎤ 이상의 높은 불순물 농도의 N 형 불순물로 구성되어 있다.
제 1 드레인 드리프트 영역 (14b) 은, 보디 영역 (16), 제 1 트렌치 측면 (11c), 제 1 모서리부 (11a) 를 포함하는 트렌치 저면 (11e) 의 일부에 접하여 형성되어 있다. 또 제 1 드레인 드리프트 영역 (14b) 은, 높은 드레인 전압의 인가에 대해 보디 영역 (16) 과의 사이에 있어서의 PN 접합 파괴에 견디도록, 보디 영역 (16) 보다 낮은 불순물 농도의 N 형 불순물로 구성되어 있다. 또, 제 1 드레인 드리프트 영역 (14b) 의 깊이와 불순물 농도는, 드레인 전압 인가시에 하방의 P 형 반도체 기판 (10) 과의 사이에 발생하는 제 1 드레인 드리프트 영역 (14b) 측의 상방향의 공핍층의 신장이 트렌치 저면 (11e) 에 도달하도록 조정되어 있다. 이로써, 드레인 전압 인가시에 보디 영역 (16) 과의 경계로부터 제 1 드레인 드리프트 영역 (14b) 내로 확장되는 횡방향의 공핍층의 신장을 조장하여 드레인 전계를 완화시키는 RESURF (Reduced Surface Field) 효과가 얻어진다. 이 RESURF 효과를 얻기 위한, 제 1 드레인 드리프트 영역 (14b) 의 하방의 P 형 영역은 반도체 기판 (10) 에 형성된 P 형 확산 영역이어도 상관없다.
제 2 드레인 드리프트 영역 (14c) 은, 제 1 드레인 드리프트 영역 (14b) 내의, 보디 영역 (16) 으로부터 떨어진 영역에 형성되고, 제 1 드레인 드리프트 영역 (14b) 보다 높은 불순물 농도의 N 형 불순물로 구성되어 있다. 제 2 드레인 드리프트 영역 (14c) 과 보디 영역 (16) 사이의 거리는, 필요시되는 드레인 내압을 해치지 않도록, 공핍층의 신장 등을 고려하여 설정된다. 또한, 제 2 드레인 드리프트 영역 (14c) 은, 제 1 모서리부 (11a) 로부터 거리 (x1) 만큼 떨어진 제 1 위치 (11f) 로부터 제 2 모서리부 (11b) 의 방향으로 연장되고 트렌치 저면 (11e) 에 접하여 형성되어 있다.
제 1 드레인 드리프트 영역 (14b) 의 불순물 농도는, 제 1 모서리부 (11a) 근방에 발생하는 드레인 전류 집중 부분의 드레인 전계를 완화시키기 위해 낮게 설정되어 있다. 또, 제 2 드레인 드리프트 영역 (14c) 의 불순물 농도를 제 1 드레인 드리프트 영역 (14b) 보다 높게 함으로써, 드레인 저항이 저감되어 있다.
게이트 전극 (13) 은, 게이트 절연막 (12) 을 개재하여 보디 영역 (16) 의 표면에 있어서의 채널의 형성을 컨트롤하기 위한 전극으로, 게이트 금속 배선 (도시 생략) 과 접속되어 있다. 게이트 전극 (13) 은, 보디 영역 (16) 을 포함하는 반도체 기판 (10) 상 및 STI 절연막 (11) 상에 걸쳐서 형성되어 있다.
소스 영역 (15) 은, 보디 영역 (16) 내에 형성되고, 소스 전압이 인가되는 소스 전극 배선 (도시 생략) 과 접속되어 있다. 소스 영역 (15) 은, 소스 전극 배선과의 사이에서 오믹 접촉을 얻기 위해 1×1020/㎤ 이상의 높은 불순물 농도의 N 형 불순물로 구성되어 있다.
보디 영역 (16) 은, 반도체 기판 (10) 표면에 있어서 채널을 형성시키기 위한 P 형 불순물 영역으로, 고농도의 P 형 불순물을 포함하는 보디 콘택트 영역 (17) 을 통해서 보디 전극 배선으로부터 보디 전압이 공급된다. 통상적으로, 보디 전압은 소스 전압과 동일하게 되는 경우가 많고, 그 경우, 보디 콘택트 영역 (17) 과 소스 영역은 인접해서 형성되고, 그 위에 일괄적으로 소스 전극 배선이 접속된다.
제 1 실시형태에 있어서는, 제 1 모서리부 (11a) 근방에 있어서의 드레인 전류의 집중은, 종래와 동일하게 발생한다. 그러나, 종래보다 제 1 드레인 드리프트 영역 (14b) 의 불순물 농도가 저감되어 있으므로, 제 1 모서리부 (11a) 에 있어서 드레인 전압의 인가에 의해 생성되는 공핍층 내의 전계는, 종래보다 약해져 있다. 따라서, 제 1 모서리부 (11a) 에 있어서의 핫 캐리어의 발생과 함께, 핫 캐리어 열화가 억제된다.
한편, 제 1 드레인 드리프트 영역 (14b) 보다 불순물 농도가 높은 제 2 드레인 드리프트 영역 (14c) 이 제 1 모서리부 (11a) 로부터 거리 (x1) 만큼 떨어진 제 1 위치 (11f) 로부터 제 2 모서리부 (11b) 의 방향으로 연장하여 형성되어 있다. 따라서, 제 1 드레인 드리프트 영역 (14b) 의 불순물 농도의 저감에 수반되는 드레인 저항의 증가는, 억제되어 있다.
이와 같이 함으로써 제 1 실시형태는, 제 1 드레인 드리프트 영역 (14b) 의 저농도화로 인한 드레인 전압의 고내압화와, 제 2 드레인 드리프트 영역 (14c) 의 구성에 의한 드레인 저항의 저감에 근거한 ON 저항의 저감과 함께, 핫 캐리어 열화의 억제에 의한 장기 신뢰성의 향상을 실현한다.
다음으로, 도 2(a) ∼ (c) 를 참조하면서, 제 1 실시형태에 관련된 반도체 장치 (1) 의 제조 방법에 대해, 특징적인 공정을 중심으로 설명한다.
먼저, 도 2(a) 에 나타내는 바와 같이, P 형의 반도체 기판 (10) 의 표면으로부터 N 형의 제 1 드레인 드리프트 영역 (14b) 을, N 형 불순물의 이온 주입 및 열 확산에 의해 형성한다. 다음으로, 마스크 절연막을 퇴적시키고, 그 마스크 절연막을 에칭 가공하여 마스크 절연막 개구부를 형성해서, 반도체 기판 (10) 의 표면을 노출시킨다 (도시 생략). 그리고 마스크 절연막을 마스크로 하여 반도체 기판 (10) 의 표면으로부터 제 1 드레인 드리프트 영역 (14b) 을 넘지 않는 깊이까지 에칭을 실시하여, 트렌치 (111) 를 형성한다. 그리고, 그 위에 실리콘 산화막 등의 절연막을 퇴적시키고, CMP (Chemical Mechanical Polishing) 법 등으로 평탄화함으로써, STI 절연막 (11) 을 트렌치 (111) 내에 형성한다. STI 절연막 (11) 은, 제 1 트렌치 측면 (11c), 제 2 트렌치 측면 (11d) 과 트렌치 저면 (11e) 및 그들 면의 교차부에 형성되는 제 1 모서리부 (11a), 제 2 모서리부 (11b) 에 둘러싸이고, 그 두께는 나중에 형성하는 게이트 절연막보다 두꺼운 350 ∼ 450 ㎚ 정도로 한다.
다음으로, 도 2(b) 에 나타내는 바와 같이, 레지스트 (18) 를 반도체 기판 (10) 의 표면에 도포하고, 포토리소그래피 기술에 의해 패터닝하여, 제 1 모서리부 (11a) 로부터 거리 (x1) 만큼 떨어진 제 1 위치 (11f) 로부터 제 2 모서리부 (11b) 를 향하는 방향의 제 2 드레인 드리프트 영역 (14c) 에 레지스트 개구부를 형성한다. 레지스트 (18) 의 패터닝은, STI 절연막 (11) 과 동일층에서 형성되는 얼라인먼트 마크에 대해 위치 맞춤을 하여 실시한다. 이와 같이 함으로써, 제 1 모서리부 (11a) 와 제 2 드레인 드리프트 영역 (14c) 과의 거리 (x1) 의 위치 맞춤 편차가 억제된다. 다음으로, 제 1 드레인 드리프트 영역 (14b) 보다 고농도의 N 형 불순물을, 레지스트 (18) 를 마스크로 하여 이온 주입함으로써, 제 2 드레인 드리프트 영역 (14c) 을 형성한다. 이 때, 제 2 드레인 드리프트 영역 (14c) 이, 트렌치 저면 (11e) 의 하방이면서, 제 1 드레인 드리프트 영역 (14b) 을 넘지 않는 깊이로 형성하기 위한 높은 이온 주입 에너지가 선택된다. 그 때문에, 레지스트 (18) 도 그 에너지에 견딜 수 있는 두께가 선택된다. 이상에 의해, 제 2 드레인 드리프트 영역 (14c) 은, 제 1 모서리부 (11a) 로부터 거리 (x1) 만큼 떨어진 제 1 위치 (11f) 로부터 제 2 모서리부 (11b) 를 향하는 방향이면서, 고농도 드레인 영역 (14a) 형성 예정 영역을 포함하는 영역에 형성된다.
다음으로, 도 2(c) 에 나타내는 바와 같이, P 형의 보디 영역 (16), 게이트 절연막 (12) 및 게이트 전극 (13) 의 형성을 실시한다. 보디 영역 (16) 의 형성은, 게이트 전극 (13) 의 형성 후에, 게이트 전극 (13) 을 마스크로 하여 자기 정합적으로 P 형 불순물을 주입하고, 그 후 열 확산하여 실시해도 상관없다.
그 후, N 형의 고농도 드레인 영역 (14a) 및 소스 영역 (15) 과 P 형의 보디 콘택트 영역 (17) 이 형성되고, 도 1 에 나타내는 반도체 장치 (1) 가 완성된다.
이상과 같은 제조 방법을 채용함으로써, 제 1 모서리부 (11a) 와 제 1 위치 (11f) 사이의 거리 (x1) 의 편차를 저감하여, 핫 캐리어 열화의 억제 효과의 편차를 저감시킨 반도체 장치를 제조할 수 있다.
(제 2 실시형태)
이하에, 제 2 실시형태에 관련된 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 3 은, 본 발명의 제 2 실시형태를 나타내는 반도체 장치 (2) 의 단면도이다.
제 2 실시형태의 반도체 장치 (2) 는, P 형 실리콘 등의 반도체 기판 (20) 에 형성되고, N 형의 드레인 영역 (24) 및 소스 영역 (25) 과, 드레인 영역 (24) 과 소스 영역 (25) 의 사이에 형성된 P 형의 보디 영역 (26) 과, 보디 영역 (26) 상에 형성된 P 형의 보디 콘택트 영역 (27) 과, 게이트 절연막 (22) 과 게이트 전극 (23) 을 구비하고 있다. 드레인 영역 (24) 은, 고농도 드레인 영역 (24a) 과, 제 1 드레인 드리프트 영역 (24b) 과, 제 2 드레인 드리프트 영역 (24c) 을 포함한다. 또, 드레인 영역 (24) 에는 트렌치 (211) 가 형성되고, 그 트렌치 (211) 내에 게이트 절연막 (22) 보다 두꺼운 막두께를 갖는 STI 절연막 (21) 이 형성되어 있다. 제 2 실시형태에 있어서는, STI 절연막 (21) 상의 게이트 전극 (23) 의 양 측면에 접하여 사이드월 절연막 (29) 이 형성되어 있다. 이하에 제 2 실시형태에 있어서, 제 1 실시형태에 대해 특징적인 부분을 중심으로 설명한다.
제 2 드레인 드리프트 영역 (24c) 은, 제 1 드레인 드리프트 영역 (24b) 내의, 보디 영역 (26) 으로부터 떨어진 영역에, 제 1 드레인 드리프트 영역 (24b) 보다 높은 불순물 농도의 N 형 불순물로 형성되어 있다. 제 2 드레인 드리프트 영역 (24c) 과 보디 영역 (26) 사이의 거리는, 필요시되는 드레인 내압을 해치지 않도록, 공핍층의 신장 등을 고려하여 설정된다. 또한, 제 2 드레인 드리프트 영역 (24c) 은, 제 1 모서리부 (21a) 에 있어서의 드레인 전계를 완화시키기 위해, 제 1 모서리부 (21a) 로부터 거리 (x2) 만큼 떨어진 제 1 위치 (21f) 로부터 제 2 모서리부 (21b) 의 방향으로 연장되고 트렌치 저면 (21e) 에 접하여 형성되어 있다. 또, 제 2 드레인 드리프트 영역 (24c) 의 불순물 농도를 제 1 드레인 드리프트 영역 (24b) 보다 높게 함으로써, 드레인 저항이 저감되어 있다.
사이드월 절연막 (29) 은, 게이트 전극 (23) 의 양 측면에 접하여 형성되어 있다. 그 중에서 고농도 드레인 영역 (24a) 에 대향하는 측면에 접하여 형성되어 있는 사이드월 절연막 (29) 은, STI 절연막 (21) 상에 형성되어 있다. 그리고, 사이드월 절연막 (29) 의 고농도 드레인 영역 (24a) 에 대향하는 단부의 위치는, 평면에서 볼 때에 제 1 위치 (21f) 와 실질적으로 동일하다. 제 2 실시형태에 있어서 이 사이드월 절연막 (29) 은, 제 2 드레인 드리프트 영역 (24c) 을 형성할 때의 이온 주입에 있어서의 마스크로서 기능한다.
제 2 실시형태에 있어서도, 제 1 모서리부 (21a) 근방에 있어서의 드레인 전류의 집중은, 종래와 동일하게 발생한다. 그러나, 종래보다 제 1 드레인 드리프트 영역 (24b) 의 불순물 농도가 저감되어 있으므로, 핫 캐리어의 발생과 함께, 핫 캐리어 열화가 억제된다. 또, 제 1 드레인 드리프트 영역 (24b) 보다 불순물 농도가 높은 제 2 드레인 드리프트 영역 (24c) 이 제 1 모서리부 (21a) 로부터 거리 (x2) 만큼 떨어진 제 1 위치 (21f) 로부터 제 2 모서리부 (21b) 의 방향으로 연장하여 형성되어 있다. 따라서, 제 1 드레인 드리프트 영역 (24b) 의 불순물 농도의 저감에 수반되는 드레인 저항의 증가는, 억제되어 있다.
이와 같이 함으로써 제 2 실시형태는, 제 1 드레인 드리프트 영역 (24b) 의 저농도화로 인한 드레인 전압의 고내압화와, 제 2 드레인 드리프트 영역 (24c) 의 구성에 의한 드레인 저항의 저감에 근거한 ON 저항의 저감과 함께, 핫 캐리어 열화의 억제에 의한 장기 신뢰성의 향상을 실현한다.
다음으로, 도 4(a) ∼ (c) 를 참조하면서, 제 2 실시형태에 관련된 반도체 장치 (2) 의 제조 방법에 대해, 특징적인 공정을 중심으로 설명한다.
먼저, 도 4(a) 에 나타내는 바와 같이, P 형의 반도체 기판 (20) 의 표면으로부터 N 형의 제 1 드레인 드리프트 영역 (24b) 을, N 형 불순물의 이온 주입 및 열 확산에 의해 형성한다. 다음으로, 마스크 절연막을 퇴적시키고, 그 마스크 절연막을 에칭 가공하여 마스크 절연막 개구부를 형성하여, 반도체 기판 (20) 의 표면을 노출시킨다 (도시 생략). 그리고 마스크 절연막을 마스크로 하여 반도체 기판 (20) 의 표면으로부터 제 1 드레인 드리프트 영역 (24b) 을 넘지 않는 깊이로 에칭을 실시하여, 트렌치 (211) 를 형성한다. 그리고, 그 위에 실리콘 산화막 등의 절연막을 퇴적시키고, CMP 법 등으로 평탄화함으로써, STI 절연막 (21) 을 트렌치 (211) 내에 형성한다. STI 절연막 (21) 은, 제 1 트렌치 측면 (21c), 제 2 트렌치 측면 (21d) 과 트렌치 저면 (21e) 및 그들 면의 교차부에 형성되는 제 1 모서리부 (21a), 제 2 모서리부 (21b) 에 둘러싸이고, 그 두께는 나중에 형성하는 게이트 절연막보다 두꺼운 350 ∼ 450 ㎚ 정도로 한다. 이 공정은 제 1 실시형태와 동일하다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 보디 영역 (26), 게이트 절연막 (22), 게이트 전극 (23), 고농도 드레인 영역 (24a), 소스 영역 (25), 보디 콘택트 영역 (27) 을 형성한다. 그 후, 게이트 전극 (23) 상에 실리콘 산화막 등의 절연막을 퇴적시키고, 이방성 드라이 에칭 조건으로 에치 백함으로써, 사이드월 절연막 (29) 을 게이트 전극 (23) 의 양 측면에 접하여 형성한다. 보디 영역 (26) 의 형성은, 게이트 절연막 (22) 과 게이트 전극 (23) 의 형성 후에, 게이트 전극 (23) 을 마스크로 하여 자기 정합적으로 P 형 불순물을 주입하고, 그 후 열 확산하여 실시해도 상관없다. 게이트 전극 (23) 의 패터닝은, STI 절연막 (21) 과 동일층에서 형성되는 얼라인먼트 마크에 위치 맞춤을 하여 실시함으로써, 제 1 모서리부 (21a) 와 게이트 전극 (23) 의 고농도 드레인 영역 (24a) 측의 단부와의 위치 맞춤 편차가 억제된다. 그리고, 제 1 모서리부 (21a) 와, 게이트 전극 (23) 의 고농도 드레인 영역 (24a) 측의 측면에 형성되는 사이드월 절연막 (29) 단부와의 거리 (x2) 의 편차도 동일하게 억제된다.
다음으로, 도 4(c) 에 나타내는 바와 같이, 레지스트 (28) 를 반도체 기판 (20) 의 표면에 도포하고, 포토리소그래피 기술에 의해, 제 2 드레인 드리프트 영역 (24c) 형성 예정 영역을 포함하는 영역에 레지스트 개구부를 형성한다. 레지스트 개구부의 경계 위치는, 게이트 전극 (23) 에 있어서 고농도 드레인 영역 (24a) 에 대향하는 측면의 사이드월 절연막 (29) 상의 임의의 위치로 설정한다. 다음으로, 제 1 드레인 드리프트 영역 (24b) 보다 고농도의 N 형 불순물을, 레지스트 (28) 및 이 사이드월 절연막 (29) 을 마스크로 하여 이온 주입함으로써, 제 2 드레인 드리프트 영역 (24c) 을 형성한다. 이 때, 제 2 드레인 드리프트 영역 (24c) 이, 트렌치 저면 (21e) 의 하방의 제 1 드레인 드리프트 영역 (24b) 을 넘지 않는 깊이로 형성할 수 있는 높은 이온 주입 에너지가 선택된다. 이상에 의해, 제 2 드레인 드리프트 영역 (24c) 은, 제 1 모서리부 (21a) 로부터 거리 (x2) 만큼 떨어진 제 1 위치 (21f) 로부터, 제 2 모서리부 (21b) 를 향하는 방향이면서, 고농도 드레인 영역 (24a) 형성 예정 영역을 포함하는 영역에 형성된다.
그 후, 레지스트 (28) 가 박리되고, 도 3 에 나타내는 반도체 장치 (2) 가 완성된다.
이상과 같은 제조 방법을 채용함으로써, 제 1 모서리부 (21a) 와 제 1 위치 (21f) 사이의 거리 (x2) 의 편차를 저감할 수 있다. 이 거리 (x2) 의 편차를 분해하면, 먼저 제 1 편차 성분은, 트렌치 (211) 와 제 2 드레인 드리프트 영역 사이의 위치 맞춤 편차를 들 수 있다. 이 제 1 편차 성분은, 제 1 실시형태에 있어서의 트렌치 (111) 와 레지스트 (18) 의 위치 맞춤 편차와 동등하다. 제 2 편차 성분은, 제 2 드레인 드리프트 영역을 이온 주입에 의해 형성할 때의 이온 주입 마스크 경계의 마무리 편차인데, 제 2 실시형태는, 이 편차의 저감 효과가 높다.
제 2 실시형태에서 채용되는 이온 주입 마스크의 경계는, 얇은 레지스트로 형성한 게이트 전극 (23) 에 기초하여 자기 정합적으로 형성되는 사이드월 절연막 (29) 의 단부이다. 일반적으로 패터닝하기 위한 레지스트가 두꺼울수록, 패턴 밀도나 패턴 경계의 테이퍼각의 편차의 영향을 받기 쉬워져, 패턴 경계의 마무리 편차가 커진다고 여겨지고 있다. 그 때문에, 얇은 레지스트로 형성한 게이트 전극 (23) 에 기초하여 자기 정합적으로 형성되는 사이드월 절연막 (29) 의 단부의 마무리 편차는, 두꺼운 막두께의 레지스트의 경계의 마무리 편차보다 적게 할 수 있다.
이상과 같은 제조 방법을 채용함으로써, 제 1 모서리부 (21a) 와 제 1 위치 (21f) 사이의 거리 (x2) 의 편차를 저감하여, 핫 캐리어 열화의 억제 효과의 편차를 저감시킨 반도체 장치를 제조할 수 있다.
(제 3 실시형태)
이하에, 제 3 실시형태에 관련된 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 5 는, 본 발명의 제 3 실시형태를 나타내는 반도체 장치 (3) 의 단면도이다.
제 3 실시형태의 반도체 장치 (3) 는, P 형 실리콘 등의 반도체 기판 (30) 에 형성되고, N 형의 드레인 영역 (34) 및 소스 영역 (35) 과, 드레인 영역 (34) 과 소스 영역 (35) 의 사이에 형성된 P 형의 보디 영역 (36) 과, 보디 영역 (36) 상에 형성된 P 형의 보디 콘택트 영역 (37) 과, 게이트 절연막 (32) 과 게이트 전극 (33) 을 구비하고 있다. 드레인 영역 (34) 은, 고농도 드레인 영역 (34a) 과, 제 1 드레인 드리프트 영역 (34b) 과, 제 2 드레인 드리프트 영역 (34c) 에 추가하여, 표면 드레인 드리프트 영역 (34d) 을 포함한다. 드레인 영역 (34) 에는 트렌치 (311) 가 형성되고, 그 트렌치 (311) 내에 게이트 절연막 (32) 보다 두꺼운 막두께를 갖는 STI 절연막 (31) 이 형성되어 있다. 이하에 제 3 실시형태에 있어서, 제 1 실시형태에 대해 특징적인 부분을 중심으로 설명한다.
표면 드레인 드리프트 영역 (34d) 은, 제 1 트렌치 측면 (31c) 에 접하고, 게이트 절연막 (32) 의 아래로부터 제 1 모서리부 (31a) 보다 얕은 깊이의 영역에 형성되어 있다. 또, 표면 드레인 드리프트 영역 (34d) 은, 제 1 드레인 드리프트 영역 (34b) 보다 높은 불순물 농도의 N 형 불순물로 구성되어 있다.
게이트 전극 (33) 의 고농도 드레인 영역 (34a) 에 대향하는 측면은, STI 절연막 (31) 을 미소하게 오버 랩하는 위치로 설정되어 있다. 이 위치는, 이 게이트 전극 (33) 의 측면을 개재하여, 수직 방향으로부터 15 도 이상의 경사 각도로 이온 주입함으로써 표면 드레인 드리프트 영역 (34d) 의 형성이 가능하게 될 정도로 미소하게 오버 랩하는 위치이다.
제 3 실시형태에 있어서, 표면 드레인 드리프트 영역 (34d) 은, 드레인 저항을 저감시키기 위해서 형성되어 있다. 이 영역에 있어서는 드레인 전계는 비교적 높아지지만, 드레인 전류 밀도는 높지 않기 때문에 핫 캐리어가 발생하기 어렵다. 이 부분을 흐르는 전류는, 도 13 의 경로 (a) 에 나타내는 바와 같이 전류가 사행하여 흐르기 때문에 등가적인 전기 저항이 높아진다. 따라서, 제 3 실시형태는, 표면 드레인 드리프트 영역 (34d) 을 설치함으로써, 드레인 저항을 저감시킨다. 또, 제 1 실시형태와 같이, 제 1 드레인 드리프트 영역 (34b) 보다 불순물 농도가 높은 제 2 드레인 드리프트 영역 (34c) 이 제 1 모서리부 (31a) 로부터 거리 (x3) 만큼 떨어진 제 1 위치 (31f) 로부터, 고농도 드레인 영역 (34a) 측으로 연장하여 형성되어 있다.
따라서, 제 3 실시형태는, 제 1 드레인 드리프트 영역 (34b) 의 저농도화로 인한 드레인 전압의 고내압화와, 표면 드레인 드리프트 영역 (34d) 및 제 2 드레인 드리프트 영역 (34c) 의 구성에 의한 드레인 저항의 저감에 근거한 ON 저항의 저감과 함께, 핫 캐리어 열화의 억제에 의한 장기 신뢰성의 향상을 실현한다.
다음으로, 도 6(a) ∼ (c) 를 참조하면서, 제 3 실시형태에 관련된 반도체 장치 (3) 의 제조 방법에 대해, 특징적인 공정을 중심으로 설명한다.
먼저, 도 6(a) 에 나타내는 바와 같이, P 형의 반도체 기판 (30) 의 표면으로부터 N 형의 제 1 드레인 드리프트 영역 (34b) 을, N 형 불순물의 이온 주입 및 열 확산에 의해 형성한다. 다음으로, 마스크 절연막을 퇴적시키고, 그 마스크 절연막을 에칭 가공하여 마스크 절연막 개구부를 형성하여, 반도체 기판 (30) 의 표면을 노출시킨다 (도시 생략). 그리고 마스크 절연막을 마스크로 하여 반도체 기판 (30) 의 표면으로부터 제 1 드레인 드리프트 영역 (34b) 을 넘지 않는 깊이로 에칭을 실시하여, 트렌치 (311) 를 형성한다. 그리고, 그 위에 실리콘 산화막 등의 절연막을 퇴적시키고, CMP 법 등으로 평탄화함으로써, STI 절연막 (31) 을 트렌치 (311) 내에 형성한다. STI 절연막 (31) 은, 제 1 트렌치 측면 (31c), 제 2 트렌치 측면 (31d) 과 트렌치 저면 (31e) 및 그들 면의 교차부에 형성되는 제 1 모서리부 (31a), 제 2 모서리부 (31b) 에 둘러싸이고, 그 두께는 나중에 형성하는 게이트 절연막보다 두꺼운 350 ∼ 450 ㎚ 정도로 한다. 이 공정은 제 1 실시형태와 동일하다.
다음으로, 도 6(b) 에 나타내는 바와 같이, 레지스트 (38) 를 반도체 기판 (30) 의 표면에 도포하고, 포토리소그래피 기술에 의해 제 2 드레인 드리프트 영역 (34c) 형성 예정 영역에 레지스트 개구부를 형성한다. 레지스트 (38) 의 패터닝은, STI 절연막 (31) 과 동일층에서 형성되는 얼라인먼트 마크에 대해 위치 맞춤을 하여 실시한다. 그 때문에, 제 1 모서리부 (31a) 와 제 1 위치 (31f) 의 거리 (x3) 의 위치 맞춤 편차가 억제되므로, 제 2 드레인 드리프트 영역 (34c) 이 제 1 모서리부 (31a) 에 접하지 않는 범위에서 거리 (x3) 의 길이를 짧게 할 수 있다. 거리 (x3) 를 짧게 함으로써 드레인 저항이 저감된다. 다음으로, 제 1 드레인 드리프트 영역 (34b) 보다 고농도의 N 형 불순물을, 레지스트 (38) 를 마스크로 하여 이온 주입함으로써, 제 2 드레인 드리프트 영역 (34c) 이 형성된다. 이 때, 제 2 드레인 드리프트 영역 (34c) 이, 트렌치 저면 (31e) 의 하방이면서, 제 1 드레인 드리프트 영역 (34b) 을 넘지 않는 깊이로 형성하기 위한 높은 이온 주입 에너지가 선택된다. 이상에 의해, 제 2 드레인 드리프트 영역 (34c) 은, 제 1 모서리부 (31a) 로부터 거리 (x3) 만큼 떨어진 제 1 위치 (31f) 로부터 제 2 모서리부 (31b) 를 향하는 방향이면서, 고농도 드레인 영역 (34a) 형성 예정 영역을 포함하는 영역에 형성된다.
다음으로, 도 6(c) 에 나타내는 바와 같이, 레지스트 (38) 를 박리한 후에, P 형의 보디 영역 (36), 게이트 절연막 (32) 및 게이트 전극 (33) 의 형성을 실시한다. 보디 영역 (36) 의 형성은, 게이트 전극 (33) 의 형성 후에, 게이트 전극 (33) 을 마스크로 하여 자기 정합적으로 P 형 불순물을 주입하고, 그 후 열 확산하여 실시해도 상관없다.
다음으로, 레지스트 (38) 를 반도체 기판 (30) 의 표면에 도포하고, 포토리소그래피 기술에 의해 표면 드레인 드리프트 영역 (34d) 형성을 위한 이온 주입 예정 영역에 레지스트 개구부를 형성한다. 레지스트 개구부의 경계 위치는, 게이트 전극 (33) 에 있어서의 고농도 드레인 영역 (34a) 형성 예정 영역의 측의 단부를 노출시키는 임의의 위치로 설정한다. 다음으로, 제 1 드레인 드리프트 영역 (34b) 보다 고농도의 N 형 불순물을, 레지스트 (38) 및 게이트 전극 (33) 을 마스크로 하여 15 도 이상의 각도로 기울여서 이온 주입함으로써, 표면 드레인 드리프트 영역 (34d) 을 형성한다.
그 후, N 형의 고농도 드레인 영역 (34a) 및 소스 영역 (35) 과 P 형의 보디 콘택트 영역 (37) 이 형성되어, 도 5 에 나타내는 반도체 장치 (3) 가 완성된다.
이상과 같은 제조 방법을 채용함으로써, 표면 드레인 드리프트 영역 (34d) 을 트렌치 (311) 의 위치에 대해 자기 정합적으로 형성할 수 있기 때문에, 이 영역의 드레인 저항의 저감과 함께, 드레인 저항 편차를 억제할 수 있다. 그 때문에, 제 2 드레인 드리프트 영역 (34c) 과 표면 드레인 드리프트 영역 (34d) 의 형성에 의해, 핫 캐리어 열화를 억제하면서 안정적으로 ON 저항을 저감시키는 것이 가능해진다.
(제 4 실시형태)
이하에, 제 4 실시형태에 관련된 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 7 은, 본 발명의 제 4 실시형태를 나타내는 반도체 장치 (4) 의 단면도이다.
제 4 실시형태의 반도체 장치 (4) 는, P 형 실리콘 등의 반도체 기판 (40) 에 형성되고, N 형의 드레인 영역 (44) 및 소스 영역 (45) 과, 드레인 영역 (44) 과 소스 영역 (45) 의 사이에 형성된 P 형의 보디 영역 (46) 과, 보디 영역 (46) 상에 형성된 P 형의 보디 콘택트 영역 (47) 과, 게이트 절연막 (42) 과 게이트 전극 (43) 을 구비하고 있다. 드레인 영역 (44) 은, 고농도 드레인 영역 (44a) 과, 제 1 드레인 드리프트 영역 (44b) 과, 제 2 드레인 드리프트 영역 (44c) 과, 제 3 드레인 드리프트 영역 (44d) 을 포함한다. 또, 드레인 영역 (44) 에는 트렌치 (411) 가 형성되고, 그 트렌치 (411) 내에 게이트 절연막 (42) 보다 두꺼운 막두께를 갖는 STI 절연막 (41) 이 형성되어 있다. 이하에 제 4 실시형태에 있어서, 제 1 실시형태에 대해 특징적인 부분을 중심으로 설명한다.
제 2 드레인 드리프트 영역 (44c) 은, 제 1 드레인 드리프트 영역 (44b) 내의 보디 영역 (46) 으로부터 떨어진 영역에 형성되고, 제 1 드레인 드리프트 영역 (44b) 보다 높은 불순물 농도의 N 형 불순물로 구성되어 있다. 제 2 드레인 드리프트 영역 (44c) 과 보디 영역 (46) 의 사이의 거리는, 필요시되는 드레인 내압을 해치지 않도록, 공핍층의 신장 등을 고려하여 설정된다. 또한, 제 2 드레인 드리프트 영역 (44c) 은, 제 1 모서리부 (41a) 근방에 발생하는 드레인 전류 집중 부분의 드레인 전계를 완화시키기 위해, 제 1 모서리부 (41a) 로부터 거리 (x4) 만큼 떨어진 제 1 위치 (41f) 로부터 제 2 모서리부 (41b) 의 방향으로 연장되고 트렌치 저면 (41e) 에 접하여 형성되어 있다.
제 3 드레인 드리프트 영역 (44d) 은, 제 1 드레인 드리프트 영역 (44b) 내에 있어서, 제 2 드레인 드리프트 영역 (44c) 에 접하고, 평면에서 볼 때에 고농도 드레인 영역 (44a) 및 제 2 모서리부 (41b) 를 포함하는 영역에 형성되어 있다. 또, 제 3 드레인 드리프트 영역 (44d) 은, 제 1 드레인 드리프트 영역 (44b) 및 제 2 드레인 드리프트 영역 (44c) 보다 높은 불순물 농도의 N 형 불순물로 구성되어 있다.
제 4 실시형태의 반도체 장치 (4) 는, 제 2 드레인 드리프트 영역 (44c) 에 더하여, 추가로 불순물 농도가 높은 제 3 드레인 드리프트 영역 (44d) 을 설치함으로써, 드레인 저항을 저감시키고 있다. 드레인에 전압을 인가함으로써 보디 영역 (46) 과의 경계로부터 제 1 드레인 드리프트 영역 (44b) 내로 신장되는 공핍층 내의 전계 분포에 있어서는, 그 경계에 있어서의 전계가 가장 높고, 그 경계로부터 멀어짐에 따라서 전계가 저하되어 간다. 따라서, 제 2 드레인 드리프트 영역 (44c) 의 위치에 있어서의 전계가 보디 영역 (46) 과의 경계 위치의 전계보다 저하되어 있는 만큼, 불순물 농도를 제 1 드레인 드리프트 영역 (44b) 보다 높이는 것이 가능해진다. 마찬가지로, 보디 영역 (46) 과의 경계로부터 더욱 먼 제 3 드레인 드리프트 영역 (44d) 에 있어서는, 제 2 드레인 드리프트 영역 (44c) 보다 불순물 농도를 높일 수 있고, 그것에 의해 드레인 저항을 저감시키는 것이 가능해진다.
즉, 도 7 과 같은 구성으로 함으로써 제 4 실시형태는, 제 1 드레인 드리프트 영역 (44b) 의 저농도화로 인한 드레인 전압의 고내압화와, 제 2 드레인 드리프트 영역 (44c) 및 제 3 드레인 드리프트 영역 (44d) 의 구성에 의한 드레인 저항의 저감에 근거한 ON 저항의 저감과 함께, 핫 캐리어 열화의 억제에 의한 장기 신뢰성의 향상을 실현한다.
다음으로, 도 8(a) ∼ (c) 를 참조하면서, 제 4 실시형태에 관련된 반도체 장치 (4) 의 제조 방법에 대해, 특징적인 공정을 중심으로 설명한다.
먼저, 도 8(a) 에 나타내는 바와 같이, P 형의 반도체 기판 (40) 의 표면으로부터 N 형의 제 1 드레인 드리프트 영역 (44b) 을, N 형 불순물의 이온 주입 및 열 확산에 의해 형성한다. 다음으로, 반도체 기판 (40) 에 트렌치 (411) 를 형성하기 위한 마스크 절연막 (412) 을 반도체 기판 (40) 상에 형성한다. 마스크 절연막 (412) 은, 다음에 실시하는 트렌치 에칭에 견딜 수 있는 막을 채용한다. 그 목적을 달성하기 위해서 마스크 절연막 (412) 은, 예를 들어 실리콘 산화막과 실리콘 질화막의 적층막이어도 상관없다. 다음으로, 트렌치 (411) 형성 예정 영역의 마스크 절연막 (412) 을 에칭하여 개구부를 형성한 후, 이 마스크 절연막 (412) 을 마스크로 하여 반도체 기판 (40) 을 이방성 드라이 에칭법으로 가공하여, 개구부의 하방에 트렌치 (411) 를 형성한다. 이방성 드라이 에칭법은, 마스크 절연막 (412) 의 개구부를 따라 실질적으로 수직 방향으로 에칭 가공하는 기술로, 예를 들어, RIE (Reactive Ion Etching) 법이 알려져 있다. 이 에칭 과정에 있어서는 2 차 생성물의 트렌치 측면에 대한 부착도 동시에 발생하므로, 도 8(a) 에 나타내는 바와 같이, 제 1 트렌치 측면 (41c), 제 2 트렌치 측면 (41d) 이 순(順)테이퍼 형상이 되는 경우도 많다. 그러나, 제 1 트렌치 측면 (41c), 제 2 트렌치 측면 (41d) 의 위치가 마스크 절연막 (412) 의 개구부보다 외측으로 확장되는 횡방향의 에칭은 억제된다.
다음으로, 도 8(b) 에 나타내는 바와 같이, 도 8(a) 상태로부터 다시 추가 에칭을 실시하여, 트렌치 (411) 를 깊게 함과 동시에, 마스크 절연막 (412) 의 개구부의 단으로부터 외측을 향하여 횡방향으로도 확장되도록 트렌치의 에칭을 진행시킨다. 이 에칭의 목적은, 평면에서 볼 때에 제 1 모서리부 (41a), 제 2 모서리부 (41b) 를 마스크 절연막 (412) 의 개구부보다 외측으로 확장시키는 것에 있다. 이 때의 에칭은, CDE (Chemical Dry Etching) 법으로 알려진 등방성 드라이 에칭 조건 등이 채용된다. 이상의 추가 에칭을 실시함으로써, 제 1 모서리부 (41a), 제 2 모서리부 (41b) 와 제 1 트렌치 측면 (41c), 제 2 트렌치 측면 (41d) 및 트렌치 저면 (41e) 을 갖는 트렌치 (411) 가 형성된다.
다음으로, 도 8(c) 에 나타내는 바와 같이, 마스크 절연막 (412) 을 마스크로 하여 트렌치 저면 (41e) 에 대해 실선 화살표로 나타내는 수직 방향으로 N 형 불순물을 이온 주입하여, 제 2 드레인 드리프트 영역 (44c) 을 형성한다. 이 때, 마스크 절연막 (412) 의 개구부보다 제 1 모서리부 (41a), 제 2 모서리부 (41b) 가 확장되어 있으므로, 제 2 드레인 드리프트 영역 (44c) 은, 제 1 모서리부 (41a), 제 2 모서리부 (41b) 로부터 거리 (x4) 만큼 떨어져 내측의 제 1 위치 (41f) 와 제 2 위치 (41g) 의 사이에 형성된다. 또, 도 8(c) 상태로부터, 제 1 모서리부 (41a), 제 2 모서리부 (41b), 제 1 트렌치 측면 (41c), 제 2 트렌치 측면 (41d) 근방의 제 1 드레인 드리프트 영역 (44b) 의 N 형 불순물 농도를 저하시키기 위해, 필요에 따라 P 형 불순물을 수직 방향으로부터 15 도 이상의 경사 각도로 이온 주입해도 된다 (도시 생략). 이 N 형 불순물은, 제 2 드레인 드리프트 영역 (44c) 의 불순물 농도에 영향을 주지 않도록, 제 2 드레인 드리프트 영역 (44c) 의 N 형 불순물보다 적은 불순물 주입량으로 제어된다.
그 후, 마스크 절연막 (412) 을 박리하여, 실리콘 산화막 등의 절연막을 퇴적시키고 CMP 법 등으로 평탄화함으로써, STI 절연막 (41) 을 트렌치 (411) 내에 형성한다. 다음으로, 도 2(b) 와 동일하게 레지스트를 반도체 기판 (40) 표면에 도포하고, 포토리소그래피 기술에 의해 제 2 모서리부 (41b) 및 제 2 위치 (41g) 를 포함하는 제 3 드레인 드리프트 영역 형성 예정 영역에 레지스트 개구부를 형성하여, 이 레지스트 개구부에 N 형 불순물을 이온 주입한다 (도시 생략). 이 때, 제 3 드레인 드리프트 영역 (44d) 이 트렌치 저면 (41e) 의 하방이면서, 제 1 드레인 드리프트 영역 (44b) 을 넘지 않는 깊이로 형성하기 위한, 높은 이온 주입 에너지가 선택된다. 그리고, 제 2 드레인 드리프트 영역 (44c) 보다 높은 불순물 농도의 N 형 불순물이 주입되어, 제 3 드레인 드리프트 영역 (44d) 이 형성된다. 그리고, 게이트 절연막 (42) 의 형성, 게이트 전극 (43) 의 형성, 보디 영역 (46) 의 형성, 고농도 드레인 영역 (44a) 이나 소스 영역 (45) 의 형성 등을 거쳐, 도 7 에 나타내는 반도체 장치 (4) 가 완성된다.
제 4 실시형태에 있어서의 반도체 장치의 제조 방법에 있어서는, 마스크 절연막 (412) 을 이용하여 포토리소그래피 기술을 사용하지 않고 추가 에칭이나 N 형 불순물 주입을 실시하기 때문에, 제 2 드레인 드리프트 영역 (44c) 을 트렌치 (411) 의 형상에 대해 자기 정합적으로 형성할 수 있다. 그 때문에, 도 7 에 있어서의 거리 (x4) 의 편차를 저감하여, 핫 캐리어 열화의 억제 효과의 편차를 저감할 수 있다.
또, 제 4 실시형태에 있어서는, STI 절연막 (41) 의 형성 전에 트렌치 저면 (41e) 에 대해 제 2 드레인 드리프트 영역 (44c) 형성을 위한 N 형 불순물 주입을 실시하고 있다. 그 때문에, 저에너지로 이온 주입을 실시하는 것으로 인한 주입 비정의 확대의 저감과, STI 절연막 (41) 의 두께 편차에 근거한 주입 깊이 편차의 저감이 가능해진다. 그 때문에 안정적인 드레인 저항의 저감을 실현할 수 있다.
(제 5 실시형태)
도 9 는, 본 발명의 제 5 실시형태를 나타내는 반도체 장치 (5) 의 단면도이다.
제 5 실시형태의 반도체 장치 (5) 는, P 형 실리콘 등의 반도체 기판 (50) 에 형성되고, N 형의 드레인 영역 (54) 및 소스 영역 (55) 과, 드레인 영역 (54) 과 소스 영역 (55) 의 사이에 형성된 P 형의 보디 영역 (56) 과, 보디 영역 (56) 상에 형성된 P 형의 보디 콘택트 영역 (57) 과, 게이트 절연막 (52) 과 게이트 전극 (53) 을 구비하고 있다. 드레인 영역 (54) 은, 고농도 드레인 영역 (54a) 과, 제 1 드레인 드리프트 영역 (54b) 과, 제 2 드레인 드리프트 영역 (54c) 과, 제 3 드레인 드리프트 영역 (54d) 을 포함한다. 드레인 영역 (54) 에는 트렌치 (511) 가 형성되고, 그 트렌치 (511) 내에 게이트 절연막 (52) 보다 두꺼운 막두께를 갖는 STI 절연막 (51) 이 형성되어 있다. 또한 제 5 실시형태에 있어서는 트렌치 (511) 내의 STI 절연막 (51) 의 외측에, 각각 제 1 트렌치 측면 (51c), 제 2 트렌치 측면 (51d) 에 접하여 사이드월 절연막 (59) 이 형성되어 있다. 이하에 제 5 실시형태에 있어서, 제 1 실시형태에 대해 특징적인 부분을 중심으로 설명한다.
제 2 드레인 드리프트 영역 (54c) 은, 제 1 드레인 드리프트 영역 (54b) 내의, 보디 영역 (56) 으로부터 떨어진 영역에 형성되고, 제 1 드레인 드리프트 영역 (54b) 보다 높은 불순물 농도의 N 형 불순물로 구성되어 있다. 또한, 제 2 드레인 드리프트 영역 (54c) 은, 제 1 모서리부 (51a) 근방에 발생하는 드레인 전류 집중 부분의 드레인 전계를 완화시키기 위해, 제 1 모서리부 (51a) 로부터 거리 (x5) 만큼 떨어진 제 1 위치 (51f) 로부터 제 2 모서리부 (51b) 의 방향으로 연장되고 트렌치 저면 (51e) 에 접하여 형성되어 있다.
사이드월 절연막 (59) 은, 각각 트렌치 저면 (51e) 에 있어서의 제 1 모서리부 (51a) 로부터 제 1 위치 (51f) 와의 사이 및 제 2 모서리부 (51b) 로부터 제 2 위치 (51g) 와의 사이의 위에, 제 1 트렌치 측면 (51c) 및 제 2 트렌치 측면 (51d) 에 접하여 형성되어 있다. STI 절연막 (51) 은, 트렌치 (511) 내에 있어서 사이드월 절연막 (59) 에 접하여 형성되어 있다.
제 3 드레인 드리프트 영역 (54d) 은, 제 1 드레인 드리프트 영역 (54b) 내에 있어서, 제 2 드레인 드리프트 영역 (54c) 에 인접하여, 평면에서 볼 때에 고농도 드레인 영역 (54a), 제 2 모서리부 (51b), 및 제 2 위치 (51g) 를 포함하는 영역에 형성되어 있다. 또, 제 3 드레인 드리프트 영역 (54d) 은, 제 1 드레인 드리프트 영역 (54b) 및 제 2 드레인 드리프트 영역 (54c) 보다 높은 불순물 농도의 N 형 불순물로 구성되어 있다.
제 5 실시형태에 있어서는, 제 4 실시형태와 동일하게 제 2 드레인 드리프트 영역 (54c) 을, 제 1 모서리부 (51a) 로부터 거리 (x5) 만큼 떨어진 제 1 위치 (51f) 로부터 제 2 모서리부 (51b) 의 방향으로 연장시킴으로써 제 1 모서리부 (51a) 근방에 있어서의 드레인 전계가 완화되어, 핫 캐리어 열화가 억제된다. 따라서, 제 5 실시형태는, 제 1 드레인 드리프트 영역 (54b) 의 저농도화로 인한 드레인 전압의 고내압화와, 제 2 드레인 드리프트 영역 (54c) 의 구성에 의한 드레인 저항의 저감에 근거한 ON 저항의 저감과 함께, 핫 캐리어 열화의 억제에 의한 장기 신뢰성의 향상을 실현한다.
또, 제 5 실시형태의 반도체 장치 (5) 는, 제 2 드레인 드리프트 영역 (54c) 보다 불순물 농도가 높은 제 3 드레인 드리프트 영역 (54d) 을 설치함으로써, 드레인 저항을 저감하고 있다. 드레인에 전압을 인가함으로써 보디 영역 (56) 과의 경계로부터 제 1 드레인 드리프트 영역 (54b) 내로 신장되는 공핍층 내의 전계 분포에 있어서는, 그 경계에 있어서의 드레인 전계가 가장 높고, 그 경계로부터 멀어짐에 따라서 드레인 전계가 저하되어 간다. 따라서, 제 2 드레인 드리프트 영역 (54c) 의 위치에 있어서의 드레인 전계가 보디 영역 (56) 과의 경계 위치의 전계보다 저하되어 있는 만큼, 불순물 농도를 제 1 드레인 드리프트 영역 (54b) 보다 높이는 것이 가능해진다. 마찬가지로, 보디 영역 (56) 과의 경계로부터 더욱 먼 제 3 드레인 드리프트 영역 (54d) 에 있어서는, 제 2 드레인 드리프트 영역 (54c) 보다 불순물 농도를 높일 수 있고, 그것에 의해 드레인 저항을 저감시키는 것이 가능해진다.
즉, 도 9 와 같은 구성으로 함으로써 제 5 실시형태는, 제 1 드레인 드리프트 영역 (54b) 의 저농도화로 인한 드레인 전압의 고내압화와, 제 2 드레인 드리프트 영역 (54c) 및 제 3 드레인 드리프트 영역 (54d) 의 구성에 의한 드레인 저항의 저감에 근거한 ON 저항의 저감과 함께, 핫 캐리어 열화의 억제에 의한 장기 신뢰성의 향상을 실현한다.
다음으로, 도 10(a) ∼ (c) 를 참조하면서, 제 5 실시형태에 관련된 반도체 장치 (5) 의 제조 방법에 대해, 특징적인 공정을 중심으로 설명한다.
먼저, 도 10(a) 에 나타내는 바와 같이, P 형의 반도체 기판 (50) 의 표면으로부터 N 형의 제 1 드레인 드리프트 영역 (54b) 을, N 형 불순물의 이온 주입 및 열 확산에 의해 형성한다. 다음으로, 반도체 기판 (50) 에 트렌치를 형성하기 위한 마스크 절연막 (512) 을 반도체 기판 (50) 상에 형성한다. 마스크 절연막 (512) 은, 다음에 실시하는 트렌치 에칭에 견딜 수 있는 막을 채용한다. 다음으로, 트렌치 형성 예정 영역의 마스크 절연막 (512) 을 에칭하여 개구부를 형성한 후, 이 마스크 절연막 (512) 을 마스크로 하여 반도체 기판 (50) 을 이방성 드라이 에칭법으로 가공하여, 마스크 절연막 (512) 의 개구부의 하방에 트렌치 (511) 를 형성한다. 이방성 드라이 에칭법은, 마스크 절연막 (512) 의 개구부를 따라 실질적으로 수직 방향으로 에칭 가공하는 기술로, 예를 들어, RIE 법이 알려져 있다. 도 10(a) 상태로부터, 제 1 모서리부 (51a), 제 2 모서리부 (51b), 제 1 트렌치 측면 (51c), 제 2 트렌치 측면 (51d) 근방의 제 1 드레인 드리프트 영역 (54b) 의 N 형 불순물 농도를 저하시키기 위해서, 필요에 따라 P 형 불순물을 수직 방향으로부터 15 도 이상의 경사 각도로 이온 주입해도 된다 (도시 생략).
다음으로, 도 10(b) 에 나타내는 바와 같이, 트렌치 (511) 를 완전하게 매립하지 않는 막두께의 실리콘 산화막 등의 절연막을 트렌치 (511) 내 및 반도체 기판 (50) 상에 퇴적시킨다. 그리고, 이방성 드라이 에칭 조건으로 에치 백함으로써, 사이드월 절연막 (59) 을 제 1 트렌치 측면 (51c), 제 2 트렌치 측면 (51d) 에 접하여 형성한다. 사이드월 절연막 (59) 의 형성에 있어서의 에치 백으로 인한 데미지로부터 트렌치 저면 (51e) 을 보호하기 위해서, 트렌치 (511) 의 형성 후에 트렌치 저면 (51e) 상에 절연막을 형성하고, 그 후, 사이드월 절연막 (59) 을 형성해도 상관없다. 이 사이드월 절연막 (59) 의 트렌치 저면 (51e) 에 있어서의 폭이 거리 (x5) 가 되고, 이로써, 제 1 모서리부 (51a) 로부터 거리 (x5) 만큼 떨어진 제 1 위치 (51f) 와, 제 2 모서리부 (51b) 로부터 거리 (x5) 만큼 떨어진 제 2 위치 (51g) 가 정해진다. 또, 이 거리 (x5) 는, 나중에 형성하는 제 2 드레인 드리프트 영역 (54c) 의 단부와, 제 1 모서리부 (51a) 및 제 2 모서리부 (51b) 의 각각의 거리와 일치한다. 이 거리 (x5) 는, 사이드월 절연막 (59) 형성을 위한 절연막의 막두께로 임의로 조정 가능하다.
다음으로, 도 10(c) 에 나타내는 바와 같이, 마스크 절연막 (512) 및 사이드월 절연막 (59) 을 마스크로 하여 트렌치 저면 (51e) 에 대해 실선 화살표로 나타내는 수직 방향으로 N 형 불순물을 이온 주입하여, 제 1 위치 (51f) 와 제 2 위치 (51g) 의 사이에 제 2 드레인 드리프트 영역 (54c) 을 형성한다.
그 후, 실리콘 산화막 등의 절연막을 퇴적시키고, CMP 법 등으로 평탄화함으로써, STI 절연막 (51) 을 트렌치 (511) 내의 사이드월 절연막 (59) 의 내측에 형성한다. 다음으로, 도 2(b) 와 마찬가지로 레지스트를 반도체 기판 (50) 표면에 도포하고, 포토리소그래피 기술에 의해 제 2 모서리부 (51b) 및 제 2 위치 (51g) 를 포함하는 제 3 드레인 드리프트 영역 형성 예정 영역에 레지스트 개구부를 형성하여, 이 레지스트 개구부에 N 형 불순물을 이온 주입한다 (도시 생략). 이 때, 제 3 드레인 드리프트 영역 (54d) 이 트렌치 저면 (51e) 의 하방이면서, 제 1 드레인 드리프트 영역 (54b) 을 넘지 않는 깊이로 형성하기 위한, 높은 이온 주입 에너지가 선택된다. 그리고, 제 2 드레인 드리프트 영역 (54c) 보다 높은 불순물 농도의 N 형 불순물이 주입되어, 제 3 드레인 드리프트 영역 (54d) 이 형성된다. 그리고, 게이트 절연막 (52) 의 형성, 게이트 전극 (53) 의 형성, 보디 영역 (56) 의 형성, 고농도 드레인 영역 (54a) 이나 소스 영역 (55) 의 형성 등을 거쳐, 도 9 에 나타내는 반도체 장치 (5) 가 완성된다.
제 5 실시형태에 있어서의 반도체 장치의 제조 방법에 있어서는, 제 1 트렌치 측면 (51c), 제 2 트렌치 측면 (51d) 에 포토리소그래피 기술을 사용하지 않고 N 형 불순물 주입의 마스크가 되는 사이드월 절연막 (59) 을 형성하기 때문에, 제 2 드레인 드리프트 영역 (54c) 을 트렌치 (511) 의 형상에 대해 자기 정합적으로 형성할 수 있다. 그 때문에, 도 9 에 있어서의 거리 (x5) 의 편차를 저감하여, 핫 캐리어 열화의 억제 효과의 편차를 저감할 수 있다.
또, 제 4 실시형태와 동일하게 STI 절연막 (51) 의 형성 전에 트렌치 저면 (51e) 에 대해 제 2 의 드레인 드리프트 영역 (54c) 형성을 위한 N 형 불순물 주입을 실시하고 있다. 그 때문에, 저에너지로 이온 주입을 실시하는 것으로 인한 주입 비정의 확대의 저감과, STI 절연막 (51) 의 두께 편차에 근거한 주입 깊이 편차의 저감이 가능해진다. 그 때문에 안정적인 드레인 저항의 저감을 실현할 수 있다.
본 발명의 실시형태에 나타나 있는 구성이나 제법은, 각각의 실시형태로 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에서 적절히 조합할 수 있다.
예를 들어, 도 11 에 나타내는 바와 같이, P 형의 반도체 기판 (60) 에 형성되고, N 형의 드레인 영역 (64) 및 소스 영역 (65) 과, P 형의 보디 영역 (66) 과, P 형의 보디 콘택트 영역 (67) 과, 게이트 절연막 (62) 과, 게이트 전극 (63) 을 구비하는 반도체 장치 (6) 에 있어서, 제 3 실시형태와 제 5 실시형태에 있어서의 특징적인 구성을 조합할 수 있다. 여기서는, 제 3 실시형태에서 설명한 표면 드레인 드리프트 영역 (64e) 이, 사이드월 절연막 (69) 이 형성된 제 1 트렌치 측면 (61c) 의 외측에 접하여 형성되어 있다. 또, 제 5 실시형태에서 설명한 제 2 드레인 드리프트 영역 (64c) 및 제 3 드레인 드리프트 영역 (64d) 이 STI 절연막 (61) 의 아래 및 고농도 드레인 영역 (64a) 의 아래에 형성되어 있다. 이와 같은 구성에 의해, 제 1 드레인 드리프트 영역 (64b) 보다 불순물 농도가 높은 제 2 드레인 드리프트 영역 (64c), 제 3 드레인 드리프트 영역 (64d) 및 표면 드레인 드리프트 영역 (64e) 에 의해 드레인 저항이 저감된다. 또, 제 2 드레인 드리프트 영역 (64c) 이 제 1 모서리부 (61a) 로부터 거리 (x6) 만큼 떨어진 제 1 위치 (61f) 로부터 고농도 드레인 영역 (64a) 측으로 연장하여 형성됨으로써, 핫 캐리어 열화 및 그 편차가 억제된다. 이로써, 반도체 장치에 있어서의 고내압화와 ON 저항의 저감과 함께 장기 신뢰성의 향상을 실현할 수 있다.
또, 본 발명은 상기 실시형태로 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지 변경이 가능함은 말할 필요도 없다.
예를 들어, 도 12 에 나타내는 바와 같이, P 형의 실리콘층 (701), 절연층 (702), P 형의 지지 기판 (703) 으로 이루어지는 SOI (Silicon on Insulator) 기판 (70) 에 있어서, 실리콘층 (701) 에 제 1 실시형태에 나타낸 반도체 장치를 탑재해도 된다. 즉, P 형의 실리콘층 (701) 에 형성되고, N 형의 고농도 드레인 영역 (74a), 제 1 드레인 드리프트 영역 (74b), 제 2 드레인 드리프트 영역 (74c) 을 포함하는 드레인 영역 (74) 및 소스 영역 (75) 과, 드레인 영역 (74) 과 소스 영역 (75) 의 사이에 형성된 P 형의 보디 영역 (76) 과, 게이트 절연막 (72) 과 게이트 전극 (73) 을 구비한 반도체 장치 (7) 로 한다.
이와 같은 구성으로 함으로써, 드레인 전압 인가시에, 제 1 드레인 드리프트 영역 (74b) 의 하방에 있어서 P 형의 실리콘층 (701) 측의 공핍층을 절연층 (702) 까지 늘리고, 추가로 절연층 (702) 을 개재하여 지지 기판 (703) 측까지 공핍층을 신장시킬 수 있다. 그리고, STI 절연막 (71) 하의 N 형의 드레인 영역 (74) 의 전계를 RESURF 효과로 완화시킴과 동시에, 실리콘층 (701), 절연층 (702), 지지 기판 (703) 에 걸친 영역에 있어서도 전계를 완화시켜, 100 V 이상의 내압을 얻을 수 있다. 한편, 제 2 드레인 드리프트 영역 (74c) 이 제 1 모서리부 (71a) 로부터 거리 (x7) 만큼 떨어진 제 1 위치 (71f) 로부터 고농도 드레인 영역 (74a) 측으로 연장하여 형성됨으로써, 핫 캐리어 열화를 억제하여, 드레인 저항을 저감한다.
즉, 반도체 장치 (7) 에 있어서 100 V 이상의 드레인 전압의 고내압화와, 제 2 드레인 드리프트 영역 (74c) 의 구성에 의한 드레인 저항의 저감에 근거한 ON 저항의 저감과 함께, 핫 캐리어 열화의 억제에 의한 장기 신뢰성의 향상을 실현한다.
10, 20, 30, 40, 50, 60, 80 : 반도체 기판
11, 21, 31, 41, 51, 61, 71, 81 : STI 절연막
11a, 21a, 31a, 41a, 51a, 61a, 71a, 81a : 제 1 모서리부
11b, 21b, 31b, 41b, 51b, 81b : 제 2 모서리부
11c, 21c, 31c, 41c, 51c, 61c, 81c : 제 1 트렌치 측면
11d, 21d, 31d, 41d, 51d, 81d : 제 2 트렌치 측면
11e, 21e, 31e, 41e, 51e, 81e : 트렌치 저면
11f, 21f, 31f, 41f, 51f, 61f, 71f : 제 1 위치
41g, 51g : 제 2 위치
12, 22, 32, 42, 52, 62, 72, 82 : 게이트 절연막
13, 23, 33, 43, 53, 63, 73, 83 : 게이트 전극
14, 24, 34, 44, 54, 64, 74, 84 : 드레인 영역
14a, 24a, 34a, 44a, 54a, 64a, 74a, 84a : 고농도 드레인 영역
14b, 24b, 34b, 44b, 54b, 64b, 74b, 84b : 제 1 드레인 드리프트 영역
14c, 24c, 34c, 44c, 54c, 64c, 74c : 제 2 드레인 드리프트 영역
44d, 54d, 64d : 제 3 드레인 드리프트 영역
34d, 64e : 표면 드레인 드리프트 영역
15, 25, 35, 45, 55, 65, 75, 85 : 소스 영역
16, 26, 36, 46, 56, 66, 76, 86 : 보디 영역
17, 27, 37, 47, 57, 67 : 보디 콘택트 영역
18, 28, 38 : 레지스트
29, 59, 69 : 사이드월 절연막
111, 211, 311, 411, 511 : 트렌치
412, 512 : 마스크 절연막
70 : SOI 기판
701 : 실리콘층
702 : 절연층
703 : 지지 기판

Claims (14)

  1. 반도체 기판에 형성된, 제 1 도전형의 드레인 영역과, 제 1 도전형의 소스 영역과, 상기 드레인 영역과 상기 소스 영역의 사이에 형성된 제 2 도전형의 보디 영역과, 상기 보디 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 드레인 영역에 형성된 트렌치와, 상기 트렌치 내에 형성된 상기 게이트 절연막보다 두꺼운 막두께를 갖는 후막 절연막을 구비한 반도체 장치로서,
    상기 트렌치는, 상기 보디 영역에 대향하는 제 1 트렌치 측면, 상기 제 1 트렌치 측면 및 상기 보디 영역에 대향하고 상기 제 1 트렌치 측면보다 상기 보디 영역으로부터 떨어져서 형성된 제 2 트렌치 측면, 트렌치 저면, 단면에서 볼 때에 상기 트렌치 저면과 상기 제 1 트렌치 측면의 교차부에 형성된 제 1 모서리부 및 상기 트렌치 저면과 상기 제 2 트렌치 측면의 교차부에 형성된 제 2 모서리부를 갖고,
    상기 드레인 영역은, 상기 보디 영역, 상기 제 1 트렌치 측면 및 상기 제 1 모서리부로부터 제 1 위치까지의 사이의 상기 트렌치 저면에 접하여 형성된 제 1 드레인 드리프트 영역과, 상기 제 1 위치로부터 상기 제 2 모서리부의 방향으로 연장되고 상기 트렌치 저면에 접하여 형성된 상기 제 1 드레인 드리프트 영역보다 불순물 농도가 높은 제 2 드레인 드리프트 영역과, 상기 보디 영역, 상기 제 1 트렌치 측면 및 상기 트렌치 저면으로부터 떨어져서 형성된, 상기 제 2 드레인 드리프트 영역보다 불순물 농도가 높은 고농도 드레인 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극의 상기 고농도 드레인 영역에 대향하는 측면에 접하여 사이드월 절연막을 갖고, 상기 제 1 위치가 평면에서 볼 때에 상기 사이드월 절연막의 상기 고농도 드레인 영역에 대향하는 단부의 위치와 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 드레인 드리프트 영역에 접하고, 평면에서 볼 때에 상기 제 2 모서리부 및 상기 고농도 드레인 영역을 포함하는 영역에, 상기 제 2 드레인 드리프트 영역보다 불순물 농도가 높은 제 3 드레인 드리프트 영역을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 2 드레인 드리프트 영역에 접하고, 평면에서 볼 때에 상기 제 2 모서리부 및 상기 고농도 드레인 영역을 포함하는 영역에, 상기 제 2 드레인 드리프트 영역보다 불순물 농도가 높은 제 3 드레인 드리프트 영역을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 트렌치 내에, 상기 제 1 트렌치 측면 및 상기 제 2 트렌치 측면에 접하여 형성된 제 2 사이드월 절연막과, 상기 제 2 사이드월 절연막에 접하여 형성된 상기 후막 절연막을 갖고,
    상기 제 1 트렌치 측면에 접하여 형성된 상기 제 2 사이드월 절연막이, 상기 트렌치 저면에 있어서 상기 제 1 모서리부로부터 상기 제 1 위치의 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 트렌치 내에, 상기 제 1 트렌치 측면 및 상기 제 2 트렌치 측면에 접하여 형성된 제 2 사이드월 절연막과, 상기 제 2 사이드월 절연막에 접하여 형성된 상기 후막 절연막을 갖고,
    상기 제 1 트렌치 측면에 접하여 형성된 상기 제 2 사이드월 절연막이, 상기 트렌치 저면에 있어서 상기 제 1 모서리부로부터 상기 제 1 위치의 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 보디 영역과 상기 제 1 트렌치 측면의 사이로서, 상기 제 1 트렌치 측면에 접하고 상기 게이트 절연막의 아래로부터 상기 제 1 모서리부보다 얕은 깊이의 영역에, 상기 제 1 드레인 드리프트 영역보다 불순물 농도가 높은 표면 드레인 드리프트 영역을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 기판이 SOI 기판인 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판에 형성된 제 1 도전형의 불순물을 포함하는 드레인 영역에, 게이트 절연막보다 두꺼운 막두께를 갖는 후막 절연막을 구비한 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 표면으로부터 제 1 도전형의 불순물을 주입하여, 상기 드레인 영역 내에 제 1 드레인 드리프트 영역을 형성하는 제 1 드레인 드리프트 영역 형성 공정과,
    상기 반도체 기판 상에 제 1 절연막을 퇴적시키고, 상기 제 1 절연막을 에칭하여 개구부를 형성하는 제 1 절연막 개구부 형성 공정과,
    상기 제 1 절연막 개구부를 마스크로 하여 상기 반도체 기판을 에칭하여, 제 1 트렌치 측면과, 제 2 트렌치 측면과, 트렌치 저면과, 상기 제 1 트렌치 측면과 상기 트렌치 저면의 교차부에 형성되는 제 1 모서리부와, 상기 제 2 트렌치 측면과 상기 트렌치 저면의 교차부에 형성되는 제 2 모서리부를 갖는 트렌치를 형성하는 트렌치 형성 공정과,
    상기 반도체 기판 상과 상기 트렌치 내에, 상기 트렌치의 상면이 평탄해질 때까지의 두께로 제 2 절연막을 퇴적시킨 후에, 상기 트렌치 이외의 영역의 상기 제 2 절연막을 제거하고, 상기 트렌치 내에 상기 후막 절연막을 형성하는 후막 절연막 형성 공정과,
    상기 반도체 기판 상에 상기 게이트 절연막을 형성하는 게이트 절연막 형성 공정과,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 게이트 전극 형성 공정과,
    상기 제 1 드레인 드리프트 영역 내로서, 상기 트렌치 저면에 접하고 상기 제 1 모서리부로부터 떨어진 제 1 위치로부터, 상기 트렌치 저면을 따라 상기 제 2 모서리부를 향하는 방향으로, 상기 제 1 드레인 드리프트 영역보다 불순물 농도가 높은 제 1 도전형의 제 2 드레인 드리프트 영역을 형성하는 제 2 드레인 드리프트 영역 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 드레인 드리프트 영역 형성 공정은, 상기 후막 절연막 형성 공정 후에, 상기 후막 절연막을 개재하여 상기 트렌치 저면을 넘는 크기의 주입 에너지로 제 1 도전형의 불순물을 이온 주입하여, 제 2 드레인 드리프트 영역을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트 전극 형성 공정은, 추가로 상기 게이트 전극 상에 제 3 절연막을 퇴적시킨 후에 상기 제 3 절연막을 이방성 에칭으로 에치 백하여, 상기 게이트 전극의 양 측면에 접하여 제 1 사이드월 절연막을 형성하는 공정을 포함하고,
    상기 제 2 드레인 드리프트 영역 형성 공정은, 상기 게이트 전극에 있어서 상기 드레인 영역에 대향하는 측면의 상기 제 1 사이드월 절연막을 마스크로 하여, 상기 트렌치 저면을 넘는 크기의 주입 에너지로 제 1 도전형의 불순물을 이온 주입하여, 제 2 드레인 드리프트 영역을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 트렌치 형성 공정은, 상기 제 1 절연막을 마스크로 하여 상기 반도체 기판을 이방성 드라이 에칭하고, 추가로 계속해서 등방성 에칭을 실시하여, 평면에서 볼 때에 상기 제 1 모서리부 및 상기 제 2 모서리부를 상기 제 1 절연막 개구부보다 외측으로 확장시켜 상기 트렌치를 형성하는 공정이고,
    상기 제 2 드레인 드리프트 영역 형성 공정은, 상기 제 1 절연막을 마스크로 하여 제 1 도전형의 불순물을 이온 주입하여, 상기 제 1 위치로부터 상기 트렌치 저면을 따라 상기 제 2 모서리부를 향하는 방향으로 제 2 드레인 드리프트 영역을 형성하는 공정이고,
    상기 후막 절연막 형성 공정은, 상기 제 2 드레인 드리프트 영역 형성 공정 후에 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 2 드레인 드리프트 영역 형성 공정은, 상기 트렌치 형성 공정 후에, 상기 트렌치 내 및 상기 반도체 기판 상에, 제 4 절연막을 상기 트렌치를 완전하게 매립하지 않는 두께로 퇴적시킨 후에 상기 제 4 절연막을 에치 백하여 상기 제 1 트렌치 측면 및 상기 제 2 트렌치 측면에 제 2 사이드월 절연막을 형성하고, 상기 제 2 사이드월 절연막을 마스크로 하여 제 1 도전형의 불순물을 이온 주입하여, 상기 제 1 위치로부터 상기 트렌치 저면을 따라 상기 제 2 모서리부를 향하는 방향으로 상기 제 2 드레인 드리프트 영역을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 게이트 전극 형성 공정 후에, 상기 게이트 전극을 마스크로 하여, 15 도 이상의 경사 각도로 제 1 도전형의 불순물을 이온 주입하여, 상기 제 1 트렌치 측면에 접하고 상기 제 1 모서리부에 도달하지 않는 깊이의 영역에 상기 제 1 드레인 드리프트 영역보다 불순물 농도가 높은 제 3 드레인 드리프트 영역을 형성하는, 제 3 드레인 드리프트 영역 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957792B2 (en) * 2018-08-14 2021-03-23 Infineon Technologies Ag Semiconductor device with latchup immunity
KR102220445B1 (ko) * 2019-07-01 2021-02-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN112993021B (zh) * 2019-12-18 2023-07-07 东南大学 横向双扩散金属氧化物半导体场效应管
CN113130646B (zh) * 2019-12-30 2023-05-02 无锡华润上华科技有限公司 一种半导体器件及其制作方法
CN114256131A (zh) * 2020-09-23 2022-03-29 无锡华润上华科技有限公司 半导体结构的制备方法及半导体结构
US12051748B2 (en) * 2021-08-12 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897411A (ja) 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
KR20100038603A (ko) * 2008-10-06 2010-04-15 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
WO2012107998A1 (ja) * 2011-02-08 2012-08-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2017028116A (ja) * 2015-07-23 2017-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017034006A (ja) * 2015-07-29 2017-02-09 シャープ株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3691963B2 (ja) * 1998-05-28 2005-09-07 株式会社東芝 半導体装置及びその製造方法
KR20000065719A (ko) * 1999-04-08 2000-11-15 김영환 반도체 소자 및 그 제조방법
US6989567B2 (en) * 2003-10-03 2006-01-24 Infineon Technologies North America Corp. LDMOS transistor
US20080246080A1 (en) * 2006-07-28 2008-10-09 Broadcom Corporation Shallow trench isolation (STI) based laterally diffused metal oxide semiconductor (LDMOS)
JP2009152442A (ja) 2007-12-21 2009-07-09 Panasonic Corp 半導体装置及びその製造方法
JP2010219429A (ja) 2009-03-18 2010-09-30 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP5492610B2 (ja) 2010-03-11 2014-05-14 パナソニック株式会社 半導体装置及びその製造方法
US9269806B2 (en) * 2013-10-03 2016-02-23 Macronix International Co., Ltd. Semiconductor device and method of fabricating same
US20150194424A1 (en) * 2014-01-06 2015-07-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2017045884A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897411A (ja) 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
KR20100038603A (ko) * 2008-10-06 2010-04-15 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
WO2012107998A1 (ja) * 2011-02-08 2012-08-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2017028116A (ja) * 2015-07-23 2017-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017034006A (ja) * 2015-07-29 2017-02-09 シャープ株式会社 半導体装置及び半導体装置の製造方法

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