CN101714556B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。提供一种包括场效应晶体管的半导体器件。该场效应晶体管包括在衬底的表面上方形成的p型低浓度区、在p型低浓度区的表面上方形成的n型漏极侧扩散区和n型源极侧扩散区、元件隔离绝缘层以及另一元件隔离绝缘层。当观看平面图时，具有比p型低浓度区的杂质浓度更高的杂质浓度的p型高浓度区被形成在至少从源极侧扩散区的与面对沟道区的另一端相反的一端到第二元件隔离绝缘层的面对沟道区的一端的范围上的p型低浓度区中的n型源极侧扩散区下方。

Description

半导体器件及其制造方法
本申请是基于日本专利申请No.2008-253343，其内容通过引用结合于此。 
技术领域
本发明涉及一种半导体器件及其制造方法，并且更具体而言，涉及包括场效应晶体管的半导体器件及其制造方法。 
背景技术
图13示出在美国专利No.7,268,045和日本特开专利公布No.2002-237591中公开的横向双扩散金属氧化物半导体(LDMOS)的结构。LDMOS包括p型体区22，其形成在n型阱12的表面中；n型源极区18，其形成在体区22中；以及漏极区16，其形成在n型阱12的表面中，同时元件隔离绝缘层28插入在体区22与漏极区16之间。这里，掩埋区30形成在体区22中的源极区18下方。 
这些专利文献陈述了具有下述问题的LDMOS。当施加高电压时，LDMOS的源极区、体区以及漏极区分别对应于寄生双极晶体管的发射极、基极以及集电极，并且可以通过碰撞电离在LDMOS的漏极区中产生载流子(空穴)来使寄生双极晶体管导通。当寄生双极晶体管导通时，在漏极侧处继续生成二次空穴将会使双极晶体管保持导通，直到器件毁坏。当二次空穴电流导通寄生NPN器件时，该器件开始提供二次电子电流。如果二次电子与二次空穴的比率乘以二次空穴与电子的比率超过1，那么二次电子电流和二次空穴电流处于正的反馈关系，并且栅极不再控制器件。 
另外，上述专利文献陈述了通过提供掩埋区30和通过提供用于由 于碰撞电离而在漏极区中生成的空穴的低电阻分路路径，能够显著减少二次电子的生成，从而减少寄生PNP双极晶体管的增益并且增加安全操作区(SOA)。 
另外，在高击穿电压MOS晶体管中，有一种已知的具有在栅极电极的端部处或在栅极电极、漏极扩散层以及源极扩散层之间形成厚场氧化物层的所谓的LOCOS偏移型结构(在下文中称为LOCOS)(日本特开专利公布No.2001-94103)。 
图14示出具有这种结构的半导体器件的示例。半导体器件300包括p型轻掺杂衬底302、在衬底302上形成的n型漏极侧扩散区312和n型源极侧扩散区314、在n型源极侧扩散区314的表面中形成的源极电极320、在n型漏极侧扩散区312的表面中形成的漏极电极318、在衬底302的表面中的n型漏极侧扩散区312和n型源极侧扩散区314之间的区域上方形成的栅极绝缘层336和栅极电极338。沟道区形成在n型漏极侧扩散区312与n型源极侧扩散区314之间。另外，元件隔离绝缘层332被提供在沟道区与漏极电极318之间，以使它们彼此隔离。另外，元件隔离绝缘层334被提供在沟道区与源极电极320之间，以使它们彼此隔离。利用这种构造，由衬底302组成的p型低浓度区被提供在n型漏极侧扩散区312和n型源极侧扩散区314的整个下侧，并且衬底302组成的p型低浓度区与n型漏极侧扩散区312和n型源极侧扩散区314相接触。 
发明内容
然而，同样在图14中所示的半导体器件300中，n型漏极侧扩散区312、由衬底302组成的p型区以及n型源极侧扩散区分别对应于寄生双极晶体管的发射极、基极以及集电极，并且当施加高电压时，会存在以下问题：如上所述，通过碰撞电离在n型漏极侧扩散区312中产生的空穴，使寄生双极晶体管导通。 
在这里，在图13中所示的LDMOS中，由于p型体区22形成在与漏极区16分离的位置处，所以在不考虑与漏极区16的关系的情况下，能够设定p型体区22的浓度。另一方面，在图14中所示的半导体器件300中，与LDMOS不同，由于n型漏极侧扩散区312和n型源极侧扩散区314这两者与由衬底302组成的p型区相接触，所以不能自由地设定p型区的杂质浓度。即，在考虑与n型漏极侧扩散区312的关系和与n型源极侧扩散区314的关系的情况下，需要设定p型区的杂质浓度。例如，如果p型区的杂质浓度高，在漏极侧处p型区与n型漏极侧扩散区312的击穿电压不能够保持高。因此，应将p型区的杂质浓度设定为低。 
在一个实施例中，提供一种半导体器件，其包括衬底和场效应晶体管， 
其中场效应晶体管，包括： 
沟道区，其具有栅极长度“L”，形成在衬底的表面； 
栅极电极，其形成在沟道区上方； 
源极电极和漏极电极，其形成在栅极电极的两侧处； 
第一导电型的低浓度区，其形成在衬底的表面中； 
第二导电型的漏极侧扩散区，其形成在第一导电型的低浓度区的表面中，漏极电极被形成在漏极侧扩散区的表面的一部分上方； 
第二导电型的源极侧扩散区，其形成在第一导电型的低浓度区的表面中，沟道区形成在漏极侧扩散区与源极侧扩散区之间，源极电极形成在源极侧扩散区的表面的一部分上方； 
第一元件隔离绝缘层，其形成在第二导电型的漏极侧扩散区上方，在衬底的表面隔离漏极侧扩散区，并且将沟道区与漏极电极隔离；以及 
第二元件隔离绝缘层，其形成在第二导电型的源极侧扩散区上方，在衬底的表面处隔离源极侧扩散区，并且将沟道区与源极电极隔离，以及 
其中当观看平面图时，具有比低浓度区的杂质浓度更高的杂质浓 度的第一导电型的高浓度区，形成在至少从源极侧扩散区的与面对沟道区的另一端相反的一端到第二元件隔离绝缘层的面对沟道区的一端的范围上的第一导电型的低浓度区中的源极侧扩散区下方。 
在另一个实施例中，提供一种制造半导体器件的方法，所述半导体器件包括衬底和场效应晶体管，所述场效应晶体管包括沟道区，其具有栅极长度“L”，形成在衬底的表面处；栅极电极，其形成在沟道区上方；以及源极电极和漏极电极，其形成在栅极电极的两侧处，所述方法包括： 
在衬底的表面中形成的第一导电型的低浓度区的表面上方，形成彼此隔离的第一元件隔离绝缘层和第二元件隔离绝缘层； 
在第一导电型的低浓度区的表面中，形成由第一元件隔离绝缘层隔离的第二导电型的漏极侧扩散区和由第二元件隔离绝缘层隔离的第二导电型的源极侧扩散区，沟道区被形成在漏极侧扩散区与源极侧扩散区之间； 
在第一导电型的低浓度区中的源极侧扩散区的下方，形成具有比低浓度区的杂质浓度更高的杂质浓度的第一导电型的高浓度区； 
在通过第一元件隔离绝缘层与沟道区隔离的一侧处的漏极侧扩散区的表面上方，形成漏极电极；以及 
在通过第二元件隔离绝缘层与沟道区隔离的一侧处的源极侧扩散区的表面上方，形成源极电极， 
其中，当在平面图中观看时，第一导电型的高浓度区被形成在至少从源极侧扩散区的、与面对沟道区的另一端相反的一端到第二元件隔离绝缘层的、面对沟道区的一端的范围。 
发明人已经发现，图14中所示的半导体器件300具有的问题在于，因为当不能够使p型区的浓度为高时，寄生双极晶体管的基极的基极电阻增加，并且寄生双极晶体管易于导通，并且为了克服这种问题提出本发明。通过在源极侧扩散区下方形成第一导电型的高浓度区，可以减少基极电阻，并且可以获得大的导通击穿电压的效应。这里，衬底可以是单独的半导体晶片或者在其上形成诸如外延层的半导体层的半导体晶片。
底可以是单独的半导体晶片或者在其上形成诸如外延层的半导体层的半导体晶片。 
另外，作为本发明的一些方面，上述组件的任何组合和本发明的方法和器件的表示法的变化也是有效的。 
附图说明
根据本发明，可以保持包括场效应晶体管的半导体器件中的高的导通击穿电压。 
根据结合附图而作出的以下描述，本发明的以上和其他的目的、优点和特征将更加明显，其中： 
图1是示出根据本发明实施例的半导体器件的构造的截面图； 
图2是示出根据本发明实施例的半导体器件的构造的平面图； 
图3A和图3B是示出制造根据本发明实施例的半导体器件的工序的截面图； 
图4A和图4B是示出制造根据本发明实施例的半导体器件的工序的截面图； 
图5是示出根据本发明实施例的半导体器件的构造的截面图； 
图6是示出根据本发明实施例的半导体器件的构造的平面图； 
图7A至图7C是示出制造根据本发明实施例的半导体器件的工序的截面图； 
图8A和图8B是示出制造根据本发明实施例的半导体器件的工序的截面图； 
图9A和图9B是示出制造根据本发明的实施例的半导体器件的工序的截面图； 
图10是示出用于具有如本发明实施例中所描述的构造的半导体器件的仿真结果图； 
图11是示出用于具有如本发明实施例中所描述的构造的半导体器件的仿真结果图； 
图12是示出用于具有如本发明实施例中所描述的构造的半导体器件的仿真结果图； 
图13是示出传统的LDMOS结构的视图； 
图14是示出LOCOS偏移型半导体器件的构造的视图； 
图15是示出根据本发明实施例的半导体器件的另一个示例性构造的平面图； 
图16是沿着图15的线C-C’截取的截面图；以及 
图17是沿着图15的线D’-D’截取的截面图。 
具体实施方式
现在在此将参考示意性实施例来描述本发明。本领域技术人员将会理解使用本发明的教导能够完成许多可替选的实施例，并且本发明不限于用于解释目的而示出的实施例。 
此后，将参考附图来描述本发明的示例性实施例。在全部附图中，用同样的附图标记表示同样的元件，并且将不重复对其的说明。 
(第一实施例) 
图1是根据本发明实施例的半导体器件的构造的截面图。图2是示出图1所示的半导体器件的构造的平面图。图1对应于沿着图2的线B-B’截取的截面图。 
在本实施例中，半导体器件100包括半导体衬底102(衬底)以及在半导体衬底102上形成的高击穿电压MOS晶体管142(场效应晶体管)。 
在本实施例中，高击穿电压MOS晶体管142包括在半导体衬底102的表面处形成的具有栅极长度L的沟道区110a、在沟道区110a上形成的栅极绝缘层136和栅极电极138以及在栅极电极138的两侧处形成的源极电极120和漏极电极118。 
高击穿电压MOS晶体管142进一步包括p型(第一导电型)低浓度区110，其形成在半导体衬底102的表面处；n型(第二导电型)漏极侧扩散区112，其形成在p型低浓度区110的表面处，具有在n型漏极侧扩散区112的表面的一部分上形成的漏极电极118；以及n型源极侧扩散区114，其形成在p型低浓度区110的表面处，具有在n型源极侧扩散区114的表面的一部分上形成的源极电极120，使得沟道区110a被插入在n型漏极侧扩散区112与n型源极侧扩散区114之间。即，在本实施例中，由p型低浓度区110组成沟道区110a。高击穿电压MOS晶体管142进一步包括元件隔离绝缘层132(第一元件隔离绝缘层)，其形成在n型漏极侧扩散区112上，以在半导体衬底102的表面处将沟道区110a与漏极电极118隔离；以及元件隔离绝缘层134(第二元件隔离绝缘层)，其形成在n型源极侧扩散区114上，以在半导体衬底102的表面处将沟道区110a与源极电极120隔离。半导体器件100进一步包括p型高浓度区140，其形成在p型低浓度区110中的n型源极侧扩散区114下方，并且具有比p型低浓度区110的杂质浓度更高的杂质浓度。例如，p型低浓度区110的杂质浓度可以被设定为1×1016cm-3。例如，p型高浓度区140的杂质浓度可以被设定为1×1018cm-3。 
另外，在本实施例中，高击穿电压MOS晶体管142进一步包括被提供成与源极电极120相邻的背栅电极122。在本实施例中，源极电极120和背栅电极122可以被构造为在扩散层上方短路。该构造能够减少寄生双极晶体管的基极电阻。在本实施例中，半导体器件100被形成为相对于背栅电极22左右对称。另外，元件隔离绝缘层130被形成在漏极电极118的外侧。 
在本实施例中，在形成元件隔离绝缘层134之后，通过在元件隔离绝缘层134上方注入杂质离子，可以形成p型高浓度区140。因此，在本实施例中，与在诸如背栅电极122、源极电极120以及栅极绝缘层 136下方的P型高浓度区140的其他区域相比，在元件隔离绝缘层134下方的P型高浓度区140形成在更接近于半导体衬底102的表面的浅位置处。 
在图13中所示的LDMOS中，当形成掩埋区30时，掩埋区30中的杂质的尾部可以保留在体区22的表面上，这可以导致MOS晶体管的VT值的显著增加和该值的变化。为了避免此问题，如果在深位置处形成掩埋区30，则阱电极区20和掩埋区30之间的距离增加，并且因此寄生双极晶体管的基极电阻将增加。另一方面，使用本实施例的半导体器件100，通过构造上述的p型高浓度区140，即使当注入杂质离子使得p型高浓度区140被形成为比半导体衬底102的表面略深时，在元件隔离绝缘层134下方，p型高浓度区140能够形成为更靠近半导体衬底102的表面。因此，p型高浓度区140能够被形成在栅极绝缘层136下方、相对于衬底的表面更深的位置处，同时使p型高浓度区140与背栅电极122之间的距离保持更短。结果，即使当p型高浓度区140被形成在栅极绝缘层136下方，可以最小化MOS晶体管的VT值的影响，并且抑制寄生双极晶体管的基极电阻的增加。 
在图2中，白色部分表示其中元件隔离绝缘层(元件隔离绝缘层130、元件隔离绝缘层132以及元件隔离绝缘层134)被形成的区域。另外，为了描述的目的，仅用线来表示栅极电极138和p型高浓度区140。 
在本实施例中，当从平面图中观看时，p型高浓度区140可以被构造为形成在至少从n型源极侧扩散区114的一端到元件隔离绝缘层134的一端的范围上，其中所述n型源极侧扩散区114的一端与面对并且接触沟道区110a的另一端相反，所述元件隔离绝缘层134的一端面对沟道区110a。此构造允许高击穿电压MOS晶体管142的导通击穿电压的增加。另外，p型高浓度区140和n型漏极侧扩散区112之间的距离“A”可以被设置定为等于或者大于0μm，使得p型高浓度区140不 延伸到元件隔离绝缘层132的下侧。在这里，对于距离“A”，以n型漏极侧扩散区112的面对n型源极侧扩散区114的端部为原点，从n型漏极侧扩散区112朝着n型源极侧扩散区114的方向可以被限定为+(正)。这允许高击穿电压MOS晶体管142的导通和截止击穿电压的同时增加。通过形成p型高浓度区140，可以减少寄生双极晶体管的基极的基极电阻，并且因此显著地改进高击穿电压MOS晶体管142的导通击穿电压。然而，如果p型高浓度区140被形成在p型低浓度区110的整个表面上，那么高击穿电压不能够被保持在p型低浓度区110与n型漏极侧扩散区112之间，这导致截止击穿电压降低。在本实施例中，通过将p型高浓度区140设定在适当的位置，可以同时保持高导通击穿电压和高截止击穿电压。 
接下来，将会描述制造根据本实施例的半导体器件100的工序。图3A和图3B以及图4A和4B是示出制造根据本实施例的半导体器件100的工序的工艺截面图。 
首先，具有预定的开口图案的抗蚀膜150被形成在半导体衬底102上，并且使用抗蚀膜150作为掩模，将p型杂质离子152注入到半导体衬底102中。这里，p型杂质离子152可以是硼(B)离子。因而，p型低浓度区110被形成在半导体衬底102的表面上(图3A)。 
后来，元件隔离绝缘层130、元件隔离绝缘层132、元件隔离绝缘层134以及氧化物层154被形成在半导体衬底102的表面上。通过硅的局部硅氧化(LOCOS)，可以形成这些元件隔离绝缘层。另外，元件隔离绝缘层134能够被形成为具有比元件隔离绝缘层132和元件隔离绝缘层130更窄的宽度。这允许沟道区110a和源极电极120之间距离的减少，导通电阻的减少以及元件面积的减少。这进一步允许寄生双极晶体管的基极电阻的减少，这导致导通击穿电压的提高。另外，元件隔离绝缘层134能够被形成为具有比元件隔离绝缘层132和元件隔离绝缘层130更薄的涂层。由于当离子被注入以稍后形成n型漏极 侧扩散层112和n型源极侧扩散区114时，在元件隔离绝缘层134上更深地注入杂质离子，这允许具有最高的杂质浓度的峰值浓度部被形成在n型源极侧扩散区114中的比n型漏极侧扩散区112的位置更深的位置处。这允许栅-源电阻的减少，并且因此减少导通电阻。 
随后，高温度掩埋工艺被执行(例如，在大约1200℃的温度下持续几个小时)以扩散p型低浓度区110(图3B)。 
随后，具有预定的开口图案的抗蚀膜160被形成在半导体衬底102上，并且使用抗蚀膜160作为掩模，将n型杂质离子162注入到半导体衬底102中。在这里，n型杂质离子162可以是磷(P)离子。因而，n型漏极侧扩散区112被形成在元件隔离绝缘层132下方，并且形成在p型低浓度区110中的元件隔离绝缘层130的面对元件隔离绝缘层132的端部下方。同时，n型源极侧扩散区114被形成在p型低浓度区110中的元件隔离绝缘层134下方(图4A)。在本实施例中，使用相同的抗蚀膜160，通过相同的离子注入工艺，能够形成n型源极侧扩散区114和n型漏极侧扩散区112。这使抗蚀剂数目减少，并且因此简化了工艺。 
其后，具有预定的开口图案的抗蚀膜164被形成在半导体衬底102上，并且使用抗蚀膜164作为掩模，将p型杂质离子166注入到半导体衬底102中。这里，p型杂质离子166可以是硼(B)离子。因而，p型高浓度区140被形成在n型源极侧扩散区114下方(图4B)。通过在大约数百keV的条件下注入杂质离子，可以形成p型高浓度区140。在本实施例中，与在诸如背栅电极122、源极电极120以及栅极绝缘层136下方的p型高浓度区140的其他区域相比，在元件隔离绝缘层134下方的p型高浓度区140被形成在更靠近半导体衬底102的表面的浅位置处。因此，在栅极绝缘层136下方，p型高浓度区140能够被形成在距半导体衬底102的表面的深位置处，同时使p型高浓度区140和背栅电极122之间的距离保持较短。结果，可以最小化MOS晶体管的 VT值上的影响，同时抑制寄生双极晶体管的基极电阻的增加。 
随后，栅极绝缘层136形成在半导体衬底102上方。在这里，栅极绝缘层136可以被形成以具有例如50nm至200nm的厚度。随后，组成栅极电极138的导电层被形成在栅极绝缘层136上方，然后栅极电极138和导电层被构图为栅极形状。随后，侧壁被形成在栅极电极138的侧面上。 
随后，n型杂质离子被注入到与漏极电极118和源极电极120相对应的区域中，并且同时，p型杂质离子被注入到与背栅电极122相对应的区域中。另外，这些区域的表面成为硅化物以形成漏极电极118、源极电极120以及背栅电极122。在本实施例中，源极电极120和背栅电极122可以被构造以在扩散层上短路。 
利用此构造，通过使用杂质离子注入p型高浓度区140，能够减少寄生双极晶体管的基极的基极电阻，这导致高击穿电压MOS晶体管142的导通击穿电压的显著提高。然而，如果p型高浓度区140被形成在p型低浓度区110的整个表面上，在p型低浓度区110与n型漏极侧扩散区112之间不能够保持高击穿电压，这导致截止击穿电压降低。在本实施例中，如上所述，通过将p型高浓度区140形成在适当的位置中，可以同时保持高导通击穿电压和高截止击穿电压。 
此外，在本实施例中，因为通过相同的工艺能够形成n型漏极侧扩散区112和n型源极侧扩散区114，所以可以减少沟道区110a的栅极长度L的尺寸变化。在通过相同的工艺同时形成n型漏极侧扩散区112和n型源极侧扩散区114的情况下，如果杂质离子的浓度增加，那么n型漏极侧扩散区112的击穿电压减少。因此，杂质离子的浓度不应太高。另一方面，如果n型源极侧扩散区114的杂质离子的浓度太低，那么导通电阻增加。在本实施例中，通过将p型高浓度区140形成在适当的位置中，由于能够减少寄生双极晶体管的基极的基极电阻， 所以即使当同时形成n型漏极侧扩散区112和n型源极侧扩散区114时，可以同时保持高导通击穿电压和高截止击穿电压。 
[第二实施例] 
图5是示出根据本实施例的半导体器件的构造的截面图。图6是示出图5所示的半导体器件的构造的平面图。图5对应于沿着图6的线C-C’截取的截面图。 
在本实施例中，半导体器件110的衬底可以被构造为使得半导体层104被形成在作为半导体晶片的半导体衬底102上方。例如，半导体衬底102可以是p型硅衬底(硅晶片)。例如，半导体层104可以是外延层。另外，n型掩埋区106和n型下沉(sinker)区108被形成在半导体器件100的半导体衬底102和半导体层104中。这里，n型下沉区108被连续地形成在从n型掩埋区106到半导体层104的表面的范围上的n型掩埋区106上。在本实施例中，p型低浓度区110被形成在由半导体层104中的n型掩埋区106和n型下沉区108围绕的区域中。n型掩埋区106和n型下沉区108的杂质离子浓度可以是1×1019至1×1020cm-3。通过提供n型掩埋区106和n型下沉区108，能够对背栅电极122设定预定电势。因此，利用此构造，作为本实施例的半导体器件，能够在电路中的电源侧(高侧)使用NMOS，来代替具有相对低的电流能力的PMOS。 
通过元件隔离绝缘层130来相互隔离n型漏极侧扩散区112和n型下沉区108。漏极电极116被形成在n型下沉区108的表面上。漏极电极116被电连接到漏极电极118，并且通过漏极电极116和漏极电极118组成漏极电极。另外，元件隔离绝缘层128被形成在漏极电极116的外侧处。 
在本实施例中，p型高浓度区140被形成在与第一实施例相同的位置中。 
接下来，将会描述制造根据本实施例的半导体器件100的工序。图7A至9B是示出制造根据本实施例的半导体器件100的工序的工艺截面图。 
首先，n型掩埋区106被形成在半导体衬底102的表面上，然后通过外延生长在半导体衬底102上形成半导体层104。因而，n型掩埋区106也被扩展到半导体层104中(图7A)。随后，具有预定的开口图案的抗蚀膜150被形成在半导体层104上，并且使用抗蚀膜150作为掩模将p型杂质离子152注入到半导体层104中。这里，p型杂质离子152可以是硼(B)离子。因而，p型低浓度区110被形成在半导体层104的表面上(图7B)。 
随后，元件隔离绝缘层128、元件隔离绝缘层130、元件隔离绝缘层132、元件隔离绝缘层134以及氧化物层154被形成在半导体层104的表面上。通过硅的局部氧化(LOCOS)可以形成这些元件隔离绝缘层。另外，在该实施例中，与第一实施例相同，元件隔离绝缘层134能够被形成为具有比元件隔离绝缘层132和元件隔离绝缘层130更薄的涂层和更窄的宽度。 
随后，具有预定的开口图案的抗蚀膜156被形成在半导体层104上，并且使用抗蚀膜156作为掩模将n型杂质离子158注入到半导体层104中。这里，n型杂质离子158可以是磷(P)离子。因此，形成n型下沉区108(图7C)。 
随后，高温度掩埋工艺被执行(例如，在大约1200℃的温度下持续几个小时)以扩散n型掩埋区106、n型下沉区108以及p型低浓度区110。因此，n型掩埋区106和n型下沉区108被连续地形成在p型低浓度区110的周围(图8A)。 
随后，具有预定的开口图案的抗蚀膜160被形成在半导体层104上，使用抗蚀膜160作为掩模将n型杂质离子162注入到半导体层104中。这里，n型杂质离子162可以是磷(P)离子。因而，n型漏极侧扩散区112被形成在元件隔离绝缘层132下方，并且形成在p型低浓度区110中的元件隔离绝缘层130的面对元件隔离绝缘层132的端部下方。同时，n型源极侧扩散区114被形成在p型低浓度区110中的元件隔离绝缘层134下方。 
其后，具有预定的开口图案的抗蚀膜164被形成在半导体层104上，并且使用抗蚀膜164作为掩模将p型杂质离子166注入到半导体层104中。这里，p型杂质离子166可能是硼(B)离子。因而，p型高浓度区140被形成在n型源极侧扩散区114下方(图9A)。 
随后，栅极绝缘层136被形成在半导体层104上。这里，栅极绝缘层136可以被形成为具有例如50nm至200nm的厚度。随后，组成栅极电极138的导电层被形成在栅极绝缘层136上，然后栅极电极138和导电层被构图为栅极形状。随后，侧壁被形成在栅极电极138的侧面上(图9B)。 
随后，通过形成漏极电极118、源极电极120以及背栅电极122，能够获得具有图5中所示的构造的半导体器件100。 
本实施例能够具有与第一实施例相同的效果。另外，在本实施例中，通过在n型源极侧扩散区114下方提供p型高浓度区140，能够防止n型源极侧扩散区114与n型掩埋区106之间的穿通效应。如上所述，在本实施例中，由于p型低浓度区110的杂质浓度低，所以有可能出现n型源极侧扩散区114与n型掩埋区106之间的穿通效应。即使在这样的情况下，通过提供p型高浓度区140，能够防止穿通效应。 
(仿真结果) 
(示例1) 
图10是示出用于当观看具有如第二实施例中所述的构造的半导体器件100中的平面图时，在改变p型高浓度区140与n型漏极侧扩散区112之间的距离“A”时的漏极电流(Id)和漏-源电压(Vds)之间的关系的仿真结果的图。这里，导通击穿电压对应于漏极电流(Id)开始突然增加时的漏-源电压(Vds)。 
假定在本示例中栅极电压Vg是28V并且沟道区110a的栅极长度L(n型漏极侧扩散区112与n型源极侧扩散区114之间的距离)是4.5μm。另外，当观看平面图时，这里假定元件隔离绝缘层134与n型漏极侧扩散区112之间的距离是5μm。通过掺杂有硼(B)形成p型高浓度区140使得它的峰值部具有大约1×1018cm-3的浓度。 
图中陈述的“无”对应于没有提供p型高浓度区140的情况的结果。这里，A的单位是μm。在没有提供p型高浓度区140的情况下，导通击穿电压大约是45V。另一方面，通过提供p型高浓度区140能够增加导通击穿电压。例如，当p型高浓度区140与n型漏极侧扩散区112之间的距离“A”等于或大于0μm并且等于或小于5μm时，导通击穿电压增加到90V或更多。 
另一方面，如果p型高浓度区140与n型漏极侧扩散区112之间的距离“A”超过5μm，那么导通击穿电压降低，并且减少了通过提供p型高浓度区140引起的导通击穿电压提高的效果。这样的导通击穿电压提高效果的减少是因为如果距离“A”超过5μm，则p型高浓度区140不存在于靠近n型漏极侧扩散区112的n型源极侧扩散区114附近的位置处，并且当NPN双极晶体管被导通时p型高浓度区140也不存在于空穴路径上。 
此外，如果p型高浓度区140与n型漏极侧扩散区112之间的距离“A”小于0μm，即，如果p型高浓度区140延伸到n型漏极侧扩 散区112的下侧，则截止击穿电压本身减少并且导通击穿电压相应地减少。从上面的描述可以看出，当观看平面图时，为了增加导通击穿电压，p型高浓度区140可以被形成在至少从n型源极侧扩散区114的与面对且接触沟道区110a的另一端相反的一端到元件隔离绝缘层134的面对沟道区110a的一端的范围内。 
(示例2) 
图11是示出用于当观看具有示例1中所描述的构造的半导体器件100的平面图时，在改变p型高浓度区140与n型漏极侧扩散区112之间的距离“A”(μm)时的导通电阻(标准值)的仿真结果的图。这里，漏-源电压(Vds)是0.1V并且栅-源电压(Vgs)是12V。 
这里，对于当不提供p型高浓度区140时的情况，示出A＝7.5μm的导通电阻。当提供p型高浓度区140并且A等于或小于5μm时，与不提供p型高浓度区140的情况相比较，导通电阻增加。这是因为由于在n型源极侧扩散区114下方提供p型高浓度区140，所以通过p型高浓度区140抵消了n型源极侧扩散区114。然而，如果A等于或大于0，那么导通电阻的增加被抑制到大约15％，这对器件特性仅具有很小的影响。另一方面，如果p型高浓度区140与n型漏极侧扩散区112之间的距离“A”小于0μm，即，如果p型高浓度区140延伸到n型漏极侧扩散区112的下侧，那么导通电阻显著地增加。 
(示例3) 
图12是示出用于当观看具有如示例1所描述的构造的半导体器件100的平面图时，在改变p型高浓度区140与n型漏极侧扩散区112之间的距离“A”(μm)时的截止击穿电压的仿真结果的图。这里，栅-源电压(Vgs)是0V。 
这里，对于不提供p型高浓度区140时的情况，示出A＝7.5μm的导通电阻。当提供p型高浓度区140并且p型高浓度区140与n型漏 极侧扩散区112之间的距离“A”小于0μm时，即，如果p型高浓度区140延伸到n型漏极侧扩散区112的下侧时，截止击穿电压显著地降低。另一方面，即使当提供p型高浓度区140时，只要A等于或大于0μm，能够与不提供p型高浓度区140的情况相类似地保持高截止击穿电压。因此，通过防止p型高浓度区140延伸到n型漏极侧扩散区112的下侧，能够同时保持高导通击穿电压和高截止击穿电压。 
(示例4) 
作为用于当观看具有示例1所描述的构造的半导体器件100的平面图时，在改变p型高浓度区140与n型漏极侧扩散区112之间的距离“A”(μm)时的高击穿电压MOS晶体管142的阈值电压(VT)的仿真结果，阈值电压随着距离“A”的减少而增加。这是因为当p型高浓度区140的尾部达到衬底的p型低浓度区110的表面时，p型低浓度区110的p型杂质浓度增加。从这一观点来看，可优选的是，距离“A”大，例如，距离“A”等于或大于3μm，更可优选的是5μm。 
尽管在上面已经参考附图描述了本发明的示例性实施例，但是这些实施例仅是说明性的，而是本发明可以采用许多其他的构造。 
例如，通过将具有与p型低浓度区110相同浓度的p型外延层形成在半导体衬底102上方，可以构造具有第一实施例所示的构造的半导体器件100的p型低浓度区110。此外，可以准备具有与p型低浓度区110相同浓度的半导体衬底102，并且准备的半导体衬底102可以用作p型低浓度区110。 
上述实施例中的每个中的高击穿电压MOS晶体管142可以与例如具有漏极高击穿电压和栅极低击穿电压的典型LDMOS或者具有漏极高击穿电压和栅极高击穿电压的MOS组合而形成。另外，例如，在LDMOS的情况下，栅极绝缘层的厚度小于上述实施例中的高击穿电压MOS晶体管142的栅极绝缘层136的厚度。这样，如果需要形成具有 不同厚度的多个栅极绝缘层，则可以通过蚀刻具有较大厚度的栅极绝缘层来去除，以便使用多氧化物工艺形成具有较小厚度的栅极绝缘层。 
尽管在上述实施例中已经示出第一导电型是p型并且第二导电型是n型，导电性可以颠倒。 
另外，在半导体器件100中，如日本特开专利公布No.Hei-11-307763中所公开的，源极电极120和背栅电极122可以被构造成沿着栅极电极138的延伸方向交替，如图15所示。图15是半导体器件100的平面图，图16是沿着图15的线C-C’截取的截面图，并且图17是沿着图15的线D-D’截取的截面图。如图16中所示，同样在具有该构造的半导体器件100中，在栅极绝缘层136下方，p型高浓度区140相对于衬底的表面可以形成在较深的位置处，同时减小p型高浓度区140与背栅电极122之间的距离。因此，即使当p型高浓度区140被形成在栅极绝缘层136下方时，可以抑制寄生双极晶体管的基极电阻的增加，同时最小化对MOS晶体管的VT值的影响。 
另外，尽管在上述实施例中已经示出，在形成元件隔离绝缘层134之后通过在元件隔离绝缘层134上注入杂质离子来形成p型高浓度区140，在形成元件隔离绝缘层134之前可以形成p型高浓度区140。在这种情况下，p型高浓度区140可以被构造为在整个表面上被形成相同的深度。甚至利用该构造，例如如果p型高浓度区140不延伸到栅极绝缘层136下方，也能够抑制对MOS晶体管的VT值的变化的影响而不引起任何问题。 
显然，本发明不限于上述实施例，并且在不脱离本发明的范围和精神的情况下可以对上述实施例进行修改和变化。 

Claims (10)

1.一种半导体器件，包括：衬底和场效应晶体管，
其中所述场效应晶体管包括：
沟道区，其具有栅极长度“L”，形成在所述衬底的表面；
栅极绝缘层和栅极电极，形成在所述沟道区上方；
源极电极和漏极电极，其形成在所述栅极电极的两侧；
第一导电型的低浓度区，其形成在所述衬底的表面中；
第二导电型的漏极侧扩散区，其形成在所述第一导电型的所述低浓度区的表面中，所述漏极电极被形成在所述漏极侧扩散区的一部分表面上方；
所述第二导电型的源极侧扩散区，其形成在所述第一导电型的所述低浓度区的表面中，所述沟道区被形成在所述漏极侧扩散区与所述源极侧扩散区之间，所述源极电极被形成在所述源极侧扩散区的一部分表面上方；
第一元件隔离绝缘层，其形成在所述第二导电型的所述漏极侧扩散区上方，在所述衬底的表面隔离所述漏极侧扩散区，并且将所述沟道区与所述漏极电极隔离；以及
第二元件隔离绝缘层，其形成在所述第二导电型的所述源极侧扩散区上方，在所述衬底的表面隔离所述源极侧扩散区，并且将所述沟道区与所述源极电极隔离，以及
其中，当观看平面图时，具有比所述低浓度区的杂质浓度更高的杂质浓度的所述第一导电型的高浓度区，在下述范围上形成在所述第一导电型的所述低浓度区中的所述源极侧扩散区下方，其中所述范围是至少从所述源极侧扩散区的与面对所述沟道区的另一端相反的一端到所述第二元件隔离绝缘层的面对所述沟道区的一端。
2.根据权利要求1所述的半导体器件，其中，与所述高浓度区的其他区域相比，所述第二元件隔离绝缘层下方的所述第一导电型的所述高浓度区被形成在更靠近所述衬底的表面的浅位置处。
3.根据权利要求1所述的半导体器件，其中，当观看平面图时，所述第一导电型的所述高浓度区与所述漏极侧扩散区之间的距离“A”等于或大于0μm。
4.根据权利要求1所述的半导体器件，其中，所述第一导电型的所述高浓度区被至少形成在所述源极扩散区下方的整个区域上。
5.根据权利要求1所述的半导体器件，其中，通过使用相同的离子注入工艺，形成所述漏极侧扩散区和所述源极侧扩散区。
6.根据权利要求1所述的半导体器件，其中，还在所述衬底中形成所述第二导电型的掩埋区和所述第二导电型的下沉区，并且由所述掩埋区和所述下沉区围绕所述第一导电型的所述低浓度区，其中从所述掩埋区到所述衬底的表面连续地提供所述下沉区。
7.根据权利要求1所述的半导体器件，其中，所述第一元件隔离绝缘层被形成为比所述第二元件隔离绝缘层更厚，并且和所述漏极侧扩散区中的位置相比，具有所述第二导电型的最高杂质浓度的峰值浓度部分在所述源极侧扩散区中被形成在更深的位置处。
8.根据权利要求7所述的半导体器件，其中，所述第一元件隔离绝缘层被形成为比所述第二元件隔离绝缘层更宽的宽度。
9.一种制造半导体器件的方法，所述半导体器件包括衬底和场效应晶体管，所述场效应晶体管包括：沟道区，其具有栅极长度“L”，形成在所述衬底的表面；栅极绝缘层和栅极电极，形成在所述沟道区上方；以及源极电极和漏极电极，其形成在所述栅极电极的两侧，所述方法包括：
在所述衬底的表面中形成的第一导电型的低浓度区的表面上方，形成相互分离的第一元件隔离绝缘层和第二元件隔离绝缘层；
在所述第一导电型的所述低浓度区的所述表面中，形成由所述第一元件隔离绝缘层隔离的第二导电型的漏极侧扩散区和由所述第二元件隔离绝缘层隔离的所述第二导电型的源极侧扩散区，所述沟道区形成在所述漏极侧扩散区与所述源极侧扩散区之间；
在所述第一导电型的所述低浓度区中的所述源极侧扩散区下方，形成所述第一导电型的高浓度区，所述第一导电型的高浓度区具有比所述低浓度区的杂质浓度更高的杂质浓度；
在通过所述第一元件隔离绝缘层与所述沟道区隔离的一侧的所述漏极侧扩散区的表面上方，形成所述漏极电极；以及
在通过所述第二元件隔离绝缘层与所述沟道区隔离的一侧的所述源极侧扩散区的表面上方，形成所述源极电极，
其中，当观看平面图时，在下述范围上形成所述第一导电型的所述高浓度区，所述范围是至少从所述源极侧扩散区的与面对所述沟道区的另一端相反的一端到所述第二元件隔离绝缘层的面对所述沟道区的一端。
10.根据权利要求9所述的方法，其中，形成漏极侧扩散区和源极侧扩散区的所述步骤包括：通过使用相同的离子注入工艺来形成漏极侧扩散区和源极侧扩散区。
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