JPH10335658A - Ｍｏｓｆｅｔ - Google Patents
ＭｏｓｆｅｔInfo
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- JPH10335658A JPH10335658A JP14648197A JP14648197A JPH10335658A JP H10335658 A JPH10335658 A JP H10335658A JP 14648197 A JP14648197 A JP 14648197A JP 14648197 A JP14648197 A JP 14648197A JP H10335658 A JPH10335658 A JP H10335658A
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- JP
- Japan
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- substrate
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Abstract
(57)【要約】
【課題】 本発明は、基板電圧の変動によるドレインや
ゲート電圧の変動、即ち基板伝達ノイズの小さいＭＯＳ
ＦＥＴを提供することを目的とする。 【解決手段】 第１導電型の基板と、この基板内に第２
導電型の不純物をドープして形成された第２導電型のソ
ースおよびドレイン領域と、ソースおよびドレイン領域
間に設けられたチャネル領域と、チャネル領域の上部に
設けられたゲート絶縁膜およびゲート電極とを有するＭ
ＯＳＦＥＴにおいて、第１導電型不純物の高濃度領域
を、前記ソース領域底部の接合領域付近に設け、前記チ
ャネル領域の下部には動作時の空乏層の領域よりも深い
部分に設けるかまたは全く設けないこととし、ドレイン
領域底部の接合領域の付近には設けなかったことを特徴
とする。
ゲート電圧の変動、即ち基板伝達ノイズの小さいＭＯＳ
ＦＥＴを提供することを目的とする。 【解決手段】 第１導電型の基板と、この基板内に第２
導電型の不純物をドープして形成された第２導電型のソ
ースおよびドレイン領域と、ソースおよびドレイン領域
間に設けられたチャネル領域と、チャネル領域の上部に
設けられたゲート絶縁膜およびゲート電極とを有するＭ
ＯＳＦＥＴにおいて、第１導電型不純物の高濃度領域
を、前記ソース領域底部の接合領域付近に設け、前記チ
ャネル領域の下部には動作時の空乏層の領域よりも深い
部分に設けるかまたは全く設けないこととし、ドレイン
領域底部の接合領域の付近には設けなかったことを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴ（メタ
ル−オキサイド−セミコンダクター電界効果型トランジ
スタ）の構造に関し、特にＭＯＳＦＥＴのノイズを防止
する構造に関する。
ル−オキサイド−セミコンダクター電界効果型トランジ
スタ）の構造に関し、特にＭＯＳＦＥＴのノイズを防止
する構造に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴの製造方法では、ゲート絶
縁膜下のチャネル領域を形成するために、ソース・ドレ
イン領域の形成前に基板と同一導電型の不純物の注入を
行う。従来、チャネル注入は素子領域の全面または図８
に示すようにソース・ドレイン部を除いたチャネル領域
のみに行われていた。通常のＣＭＯＳ回路ではソース電
極はグラウンドまたは電源に接続されて一定電位である
ことが多い。しかし、チャネル領域のみに注入を行う場
合はソース電極と基板との間の容量が小さくなるため
に、基板の電位が変動した場合にソース電極と基板との
カップリングによって基板電位の変動を抑える効果が小
さいという問題があった。
縁膜下のチャネル領域を形成するために、ソース・ドレ
イン領域の形成前に基板と同一導電型の不純物の注入を
行う。従来、チャネル注入は素子領域の全面または図８
に示すようにソース・ドレイン部を除いたチャネル領域
のみに行われていた。通常のＣＭＯＳ回路ではソース電
極はグラウンドまたは電源に接続されて一定電位である
ことが多い。しかし、チャネル領域のみに注入を行う場
合はソース電極と基板との間の容量が小さくなるため
に、基板の電位が変動した場合にソース電極と基板との
カップリングによって基板電位の変動を抑える効果が小
さいという問題があった。
【０００３】また、特開平７−４５８１８号公報には、
チャネル部に加えソース部にも高濃度のイオン注入する
ことで、ソースと基板間の容量を増大させ回路動作時に
ソース電極の電圧を安定化し高速動作を可能にすること
が記載されている。しかしこの場合、図９のようにチャ
ネルの浅い部分にも高濃度の注入が行われていたため、
基板とゲート電極との間のカップリングが大きくなって
ゲート電極が大きなノイズを受けるという問題があっ
た。
チャネル部に加えソース部にも高濃度のイオン注入する
ことで、ソースと基板間の容量を増大させ回路動作時に
ソース電極の電圧を安定化し高速動作を可能にすること
が記載されている。しかしこの場合、図９のようにチャ
ネルの浅い部分にも高濃度の注入が行われていたため、
基板とゲート電極との間のカップリングが大きくなって
ゲート電極が大きなノイズを受けるという問題があっ
た。
【０００４】
【発明が解決しようとする課題】本発明は、基板電圧の
変動によるドレインやゲート電圧の変動、即ち基板伝達
ノイズの小さいＭＯＳＦＥＴを提供することを目的とす
る。
変動によるドレインやゲート電圧の変動、即ち基板伝達
ノイズの小さいＭＯＳＦＥＴを提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、第１導電型の
基板と、この基板内に第２導電型の不純物をドープして
形成された第２導電型のソースおよびドレイン領域と、
ソースおよびドレイン領域間に設けられたチャネル領域
と、チャネル領域の上部に設けられたゲート絶縁膜およ
びゲート電極とを有するＭＯＳＦＥＴにおいて、第１導
電型不純物の高濃度領域を、前記ソース領域底部の接合
領域付近、および前記チャネル領域の下部であってトラ
ンジスタ動作時のチャネルの空乏層の領域よりも深い部
分に設け、ドレイン領域底部の接合領域の付近には設け
なかったことを特徴とするＭＯＳＦＥＴに関する。
基板と、この基板内に第２導電型の不純物をドープして
形成された第２導電型のソースおよびドレイン領域と、
ソースおよびドレイン領域間に設けられたチャネル領域
と、チャネル領域の上部に設けられたゲート絶縁膜およ
びゲート電極とを有するＭＯＳＦＥＴにおいて、第１導
電型不純物の高濃度領域を、前記ソース領域底部の接合
領域付近、および前記チャネル領域の下部であってトラ
ンジスタ動作時のチャネルの空乏層の領域よりも深い部
分に設け、ドレイン領域底部の接合領域の付近には設け
なかったことを特徴とするＭＯＳＦＥＴに関する。
【０００６】また本発明は、第１導電型の基板と、この
基板内に第２導電型の不純物をドープして形成された第
２導電型のソースおよびドレイン領域と、ソースおよび
ドレイン領域間に設けられたチャネル領域と、チャネル
領域の上部に設けられたゲート絶縁膜およびゲート電極
とを有するＭＯＳＦＥＴにおいて、第１導電型不純物の
高濃度領域を、前記ソース領域底部の接合領域の付近に
設け、前記チャネル領域の下部およびドレイン領域底部
の接合領域の付近には設けなかったことを特徴とするＭ
ＯＳＦＥＴに関する。
基板内に第２導電型の不純物をドープして形成された第
２導電型のソースおよびドレイン領域と、ソースおよび
ドレイン領域間に設けられたチャネル領域と、チャネル
領域の上部に設けられたゲート絶縁膜およびゲート電極
とを有するＭＯＳＦＥＴにおいて、第１導電型不純物の
高濃度領域を、前記ソース領域底部の接合領域の付近に
設け、前記チャネル領域の下部およびドレイン領域底部
の接合領域の付近には設けなかったことを特徴とするＭ
ＯＳＦＥＴに関する。
【０００７】
【発明の実施の形態】図１は本発明の第１の実施形態で
ある。第１導電型の基板１６に、第２導電型のソース領
域１・ドレイン領域２、チャネル領域６、ゲート絶縁膜
１０が形成されている。本発明では図のように、ソース
領域１の底部の接合領域付近とチャネル領域６の深い部
分に第１導電型の不純物の高濃度領域５が存在し、少な
くともチャネル領域の浅い部分には第１導電型の不純物
を低濃度でドープした低濃度領域４が存在する。
ある。第１導電型の基板１６に、第２導電型のソース領
域１・ドレイン領域２、チャネル領域６、ゲート絶縁膜
１０が形成されている。本発明では図のように、ソース
領域１の底部の接合領域付近とチャネル領域６の深い部
分に第１導電型の不純物の高濃度領域５が存在し、少な
くともチャネル領域の浅い部分には第１導電型の不純物
を低濃度でドープした低濃度領域４が存在する。
【０００８】このようにすると、ソースと基板の間の容
量は大きく、ドレインと基板の間の容量は小さくなる。
ＣＭＯＳロジックではＭＯＳＦＥＴのソース側はグラウ
ンドまたは電源に固定されているため、基板とのカップ
リングが大きければ基板電位の変動を小さくすることが
できる。また、この高濃度領域はチャネルからの空乏層
の伸びよりも深い部分に形成されるので、空乏層の伸び
が高濃度領域にさまたげられることがなく、ゲートと基
板との間の容量が小さくなり、基板からのノイズを受け
にくくなる。
量は大きく、ドレインと基板の間の容量は小さくなる。
ＣＭＯＳロジックではＭＯＳＦＥＴのソース側はグラウ
ンドまたは電源に固定されているため、基板とのカップ
リングが大きければ基板電位の変動を小さくすることが
できる。また、この高濃度領域はチャネルからの空乏層
の伸びよりも深い部分に形成されるので、空乏層の伸び
が高濃度領域にさまたげられることがなく、ゲートと基
板との間の容量が小さくなり、基板からのノイズを受け
にくくなる。
【０００９】図２は本発明の第２の実施形態である。こ
の形態においては、ソース領域１の底部の接合領域付近
にのみ第１導電型不純物の高濃度領域が存在し、チャネ
ル領域６の深い部分にも高濃度領域を設けていない。
の形態においては、ソース領域１の底部の接合領域付近
にのみ第１導電型不純物の高濃度領域が存在し、チャネ
ル領域６の深い部分にも高濃度領域を設けていない。
【００１０】このようにすると、ソースと基板の間の容
量は大きく、ドレインと基板およびゲートと基板の間の
容量は小さくなる。このため、ソースがグラウンドまた
は電源に固定されていれば、基板の電位変動が抑制さ
れ、さらにゲートやドレインが基板から受けるノイズが
小さくなる。
量は大きく、ドレインと基板およびゲートと基板の間の
容量は小さくなる。このため、ソースがグラウンドまた
は電源に固定されていれば、基板の電位変動が抑制さ
れ、さらにゲートやドレインが基板から受けるノイズが
小さくなる。
【００１１】
【実施例】次に実施例を示して本発明をさらに具体的に
説明する。
説明する。
【００１２】［実施例１］図１に示したＭＯＳＦＥＴの
製造方法を図３を用いて説明する。以下の例はｎＭＯＳ
の場合である。
製造方法を図３を用いて説明する。以下の例はｎＭＯＳ
の場合である。
【００１３】（１）図３（ａ）に示すように、ｐ型シリ
コン基板上にｐウェルを形成し、ＬＯＣＯＳ法によって
ＬＯＣＯＳ領域７と素子領域８を形成する。
コン基板上にｐウェルを形成し、ＬＯＣＯＳ法によって
ＬＯＣＯＳ領域７と素子領域８を形成する。
【００１４】（２）図３（ｂ）に示すように、ソース領
域とチャネル領域部分に対して開口したマスク９を用い
てエネルギー１〜５０ｋｅＶで１×１０11〜１×１０13
ｃｍ -2の量のボロンまたはＢＦ2注入を行い低濃度領域
４を形成し、さらにエネルギー５０〜１００ｋｅＶで１
×１０13〜１×１０14ｃｍ-2の量のボロンまたはＢＦ 2
注入を行い高濃度領域５を形成する。
域とチャネル領域部分に対して開口したマスク９を用い
てエネルギー１〜５０ｋｅＶで１×１０11〜１×１０13
ｃｍ -2の量のボロンまたはＢＦ2注入を行い低濃度領域
４を形成し、さらにエネルギー５０〜１００ｋｅＶで１
×１０13〜１×１０14ｃｍ-2の量のボロンまたはＢＦ 2
注入を行い高濃度領域５を形成する。
【００１５】（３）図３（ｃ）に示すように、ゲート酸
化膜１０、ゲートポリシリコン１１の堆積を行い、マス
クを用いた選択的ドライエッチングによりゲート電極を
形成する。
化膜１０、ゲートポリシリコン１１の堆積を行い、マス
クを用いた選択的ドライエッチングによりゲート電極を
形成する。
【００１６】（４）図３（ｄ）に示すように、素子領域
全面にエネルギー３０〜８０ｋｅＶで１×１０15〜１×
１０16ｃｍ-2の量のヒ素またはリン注入を行いソース領
域１、ドレイン領域２を形成する。
全面にエネルギー３０〜８０ｋｅＶで１×１０15〜１×
１０16ｃｍ-2の量のヒ素またはリン注入を行いソース領
域１、ドレイン領域２を形成する。
【００１７】ｐＭＯＳの場合には（１）でｎ型基板、
（２）でヒ素またはリン注入、（４）でボロンまたはＢ
Ｆ2注入を行う。
（２）でヒ素またはリン注入、（４）でボロンまたはＢ
Ｆ2注入を行う。
【００１８】以上の工程によって素子領域の不純物分布
は図１のようにソースとチャネル領域の深い部分に高濃
度領域があるような分布となる。
は図１のようにソースとチャネル領域の深い部分に高濃
度領域があるような分布となる。
【００１９】図３の工程で例えば（２）でボロンＢを３
０ｋｅＶで３×１０12ｃｍ-2と６０ｋｅＶで３×１０13
ｃｍ-2注入し、（４）でヒ素Ａｓを８０ｋｅＶで３×１
０15ｃｍ-2注入した場合の深さ方向不純物分布が図４で
ある。図で実線はボロンの分布、点線はヒ素の分布であ
る。図のように深い領域の高濃度注入によって深さ０．
２μｍ付近のｐ−ｎ接合付近の濃度は６０ｋｅＶで３×
１０13ｃｍ-2の注入を行うことで５×１０17ｃｍ-3程度
と高い不純物濃度が得られる。また、この深い注入によ
って０．１μｍ以下の浅い領域の不純物濃度はほとんど
変化しない。
０ｋｅＶで３×１０12ｃｍ-2と６０ｋｅＶで３×１０13
ｃｍ-2注入し、（４）でヒ素Ａｓを８０ｋｅＶで３×１
０15ｃｍ-2注入した場合の深さ方向不純物分布が図４で
ある。図で実線はボロンの分布、点線はヒ素の分布であ
る。図のように深い領域の高濃度注入によって深さ０．
２μｍ付近のｐ−ｎ接合付近の濃度は６０ｋｅＶで３×
１０13ｃｍ-2の注入を行うことで５×１０17ｃｍ-3程度
と高い不純物濃度が得られる。また、この深い注入によ
って０．１μｍ以下の浅い領域の不純物濃度はほとんど
変化しない。
【００２０】［実施例２］図２に示したＭＯＳＦＥＴの
製造方法を図５を用いて説明する。以下の例はｎＭＯＳ
の場合である。
製造方法を図５を用いて説明する。以下の例はｎＭＯＳ
の場合である。
【００２１】（１）図５（ａ）に示すように、ｐ型シリ
コン基板上にｐウェルを形成し、ＬＯＣＯＳ法によって
ＬＯＣＯＳ領域７と素子領域８を形成する。
コン基板上にｐウェルを形成し、ＬＯＣＯＳ法によって
ＬＯＣＯＳ領域７と素子領域８を形成する。
【００２２】（２）図５（ｂ）に示すように、素子領域
全面の開口したマスクを用いてエネルギー１〜５０ｋｅ
Ｖで１×１０11〜１×１０13ｃｍ-2の量のボロンまたは
ＢＦ 2注入を行い低濃度領域４を形成する。
全面の開口したマスクを用いてエネルギー１〜５０ｋｅ
Ｖで１×１０11〜１×１０13ｃｍ-2の量のボロンまたは
ＢＦ 2注入を行い低濃度領域４を形成する。
【００２３】（３）図５（ｃ）に示すように、ゲート酸
化膜１０、ゲートポリシリコン１１の堆積を行い、マス
クを用いた選択的ドライエッチングによりゲート電極を
形成する。
化膜１０、ゲートポリシリコン１１の堆積を行い、マス
クを用いた選択的ドライエッチングによりゲート電極を
形成する。
【００２４】（４）図５（ｄ）に示すように、ソース領
域とゲート領域のソース側半分程度が開口したマスクを
用いてエネルギー５０〜１００ｋｅＶで１×１０13〜１
×１０14ｃｍ-2の量のボロンまたはＢＦ2注入を行い高
濃度領域５を形成する。
域とゲート領域のソース側半分程度が開口したマスクを
用いてエネルギー５０〜１００ｋｅＶで１×１０13〜１
×１０14ｃｍ-2の量のボロンまたはＢＦ2注入を行い高
濃度領域５を形成する。
【００２５】（５）図５（ｅ）に示すように、素子領域
全面にエネルギー３０〜８０ｋｅＶで１×１０15〜１×
１０16ｃｍ-2の量のヒ素またはリン注入を行いソース領
域１、ドレイン領域２を形成する。
全面にエネルギー３０〜８０ｋｅＶで１×１０15〜１×
１０16ｃｍ-2の量のヒ素またはリン注入を行いソース領
域１、ドレイン領域２を形成する。
【００２６】ｐＭＯＳの場合には（１）でｎ型基板、
（２）、（４）でヒ素またはリン注入、（５）でボロン
またはＢＦ2注入を行う。
（２）、（４）でヒ素またはリン注入、（５）でボロン
またはＢＦ2注入を行う。
【００２７】以上の工程によって素子領域の不純物分布
は図２のようにソースとチャネル領域の深い部分に高濃
度領域があるような分布となる。
は図２のようにソースとチャネル領域の深い部分に高濃
度領域があるような分布となる。
【００２８】［実施例３、比較例１、比較例２、比較例
３］次に基板からの伝達ノイズをｐＭＯＳを用いて調べ
た。
３］次に基板からの伝達ノイズをｐＭＯＳを用いて調べ
た。
【００２９】図６はＭＯＳＦＥＴにおける基板伝達ノイ
ズ電力の測定値である。図で横軸はノイズ源の周波数、
縦軸は入力される正弦波の電力と出力される正弦波の電
力の比をデシベルであらわしたものであり、０に近づく
ほどノイズが大きいことになる。このとき用いた測定パ
ターンの平面図を図７に示す。２個のＦＥＴを用いて、
ＦＥＴ１のドレインから信号を入力して、直接接続され
ていないＦＥＴ２のドレインから出力されるノイズを測
定した。２つのドレイン間にはＦＥＴ１のソースがあ
る。このソースはＦＥＴ２のソースであっても同じ結果
が得られる。ウェルはｎウェルで、ソース・ドレイン領
域はｐ+、ウェルコンタクトはｎ+で構成されている。
ズ電力の測定値である。図で横軸はノイズ源の周波数、
縦軸は入力される正弦波の電力と出力される正弦波の電
力の比をデシベルであらわしたものであり、０に近づく
ほどノイズが大きいことになる。このとき用いた測定パ
ターンの平面図を図７に示す。２個のＦＥＴを用いて、
ＦＥＴ１のドレインから信号を入力して、直接接続され
ていないＦＥＴ２のドレインから出力されるノイズを測
定した。２つのドレイン間にはＦＥＴ１のソースがあ
る。このソースはＦＥＴ２のソースであっても同じ結果
が得られる。ウェルはｎウェルで、ソース・ドレイン領
域はｐ+、ウェルコンタクトはｎ+で構成されている。
【００３０】実施例３、比較例１および比較例２のソー
ス領域、ドレイン領域およびチャネル領域に低濃度の浅
い不純物注入（リンを８０ｋｅＶで５×１０12ｃｍ-2注
入）を行った。実施例３の場合だけソース領域底部の接
合領域付近に、高濃度の深い不純物注入（リンを１６０
ｋｅＶで３×１０13ｃｍ-2）を行った。ソース・ドレイ
ン領域の形成のための注入にはＢＦ2を３０ｋｅＶで３
×１０15ｃｍ-2注入した。
ス領域、ドレイン領域およびチャネル領域に低濃度の浅
い不純物注入（リンを８０ｋｅＶで５×１０12ｃｍ-2注
入）を行った。実施例３の場合だけソース領域底部の接
合領域付近に、高濃度の深い不純物注入（リンを１６０
ｋｅＶで３×１０13ｃｍ-2）を行った。ソース・ドレイ
ン領域の形成のための注入にはＢＦ2を３０ｋｅＶで３
×１０15ｃｍ-2注入した。
【００３１】図６中（ａ）（比較例１）のグラフは、従
来のソース領域の底部の接合領域に不純物の高濃度領域
を設けていないＦＥＴ構造で、ソースを接地していない
ものである。
来のソース領域の底部の接合領域に不純物の高濃度領域
を設けていないＦＥＴ構造で、ソースを接地していない
ものである。
【００３２】図６中（ｂ）（比較例２）のグラフは、比
較例１でソースを接地したものである。これにより高周
波領域でごくわずかのノイズ低下が見られる。
較例１でソースを接地したものである。これにより高周
波領域でごくわずかのノイズ低下が見られる。
【００３３】図６中（ｃ）（実施例３）のグラフは、ソ
ース領域底部の接合領域付近に、不純物の高濃度領域が
形成され、かつＦＥＴ１のソースを接地したものであ
る。この結果から、本発明によれば従来の構造に比べて
伝達ノイズが小さく、その差は周波数が大きくなるほど
広がり、例えば１０ＧＨｚでは、比較例２に比べて約５
ｄＢ低ノイズ化できることがわかる。
ース領域底部の接合領域付近に、不純物の高濃度領域が
形成され、かつＦＥＴ１のソースを接地したものであ
る。この結果から、本発明によれば従来の構造に比べて
伝達ノイズが小さく、その差は周波数が大きくなるほど
広がり、例えば１０ＧＨｚでは、比較例２に比べて約５
ｄＢ低ノイズ化できることがわかる。
【００３４】次に、ＦＥＴ１のドレインから入力された
信号について、ＦＥＴ１のゲート電極から出てくるノイ
ズを測定した。比較例３として、図９のようにゲート下
部のチャネル領域にも不純物を高濃度注入したＦＥＴを
製造し、実施例３と比較した。その結果、ゲートで受け
るノイズは、ゲート下部のチャネル領域の不純物濃度の
１／２乗にほぼ比例し、チャネル領域に不純物が高濃度
注入されていない実施例３の方がノイズが小さいことが
わかった。
信号について、ＦＥＴ１のゲート電極から出てくるノイ
ズを測定した。比較例３として、図９のようにゲート下
部のチャネル領域にも不純物を高濃度注入したＦＥＴを
製造し、実施例３と比較した。その結果、ゲートで受け
るノイズは、ゲート下部のチャネル領域の不純物濃度の
１／２乗にほぼ比例し、チャネル領域に不純物が高濃度
注入されていない実施例３の方がノイズが小さいことが
わかった。
【００３５】
【発明の効果】本発明によれば、基板電圧の変動による
ドレインやゲート電圧の変動、即ち基板伝達ノイズの小
さいＭＯＳＦＥＴを提供することができる。
ドレインやゲート電圧の変動、即ち基板伝達ノイズの小
さいＭＯＳＦＥＴを提供することができる。
【図１】本発明のＭＯＳＦＥＴ構造の１例である。
【図２】本発明のＭＯＳＦＥＴ構造の異なる例である。
【図３】本発明のＭＯＳＦＥＴの製造方法の１例であ
る。
る。
【図４】本発明のＭＯＳＦＥＴの深さ方向の不純物分布
を示す図である。
を示す図である。
【図５】本発明のＭＯＳＦＥＴの製造方法の１例であ
る。
る。
【図６】伝達ノイズと周波数の関係を示す図である。
【図７】図６の測定に用いたＦＥＴのパターンである。
【図８】従来のＭＯＳＦＥＴの構造であり、高濃度の不
純物注入をチャネル領域に行った場合である。
純物注入をチャネル領域に行った場合である。
【図９】従来のＭＯＳＦＥＴの構造であり、高濃度の不
純物注入をチャネル部領域とソース領域全体に行った場
合である。
純物注入をチャネル部領域とソース領域全体に行った場
合である。
１ ソース領域 ２ ゲート ３ ドレイン領域 ４ 低濃度領域 ５ 高濃度領域 ６ チャネル領域 ７ ＬＯＣＯＳ ８ 素子領域 ９ マスク １０ ゲート絶縁膜（ゲート酸化膜） １１ ゲートポリシリコン １２ マスク １３ マスク １６ 基板
Claims (2)
- 【請求項１】 第１導電型の基板と、この基板内に第２
導電型の不純物をドープして形成された第２導電型のソ
ースおよびドレイン領域と、ソースおよびドレイン領域
間に設けられたチャネル領域と、チャネル領域の上部に
設けられたゲート絶縁膜およびゲート電極とを有するＭ
ＯＳＦＥＴにおいて、 第１導電型不純物の高濃度領域を、前記ソース領域底部
の接合領域付近、および前記チャネル領域の下部であっ
てトランジスタ動作時のチャネルの空乏層の領域よりも
深い部分に設け、ドレイン領域底部の接合領域の付近に
は設けなかったことを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 第１導電型の基板と、この基板内に第２
導電型の不純物をドープして形成された第２導電型のソ
ースおよびドレイン領域と、ソースおよびドレイン領域
間に設けられたチャネル領域と、チャネル領域の上部に
設けられたゲート絶縁膜およびゲート電極とを有するＭ
ＯＳＦＥＴにおいて、 第１導電型不純物の高濃度領域を、前記ソース領域底部
の接合領域の付近に設け、前記チャネル領域の下部およ
びドレイン領域底部の接合領域の付近には設けなかった
ことを特徴とするＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14648197A JPH10335658A (ja) | 1997-06-04 | 1997-06-04 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14648197A JPH10335658A (ja) | 1997-06-04 | 1997-06-04 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335658A true JPH10335658A (ja) | 1998-12-18 |
Family
ID=15408625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14648197A Pending JPH10335658A (ja) | 1997-06-04 | 1997-06-04 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010087149A (ja) * | 2008-09-30 | 2010-04-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2010157759A (ja) * | 2001-09-28 | 2010-07-15 | Agere Systems Guardian Corp | 所望のドーパント濃度を実現するためのイオン注入法 |
-
1997
- 1997-06-04 JP JP14648197A patent/JPH10335658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157759A (ja) * | 2001-09-28 | 2010-07-15 | Agere Systems Guardian Corp | 所望のドーパント濃度を実現するためのイオン注入法 |
| JP2010087149A (ja) * | 2008-09-30 | 2010-04-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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