JP2004303877A

JP2004303877A - 半導体素子の製造方法

Info

Publication number: JP2004303877A
Application number: JP2003093670A
Authority: JP
Inventors: Keiji Hannuki; 恵司半貫; Shuji Sekine; 修治関根; Masashi Nakazawa; 正志中澤
Original assignee: Canon Marketing Japan Inc; Sanken Electric Co Ltd
Current assignee: Canon Marketing Japan Inc; Sanken Electric Co Ltd
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2004-10-28

Abstract

【課題】トレンチ構造の絶縁ゲート型ＦＥＴ等の半導体素子を生産性良く製造することができなかった。
【解決手段】Ｐ型半導体領域１とＮ型半導体領域２とＮ^＋型半導体領域３とを有する半導体基板４にトレンチ１２を設ける。制御装置１６に接続された赤外線ランプ１３から半導体基板４に赤外線を照射し、半導体基板４の表面領域を流動化させ、トレンチ１２の入口の角部１２ｃと底の角部１２ｄとに丸みを付け、同時にダメージ及びラフネスを除去する。赤外線の強さ及び照射時間を制御装置１６で制御する。トレンチ１２の側面にゲート絶縁膜１７を設ける。ゲート絶縁膜１７を介してトレンチ１２の中にゲート電極としての多結晶シリコン導電体層を設ける。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ等の凹部又は凸部を有する半導体素子の製造方法に関し、特に角部に丸みを付ける工程を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】特開２００２−１６０８０号公報
【特許文献２】特開平３−３４５４１号公報
近年、半導体集積回路の高集積化（微細化）や半導体素子のＯＮ抵抗の低減化等を目的として、トレンチ（溝）構造の半導体素子が実用化されている。例えば、前記特許文献１にゲ−トをトレンチ構造としたＭＯＳＦＥＴ（トレンチゲ−ト型ＭＯＳＦＥＴ）が開示されている。
【０００３】
【発明が解決しようとする課題】
このような半導体素子のトレンチ構造は、半導体基板に周知の異方性エッチング（例えばＲＩＥ；ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を施すことにより形成される。
しかし、このエッチングによって得られたトレンチの側壁面はダメ−ジ層を有する。また、トレンチの側壁面は、平坦な面ではなく、粗い凹凸を有する。更に、トレンチ開口部の縁部には、種々の半導体製造プロセスを経る過程において応力が加わり、結晶欠陥が発生することもある。
このような、ダメ−ジ層、凹凸（ラフネス）、結晶欠陥等が発生すると、例えばトレンチゲ−ト型ＭＯＳＦＥＴにおいては、トレンチの側壁面に薄く均一なゲ−ト酸化膜を良好に形成することができず、ゲ−ト酸化膜の破壊耐量の低下等を招来する。特に、トレンチ開口部の縁部においては、このような問題が発生し易い。
【０００４】
上述の問題を解決するために、トレンチの開口縁に曲率部又は傾斜部を形成して、結晶欠陥を除去すると共に、ゲ−ト酸化膜のカバレッジを向上させる技術がある。
前記特許文献２に、トレンチの開口側、即ち半導体基板の表面側に相対的に不純物濃度の高い拡散領域を形成し、この不純物領域のエッチングレ−トが高いことを利用して、等方性エッチングによりトレンチ開口縁に曲率部を形成する方法が開示されている。
上述の方法によると、トレンチ開口縁に丸みが付けられ、ゲ−ト酸化膜のカバレッジ等が向上するが、エッチング工程の数が増加するため、生産コストが高くなる。
【０００５】
そこで、本発明の目的は、半導体基板の凹部又は凸部の角部即ち縁部に丸みを容易且つ良好に付けることができる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するための本発明は、凹部又は凸部を有する半導体基板の表面に水素雰囲気中で電磁波を投射して熱処理を施すことにより前記凹部又は凸部の角部に丸み又は傾斜を付けることを特徴とする半導体素子の製造方法に係わるものである。
【０００７】
なお、請求項２に示すように、前記電磁波は光であり、光を電気的制御可能な光投射源から投射することが望ましい。
また、請求項３に示すように、前記半導体基板は凹部を有するものであり、更に、前記熱処理によって前記凹部の角部に丸み又は傾斜を付けた後に、前記凹部の壁面に絶縁膜を形成する工程と、前記凹部の中に前記絶縁膜を介して導電体層を形成する工程とを有していることが望ましい。
また、請求項４に示すように、第１導電型の第１の半導体領域とこの第１の半導体領域に隣接配置された第２導電型の第２の半導体領域とを有する半導体基板を用意する工程と、第１の半導体領域と第２の半導体領域との間のＰＮ接合の位置よりも深い溝を前記半導体基板に形成する工程と、前記溝を有する半導体基板の表面に、水素雰囲気中で、電磁波を投射して熱処理を施すことによって前記溝の入口の角部に丸み又は傾斜を付ける工程と、前記溝の壁面に絶縁膜を形成する工程と、前記溝の中に前記絶縁膜を介してゲ−ト電極用導電体層を形成する工程と、前記第１の半導体領域に第２導電型不純物を拡散してソ−ス領域を形成する工程と、前記ソ−ス領域に接続されたソ−ス電極を形成する工程と、前記第２の半導体領域に接続されたドレイン電極を形成する工程とを有していることが望ましい。
【０００８】
【発明の作用及び効果】
各請求項の発明は次の作用及び効果を有する。
（１）光波等の電磁波による熱処理によって半導体基板の角部に丸み又は傾斜を付けるので、従来の化学的エッチングによる方法に比べて製造が容易になり、且つ丸み又は傾斜の制御も容易になる。
（２）水素雰囲気中で熱処理することによって半導体基板の表面領域の流動化が良好に得られ、丸み又は傾斜を良好に生じさせることができる。
また請求項２の発明によれば、電気的制御によって熱処理が容易且つ正確に制御でき、角部の丸み又は傾斜を良好に得ることができる。
また、請求項３の発明によれば、凹部に絶縁膜及び導電体を有する半導体素子を容易且つ良好に形成することができる。
また、請求項４の発明によれば、絶縁ゲ−ト型電界効果トランジスタ（ＦＥＴ）を容易且つ良好に形成することができる。
【０００９】
【実施形態】
次に、本発明の一実施形態に従う半導体素子としてのトレンチ構造の絶縁ゲ−ト型ＦＥＴ及びその製造方法を図１〜図３を参照して説明する。
【００１０】
図３（Ｃ）に示すトレンチ構造の絶縁ゲ−ト型ＦＥＴを製造する際には、まず、図１（Ａ）に示す第一導電型の第１の半導体領域としてのＰ型半導体領域１と第２導電型の第２の半導体領域としてのＮ型半導体領域２と第３の半導体領域としてのＮ^＋型半導体領域３とから成るシリコン半導体基板４を用意する。Ｐ型半導体領域１の一部は最終的にボデイ領域又はベ−ス領域として機能する。Ｎ型半導体領域２はドリフト領域又は高抵抗ドレイン領域として機能する。Ｎ^＋型半導体領域３はＮ型半導体領域２よりもＮ型（第２導電型）不純物を高い濃度で含み、低抵抗ドレイン領域として機能する。Ｐ型半導体領域１は半導体基板４の一方の主面５に露出するように配置されている。Ｎ型半導体領域２はＰ型半導体領域１とＮ^＋型半導体領域３との間に配置されている。Ｎ^＋型半導体領域３は半導体基板４の他方の主面６に露出するように配置されている。Ｐ型半導体領域１とＮ型半導体領域２との間のＰＮ接合７は半導体基板４の一方の主面５及び他方の主面６に対して平行に配置されている。
図１（Ａ）の半導体基板１は、Ｎ型半導体領域２を含むＮ型基板を母材とし、このＮ型半導体基板の一方の主面と他方の主面にそれぞれＰ型不純物とＮ型不純物を拡散導入して、Ｐ型半導体領域１と、Ｎ^＋型半導体領域３を形成したものである。勿論、Ｐ型半導体領域１を、Ｎ型半導体領域２の上に周知のエピタキシャル成長によって形成することもできる。
実際のＦＥＴは微小ＦＥＴ（セル）の集合体から成るが、図１〜図３には１個の微小ＦＥＴ（セル）部分のみが示されている。また、多数のＦＥＴを製造する時には１枚の半導体基板（ウエハ）に多数のＦＥＴ領域を設け、多数のＦＥＴを同時に形成する。
【００１１】
次に、半導体基板４の一方の主面５の上に周知のＣＶＤ方法等によってシリコン酸化膜８を形成する。このシリコン酸化膜８は後述のようにトレンチをエッチングで形成する際のマスクを構成するものである。このため、マスク機能が十分に得られるように、シリコン酸化膜８の厚みは５０００オングストロ−ム程度に設定されている。
【００１２】
次に、図１（Ｂ）に示すように、周知のフォトリソグラフィ−技術を使用して、シリコン酸化膜８の上に所定の開口１０を有するレジスト層９を形成する。次に、レジスト層９をマスクとしてシリコン酸化膜８に選択的エッチングを施し、図１（Ｂ）に示す開口１１を形成する。開口１１の平面形状は丸形であるが、四角形、格子状、ストライプ状等の任意の形状に変形できる。シリコン酸化膜５の開口１１の部分にはＰ形半導体領域１の表面が露出している。図１〜図２には１個の微少ＦＥＴ（セル）のための１個の開口１１が示されているが、半導体基板４の図示されていない領域に別の微小ＦＥＴ（セル）のための開口１１も設けられている。多数の微小ＦＥＴ（セル）のための開口１１は実質的に同一面積及び同一パタ−ンを有して均一又はほぼ均一に分布している。
【００１３】
次に、アッシャ−によってレジスト層９を灰化することで、図１（Ｃ）に示すようにシリコン酸化膜８の上面からレジスト層９を除去する。
【００１４】
次に、シリコン酸化膜５から成るマスクを使用して、半導体基板４に周知のＲＩＥ等を用いた異方性エッチングを施して、図２（Ａ）に示す凹部としてのトレンチ１２即ち溝を形成する。トレンチ１２は、図示のように、半導体基板４の一方の主面５から他方の主面６に向かってほぼ垂直に延伸する側壁面１２ａと、この側壁面１２ａの下端部に形成された底面１２ｂとを有する。トレンチ１２の半導体基板４の一方の主面５からの深さは、一方の主面５からＰＮ接合７までの深さよりも深い。従って、トレンチ１２の底面１２ｂにＮ型半導体領域２が露出し、トレンチ１２の側壁面１２ａにはＰＮ接合７が露出している。半導体基板４の一方の主面５におけるトレンチ１２の入口即ち縁部に９０度又はほぼ９０度の角部１２ｃが生じている。また、側壁面１２ａと底面１２ｂとの間に９０度又はほぼ９０度の角部１２ｄが生じている。
なお、本実施形態のトレンチ１２の平面形状即ち一方の主面５に垂直な方向から見た形状は円形であるが、四角形、格子状、ストライプ状等の任意の形状にすることができる。
【００１５】
異方性エッチング直後のトレンチ１２の側壁面１２ａの近傍には、上述の異方性エッチングによって不可避的に発生するダメージ層が形成されている。また、このダメージ層の表面は平坦ではなく、粗い凹凸面（ラフネス）となっている。もし、この状態でトレンチ側壁面１２ａにゲート酸化膜を形成すると、厚みが均一な薄いゲート酸化膜を設けることができず、ゲート酸化膜の破壊耐量低下等を引き起こしてしまう。
【００１６】
次に、シリコン酸化膜８を、ＨＦ系のエッチング液（ＢＨＦ）を使用したウェットエッチングによって半導体基板４の主面５から除去する。これにより、半導体基板４の主面５には、トレンチ１２が形成されたＰ型半導体領域１の上面が露出する。
【００１７】
次に、トレンチ１２が形成された半導体基板４に対して、水素雰囲気中でランプアニール法による熱処理を施す。即ち、水素ガスで満たされて密閉されたチャンバー（容器）内に半導体基板４を配置し、図２（Ｂ）に示すように半導体基板４のトレンチ１２が形成された一方の主面５に対して電磁波放射源としての赤外線ランプ１３から電磁波の一種である赤外線１４を照射して熱処理を施す。赤外線ランプ１３とこの駆動電源端子１５との間には制御装置１６が接続されている。従って、赤外線ランプ１３の光出力の強さ及び照射時間を制御装置１６によって電気的に制御することができる。水素雰囲気中で半導体基板４の表面に赤外線１４を照射すると、半導体基板４が加熱され、この表面領域が流動化状態になる。本実施形態では、半導体基板４に対して常圧の水素雰囲気中において、加熱温度が１０００℃、加熱時間が３０秒の熱処理を施した。なお、チャンパ内に導入した半導体基板４に赤外線を照射しても、瞬時には半導体基板４の温度が１０００℃に達しないで、例えば２０℃／ｓｅｃ程度の昇温レートを有して徐々に上昇する。また、赤外線照射を止めても、瞬時には半導体基板の温度が常温まで低下しないで、例えば、−１０℃／ｓｅｃの降温レートで徐々に低下する。
【００１８】
半導体基板４の熱処理時の水素雰囲気を熱処理の全期間維持することが望ましいが、８００℃よりも高い温度の期間のみに限定して水素雰囲気とし、８００℃以下の温度範囲では不活性ガス（例えばＮ_２ガス）雰囲気とすることができる。８００℃よりも高い範囲で水素雰囲気にするのは、半導体基板４の表面部分の流動化を可能にするためである。もし、昇温過程で８００℃よりも高い温度範囲においてＮ_２ガス等の不活性ガス雰囲気で半導体基板４を熱処理すると、半導体と不活性ガス（Ｎ_２ガス）との反応層（例えばシリコン窒化膜）が形成され、半導体基板４の表面領域に所望の流動性を持たせることができない。即ち、反応層が半導体基板４の表面をガードし、半導体基板４の形状を保持してしまい、所望の流動性を得ることができない。なお、８００℃以下では、上述の反応層は形成されない。
降温過程においても８００℃よりも高い範囲では水素雰囲気に保つのが望ましい。もし、降温過程において８００℃よりも高い温度範囲の期間中に水素雰囲気から不活性ガス雰囲気に切り換えると、半導体基板４の流動化が急激に抑制され、トレンチ１２の入口の角部１２ｃ又は下側の角部１２ｄの丸みの度合、即ち曲率の制御を良好に行うことができなくなる。また、条件によっては、半導体基板４に残留応力が発生してしまう虞もある。従って、半導体基板４の温度が８００℃よりも高い全期間によって水素雰囲気とすることが望ましい。なお、熱処理時の水素雰囲気は、水素１００％の雰囲気であることが望ましいが、４０％以上の水素と６０％より少ない不活性ガスとの混合ガス雰囲気とすることもできる。従って、本発明における水素雰囲気は少なくとも水素を含む雰囲気である。
【００１９】
半導体基板４を、水素雰囲気中で８００℃を超える温度で加熱すると、図２（Ｂ）に示すように半導体基板４が流動化し、トレンチ１２の入口の角部１２ｃ及び底の角部１２ｄに丸み部分１２ｃ´，１２ｄ´が生じ、同時にトレンチ側壁面１２ａのダメージ、及びトレンチ側壁面１２ａに形成されたラフネスが除去される。なお、加熱温度と加熱時間は、要求される流動化の程度、換言すれば除去すべきダメージの程度、半導体基板４の材料、及び半導体基板４の不純物濃度等に応じて、それぞれ８００〜１１５０℃、１〜６０秒の任意の値に設定することができる。
【００２０】
図２（Ｂ）に示すように制御装置１６によって赤外線１４の強さ、照射時間等を高精度に制御することができ、熱処理温度、熱処理時間の制御性が容易且つ良好になる。このため、半導体基板に対する丸み付け、及びダメージ除去等を化学的エッチングによる場合よりも容易且つ良好に達成できる。要するに、所望の丸み付け及びダメージ除去を再現性良く達成することができる。
また、ランプアニールによれば、短時間で半導体基板４を所望の温度に加熱できるため、半導体基板４内に既に形成されている不純物拡散領域等に与える熱処理の影響を最小限に抑えて、半導体基板４を流動化することができる。熱拡散炉を使用した通常の熱処理では、昇温時のレートは１０℃／ｍｉｎ、降温時のレ−トは−２．５℃／ｍｉｎ程度が限界であり、これでは不純物拡散領域等に与える影響が大きく、また１回の処理に数時間を要してしまうため、実用的ではない。更に、ランプアニールを使用した熱処理は、通常の熱拡散炉を使用した水素熱処理に比較して、チャンバー容積が小さく、使用する水素も少量で済むため、安全性にも優れている。
【００２１】
トレンチ１２の丸め加工が終了したら、半導体基板４をチャンバーから取り出し、半導体基板４に酸化性雰囲気中で熱処理を施し、図２（Ｃ）に示すように、半導体基板４のトレンチ１２内及び一方の主面５にシリコン酸化膜から成る絶縁膜１７を形成する。絶縁膜１７は、トレンチ１２の底面に露出したＮ型半導体領域２の表面、トレンチ１２の側壁に露出したＮ型半導体領域２及びＰ型半導体領域１の表面、半導体基板４の一方の主面５に露出したＰ型半導体領域１の表面を被覆するように形成される。絶縁膜１７は、ＦＥＴのゲート絶縁膜として使用するためのものであり、６５０オングストローム程度の厚みに形成される。
【００２２】
本実施形態では、トレンチ１２の入口及び底面の角部１２ｃ，１２ｄがランプアニールの熱処理によって丸みを有する部分１２ｃ´，１２ｄ´に変えられ、所望の曲率を有していること、及びトレンチ側壁面１２ａのラフネスが良好に除去されていることにより、トレンチ１２の全表面及び半導体基板４の一方の主面５に、クラックやピンホールの無い絶縁膜１７を均一な厚みで形成することができる。
【００２３】
次に、例えば周知のＣＶＤ法によって、半導体基板４の上面及びトレンチ１２内に絶縁膜１７を介して多結晶シリコン層を形成し、更にこの多結晶シリコン層に不純物をドープして図３（Ａ）に示す多結晶シリコン導電体層１８を得る。この多結晶シリコン導電体層１８はゲート電極として使用される。
【００２４】
次に、図３（Ｂ）に示すように、半導体基板４の主面５上に形成された多結晶シリコン導電体層１８を除去した後、Ｐ型半導体領域１にＮ型不純物を拡散し、Ｎ^＋型半導体領域１９を形成する。Ｎ^＋型半導体領域１９はＦＥＴのソース領域として機能する。
【００２５】
次に、図３（Ｃ）に示すようにＮ^＋型半導体領域１９の上面にソース電極２０を形成し、Ｎ^＋型半導体領域３の下面にドレイン電極２１を形成し、Ｎチャネル絶縁ゲート型ＦＥＴを完成させる。なお、ドレイン電極２１を、ソース電極２０よりも先に形成すること、又は同時に形成することもできる。ゲート電極としての多結晶シリコン導電体層１８にソース電極２０の電位よりも高い電位を与えると、Ｐ型半導体領域１のトレンチ１２の側壁面に隣接する領域にチャネルが形成され、ドレイン電極２１からソース電極２０に向って電流が流れる。
【００２６】
本実施形態は次の効果を有する。
（１）ランプアニール法によってトレンチ１２の入口の角部１２ｃ及び底の角部１２ｄに丸みを付け、同時にダメージ及びラフネス除去を行うので、従来の化学的エッチング又は加熱炉による熱処理による丸め加工よりも生産性が向上し、生産コストの低減を図ることができる。
（２）赤外線ランプ１３の光出力の強さ、時間を制御装置１６で容易且つ正確に制御できるので、角部１２ｃ，１２ｄの丸み付け、トレンチ１２の側壁のダメージ及びラフネスの除去を容易且つ良好に達成することができ、電気的特性及び信頼性に優れた半導体素子即ち絶縁ゲート型ＦＥＴを提供することができる。
【００２７】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）トレンチ１２の角部１２ｃ，１２ｄの丸み付け、トレンチ側壁部のダメージ除去等をランプアニールのみで行なわずに、必要に応じて犠牲酸化等の技術を併用することもできる。
（２）トレンチ１２の角部１２ｃ，１２ｄをランプアニールによって傾斜面と見なせるような形状に変形することもできる。
（３）赤外線と同様に加熱可能な別の電磁波を使用して半導体基板４を加熱することができる。
（４）トレンチ１２のような凹部の角部の丸み付けのみでなく、半導体基板の凸部の角部の丸み付けにも本発明を適用することができる。
（５）絶縁ゲート型ＦＥＴ以外の半導体素子にも本発明を適用することができる。
（６）Ｎ^＋型半導体領域３を省いてドレイン電極２１をＮ型半導体領域２に接続することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に従う絶縁ゲート型ＦＥＴの製造工程を示す断面図である。
【図２】図１の工程に続く工程を示す断面図である。
【図３】図２の工程に続く工程を示す断面図である。
【符号の説明】
１ボディ領域用Ｐ型半導体領域
２ドリフト領域用Ｎ型半導体領域
３ドレイン領域用Ｎ^＋型半導体領域
１２トレンチ
１３赤外線ランプ
１７絶縁膜
１８ゲート用多結晶シリコン導電体層
１９ソース領域用Ｎ^＋型半導体領域

Claims

凹部又は凸部を有する半導体基板の表面に水素雰囲気中で電磁波を投射して熱処理を施すことにより前記凹部又は凸部の角部に丸み又は傾斜を付けることを特徴とする半導体素子の製造方法。
前記電磁波の投射は、電気的制御可能な光投射源から光を投射することであることを特徴とする請求項１記載の半導体素子の製造方法。
前記半導体基板は凹部を有するものであり、
更に、前記熱処理によって前記凹部の角部に丸み又は傾斜を付けた後に、前記凹部の壁面に絶縁膜を形成する工程と、
前記凹部の中に前記絶縁膜を介して導電体層を形成する工程とを有していることを特徴とする半導体素子の製造方法。
第１導電型の第１の半導体領域とこの第１の半導体領域に隣接配置された第２導電型の第２の半導体領域とを有する半導体基板を用意する工程と、
前記第１の半導体領域と前記第２の半導体領域との間のＰＮ接合の位置よりも深い溝を前記半導体基板に形成する工程と、
前記溝を有する半導体基板の表面に、水素雰囲気中で、電磁波を投射して熱処理を施すことによって前記溝の入口の角部に丸み又は傾斜を付ける工程と、
前記溝の壁面に絶縁膜を形成する工程と、
前記溝の中に前記絶縁膜を介してゲ−ト電極用導電体層を形成する工程と、
前記第１の半導体領域に第２導電型不純物を拡散してソ−ス領域を形成する工程と、
前記ソ−ス領域に接続されたソ−ス電極を形成する工程と、
前記第２の半導体領域に接続されたドレイン電極を形成する工程と
を有していることを特徴とする半導体素子の製造方法。