JP2012039127A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】炭化珪素MOSFETにおいて、炭化珪素層とゲート絶縁膜との界面に発生する界面準位を十分に低減できず、キャリアの移動度が低下する場合があった。
【解決手段】この発明に係る炭化珪素半導体装置は、炭化珪素層を有し炭化珪素層上にゲート絶縁膜を形成した基板を炉の中に導入する基板導入工程と、基板を導入した炉を加熱して一酸化窒素と窒素とを導入する加熱工程とを備え、加熱工程は、窒素を反応させてゲート絶縁膜と炭化珪素層との界面を窒化する。
【選択図】 図7

Description

この発明は、炭化珪素半導体装置である炭化珪素縦型電界効果型トランジスタの製造方法に関し、より詳しくは、オン抵抗を低下させた大電力用の炭化珪素縦型電界効果型トランジスタの製造方法に係る。
炭化珪素は優れた物性値を有するため、その特性を生かして高耐圧で低損失なパワーデバイスへの適用が期待されている。
炭化珪素を炭化珪素半導体装置の一種である炭化珪素縦型金属−酸化膜−半導体電界効果型トランジスタ(Metal Oxide Semiconductor Field Effect Transistor:MOSFET)に適用する場合、炭化珪素の上に二酸化珪素層などのゲート絶縁膜を形成する。
炭化珪素の上に二酸化珪素膜を形成する場合、炭化珪素を熱酸化する方法や炭化珪素上に二酸化珪素膜をデポジションする方法があるが、いずれの方法を用いても、炭化珪素と二酸化珪素膜の界面に界面準位ができ、この界面準位が、MOSFETの電界効果移動度を炭化珪素バルク中の移動度より低下させ、MOSFETのオン動作時の抵抗値を増加させ、損失が増大してしまうことがあった。
炭化珪素と二酸化珪素膜の界面にできるこのような界面準位を不活性化するために、炭化珪素上に二酸化珪素膜を形成した後に、一酸化窒素(NO)ガスや一酸化二窒素(NO)ガス中の高温処理する方法がいくつか知られている。
例えば、不活性ガスで希釈された一酸化窒素ガス中で熱処理をすること、発生する酸素ガスの濃度を減少させること、および、これらによって炭化珪素半導体基板と絶縁膜との間の界面欠陥を低減させることが従来から知られていた(例えば特許文献1)。
また、減圧の一酸化窒素ガス中で熱処理することにより界面準位密度が減少することが知られていた(例えば特許文献2)。
さらに、一酸化窒素ガスと不活性ガスを混合して一酸化窒素ガスの分圧を制御すること、不活性ガスはHe、Ar、Nであってもよいこと、チャンバーの容積、流量を調整することにより、界面準位密度が減少することが従来から知られていた(例えば特許文献3)。
特開2005−109396号(第3〜8頁) 特開2005−136386号(第11頁) 特開2006−210818号(第6〜7頁)
しかしながら、特許文献1〜3には、一酸化窒素ガスによる窒化を促進した方がよいこと、一酸化窒素ガスの分解反応によって生成された酸素ガスによる酸化の効果を抑制した方がよいこと、一酸化窒素ガスの濃度を低くするために不活性ガスで希釈することは、記載されているが、一酸化窒素ガスから発生する窒素による窒化反応以外に窒化を促進させる方法は知られていなかった。そのため、酸化の原因となる酸素ガス発生を十分抑制できず、特許文献1〜3の先行技術の方法により窒化した炭化珪素/ゲート絶縁膜の界面準位を十分に低減できない場合があった。
特許文献3には一酸化窒素ガスを窒素ガスで希釈する方法が示されていたが、窒素ガスは不活性ガスとして使用されており、また、窒化温度も十分に高くないため、窒素ガスを反応に寄与させて窒素ガスからの窒素をも窒化に利用することの記載はなかった。
この発明は、上記のような問題を解決するためになされたものであり、炭化珪素/ゲート絶縁膜の界面準位をより低減させた、キャリアの移動度が高い炭化珪素半導体装置を得ることを目的とする。
この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素層を有し前記炭化珪素層の上に接してゲート絶縁膜を備えた基板を炉の中に導入する基板導入工程と、前記基板を導入した前記炉を加熱して一酸化窒素と窒素とを導入する加熱工程とを備え、前記加熱工程は、前記基板を1200℃以上1300℃以下に加熱し、前記窒素を反応させ、前記一酸化窒素の流量を0.15〜0.75slm、前記窒素の流量を0.75〜1.35slmの範囲で調整し、前記基板を設置する位置を調整して前記混合ガスの前記炉内の滞在時間を50秒以内にすることによって、前記基板の近傍の位置において、前記一酸化窒素と前記窒素との反応によって発生する酸素の分圧を前記一酸化窒素の分圧に対して5/100以下に制御して、前記基板の前記ゲート絶縁膜と前記炭化珪素層との界面を窒化するものである。
この発明によれば、炭化珪素層とゲート絶縁膜と界面の界面準位を十分に低減した、キャリアの移動度が高い炭化珪素半導体装置を得ることができる。
この発明の実施の形態1における炭化珪素半導体装置の断面模式図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法における窒化処理工程を示す模式図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法における窒化処理工程の処理概要を示すシーケンス図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法の一工程を示す断面模式図である。 この発明の実施の形態1における炭化珪素半導体装置の製造方法の一工程を示す関係図である。 この発明の実施の形態1における炭化珪素半導体装置の窒化処理工程の混合ガスの炉内滞在時間に対する炉内基板位置の酸素分圧に対する一酸化窒素分圧の比の関係を示す関係図である。 この発明の実施の形態1における炭化珪素半導体装置のチャネル移動度と窒化処理時基板位置における酸素分圧に対する一酸化窒素分圧の比の関係を示す関係図である。 この発明の実施の形態2における炭化珪素半導体装置の断面模式図である。
実施の形態1.
本発明の実施の形態1の炭化珪素半導体装置の製造方法によって製造される炭化珪素半導体装置の素子構造の断面模式図を図1に示す。炭化珪素半導体装置の一例として、nチャネル炭化珪素MOSFETの断面構造を示す。本実施の形態においては、第1導電型をn型、第2導電型をp型として説明する。
図1において、n型で低抵抗の炭化珪素基板10の第一の主面上に、n型の炭化珪素ドリフト層20が形成されている。炭化珪素ドリフト層20の表面側のある幅だけ離間した部位には、第1不純物であるアルミニウム(Al)をp型不純物として含有するp型のベース領域30が形成されている。また、ベース領域30のそれぞれの断面方向の内側の表層部には、第2不純物である窒素(N)をn型不純物として含有する、n型のソース領域40が、ベース領域30より浅く形成されている。
また、ベース領域30、および、ソース領域40を含む炭化珪素ドリフト層20の表面側には、ソース領域40の表面側の一部を除き、二酸化珪素で構成されるゲート絶縁膜50が形成されている。さらに、ゲート絶縁膜50上の一対のソース領域40間の領域を含む部位に対向する位置には、ゲート電極60が形成されている。また、ゲート絶縁膜50が形成されていないソース領域40の表面にはソース電極70が、また、炭化珪素基板10の第一の主面と反対側の第二の主面、すなわち、裏面側にはドレイン電極80がそれぞれ形成されている。
ここで、図1において、ベース領域30のうちゲート絶縁膜50を介してゲート電極60と対向し、オン動作時に反転層が形成される領域をチャネル領域という。さらに、炭化珪素ドリフト層20の表層部でイオン注入されていない領域とソース領域40との間でチャネル領域を挟む距離をチャネル長という。
つづいて、実施の形態1の炭化珪素半導体装置であるnチャネルMOSFETの製造方法について、図2〜図9を用いて順に説明する。図2〜図5および図8、図9は、nチャネルMOSFETの各製造工程における断面模式図である。
まず、第一の主面の面方位が(0001)面であり、4Hのポリタイプを有する、n型で低抵抗の、炭化珪素基板10の表面上に、図2に示すように、化学気相堆積(Chemical Vapor Deposition:CVD)法により、1×1015cm-3〜1×1018cm-3のn型の不純物濃度、5〜50μmの厚さの炭化珪素ドリフト層20をエピタキシャル成長する。炭化珪素ドリフト層20をこのような条件で形成することにより、数100V〜3kV以上の耐圧を持つ縦型の高耐圧MOSFETが実現できる。
次に、図3に示すように、炭化珪素ドリフト層20の表面に第1注入マスク100を形成し、表面に第1注入マスク100が形成された炭化珪素ドリフト層20にp型の第1不純物であるAlをイオン注入する。このとき、Alのイオン注入の深さは炭化珪素ドリフト層20の厚さを超えない0.5〜3μm程度とする。また、イオン注入されたAlの不純物濃度は、1×1017cm-3〜1×1019cm-3の範囲で炭化珪素ドリフト層20のn型不純物濃度より多いものとする。ここで、炭化珪素ドリフト層20のAlがイオン注入された領域でp型になる領域がベース領域30となる。
次に、第1注入マスク100を除去後、図4に示すように、第1注入マスク100より幅広く炭化珪素ドリフト層20の表面に第2注入マスク110を形成する。第2注入マスク110が形成された炭化珪素ドリフト層20の表面に、n型の第2不純物であるNをイオン注入する。Nのイオン注入深さはベース領域30の厚さより浅いものとする。また、イオン注入したNの不純物濃度は、1×1018cm-3〜1×1021cm-3の範囲でベース領域30のp型不純物濃度を超えるものとする。炭化珪素ドリフト層20内のNが注入された領域のうちn型を示す領域がソース領域40となる。第2注入マスク110を除去後、熱処理装置によって、アルゴン(Ar)ガスなどの不活性ガス雰囲気中で1300〜1900℃、30秒〜1時間のアニールを行う。このアニールにより、イオン注入されたN、Alを電気的に活性化させる。
つづいて、図5に示すように、ソース領域40、ベース領域30を含む炭化珪素ドリフト層20の表面を熱酸化して100nm以下の厚さの所望の膜厚の二酸化珪素のゲート絶縁膜50を形成する。
次に、図6に示すような炉を用いて、図7に示すシーケンスで窒化処理を行なう。
まず、図6の炉について説明する。
図6は、本発明の実施の形態1における炭化珪素半導体装置の製造方法の一工程である窒化処理を行う反応炉の断面模式図である。図6において、断面が円形で内径φが140mmの炉200の内部に、直径が100mmの基板300を載せるボート201が設けられている。炉200の周囲には、炉を取り囲むようにヒーター202が設けられている。炉200のガス導入口203からガスの流れる方向に長さLだけ離れた位置より上流側に基板300が設置される。基板300の上流側および下流側には数枚のダミー基板204が設置される。
次に、図7を用いて窒化処理のシーケンスを説明する。
まず、図5で示した段階まで処理した基板300を炉200内に導入し、図7に示すように、炉200内を1.3Pa以下になるまで真空排気し、炉200内の酸化性ガスを除去する。つづいて、炉200が大気圧になるまでArなどの不活性ガスを炉200に導入する。次に、炉200に不活性ガスを流しながら、炉200を加熱する。炉200が窒化処理する温度に到達し、炉200内が一定の温度になった状態で、炉200に導入するガスを不活性ガスから窒素ガスと一酸化窒素ガスとの混合ガスに切り替える。所定の時間が経過し窒化処理が終了した時点で、窒素ガスと一酸化窒素ガスの混合ガスを窒素ガスに切り替え一定時間おく。次に、窒素ガスをArなどの不活性ガスに切り替えた後、炉200のヒーター202の出力を低下させ、降温させる。基板300の温度がほぼ常温になった段階で、基板300を炉200から取り出す。窒化処理終了直後に混合ガスを窒素ガスに切り替えるのは、残留一酸化窒素の分解抑制のためである。
ここで、窒化処理する温度を例えば1250℃、窒素ガスと一酸化窒素ガスとの混合比を例えば1:1とする。また、炉200のガス導入口203から基板300までの距離Lは200mm以下とする。
次に、図8に示すように、ゲート絶縁膜50の上に、導電性を有する多結晶珪素膜を減圧CVD法により形成し、これをパターニングすることによりゲート電極60を形成する。このとき、ゲート電極60は一対のソース領域4と例えば10nm〜5μmの範囲でオーバーラップしていることが望ましい。
その後、図9に示すように、ゲート絶縁膜50に開口する。最後に、ソース領域40に電気的に接続されるソース電極70を形成し、また、炭化珪素基板10の裏面側にドレイン電極80を形成して、図1に示すnチャネルMOSFETが完成する。ここで、ソース電極70およびドレイン電極80となる材料としてはAl合金などが挙げられる。
このようにして製造した炭化珪素半導体装置の一種である炭化珪素MOSFETは、炭化珪素層とゲート絶縁膜との界面の準位を十分に低減でき、高い移動度の値を示す。
ここで、図6および図7を用いて説明したゲート絶縁膜50の窒化処理について詳しく説明する。
窒素ガスと一酸化窒素ガスとの混合ガスを加熱すると、R.J.Wu and C.T.Yeh, Int.J.Chem.Kinet.28,89(1996).にあるように、表1に示す反応が起こる。
Eは活性化エネルギー、Aは係数、Mは式(d)でエネルギーを移すことができる分子を表す。
表1の6つの式を用いて、窒素ガスと一酸化窒素ガスとが加熱された場合の一酸化窒素の分解量と酸素の発生量を計算する。具体的には、表2の式(1)〜(11)に示す各反応速度と表2の式(12)〜(20)の計算式を用いて、t時間後の各要素の量を計算する。なお、表2において、R[J/(mol・K)]は気体定数、T[K]は温度、Δtは微小時間である。
初期条件として、導入する窒素ガスと一酸化窒素ガスの量を、mol/cm3の単位で式(12)〜(20)の[N2]tnと[NO]tnに入力する。窒素ガスと一酸化窒素ガス以外の元素および分子 [N2O]tn,[O]tnなどは0mol/cm3とし、微小時間Δt秒経過後の各元素、分子[N2]tn+1,[NO]tn+1,[N2O]tn+1,[O]tn+1,[N]tn+1,[O2]tn+1の濃度を求める。
なお、計算中の数値発散を防ぐため、時間ステップΔtは1ナノ秒が適当である。この計算を繰り返し行い、一定時間経過後の各要素の濃度を導出する。
窒素ガスと一酸化窒素ガスとを1200℃など1150℃より高い温度、より好ましくは1250℃程度にすると、窒素ガスが表1の式(c)に示すように酸素などと反応する。したがって、一酸化窒素ガスを不活性ガスで希釈して窒化処理するより、窒素をより多く反応させることができ、酸素の発生とこれに伴う炭化珪素層の酸化の進行を抑制することができる。
本実施の形態における窒化処理の場合、窒化処理温度を1250℃、窒素ガスと一酸化窒素ガスとの混合比を1:1、窒素ガスと一酸化窒素ガスとの混合ガスの流速を8mm/秒程度、基板300とガス導入口203との距離Lを200mm以下としたしたがって、表1の反応式から、反応によって発生する酸素ガス濃度と一酸化窒素ガス濃度との比を0.05以下にでき、界面の酸化を抑制しながらより効率よく窒化できる。
図10に窒化温度が1250℃の場合の、ガス導入口203の位置から入った混合ガスの炉200内の滞在時間に対する炉200内の基板300位置における一酸化窒素分圧に対する酸素分圧の比を、導入する混合ガス中の一酸化窒素ガスと窒素ガスとの比時間に求めたものを示す。計算は、表1の式に従っておこなった。図10において、どの混合比の混合ガスの場合であっても、混合ガスの炉200の滞在時間が長くなるに従い基板300位置における一酸化窒素分圧に対する酸素分圧の比が増加する。また、炉200に導入する混合ガス中の一酸化窒素の混合比が高いほど、基板300位置における一酸化窒素分圧に対する酸素分圧の比が高くなる。
ゲート絶縁膜と炭化珪素層との界面準位をより低減するためには、窒化を促進し、酸化を抑制すればよいが、図10に示される結果から、界面準位をより低減するためには、混合ガスの炉200内の滞在時間をより短くして、導入する混合ガス中の一酸化窒素の混合比を少なくすればよい。
図11は、図10で計算された各条件で製造した本実施の形態における炭化珪素半導体装置の一種である反転型nチャネル炭化珪素MOSFETのチャネル移動度を基板300位置における一酸化窒素分圧に対する酸素分圧の比に対して示したものである。図11にそのチャネル移動度を示した炭化珪素MOSFETは、ゲート絶縁膜厚が約50nmで一酸化窒素の流量を0.15〜0.75slm、窒素の流量を0.75〜1.35slmの範囲で調整し、窒化処理時間を1時間としたものである。
図11に示されるように、基板300位置における一酸化窒素分圧に対する酸素分圧の比が低いほど、炭化珪素MOSFETのチャネル移動度が高くなり、好ましくは一酸化窒素分圧に対する酸素分圧の比を0.05以下にすればよい。
なお、本実施の形態において、ゲート絶縁膜50は、炭化珪素を酸化して形成した酸化珪素膜である例を示したが、ゲート絶縁膜50はCVD法、蒸着法、スパッタ法、イオンクラスタービーム法、分子線エピタキシー法などで形成した堆積膜であってもよく、またその材料も酸化珪素に限らず、窒化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などであってもよい。ゲート絶縁膜は、例えば、窒素珪素と二酸化珪素を組み合わせた積層構造などであってもよい。
また、炭化珪素基板10としては、第一の主面の面方位が(0001)面であり、4Hのポリタイプを有する、n型で低抵抗の、炭化珪素基板10の例を示したが、炭化珪素基板10はこれに限るものではなく、その面方位は(000−1)面、(11−20)面などであってもよい、これらの面方位から傾斜しているものであってもよい。さらに、炭化珪素基板10のポリタイプとしては、6Hや3Cであってもよい。
さらに、ゲート電極80の材料は、低抵抗多結晶珪素の例を示したが、その導電型はn型でもよくp型でもよい。また、n型またはp型の低抵抗多結晶炭化珪素であってもよい。さらに、ゲート電極80の材料はAlやチタニウム(Ti)、モリブデン(Mo)、タンタル(Ta)、ニオブ(Nb)、タングステン(W)やそれらの窒化物でもよい。ソース電極90とドレイン電極100の材料についてもゲート電極80の材料と同様である。また、電極形成後1000℃程度でアニールしてもよい。
また、本実施の形態においては、混合ガスの流速は8mm/秒程度、炉200のガス導入口203から基板300までの距離Lは200mm以下としたが、窒化処理温度が1250℃で窒素ガスと一酸化窒素ガスとの混合比1:1である場合、混合ガスが炉200のガス導入口203から基板300まで達する時間が25秒以内であれば、この条件に限るものではない。また、例えば、窒素ガスと一酸化窒素ガスとの混合比9:1であれば、混合ガスが炉200のガス導入口203から基板300まで達する時間が50秒以内であればよく、常温における混合ガスの流量を0.75slm以上にすればよい。
本実施の形態においては、これまで、窒化処理の温度を1250℃の場合について詳しく説明したが、窒化処理の温度はこれに限るものではなく、1250℃より低い温度であっても1250℃の場合と同様に計算し、窒素ガスと一酸化窒素ガスとの流量を決めればよい。いずれの温度で処理する場合においても、炉200の形状や基板300の設置位置に応じて、基板300の位置における一酸化窒素分圧に対する酸素分圧の比を0.05以下、より好ましくは0.01以下にすればよい。
このように、本発明の本実施の形態のおける炭化珪素半導体装置の製造方法においては、ゲート絶縁膜を形成後に、流量と流速を制御された窒素ガスと一酸化窒素ガスとの混合ガスを使用して窒化処理を行ない、基板300の位置の一酸化窒素分圧に対する酸素分圧を0.05以下、より好ましくは0.01以下と低くでき、窒化反応に対する酸化反応の比を低減できる。したがって、炭化珪素層とゲート絶縁膜との界面に界面準位が少なく、移動度が高い炭化珪素MOSFETを得ることができる。
実施の形態2.
図12は、この発明の実施の形態2における炭化珪素半導体装置である炭化珪素MOSFETの断面模式図である。図12において、炭化珪素基板10の第一の主面上にn型のドリフト層20、p型のウェル領域30、n型のソース領域40が、順に積層して形成されている。n型のドリフト層20、p型のウェル領域30、n型のソース領域40には、ウェル領域30、ソース領域40を貫通してドリフト層20に達するトレンチが設けられており、ドリフト層20、ウェル領域30、ソース領域40はいずれも炭化珪素で構成されている。
トレンチの表面およびソース領域40の表面には、ソース領域40の表面側の一部を除き酸化珪素で構成されるゲート絶縁膜50が形成されている。さらに、ゲート絶縁膜50上の、ドリフト層20、ウェル領域30、ソース領域40に対向する位置にはゲート電極60が形成されている。また、ゲート絶縁膜50が形成されていないソース領域40の表面にはソース電極70が、また、炭化珪素基板10の第一の主面と反対側の第二の主面、すなわち、裏面側にはドレイン電極80がそれぞれ形成されている。本実施の形態の炭化珪素MOSFETは、構造がトレンチ構造であることの他は、実施の形態1と同様であるので詳細な条件の説明は省略する。
本実施の形態のトレンチ構造の炭化珪素MOSFETにおいても、実施の形態1に示した炭化珪素MOSFETを製造する場合と同様に、ゲート絶縁膜50形成後に、窒素ガスと一酸化窒素ガスの混合ガスを用いて窒化処理を行なうことにより、炭化珪素層とゲート絶縁膜50との界面にできる界面準位を低減でき、キャリアの電界効果移動度を高くすることができる。
また、炭化珪素IGBT(Insulated Gate Bipolar Transistor)においても、本実施の形態の場合と同様にゲート絶縁膜50形成後に、窒素ガスと一酸化窒素ガスの混合ガスを用いて窒化処理を行なうことにより、同様の効果を奏することができる。
なお、上記実施の形態1および2において、電子をキャリアとするn型MOSFETの例を示したが、キャリアが正孔のp型MOSFETでもよい。
10 炭化珪素基板、20 ドリフト層、30 ウェル領域、40 ソース領域、50 ゲート絶縁膜、60 ゲート電極、70 ソース電極、80 ドレイン電極、200 炉、201 ボート、202 ヒーター、203 ガス導入口、204 ダミー基板、300 基板。

Claims (3)

  1. 炭化珪素層を有し前記炭化珪素層の上に接してゲート絶縁膜を備えた基板を炉の中に導入する基板導入工程と、前記基板を導入した前記炉を加熱して一酸化窒素と窒素とを導入する加熱工程とを備え、
    前記加熱工程は、前記基板を1200℃以上1300℃以下に加熱し、前記窒素を反応させ、前記一酸化窒素の流量を0.15〜0.75slm、前記窒素の流量を0.75〜1.35slmの範囲で調整し、前記基板を設置する位置を調整して前記混合ガスの前記炉内の滞在時間を50秒以内にすることによって、前記基板の近傍の位置において、前記一酸化窒素と前記窒素との反応によって発生する酸素の分圧を前記一酸化窒素の分圧に対して5/100以下に制御して、前記基板の前記ゲート絶縁膜と前記炭化珪素層との界面を窒化することを特徴とする炭化珪素半導体装置の製造方法。
  2. 加熱工程は、一酸化窒素と窒素とを流す窒化処理が終わった直後に、降温する前に流すガスを窒素に置換する工程を有することを特徴とする請求項1に記載の炭化珪素半導体装置の製造方法。
  3. ゲート絶縁膜は、二酸化珪素膜であることを特徴とする請求項1または2に記載の炭化珪素半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149842A (ja) * 2012-01-20 2013-08-01 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015153943A (ja) * 2014-02-17 2015-08-24 東京エレクトロン株式会社 トランジスタ及びその製造方法
JP2018037435A (ja) * 2016-08-29 2018-03-08 株式会社東芝 半導体装置
JP2019050294A (ja) * 2017-09-11 2019-03-28 株式会社豊田中央研究所 炭化珪素半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038919A (ja) * 2010-08-06 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5811969B2 (ja) 2012-08-27 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9209262B2 (en) 2012-12-27 2015-12-08 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device and method for manufacturing same
US9570570B2 (en) * 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
JP6300262B2 (ja) * 2013-09-18 2018-03-28 株式会社東芝 半導体装置及びその製造方法
JP2016115860A (ja) 2014-12-17 2016-06-23 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP6805074B2 (ja) * 2017-05-12 2020-12-23 株式会社東芝 半導体装置の製造方法
JP2019121676A (ja) * 2018-01-04 2019-07-22 株式会社豊田中央研究所 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243653A (ja) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP2004532522A (ja) * 2001-04-12 2004-10-21 クリー インコーポレイテッド 水素環境中のアニールにより炭化珪素層上に酸化物層を作製する方法
JP2004303877A (ja) * 2003-03-31 2004-10-28 Sanken Electric Co Ltd 半導体素子の製造方法
JP2005109396A (ja) * 2003-10-02 2005-04-21 National Institute Of Advanced Industrial & Technology 半導体装置の製造方法および絶縁膜形成装置
JP2006156478A (ja) * 2004-11-25 2006-06-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2006210818A (ja) * 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2006216918A (ja) * 2005-02-07 2006-08-17 Kyoto Univ 半導体素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022290A (ja) * 1996-06-28 1998-01-23 F T L:Kk 半導体装置の製造方法及び半導体装置の製造装置
JPH10135143A (ja) * 1996-10-28 1998-05-22 Sharp Corp 熱処理炉
US6596547B2 (en) * 2001-12-21 2003-07-22 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
JP3950959B2 (ja) * 2002-06-28 2007-08-01 独立行政法人産業技術総合研究所 半導体装置の製造方法
US7022378B2 (en) * 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
JP2005136386A (ja) 2003-10-09 2005-05-26 Matsushita Electric Ind Co Ltd 炭化珪素−酸化物積層体,その製造方法及び半導体装置
JP4016928B2 (ja) * 2003-10-09 2007-12-05 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2005166930A (ja) * 2003-12-02 2005-06-23 Matsushita Electric Ind Co Ltd SiC−MISFET及びその製造方法
US8119032B2 (en) * 2006-02-07 2012-02-21 President And Fellows Of Harvard College Gas-phase functionalization of surfaces including carbon-based surfaces

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004532522A (ja) * 2001-04-12 2004-10-21 クリー インコーポレイテッド 水素環境中のアニールにより炭化珪素層上に酸化物層を作製する方法
JP2003243653A (ja) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP2004303877A (ja) * 2003-03-31 2004-10-28 Sanken Electric Co Ltd 半導体素子の製造方法
JP2005109396A (ja) * 2003-10-02 2005-04-21 National Institute Of Advanced Industrial & Technology 半導体装置の製造方法および絶縁膜形成装置
JP2006156478A (ja) * 2004-11-25 2006-06-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2006210818A (ja) * 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2006216918A (ja) * 2005-02-07 2006-08-17 Kyoto Univ 半導体素子の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149842A (ja) * 2012-01-20 2013-08-01 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9793365B2 (en) 2013-04-16 2017-10-17 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device having trench
JP2015153943A (ja) * 2014-02-17 2015-08-24 東京エレクトロン株式会社 トランジスタ及びその製造方法
JP2018037435A (ja) * 2016-08-29 2018-03-08 株式会社東芝 半導体装置
JP2019050294A (ja) * 2017-09-11 2019-03-28 株式会社豊田中央研究所 炭化珪素半導体装置

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