JP4016781B2

JP4016781B2 - 半導体素子の製造方法

Info

Publication number: JP4016781B2
Application number: JP2002279596A
Authority: JP
Inventors: 泰正渡辺
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-09-25
Filing date: 2002-09-25
Publication date: 2007-12-05
Anticipated expiration: 2022-09-25
Also published as: JP2004119616A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特にトレンチ内に絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の製造方法に関する。
【０００２】
【従来の技術】
近時、ノートブック型などのパーソナルコンピュータや、携帯電話等の携帯機器の普及に伴い、電池電圧での動作が可能な、オン抵抗の低い半導体素子の要求が高まっている。トレンチゲート構造を有する縦型ＭＯＳＦＥＴ（以下、トレンチゲートＭＯＳＦＥＴとする）は、チャネルを縦型にして高集積化を図ることにより、低オン抵抗化を実現した素子である。トレンチゲートＭＯＳＦＥＴは、低損失であるため、携帯機器用だけでなく、電力用ＭＯＳＦＥＴにおいても採用され始めている。
【０００３】
図９は、従来のトレンチゲートＭＯＳＦＥＴの製造プロセスを示す工程図である。まず、Ｎ⁺高濃度層からなるシリコン基板１１上に、おおよそ１０μｍの厚さのＮ^-エピタキシャル層１２を成長させた半導体基板を用意し、これにＰ型不純物であるホウ素（Ｂ）を注入し、拡散させてＰベース層１３を形成する。ついで、基板表面に形成されたマスク１を用いて、トレンチ２を形成する（図９（ａ））。
【０００４】
ついで、トレンチ２の内側および基板表面に、ゲート酸化膜１４を形成する（図９（ｂ））。このとき、ゲート酸化膜１４中にＰベース層１３のホウ素がとりこまれるため、ゲート酸化膜１４付近におけるＰベース層１３のホウ素濃度が薄くなる。このため、トレンチの底部付近のＮ^-エピタキシャル層１２が盛り上がったような形状となっている。そして、トレンチ２内を、ゲート電極となるポリシリコン層（以下、ゲートポリシリコン層とする）１５で埋める（図９（ｃ））。ついで、基板表面に形成したレジスト３およびゲートポリシリコン層１５をマスクとして、Ｎ型不純物であるヒ素（Ａｓ）をイオン注入し、これを熱拡散させて、ソース領域１６を形成する（図９（ｄ））。
【０００５】
ついで、ゲートポリシリコン層１５に電気的に接続する金属ゲート電極１７、層間絶縁膜１８、ソース領域１６と、Ｐ⁺コンタクト領域１９を介してＰベース層１３とに電気的に接続するソース電極２０を形成する。そして、ドレイン領域となるシリコン基板１１の裏面にドレイン電極２１を形成し、図１０に示す構成のトレンチゲートＭＯＳＦＥＴができあがる（たとえば、下記特許文献１参照。）。
【０００６】
【特許文献１】
特開２００１−８５６８６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来方法では、ソース領域１６を形成するためのヒ素の拡散長が０．５μｍ以上であるため、基板表面におけるヒ素注入領域の面積が大きくなり、隣り合うトレンチ同士の間隔を小さくすることが困難であるという問題点がある。また、ヒ素をイオン注入する際のマスク（レジスト３）の位置合わせにずれが生じると、注入されるヒ素量が変化し、ヒ素の拡散長が変化してしまうため、ＭＯＳＦＥＴのしきい値電圧の変動を招く。これを抑制するため、イオン注入マスク（レジスト３）の位置合わせ誤差を見込むことにより、ソース領域を形成するために必要な面積がさらに大きくなってしまい、トレンチゲートＭＯＳＦＥＴを高集積化することは困難であるという問題点がある。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、トレンチゲートＭＯＳＦＥＴを製造するにあたって、ソース領域を形成するために必要な、基板表面における不純物注入部位の面積を小さくし、不純物注入マスクの位置合わせ誤差を緩和することにより、プロセスマージンを大きくし、高集積化することができる半導体素子の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する縦型の絶縁ゲート型電界効果トランジスタを製造するにあたって、半導体基板にトレンチを形成し、前記トレンチの内側および基板表面にゲート酸化膜を形成し、前記トレンチ内の前記ゲート酸化膜の内側をポリシリコンで埋める工程と、前記ポリシリコンの上端が前記基板表面に形成された前記ゲート酸化膜の表面よりも低くなるまで前記ポリシリコンを除去する工程と、前記ゲート酸化膜の、トレンチ側壁と前記ポリシリコンとに挟まれた部分の上端が前記ポリシリコンの上端よりも低くなるまで、前記ゲート酸化膜の露出部分を除去して、トレンチ側壁と前記ポリシリコンの上端との間に凹部を形成する工程と、基板表面、前記凹部内および前記ポリシリコンの上端面をスクリーン酸化膜で被覆し、該凹部にポリシリコンの上端よりも低いスクリーン酸化膜の凹部を形成する工程と、前記基板表面のスクリーン酸化膜上にイオン注入マスクを形成する工程と、前記イオン注入マスクを用い、前記スクリーン酸化膜を介して、基板表面領域に不純物を注入するとともに、トレンチ側壁と前記ポリシリコンとの間に形成された凹部よりトレンチ側壁に不純物を注入し、注入された不純物を拡散させてソース領域を形成する工程と、前記スクリーン酸化膜を除去する工程と、を含むことを特徴とする。
【００１０】
この発明によれば、トレンチ側壁とゲートポリシリコンとの間に凹部を形成し、その凹部よりトレンチ側壁に、ソース領域を形成するための不純物が注入されるので、このトレンチ側壁に注入された不純物の拡散により、基板表面から注入された不純物の拡散距離よりも深い位置までソース領域が形成される。
【００１１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかるトレンチゲートＭＯＳＦＥＴの製造プロセスを示す工程図である。まず、Ｎ⁺高濃度層からなるシリコン基板３１上にＮ^-エピタキシャル層３２を成長させてなる半導体基板に、Ｐ型不純物であるホウ素を、たとえば加速電圧を４０ｋｅＶとし、注入量を４×１０¹³ａｔｏｍｓ／ｃｍ²として、イオン注入する。そして、１１５０℃で２１０分間の熱拡散をおこなってホウ素を拡散させ、Ｐベース層３３を形成する。このとき、Ｐベース層３３は、基板表面からおおよそ２．８μｍの深さまで形成される。また、基板表面上には酸化膜が形成される。
【００１２】
ついで、基板表面上の酸化膜上にフォトレジストを塗布し、露光および現像をおこなって、トレンチ開口パターンを有するレジストマスクを形成する。このレジストマスクを用いてエッチングをおこない、基板表面上の酸化膜を一部除去して、トレンチ形成領域を露出させる。残ったレジストをマスク１として、たとえばＣｌ₂とＯ₂の混合ガスを用いた異方性ドライエッチングをおこない、たとえば幅が０．６μｍで、深さが２．８μｍのトレンチ２を形成する。このトレンチ２は、Ｐベース層３３を貫通し、ドレイン領域となるＮ^-エピタキシャル層３２に達する。つづいて、たとえばＣＦ₄とＯ₂の混合ガスを用いて等方性ドライエッチングをおこない、トレンチ２の底部および開口部の角部を丸める（図１（ａ））。
【００１３】
マスク１を除去した後、フッ酸溶液を用いて、トレンチ形成時の残渣を除去する。ついで、たとえば乾燥酸素雰囲気中で、１０５０℃、３０分間程度の熱処理をおこない、基板表面およびトレンチの内側に、厚さがたとえば１００ｎｍの犠牲酸化膜層を形成する。そして、フッ酸混合液を用いて、犠牲酸化膜層を除去する。これによって、トレンチ形成時の物理的エッチングによって生じた結晶欠陥や反応生成物が取り除かれる。また、トレンチ肩部におけるゲート酸化膜の均一性が増加し、さらに電界集中が緩和されることにより、耐圧が向上することになる。また、トレンチ底部に関しては、トレンチ２の底部をＰベース層３３と同じか、またはそれよりも少し浅めに形成することによって、同様の効果が期待される。
【００１４】
ついで、たとえば水蒸気雰囲気中で、１０００℃、３０分間の熱処理をおこない、トレンチ２の内側および基板表面に、たとえば厚さが１００ｎｍのゲート酸化膜３４を形成する（図１（ｂ））。このように水蒸気雰囲気中で熱処理をおこなうと、ホウ素が酸化膜中に吸い出されて偏析するため、Ｐベース層３３のゲート酸化膜３４に沿う領域、すなわちチャネルとなる領域では、ホウ素の濃度が下がる。それによって、しきい値電圧が低くなる。たとえば、ゲート酸化膜３４の厚さが１００ｎｍの場合、しきい値電圧はおおよそ３Ｖである。
【００１５】
ついで、ウェハ全面に、減圧ＣＶＤ法によりポリシリコンを、たとえばおおよそ０．６μｍの厚さに堆積する。そして、堆積したポリシリコンをエッチバックして、ソース領域の上端となる位置まで残し、それよりも上の部分を除去する。それによって、トレンチ２内に、ゲート電極となるゲートポリシリコン層３５が残る（図１（ｃ））。ついで、フッ酸溶液を用いて、ゲート酸化膜３４の、基板表面に露出した部分を除去する。その際、ゲート酸化膜３４の、Ｐベース層３３とゲートポリシリコン層３５とに挟まれた部分の上端は、ゲートポリシリコン層３５の上端よりも低い凹部４となる（図１（ｄ））。
【００１６】
ついで、たとえば１０００℃で、３０分間の熱酸化をおこない、表面に、たとえば厚さが３０ｎｍのスクリーン酸化膜５を形成する。その際、平坦面よりも凹部内のほうが酸化膜の成長速度が遅いため、スクリーン酸化膜５は、基板表面よりも前記凹部４において薄くなる。そして、このスクリーン酸化膜５の上にフォトレジストを塗布し、露光および現像をおこなって、ソース領域を形成するためのイオン注入マスク３を形成する。このマスク３を用いて、たとえば加速電圧を１２０ｋｅＶとし、注入量を５×１０¹⁵ａｔｏｍｓ／ｃｍ²として、Ｎ型不純物としてヒ素をイオン注入する。そして、たとえば１０００℃で３０分間の熱拡散をおこなってヒ素を拡散させ、ソース領域３６を形成する（図１（ｅ））。
【００１７】
マスク３およびスクリーン酸化膜５を除去した後、図２に示すように、上部をゲートポリシリコン層３５の上をＨＴＯ（Ｈｉｇｈｔｅｍｐｅｒａｔｕｒｅｏｘｉｄｅ）膜およびＢＰＳＧ膜等の酸化膜により絶縁し、また、ゲートポリシリコン層３５に電気的に接続する金属ゲート電極３７をセル外部に形成し、ソース領域３６と、Ｐ⁺コンタクト領域３９を介してＰベース層３３とに電気的に接続するソース電極４０を形成する。そして、ドレイン領域となるシリコン基板３１の裏面にドレイン電極４１を形成し、トレンチゲートＭＯＳＦＥＴができあがる。なお、図２において、符合３８は層間絶縁膜である。
【００１８】
つぎに、加速電圧を１２０ｋｅＶとし、注入量を５×１０¹⁵ａｔｏｍｓ／ｃｍ²としてヒ素をイオン注入し、拡散させた場合の、ソース領域３６の形状の変化の様子を示す。図３〜図５は、スクリーン酸化膜５の厚さを、上述した３０ｎｍとしたものであり、図３はイオン注入直後、図４は拡散中期、図５は拡散終了時の像である。図４および図５より明らかなように、スクリーン酸化膜５の厚さが３０ｎｍの場合には、トレンチ側壁にヒ素が注入されており、このトレンチ側壁に注入されたヒ素の拡散により、ソース領域３６の下端は、基板表面から注入されたヒ素の拡散距離よりも深い位置になっていることがわかる。
【００１９】
図６〜図８は、比較のため、加速電圧およびイオン注入量を同じにし、スクリーン酸化膜５’の厚さを６０ｎｍとしたときのソース領域３６’の形状を示しており、図６はイオン注入直後、図７は拡散中期、図８は拡散終了時の像である。図７および図８より明らかなように、スクリーン酸化膜５’の厚さが６０ｎｍの場合には、トレンチ側壁にはヒ素が注入されていないので、ソース領域３６’の下端位置は、基板表面から注入されたヒ素の拡散によって決まる。
【００２０】
上述した実施の形態によれば、トレンチ側壁とゲートポリシリコン層３５との間に形成された凹部４よりトレンチ側壁にヒ素が注入され、このトレンチ側壁に注入されたヒ素の拡散により、基板表面から注入されたヒ素の拡散距離よりも深い位置までソース領域３６が形成されるので、ソース領域３６の形状を任意に制御することができる。したがって、トレンチの深さ方向の距離にかかわらず、ソース領域を形成するために必要な、基板表面におけるヒ素注入部位の面積を小さくすることができ、それによってヒ素注入用マスクの位置合わせ精度が緩和されるので、プロセスマージンを大きくして高集積化を図ることができる。
【００２１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、上述した実施の形態に記載した不純物の注入濃度や寸法、種々の処理時の雰囲気や温度や時間、および使用するガス種や溶液等は一例であり、本発明はこれらに限定されるものではない。
【００２２】
【発明の効果】
本発明によれば、トレンチ側壁とゲートポリシリコン層との間に形成された凹部よりトレンチ側壁に不純物が注入され、このトレンチ側壁に注入された不純物の拡散により、基板表面から注入された不純物の拡散距離よりも深い位置までソース領域が形成されるので、ソース領域の形状を任意に制御することができる。したがって、トレンチの深さ方向の距離にかかわらず、ソース領域を形成するために必要な、基板表面における不純物注入部位の面積を小さくすることができ、それによって不純物注入用マスクの位置合わせ精度が緩和されるので、プロセスマージンを大きくして高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる製造方法のプロセスを示す工程図である。
【図２】本発明方法により製造されたトレンチゲートＭＯＳＦＥＴの構成を示す縦断面図である。
【図３】スクリーン酸化膜の厚さが３０ｎｍである場合のイオン注入直後におけるソース形状を示す図である。
【図４】スクリーン酸化膜の厚さが３０ｎｍである場合の拡散中期におけるソース形状を示す図である。
【図５】スクリーン酸化膜の厚さが３０ｎｍである場合の拡散終了後におけるソース形状を示す図である。
【図６】スクリーン酸化膜の厚さが６０ｎｍである場合のイオン注入直後におけるソース形状を示す図である。
【図７】スクリーン酸化膜の厚さが６０ｎｍである場合の拡散中期におけるソース形状を示す図である。
【図８】スクリーン酸化膜の厚さが６０ｎｍである場合の拡散終了後におけるソース形状を示す図である。
【図９】従来の製造方法のプロセスを示す工程図である。
【図１０】従来方法により製造されたトレンチゲートＭＯＳＦＥＴの構成を示す縦断面図である。
【符号の説明】
２トレンチ
４凹部
５スクリーン酸化膜
３１，３２半導体基板
３４ゲート絶縁膜（ゲート酸化膜）
３５ポリシリコン層
３６ソース領域

Claims

トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する縦型の絶縁ゲート型電界効果トランジスタを製造するにあたって、
半導体基板にトレンチを形成し、前記トレンチの内側および基板表面にゲート酸化膜を形成し、前記トレンチ内の前記ゲート酸化膜の内側をポリシリコンで埋める工程と、
前記ポリシリコンの上端が前記基板表面に形成された前記ゲート酸化膜の表面よりも低くなるまで前記ポリシリコンを除去する工程と、
前記ゲート酸化膜の、トレンチ側壁と前記ポリシリコンとに挟まれた部分の上端が前記ポリシリコンの上端よりも低くなるまで、前記ゲート酸化膜の露出部分を除去して、トレンチ側壁と前記ポリシリコンの上端との間に凹部を形成する工程と、
基板表面、前記凹部内および前記ポリシリコンの上端面をスクリーン酸化膜で被覆し、該凹部にポリシリコンの上端よりも低いスクリーン酸化膜の凹部を形成する工程と、
前記基板表面のスクリーン酸化膜上にイオン注入マスクを形成する工程と、
前記イオン注入マスクを用い、前記スクリーン酸化膜を介して、基板表面領域に不純物を注入するとともに、トレンチ側壁と前記ポリシリコンとの間に形成された凹部よりトレンチ側壁に不純物を注入し、注入された不純物を拡散させてソース領域を形成する工程と、
前記スクリーン酸化膜を除去する工程と、
を含むことを特徴とする半導体素子の製造方法。
前記スクリーン酸化膜を、基板表面よりも前記凹部において薄くなるように成長させることを特徴とする請求項１に記載の半導体素子の製造方法。
前記スクリーン酸化膜を、基板表面上において３０ｎｍの厚さとなるように成長させることを特徴とする請求項１または２に記載の半導体素子の製造方法。
前記スクリーン酸化膜を、１０００℃で、３０分間の熱酸化処理により形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
前記ゲート酸化膜を、水蒸気雰囲気中で、１０００℃、３０分間の熱処理により形成することを特徴とする請求項１〜４のいずれか一つに記載の半導体素子の製造方法。