JP2004303877A

JP2004303877A - Manufacturing method for semiconductor element

Info

Publication number: JP2004303877A
Application number: JP2003093670A
Authority: JP
Inventors: Keiji Hannuki; 恵司半貫; Shuji Sekine; 修治関根; Masashi Nakazawa; 正志中澤
Original assignee: Canon Marketing Japan Inc; Sanken Electric Co Ltd
Current assignee: Canon Marketing Japan Inc; Sanken Electric Co Ltd
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2004-10-28

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that a semiconductor element such as an insulated gate type FET having a trench structure cannot be manufactured with an excellent productivity. <P>SOLUTION: A trench 12 is formed to a semiconductor substrate 4 with a p-type semiconductor region 1, an n-type semiconductor region 2 and an n<SP>+</SP>-type semiconductor region 3. The substrate 4 is irradiated with infrared rays from an infrared lamp 13 connected to a controller 16, the surface region of the substrate 4 is fluidized, the corner 12c of the inlet of the trench 12 and the corner 12d of a bottom are rounded, and a damage and a roughness are removed simultaneously. The intensity of infrared rays and an irradiation time are controlled by the controller 16. A gate insulating film 17 is formed on the side face of the trench 12. A polycrystalline silicon conductor layer as a gate electrode is formed in the trench 12 through the gate insulating film 17. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ等の凹部又は凸部を有する半導体素子の製造方法に関し、特に角部に丸みを付ける工程を有する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】特開２００２−１６０８０号公報
【特許文献２】特開平３−３４５４１号公報
近年、半導体集積回路の高集積化（微細化）や半導体素子のＯＮ抵抗の低減化等を目的として、トレンチ（溝）構造の半導体素子が実用化されている。例えば、前記特許文献１にゲ−トをトレンチ構造としたＭＯＳＦＥＴ（トレンチゲ−ト型ＭＯＳＦＥＴ）が開示されている。
【０００３】
【発明が解決しようとする課題】
このような半導体素子のトレンチ構造は、半導体基板に周知の異方性エッチング（例えばＲＩＥ；ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を施すことにより形成される。
しかし、このエッチングによって得られたトレンチの側壁面はダメ−ジ層を有する。また、トレンチの側壁面は、平坦な面ではなく、粗い凹凸を有する。更に、トレンチ開口部の縁部には、種々の半導体製造プロセスを経る過程において応力が加わり、結晶欠陥が発生することもある。
このような、ダメ−ジ層、凹凸（ラフネス）、結晶欠陥等が発生すると、例えばトレンチゲ−ト型ＭＯＳＦＥＴにおいては、トレンチの側壁面に薄く均一なゲ−ト酸化膜を良好に形成することができず、ゲ−ト酸化膜の破壊耐量の低下等を招来する。特に、トレンチ開口部の縁部においては、このような問題が発生し易い。
【０００４】
上述の問題を解決するために、トレンチの開口縁に曲率部又は傾斜部を形成して、結晶欠陥を除去すると共に、ゲ−ト酸化膜のカバレッジを向上させる技術がある。
前記特許文献２に、トレンチの開口側、即ち半導体基板の表面側に相対的に不純物濃度の高い拡散領域を形成し、この不純物領域のエッチングレ−トが高いことを利用して、等方性エッチングによりトレンチ開口縁に曲率部を形成する方法が開示されている。
上述の方法によると、トレンチ開口縁に丸みが付けられ、ゲ−ト酸化膜のカバレッジ等が向上するが、エッチング工程の数が増加するため、生産コストが高くなる。
【０００５】
そこで、本発明の目的は、半導体基板の凹部又は凸部の角部即ち縁部に丸みを容易且つ良好に付けることができる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するための本発明は、凹部又は凸部を有する半導体基板の表面に水素雰囲気中で電磁波を投射して熱処理を施すことにより前記凹部又は凸部の角部に丸み又は傾斜を付けることを特徴とする半導体素子の製造方法に係わるものである。
【０００７】
なお、請求項２に示すように、前記電磁波は光であり、光を電気的制御可能な光投射源から投射することが望ましい。
また、請求項３に示すように、前記半導体基板は凹部を有するものであり、更に、前記熱処理によって前記凹部の角部に丸み又は傾斜を付けた後に、前記凹部の壁面に絶縁膜を形成する工程と、前記凹部の中に前記絶縁膜を介して導電体層を形成する工程とを有していることが望ましい。
また、請求項４に示すように、第１導電型の第１の半導体領域とこの第１の半導体領域に隣接配置された第２導電型の第２の半導体領域とを有する半導体基板を用意する工程と、第１の半導体領域と第２の半導体領域との間のＰＮ接合の位置よりも深い溝を前記半導体基板に形成する工程と、前記溝を有する半導体基板の表面に、水素雰囲気中で、電磁波を投射して熱処理を施すことによって前記溝の入口の角部に丸み又は傾斜を付ける工程と、前記溝の壁面に絶縁膜を形成する工程と、前記溝の中に前記絶縁膜を介してゲ−ト電極用導電体層を形成する工程と、前記第１の半導体領域に第２導電型不純物を拡散してソ−ス領域を形成する工程と、前記ソ−ス領域に接続されたソ−ス電極を形成する工程と、前記第２の半導体領域に接続されたドレイン電極を形成する工程とを有していることが望ましい。
【０００８】
【発明の作用及び効果】
各請求項の発明は次の作用及び効果を有する。
（１）光波等の電磁波による熱処理によって半導体基板の角部に丸み又は傾斜を付けるので、従来の化学的エッチングによる方法に比べて製造が容易になり、且つ丸み又は傾斜の制御も容易になる。
（２）水素雰囲気中で熱処理することによって半導体基板の表面領域の流動化が良好に得られ、丸み又は傾斜を良好に生じさせることができる。
また請求項２の発明によれば、電気的制御によって熱処理が容易且つ正確に制御でき、角部の丸み又は傾斜を良好に得ることができる。
また、請求項３の発明によれば、凹部に絶縁膜及び導電体を有する半導体素子を容易且つ良好に形成することができる。
また、請求項４の発明によれば、絶縁ゲ−ト型電界効果トランジスタ（ＦＥＴ）を容易且つ良好に形成することができる。
【０００９】
【実施形態】
次に、本発明の一実施形態に従う半導体素子としてのトレンチ構造の絶縁ゲ−ト型ＦＥＴ及びその製造方法を図１〜図３を参照して説明する。
【００１０】
図３（Ｃ）に示すトレンチ構造の絶縁ゲ−ト型ＦＥＴを製造する際には、まず、図１（Ａ）に示す第一導電型の第１の半導体領域としてのＰ型半導体領域１と第２導電型の第２の半導体領域としてのＮ型半導体領域２と第３の半導体領域としてのＮ^＋型半導体領域３とから成るシリコン半導体基板４を用意する。Ｐ型半導体領域１の一部は最終的にボデイ領域又はベ−ス領域として機能する。Ｎ型半導体領域２はドリフト領域又は高抵抗ドレイン領域として機能する。Ｎ^＋型半導体領域３はＮ型半導体領域２よりもＮ型（第２導電型）不純物を高い濃度で含み、低抵抗ドレイン領域として機能する。Ｐ型半導体領域１は半導体基板４の一方の主面５に露出するように配置されている。Ｎ型半導体領域２はＰ型半導体領域１とＮ^＋型半導体領域３との間に配置されている。Ｎ^＋型半導体領域３は半導体基板４の他方の主面６に露出するように配置されている。Ｐ型半導体領域１とＮ型半導体領域２との間のＰＮ接合７は半導体基板４の一方の主面５及び他方の主面６に対して平行に配置されている。
図１（Ａ）の半導体基板１は、Ｎ型半導体領域２を含むＮ型基板を母材とし、このＮ型半導体基板の一方の主面と他方の主面にそれぞれＰ型不純物とＮ型不純物を拡散導入して、Ｐ型半導体領域１と、Ｎ^＋型半導体領域３を形成したものである。勿論、Ｐ型半導体領域１を、Ｎ型半導体領域２の上に周知のエピタキシャル成長によって形成することもできる。
実際のＦＥＴは微小ＦＥＴ（セル）の集合体から成るが、図１〜図３には１個の微小ＦＥＴ（セル）部分のみが示されている。また、多数のＦＥＴを製造する時には１枚の半導体基板（ウエハ）に多数のＦＥＴ領域を設け、多数のＦＥＴを同時に形成する。
【００１１】
次に、半導体基板４の一方の主面５の上に周知のＣＶＤ方法等によってシリコン酸化膜８を形成する。このシリコン酸化膜８は後述のようにトレンチをエッチングで形成する際のマスクを構成するものである。このため、マスク機能が十分に得られるように、シリコン酸化膜８の厚みは５０００オングストロ−ム程度に設定されている。
【００１２】
次に、図１（Ｂ）に示すように、周知のフォトリソグラフィ−技術を使用して、シリコン酸化膜８の上に所定の開口１０を有するレジスト層９を形成する。次に、レジスト層９をマスクとしてシリコン酸化膜８に選択的エッチングを施し、図１（Ｂ）に示す開口１１を形成する。開口１１の平面形状は丸形であるが、四角形、格子状、ストライプ状等の任意の形状に変形できる。シリコン酸化膜５の開口１１の部分にはＰ形半導体領域１の表面が露出している。図１〜図２には１個の微少ＦＥＴ（セル）のための１個の開口１１が示されているが、半導体基板４の図示されていない領域に別の微小ＦＥＴ（セル）のための開口１１も設けられている。多数の微小ＦＥＴ（セル）のための開口１１は実質的に同一面積及び同一パタ−ンを有して均一又はほぼ均一に分布している。
【００１３】
次に、アッシャ−によってレジスト層９を灰化することで、図１（Ｃ）に示すようにシリコン酸化膜８の上面からレジスト層９を除去する。
【００１４】
次に、シリコン酸化膜５から成るマスクを使用して、半導体基板４に周知のＲＩＥ等を用いた異方性エッチングを施して、図２（Ａ）に示す凹部としてのトレンチ１２即ち溝を形成する。トレンチ１２は、図示のように、半導体基板４の一方の主面５から他方の主面６に向かってほぼ垂直に延伸する側壁面１２ａと、この側壁面１２ａの下端部に形成された底面１２ｂとを有する。トレンチ１２の半導体基板４の一方の主面５からの深さは、一方の主面５からＰＮ接合７までの深さよりも深い。従って、トレンチ１２の底面１２ｂにＮ型半導体領域２が露出し、トレンチ１２の側壁面１２ａにはＰＮ接合７が露出している。半導体基板４の一方の主面５におけるトレンチ１２の入口即ち縁部に９０度又はほぼ９０度の角部１２ｃが生じている。また、側壁面１２ａと底面１２ｂとの間に９０度又はほぼ９０度の角部１２ｄが生じている。
なお、本実施形態のトレンチ１２の平面形状即ち一方の主面５に垂直な方向から見た形状は円形であるが、四角形、格子状、ストライプ状等の任意の形状にすることができる。
【００１５】
異方性エッチング直後のトレンチ１２の側壁面１２ａの近傍には、上述の異方性エッチングによって不可避的に発生するダメージ層が形成されている。また、このダメージ層の表面は平坦ではなく、粗い凹凸面（ラフネス）となっている。もし、この状態でトレンチ側壁面１２ａにゲート酸化膜を形成すると、厚みが均一な薄いゲート酸化膜を設けることができず、ゲート酸化膜の破壊耐量低下等を引き起こしてしまう。
【００１６】
次に、シリコン酸化膜８を、ＨＦ系のエッチング液（ＢＨＦ）を使用したウェットエッチングによって半導体基板４の主面５から除去する。これにより、半導体基板４の主面５には、トレンチ１２が形成されたＰ型半導体領域１の上面が露出する。
【００１７】
次に、トレンチ１２が形成された半導体基板４に対して、水素雰囲気中でランプアニール法による熱処理を施す。即ち、水素ガスで満たされて密閉されたチャンバー（容器）内に半導体基板４を配置し、図２（Ｂ）に示すように半導体基板４のトレンチ１２が形成された一方の主面５に対して電磁波放射源としての赤外線ランプ１３から電磁波の一種である赤外線１４を照射して熱処理を施す。赤外線ランプ１３とこの駆動電源端子１５との間には制御装置１６が接続されている。従って、赤外線ランプ１３の光出力の強さ及び照射時間を制御装置１６によって電気的に制御することができる。水素雰囲気中で半導体基板４の表面に赤外線１４を照射すると、半導体基板４が加熱され、この表面領域が流動化状態になる。本実施形態では、半導体基板４に対して常圧の水素雰囲気中において、加熱温度が１０００℃、加熱時間が３０秒の熱処理を施した。なお、チャンパ内に導入した半導体基板４に赤外線を照射しても、瞬時には半導体基板４の温度が１０００℃に達しないで、例えば２０℃／ｓｅｃ程度の昇温レートを有して徐々に上昇する。また、赤外線照射を止めても、瞬時には半導体基板の温度が常温まで低下しないで、例えば、−１０℃／ｓｅｃの降温レートで徐々に低下する。
【００１８】
半導体基板４の熱処理時の水素雰囲気を熱処理の全期間維持することが望ましいが、８００℃よりも高い温度の期間のみに限定して水素雰囲気とし、８００℃以下の温度範囲では不活性ガス（例えばＮ_２ガス）雰囲気とすることができる。８００℃よりも高い範囲で水素雰囲気にするのは、半導体基板４の表面部分の流動化を可能にするためである。もし、昇温過程で８００℃よりも高い温度範囲においてＮ_２ガス等の不活性ガス雰囲気で半導体基板４を熱処理すると、半導体と不活性ガス（Ｎ_２ガス）との反応層（例えばシリコン窒化膜）が形成され、半導体基板４の表面領域に所望の流動性を持たせることができない。即ち、反応層が半導体基板４の表面をガードし、半導体基板４の形状を保持してしまい、所望の流動性を得ることができない。なお、８００℃以下では、上述の反応層は形成されない。
降温過程においても８００℃よりも高い範囲では水素雰囲気に保つのが望ましい。もし、降温過程において８００℃よりも高い温度範囲の期間中に水素雰囲気から不活性ガス雰囲気に切り換えると、半導体基板４の流動化が急激に抑制され、トレンチ１２の入口の角部１２ｃ又は下側の角部１２ｄの丸みの度合、即ち曲率の制御を良好に行うことができなくなる。また、条件によっては、半導体基板４に残留応力が発生してしまう虞もある。従って、半導体基板４の温度が８００℃よりも高い全期間によって水素雰囲気とすることが望ましい。なお、熱処理時の水素雰囲気は、水素１００％の雰囲気であることが望ましいが、４０％以上の水素と６０％より少ない不活性ガスとの混合ガス雰囲気とすることもできる。従って、本発明における水素雰囲気は少なくとも水素を含む雰囲気である。
【００１９】
半導体基板４を、水素雰囲気中で８００℃を超える温度で加熱すると、図２（Ｂ）に示すように半導体基板４が流動化し、トレンチ１２の入口の角部１２ｃ及び底の角部１２ｄに丸み部分１２ｃ´，１２ｄ´が生じ、同時にトレンチ側壁面１２ａのダメージ、及びトレンチ側壁面１２ａに形成されたラフネスが除去される。なお、加熱温度と加熱時間は、要求される流動化の程度、換言すれば除去すべきダメージの程度、半導体基板４の材料、及び半導体基板４の不純物濃度等に応じて、それぞれ８００〜１１５０℃、１〜６０秒の任意の値に設定することができる。
【００２０】
図２（Ｂ）に示すように制御装置１６によって赤外線１４の強さ、照射時間等を高精度に制御することができ、熱処理温度、熱処理時間の制御性が容易且つ良好になる。このため、半導体基板に対する丸み付け、及びダメージ除去等を化学的エッチングによる場合よりも容易且つ良好に達成できる。要するに、所望の丸み付け及びダメージ除去を再現性良く達成することができる。
また、ランプアニールによれば、短時間で半導体基板４を所望の温度に加熱できるため、半導体基板４内に既に形成されている不純物拡散領域等に与える熱処理の影響を最小限に抑えて、半導体基板４を流動化することができる。熱拡散炉を使用した通常の熱処理では、昇温時のレートは１０℃／ｍｉｎ、降温時のレ−トは−２．５℃／ｍｉｎ程度が限界であり、これでは不純物拡散領域等に与える影響が大きく、また１回の処理に数時間を要してしまうため、実用的ではない。更に、ランプアニールを使用した熱処理は、通常の熱拡散炉を使用した水素熱処理に比較して、チャンバー容積が小さく、使用する水素も少量で済むため、安全性にも優れている。
【００２１】
トレンチ１２の丸め加工が終了したら、半導体基板４をチャンバーから取り出し、半導体基板４に酸化性雰囲気中で熱処理を施し、図２（Ｃ）に示すように、半導体基板４のトレンチ１２内及び一方の主面５にシリコン酸化膜から成る絶縁膜１７を形成する。絶縁膜１７は、トレンチ１２の底面に露出したＮ型半導体領域２の表面、トレンチ１２の側壁に露出したＮ型半導体領域２及びＰ型半導体領域１の表面、半導体基板４の一方の主面５に露出したＰ型半導体領域１の表面を被覆するように形成される。絶縁膜１７は、ＦＥＴのゲート絶縁膜として使用するためのものであり、６５０オングストローム程度の厚みに形成される。
【００２２】
本実施形態では、トレンチ１２の入口及び底面の角部１２ｃ，１２ｄがランプアニールの熱処理によって丸みを有する部分１２ｃ´，１２ｄ´に変えられ、所望の曲率を有していること、及びトレンチ側壁面１２ａのラフネスが良好に除去されていることにより、トレンチ１２の全表面及び半導体基板４の一方の主面５に、クラックやピンホールの無い絶縁膜１７を均一な厚みで形成することができる。
【００２３】
次に、例えば周知のＣＶＤ法によって、半導体基板４の上面及びトレンチ１２内に絶縁膜１７を介して多結晶シリコン層を形成し、更にこの多結晶シリコン層に不純物をドープして図３（Ａ）に示す多結晶シリコン導電体層１８を得る。この多結晶シリコン導電体層１８はゲート電極として使用される。
【００２４】
次に、図３（Ｂ）に示すように、半導体基板４の主面５上に形成された多結晶シリコン導電体層１８を除去した後、Ｐ型半導体領域１にＮ型不純物を拡散し、Ｎ^＋型半導体領域１９を形成する。Ｎ^＋型半導体領域１９はＦＥＴのソース領域として機能する。
【００２５】
次に、図３（Ｃ）に示すようにＮ^＋型半導体領域１９の上面にソース電極２０を形成し、Ｎ^＋型半導体領域３の下面にドレイン電極２１を形成し、Ｎチャネル絶縁ゲート型ＦＥＴを完成させる。なお、ドレイン電極２１を、ソース電極２０よりも先に形成すること、又は同時に形成することもできる。ゲート電極としての多結晶シリコン導電体層１８にソース電極２０の電位よりも高い電位を与えると、Ｐ型半導体領域１のトレンチ１２の側壁面に隣接する領域にチャネルが形成され、ドレイン電極２１からソース電極２０に向って電流が流れる。
【００２６】
本実施形態は次の効果を有する。
（１）ランプアニール法によってトレンチ１２の入口の角部１２ｃ及び底の角部１２ｄに丸みを付け、同時にダメージ及びラフネス除去を行うので、従来の化学的エッチング又は加熱炉による熱処理による丸め加工よりも生産性が向上し、生産コストの低減を図ることができる。
（２）赤外線ランプ１３の光出力の強さ、時間を制御装置１６で容易且つ正確に制御できるので、角部１２ｃ，１２ｄの丸み付け、トレンチ１２の側壁のダメージ及びラフネスの除去を容易且つ良好に達成することができ、電気的特性及び信頼性に優れた半導体素子即ち絶縁ゲート型ＦＥＴを提供することができる。
【００２７】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）トレンチ１２の角部１２ｃ，１２ｄの丸み付け、トレンチ側壁部のダメージ除去等をランプアニールのみで行なわずに、必要に応じて犠牲酸化等の技術を併用することもできる。
（２）トレンチ１２の角部１２ｃ，１２ｄをランプアニールによって傾斜面と見なせるような形状に変形することもできる。
（３）赤外線と同様に加熱可能な別の電磁波を使用して半導体基板４を加熱することができる。
（４）トレンチ１２のような凹部の角部の丸み付けのみでなく、半導体基板の凸部の角部の丸み付けにも本発明を適用することができる。
（５）絶縁ゲート型ＦＥＴ以外の半導体素子にも本発明を適用することができる。
（６）Ｎ^＋型半導体領域３を省いてドレイン電極２１をＮ型半導体領域２に接続することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に従う絶縁ゲート型ＦＥＴの製造工程を示す断面図である。
【図２】図１の工程に続く工程を示す断面図である。
【図３】図２の工程に続く工程を示す断面図である。
【符号の説明】
１ボディ領域用Ｐ型半導体領域
２ドリフト領域用Ｎ型半導体領域
３ドレイン領域用Ｎ^＋型半導体領域
１２トレンチ
１３赤外線ランプ
１７絶縁膜
１８ゲート用多結晶シリコン導電体層
１９ソース領域用Ｎ^＋型半導体領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device having a concave portion or a convex portion such as a trench, and more particularly to a method of manufacturing a semiconductor device having a step of rounding a corner.
[0002]
[Prior art]
[Patent Document 1] Japanese Patent Application Laid-Open No. 2002-16080 [Patent Document 2] Japanese Patent Application Laid-Open No. 3-34541 In recent years, with the aim of increasing the integration (miniaturization) of semiconductor integrated circuits and reducing the ON resistance of semiconductor elements. Semiconductor devices having a trench (groove) structure have been put to practical use. For example, Patent Document 1 discloses a MOSFET having a gate having a trench structure (trench gate type MOSFET).
[0003]
[Problems to be solved by the invention]
Such a trench structure of a semiconductor element is formed by performing a well-known anisotropic etching (for example, RIE; Reactive Ion Etching) on a semiconductor substrate.
However, the side wall surface of the trench obtained by this etching has a damage layer. Further, the side wall surface of the trench is not flat but has rough irregularities. Furthermore, stress is applied to the edges of the trench openings during various semiconductor manufacturing processes, and crystal defects may occur.
When such a damage layer, irregularities (roughness), crystal defects, etc. occur, for example, in a trench gate type MOSFET, a thin and uniform gate oxide film can be favorably formed on the side wall surface of the trench. It cannot be performed, and the breakdown resistance of the gate oxide film is reduced. In particular, such a problem is likely to occur at the edge of the trench opening.
[0004]
In order to solve the above-mentioned problem, there is a technique of forming a curved portion or an inclined portion at the opening edge of the trench to remove crystal defects and improve the coverage of the gate oxide film.
In Patent Document 2, a diffusion region having a relatively high impurity concentration is formed on the opening side of the trench, that is, on the surface side of the semiconductor substrate, and the fact that the etching rate of this impurity region is high is used to make isotropic. A method for forming a curved portion at the trench opening edge by etching is disclosed.
According to the above-described method, the trench opening edge is rounded and the coverage of the gate oxide film is improved, but the number of etching steps is increased, so that the production cost is increased.
[0005]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device in which a corner or an edge of a concave or convex portion of a semiconductor substrate can be easily and favorably rounded.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a semiconductor substrate having a concave portion or a convex portion, which is subjected to a heat treatment by projecting an electromagnetic wave in a hydrogen atmosphere in a hydrogen atmosphere to thereby round or incline the corner portion of the concave portion or the convex portion. The present invention relates to a method for manufacturing a semiconductor device characterized by the above-mentioned.
[0007]
In addition, as described in claim 2, the electromagnetic wave is light, and it is preferable that the light is projected from an electrically controllable light projection source.
Further, the semiconductor substrate has a concave portion, and further, after rounding or inclining a corner portion of the concave portion by the heat treatment, an insulating film is formed on a wall surface of the concave portion. It is preferable that the method further includes a step of forming a conductor layer in the concave portion via the insulating film.
According to a fourth aspect of the present invention, there is provided a semiconductor substrate having a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type disposed adjacent to the first semiconductor region. Forming a groove deeper than the position of the PN junction between the first semiconductor region and the second semiconductor region in the semiconductor substrate; and forming a groove on the surface of the semiconductor substrate having the groove in a hydrogen atmosphere. Projecting an electromagnetic wave to perform a heat treatment to round or incline the corner of the entrance of the groove; forming an insulating film on the wall surface of the groove; and interposing the insulating film in the groove. Forming a gate electrode conductor layer, diffusing a second conductivity type impurity into the first semiconductor region to form a source region, and connecting to the source region. Forming a source electrode; and connecting to the second semiconductor region. It is desirable to have a step of forming a drain electrode.
[0008]
Function and effect of the present invention
The invention of each claim has the following functions and effects.
(1) Since the corners of the semiconductor substrate are rounded or inclined by a heat treatment using an electromagnetic wave such as a light wave, the fabrication becomes easier and the control of the roundness or the inclination becomes easier as compared with a conventional chemical etching method.
(2) By performing the heat treatment in a hydrogen atmosphere, the fluidization of the surface region of the semiconductor substrate can be favorably obtained, and the roundness or the inclination can be favorably generated.
According to the second aspect of the present invention, the heat treatment can be easily and accurately controlled by the electric control, and the roundness or inclination of the corner can be favorably obtained.
Further, according to the third aspect of the present invention, a semiconductor element having an insulating film and a conductor in a concave portion can be formed easily and well.
According to the fourth aspect of the present invention, an insulated gate field effect transistor (FET) can be formed easily and well.
[0009]
Embodiment
Next, an insulated gate FET having a trench structure as a semiconductor device according to an embodiment of the present invention and a method of manufacturing the same will be described with reference to FIGS.
[0010]
When manufacturing the insulated gate FET having the trench structure shown in FIG. 3C, first, the P-type semiconductor region 1 as the first semiconductor region of the first conductivity type shown in FIG. A silicon semiconductor substrate 4 including an N-type semiconductor region 2 as a second semiconductor region of the second conductivity type and an N ⁺ -type semiconductor region 3 as a third semiconductor region is prepared. Part of the P-type semiconductor region 1 finally functions as a body region or a base region. The N-type semiconductor region 2 functions as a drift region or a high-resistance drain region. The N ⁺ type semiconductor region 3 contains an N type (second conductivity type) impurity at a higher concentration than the N type semiconductor region 2 and functions as a low resistance drain region. P-type semiconductor region 1 is arranged so as to be exposed on one main surface 5 of semiconductor substrate 4. N-type semiconductor region 2 is arranged between P-type semiconductor region 1 and N ⁺ -type semiconductor region 3. N ⁺ type semiconductor region 3 is arranged to be exposed on the other main surface 6 of semiconductor substrate 4. The PN junction 7 between the P-type semiconductor region 1 and the N-type semiconductor region 2 is arranged parallel to one main surface 5 and the other main surface 6 of the semiconductor substrate 4.
A semiconductor substrate 1 shown in FIG. 1A has an N-type substrate including an N-type semiconductor region 2 as a base material, and a P-type impurity and an N-type impurity on one main surface and the other main surface of the N-type semiconductor substrate, respectively. To form a P-type semiconductor region 1 and an N ⁺ -type semiconductor region 3. Of course, the P-type semiconductor region 1 can be formed on the N-type semiconductor region 2 by well-known epitaxial growth.
Although an actual FET is composed of an aggregate of minute FETs (cells), FIGS. 1 to 3 show only one minute FET (cell). When a large number of FETs are manufactured, a large number of FET regions are provided on one semiconductor substrate (wafer), and a large number of FETs are simultaneously formed.
[0011]
Next, a silicon oxide film 8 is formed on one main surface 5 of the semiconductor substrate 4 by a known CVD method or the like. The silicon oxide film 8 constitutes a mask for forming a trench by etching as described later. For this reason, the thickness of the silicon oxide film 8 is set to about 5000 angstroms so that a sufficient mask function can be obtained.
[0012]
Next, as shown in FIG. 1B, a resist layer 9 having a predetermined opening 10 is formed on the silicon oxide film 8 by using a known photolithography technique. Next, the silicon oxide film 8 is selectively etched using the resist layer 9 as a mask to form an opening 11 shown in FIG. The plane shape of the opening 11 is a round shape, but can be deformed into an arbitrary shape such as a square, a lattice, or a stripe. The surface of the P-type semiconductor region 1 is exposed at the opening 11 of the silicon oxide film 5. FIGS. 1 and 2 show one opening 11 for one micro FET (cell), but an opening for another micro FET (cell) is formed in a region (not shown) of the semiconductor substrate 4. An opening 11 is also provided. The openings 11 for a large number of micro FETs (cells) are substantially or uniformly distributed with substantially the same area and the same pattern.
[0013]
Next, the resist layer 9 is ashed by an asher to remove the resist layer 9 from the upper surface of the silicon oxide film 8 as shown in FIG.
[0014]
Next, using a mask made of a silicon oxide film 5, the semiconductor substrate 4 is subjected to anisotropic etching using well-known RIE or the like, thereby forming a trench 12 as a recess shown in FIG. I do. As shown, the trench 12 has a side wall surface 12a extending substantially vertically from one main surface 5 to the other main surface 6 of the semiconductor substrate 4, and a bottom surface 12b formed at the lower end of the side wall surface 12a. And The depth of trench 12 from one main surface 5 of semiconductor substrate 4 is greater than the depth from one main surface 5 to PN junction 7. Therefore, the N-type semiconductor region 2 is exposed on the bottom surface 12b of the trench 12, and the PN junction 7 is exposed on the side wall surface 12a of the trench 12. A 90 ° or nearly 90 ° corner 12c is formed at the entrance, ie, the edge, of the trench 12 on one main surface 5 of the semiconductor substrate 4. Further, a corner 12d of 90 degrees or almost 90 degrees is formed between the side wall surface 12a and the bottom surface 12b.
In addition, although the planar shape of the trench 12 of this embodiment, that is, the shape viewed from the direction perpendicular to the one main surface 5 is circular, it can be any shape such as a square, a lattice, or a stripe.
[0015]
In the vicinity of the side wall surface 12a of the trench 12 immediately after the anisotropic etching, a damage layer inevitably generated by the above-described anisotropic etching is formed. The surface of the damaged layer is not flat, but has a rough uneven surface (roughness). If a gate oxide film is formed on the trench side wall surface 12a in this state, a thin gate oxide film having a uniform thickness cannot be provided, and the breakdown resistance of the gate oxide film is reduced.
[0016]
Next, the silicon oxide film 8 is removed from the main surface 5 of the semiconductor substrate 4 by wet etching using an HF-based etchant (BHF). Thereby, the upper surface of the P-type semiconductor region 1 in which the trench 12 is formed is exposed on the main surface 5 of the semiconductor substrate 4.
[0017]
Next, the semiconductor substrate 4 in which the trench 12 is formed is subjected to a heat treatment by a lamp annealing method in a hydrogen atmosphere. That is, the semiconductor substrate 4 is placed in a sealed chamber (container) filled with hydrogen gas, and the semiconductor substrate 4 is placed on one main surface 5 where the trench 12 is formed as shown in FIG. Then, an infrared ray 14 which is a kind of electromagnetic wave is irradiated from an infrared lamp 13 as an electromagnetic wave radiation source to perform heat treatment. A control device 16 is connected between the infrared lamp 13 and the drive power supply terminal 15. Therefore, the intensity of the light output of the infrared lamp 13 and the irradiation time can be electrically controlled by the control device 16. When the surface of the semiconductor substrate 4 is irradiated with infrared rays 14 in a hydrogen atmosphere, the semiconductor substrate 4 is heated, and this surface region is in a fluidized state. In this embodiment, the semiconductor substrate 4 is subjected to a heat treatment at a heating temperature of 1000 ° C. and a heating time of 30 seconds in a hydrogen atmosphere at normal pressure. In addition, even if the semiconductor substrate 4 introduced into the champler is irradiated with infrared rays, the temperature of the semiconductor substrate 4 does not instantly reach 1000 ° C., but gradually increases at a rate of, for example, about 20 ° C./sec. To rise. In addition, even if the infrared irradiation is stopped, the temperature of the semiconductor substrate does not instantaneously decrease to room temperature, but gradually decreases at a rate of, for example, −10 ° C./sec.
[0018]
It is desirable to maintain a hydrogen atmosphere during the heat treatment of the semiconductor substrate 4 during the entire heat treatment. However, the hydrogen atmosphere is limited only to a period higher than 800 ° C., and an inert gas (for example, N ₂ gas) atmosphere. The reason why the hydrogen atmosphere is set in the range higher than 800 ° C. is to enable fluidization of the surface portion of the semiconductor substrate 4. If the semiconductor substrate 4 is heat-treated in an inert gas atmosphere such as N ₂ gas in a temperature range higher than 800 ° C. in a temperature rising process, a reaction layer (for example, a silicon nitride film) between the semiconductor and an inert gas (N ₂ gas) ) Is formed, and the surface region of the semiconductor substrate 4 cannot have desired fluidity. That is, the reaction layer guards the surface of the semiconductor substrate 4 and retains the shape of the semiconductor substrate 4, so that desired fluidity cannot be obtained. At a temperature of 800 ° C. or lower, the above-mentioned reaction layer is not formed.
It is desirable to maintain a hydrogen atmosphere in a temperature range higher than 800 ° C. even in the temperature lowering process. If the temperature is changed from a hydrogen atmosphere to an inert gas atmosphere during a temperature range higher than 800 ° C. in the temperature lowering process, the fluidization of the semiconductor substrate 4 is rapidly suppressed, and the corner 12 c of the entrance of the trench 12 or the lower side is formed. , That is, the degree of roundness of the corner portion 12d, that is, the curvature cannot be controlled well. Further, depending on conditions, there is a possibility that residual stress may be generated in the semiconductor substrate 4. Therefore, it is desirable that the hydrogen atmosphere be set for the entire period in which the temperature of the semiconductor substrate 4 is higher than 800 ° C. The hydrogen atmosphere during the heat treatment is preferably an atmosphere of 100% hydrogen, but may be a mixed gas atmosphere of 40% or more of hydrogen and less than 60% of an inert gas. Therefore, the hydrogen atmosphere in the present invention is an atmosphere containing at least hydrogen.
[0019]
When the semiconductor substrate 4 is heated at a temperature exceeding 800 ° C. in a hydrogen atmosphere, as shown in FIG. 2B, the semiconductor substrate 4 is fluidized and rounded at the corner 12 c at the entrance of the trench 12 and the corner 12 d at the bottom. The portions 12c 'and 12d' are generated, and at the same time, the damage on the trench side wall surface 12a and the roughness formed on the trench side wall surface 12a are removed. The heating temperature and the heating time are 800 to 1150 ° C., respectively, according to the required degree of fluidization, in other words, the degree of damage to be removed, the material of the semiconductor substrate 4 and the impurity concentration of the semiconductor substrate 4. , 1 to 60 seconds.
[0020]
As shown in FIG. 2B, the control device 16 can control the intensity of the infrared rays 14, the irradiation time, and the like with high accuracy, and the controllability of the heat treatment temperature and the heat treatment time becomes easy and good. For this reason, rounding, damage removal, and the like for the semiconductor substrate can be achieved more easily and better than in the case of using chemical etching. In short, desired rounding and damage removal can be achieved with good reproducibility.
Further, according to the lamp annealing, the semiconductor substrate 4 can be heated to a desired temperature in a short time, so that the influence of the heat treatment on the impurity diffusion regions and the like already formed in the semiconductor substrate 4 can be minimized, The substrate 4 can be fluidized. In a normal heat treatment using a heat diffusion furnace, the rate at the time of temperature rise is limited to about 10 ° C./min, and the rate at the time of temperature decrease is limited to about −2.5 ° C./min. This is not practical because it has a large influence and requires several hours for one processing. Furthermore, heat treatment using lamp annealing is excellent in safety because it requires a smaller chamber volume and requires a smaller amount of hydrogen than hydrogen heat treatment using a normal thermal diffusion furnace.
[0021]
When the rounding of the trench 12 is completed, the semiconductor substrate 4 is taken out of the chamber, and the semiconductor substrate 4 is subjected to a heat treatment in an oxidizing atmosphere, and as shown in FIG. An insulating film 17 made of a silicon oxide film is formed on the main surface 5. The insulating film 17 includes a surface of the N-type semiconductor region 2 exposed on the bottom surface of the trench 12, a surface of the N-type semiconductor region 2 and the P-type semiconductor region 1 exposed on the side wall of the trench 12, and one main surface 5 of the semiconductor substrate 4. It is formed so as to cover the surface of the P-type semiconductor region 1 exposed to the substrate. The insulating film 17 is to be used as a gate insulating film of the FET, and is formed to a thickness of about 650 Å.
[0022]
In the present embodiment, the corners 12c and 12d of the entrance and the bottom of the trench 12 are changed into rounded portions 12c 'and 12d' by heat treatment of lamp annealing to have a desired curvature. Since the roughness of the roughness 12a is satisfactorily removed, the insulating film 17 having no crack and no pinhole can be formed with a uniform thickness on the entire surface of the trench 12 and on one main surface 5 of the semiconductor substrate 4.
[0023]
Next, a polycrystalline silicon layer is formed on the upper surface of the semiconductor substrate 4 and in the trench 12 via the insulating film 17 by, for example, a well-known CVD method. The polycrystalline silicon conductor layer 18 shown in FIG. This polycrystalline silicon conductor layer 18 is used as a gate electrode.
[0024]
Next, as shown in FIG. 3B, after removing the polycrystalline silicon conductor layer 18 formed on the main surface 5 of the semiconductor substrate 4, an N-type impurity is diffused into the P-type semiconductor region 1, An N ⁺ type semiconductor region 19 is formed. The N ⁺ type semiconductor region 19 functions as a source region of the FET.
[0025]
Next, as shown in FIG. 3C, a source electrode 20 is formed on the upper surface of the N ⁺ type semiconductor region 19, and a drain electrode 21 is formed on the lower surface of the N ⁺ type semiconductor region 3, and the N-channel insulated gate FET is formed. To complete. Note that the drain electrode 21 can be formed before the source electrode 20 or can be formed at the same time. When a potential higher than the potential of the source electrode 20 is applied to the polycrystalline silicon conductor layer 18 as a gate electrode, a channel is formed in a region of the P-type semiconductor region 1 adjacent to the side wall surface of the trench 12, and a channel is formed from the drain electrode 21. A current flows toward the source electrode 20.
[0026]
This embodiment has the following effects.
(1) Since the corner 12c at the entrance and the corner 12d at the bottom of the trench 12 are rounded by the lamp annealing method and the damage and the roughness are removed at the same time, the rounding by the conventional chemical etching or heat treatment by a heating furnace is performed. The productivity is improved, and the production cost can be reduced.
(2) Since the intensity and time of the light output of the infrared lamp 13 can be easily and accurately controlled by the control device 16, the corners 12c and 12d can be easily rounded, and the damage and roughness of the side wall of the trench 12 can be easily and preferably removed. And an insulated gate FET having excellent electrical characteristics and reliability can be provided.
[0027]
[Modification]
The present invention is not limited to the above embodiment, and for example, the following modifications are possible.
(1) A technique such as sacrificial oxidation can also be used as necessary without rounding the corners 12c and 12d of the trench 12 and removing damage to the sidewalls of the trench by only lamp annealing.
(2) The corners 12c and 12d of the trench 12 can be deformed into shapes that can be regarded as inclined surfaces by lamp annealing.
(3) The semiconductor substrate 4 can be heated using another electromagnetic wave that can be heated in the same manner as infrared rays.
(4) The present invention can be applied not only to the rounding of the corners of the concave portion such as the trench 12 but also to the rounding of the corners of the convex portion of the semiconductor substrate.
(5) The present invention can be applied to semiconductor elements other than the insulated gate FET.
(6) The drain electrode 21 can be connected to the N-type semiconductor region 2 omitting the N ⁺ -type semiconductor region 3.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a manufacturing process of an insulated gate FET according to one embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a step that follows the step of FIG.
FIG. 3 is a cross-sectional view showing a step that follows the step of FIG.
[Explanation of symbols]
Reference Signs List 1 P-type semiconductor region for body region 2 N-type semiconductor region for drift region 3 N ⁺ -type semiconductor region for drain region 12 Trench 13 Infrared lamp 17 Insulating film 18 Polycrystalline silicon conductor layer 19 for gate 19 N ⁺ -type semiconductor for source region region

Claims

A method for manufacturing a semiconductor device, comprising: projecting an electromagnetic wave in a hydrogen atmosphere on a surface of a semiconductor substrate having a concave portion or a convex portion and performing heat treatment to round or incline a corner portion of the concave portion or the convex portion.

2. The method according to claim 1, wherein the projecting of the electromagnetic wave is a step of projecting light from an electrically controllable light projecting source.

The semiconductor substrate has a concave portion,
Furthermore, after rounding or inclining the corners of the concave portion by the heat treatment, forming an insulating film on the wall surface of the concave portion,
Forming a conductor layer in the recess with the insulating film interposed therebetween.

Preparing a semiconductor substrate having a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type disposed adjacent to the first semiconductor region;
Forming a groove in the semiconductor substrate that is deeper than a PN junction between the first semiconductor region and the second semiconductor region;
On the surface of the semiconductor substrate having the groove, in a hydrogen atmosphere, by performing a heat treatment by projecting an electromagnetic wave to round or slope the corner of the entrance of the groove,
Forming an insulating film on the wall surface of the groove;
Forming a gate electrode conductor layer in the groove via the insulating film;
Forming a source region by diffusing a second conductivity type impurity into the first semiconductor region;
Forming a source electrode connected to the source region;
Forming a drain electrode connected to the second semiconductor region.