JP2004303877A - Manufacturing method for semiconductor element - Google Patents

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JP2003093670A
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Inventor
Keiji Hannuki
Masashi Nakazawa
Shuji Sekine
正志 中澤
恵司 半貫
修治 関根
Original Assignee
Canon Sales Co Inc
Sanken Electric Co Ltd
キヤノン販売株式会社
サンケン電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To solve the problem that a semiconductor element such as an insulated gate type FET having a trench structure cannot be manufactured with an excellent productivity.
SOLUTION: A trench 12 is formed to a semiconductor substrate 4 with a p-type semiconductor region 1, an n-type semiconductor region 2 and an n+-type semiconductor region 3. The substrate 4 is irradiated with infrared rays from an infrared lamp 13 connected to a controller 16, the surface region of the substrate 4 is fluidized, the corner 12c of the inlet of the trench 12 and the corner 12d of a bottom are rounded, and a damage and a roughness are removed simultaneously. The intensity of infrared rays and an irradiation time are controlled by the controller 16. A gate insulating film 17 is formed on the side face of the trench 12. A polycrystalline silicon conductor layer as a gate electrode is formed in the trench 12 through the gate insulating film 17.
COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、トレンチ等の凹部又は凸部を有する半導体素子の製造方法に関し、特に角部に丸みを付ける工程を有する半導体素子の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device having a concave or convex portions such as trenches, a method of manufacturing a semiconductor device having a step of particular rounding the corner.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
【特許文献1】特開2002−16080号公報【特許文献2】特開平3−34541号公報近年、半導体集積回路の高集積化(微細化)や半導体素子のON抵抗の低減化等を目的として、トレンチ(溝)構造の半導体素子が実用化されている。 [Patent Document 1] Japanese 2002-16080 Publication No. Patent Document 2] JP-A 3-34541 discloses Recently, high integration of a semiconductor integrated circuit a reduction or the like of the ON resistance of the (fine) and the semiconductor device for the purpose the semiconductor device of trench structure has been put to practical use. 例えば、前記特許文献1にゲ−トをトレンチ構造としたMOSFET(トレンチゲ−ト型MOSFET)が開示されている。 For example, the gate in the patent document 1 - MOSFET in which the bets and trench structure (Torenchige - preparative MOSFET) is disclosed.
【0003】 [0003]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
このような半導体素子のトレンチ構造は、半導体基板に周知の異方性エッチング(例えばRIE;Reactive Ion Etching)を施すことにより形成される。 The trench structure of such a semiconductor device, known anisotropic etching on the semiconductor substrate (e.g., RIE; Reactive Ion Etching) is formed by applying.
しかし、このエッチングによって得られたトレンチの側壁面はダメ−ジ層を有する。 However, the side wall of the trench obtained by this etching useless - has a di layer. また、トレンチの側壁面は、平坦な面ではなく、粗い凹凸を有する。 Further, the side wall surface of the trench, rather than a flat surface, has a rough uneven. 更に、トレンチ開口部の縁部には、種々の半導体製造プロセスを経る過程において応力が加わり、結晶欠陥が発生することもある。 Furthermore, the edge of the trench opening, a stress is applied in the process of going through the various semiconductor manufacturing processes, sometimes crystal defects occur.
このような、ダメ−ジ層、凹凸(ラフネス)、結晶欠陥等が発生すると、例えばトレンチゲ−ト型MOSFETにおいては、トレンチの側壁面に薄く均一なゲ−ト酸化膜を良好に形成することができず、ゲ−ト酸化膜の破壊耐量の低下等を招来する。 Such useless - di layer, unevenness (roughness), the crystal defects or the like occurs, for example Torenchige - in Preparative MOSFET, thin, uniform gate on the sidewall of the trench - be satisfactorily formed a gate oxide film can not, gate - to lead to deterioration or the like of the breakdown resistance of the gate oxide film. 特に、トレンチ開口部の縁部においては、このような問題が発生し易い。 In particular, in the edge of the trench opening, easily such a problem occurs.
【0004】 [0004]
上述の問題を解決するために、トレンチの開口縁に曲率部又は傾斜部を形成して、結晶欠陥を除去すると共に、ゲ−ト酸化膜のカバレッジを向上させる技術がある。 To solve the above problems, forming a curvature portion or inclined portion to the opening edge of the trench, to remove the crystal defects, gate - there is a technique to improve the coverage of the gate oxide film.
前記特許文献2に、トレンチの開口側、即ち半導体基板の表面側に相対的に不純物濃度の高い拡散領域を形成し、この不純物領域のエッチングレ−トが高いことを利用して、等方性エッチングによりトレンチ開口縁に曲率部を形成する方法が開示されている。 In Patent Document 2, the opening side of the trench, i.e. high diffusion region is formed relatively impurity concentration on the surface side of the semiconductor substrate, etching rate of the impurity regions - by utilizing the preparative high isotropic a method of forming a curvature portion in the trench opening edge is disclosed by etching.
上述の方法によると、トレンチ開口縁に丸みが付けられ、ゲ−ト酸化膜のカバレッジ等が向上するが、エッチング工程の数が増加するため、生産コストが高くなる。 According to the above method, rounding is applied to the trench opening edge, gate - although coverage etc. gate oxide film is improved, the number of etching processes increases, the production cost is high.
【0005】 [0005]
そこで、本発明の目的は、半導体基板の凹部又は凸部の角部即ち縁部に丸みを容易且つ良好に付けることができる半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a method of manufacturing a semiconductor device capable of rounded easily and favorably at a corner or edge of the concave or convex portion of the semiconductor substrate.
【0006】 [0006]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するための本発明は、凹部又は凸部を有する半導体基板の表面に水素雰囲気中で電磁波を投射して熱処理を施すことにより前記凹部又は凸部の角部に丸み又は傾斜を付けることを特徴とする半導体素子の製造方法に係わるものである。 The present invention for achieving the above object, rounded or inclined corners of the concave portions or convex portions by heat treatment by projecting an electromagnetic wave on a surface of a semiconductor substrate having a concave or convex portion in a hydrogen atmosphere it is intended according to the method of manufacturing a semiconductor device characterized.
【0007】 [0007]
なお、請求項2に示すように、前記電磁波は光であり、光を電気的制御可能な光投射源から投射することが望ましい。 Note that, as shown in claim 2, wherein the electromagnetic wave is light, it is desirable to project the light from the electrical controllable light projection source.
また、請求項3に示すように、前記半導体基板は凹部を有するものであり、更に、前記熱処理によって前記凹部の角部に丸み又は傾斜を付けた後に、前記凹部の壁面に絶縁膜を形成する工程と、前記凹部の中に前記絶縁膜を介して導電体層を形成する工程とを有していることが望ましい。 Further, as shown in claim 3, wherein the semiconductor substrate is one having a recessed portion, further, after rounded or inclined corners of the recess by the heat treatment, forming an insulating film on the wall of the recess it is desirable to have a process, and forming a conductor layer through the insulating film in the recess.
また、請求項4に示すように、第1導電型の第1の半導体領域とこの第1の半導体領域に隣接配置された第2導電型の第2の半導体領域とを有する半導体基板を用意する工程と、第1の半導体領域と第2の半導体領域との間のPN接合の位置よりも深い溝を前記半導体基板に形成する工程と、前記溝を有する半導体基板の表面に、水素雰囲気中で、電磁波を投射して熱処理を施すことによって前記溝の入口の角部に丸み又は傾斜を付ける工程と、前記溝の壁面に絶縁膜を形成する工程と、前記溝の中に前記絶縁膜を介してゲ−ト電極用導電体層を形成する工程と、前記第1の半導体領域に第2導電型不純物を拡散してソ−ス領域を形成する工程と、前記ソ−ス領域に接続されたソ−ス電極を形成する工程と、前記第2の半導体領域に接続され Further, as shown in claim 4, a semiconductor substrate and a second semiconductor region of a second conductivity type disposed adjacent the first semiconductor region of a first conductivity type to the first semiconductor region a step, a step of forming a deeper groove than the position of the PN junction between the first semiconductor region and the second semiconductor region in the semiconductor substrate, the surface of the semiconductor substrate having the groove, in a hydrogen atmosphere , through a step of rounding or inclined corners of the entrance of the groove by heat treatment by projecting an electromagnetic wave, and forming a wall surface in the insulating film in the trench, said insulating layer in said groove Te gate - a step of forming a gate electrode for the conductor layer, source by diffusing second conductivity type impurities into said first semiconductor region - a step of forming a source region, the source - is connected to the source region Seo - forming a source electrode connected to said second semiconductor region ドレイン電極を形成する工程とを有していることが望ましい。 It is desirable to have a step of forming a drain electrode.
【0008】 [0008]
【発明の作用及び効果】 [Operation and effect of the invention]
各請求項の発明は次の作用及び効果を有する。 Invention of each claim has the following actions and effects.
(1) 光波等の電磁波による熱処理によって半導体基板の角部に丸み又は傾斜を付けるので、従来の化学的エッチングによる方法に比べて製造が容易になり、且つ丸み又は傾斜の制御も容易になる。 (1) Since the rounded or inclined corners of the semiconductor substrate by heat treatment by electromagnetic waves of the light wave, etc., manufacturing becomes easier than in the process according to conventional chemical etching, also facilitates the control of and rounded or inclined.
(2) 水素雰囲気中で熱処理することによって半導体基板の表面領域の流動化が良好に得られ、丸み又は傾斜を良好に生じさせることができる。 (2) fluidization of the surface region of the semiconductor substrate is favorably obtained by a heat treatment in a hydrogen atmosphere, it can give good results in rounded or inclined.
また請求項2の発明によれば、電気的制御によって熱処理が容易且つ正確に制御でき、角部の丸み又は傾斜を良好に得ることができる。 According to the invention of claim 2, the heat treatment by the electrical control can be easily and accurately controlled, rounded or angled corners could be obtained satisfactorily.
また、請求項3の発明によれば、凹部に絶縁膜及び導電体を有する半導体素子を容易且つ良好に形成することができる。 Further, according to the invention of claim 3, it is possible to form a semiconductor device having an insulating film and a conductor in the recess easily and favorably.
また、請求項4の発明によれば、絶縁ゲ−ト型電界効果トランジスタ(FET)を容易且つ良好に形成することができる。 Further, according to the invention of claim 4, the insulating gate - DOO type field effect transistor (FET) can be easily and satisfactorily formed.
【0009】 [0009]
【実施形態】 [Embodiment]
次に、本発明の一実施形態に従う半導体素子としてのトレンチ構造の絶縁ゲ−ト型FET及びその製造方法を図1〜図3を参照して説明する。 An insulating gate trench structure in a semiconductor device according to an embodiment of the present invention - is described a preparative FET and a manufacturing method thereof with reference to FIGS.
【0010】 [0010]
図3(C)に示すトレンチ構造の絶縁ゲ−ト型FETを製造する際には、まず、図1(A)に示す第一導電型の第1の半導体領域としてのP型半導体領域1と第2導電型の第2の半導体領域としてのN型半導体領域2と第3の半導体領域としてのN 型半導体領域3とから成るシリコン半導体基板4を用意する。 Figure 3 (C) isolation trench structure shown in gate - when producing the door type FET, first, a P-type semiconductor region 1 of a first semiconductor region of a first conductivity type shown in FIG. 1 (A) providing a silicon semiconductor substrate 4 and the N-type semiconductor region 2 as a second semiconductor region of a second conductivity type of N + -type semiconductor region 3 serving as a third semiconductor region. P型半導体領域1の一部は最終的にボデイ領域又はベ−ス領域として機能する。 Portion of the P-type semiconductor region 1 is finally body region or base - serves as source region. N型半導体領域2はドリフト領域又は高抵抗ドレイン領域として機能する。 N-type semiconductor region 2 serves as a drift region or the high-resistance drain region. 型半導体領域3はN型半導体領域2よりもN型(第2導電型)不純物を高い濃度で含み、低抵抗ドレイン領域として機能する。 N + -type semiconductor region 3 includes a high concentration N-type (second conductivity type) impurities than N-type semiconductor region 2, which functions as a low-resistance drain region. P型半導体領域1は半導体基板4の一方の主面5に露出するように配置されている。 P-type semiconductor region 1 is disposed so as to be exposed at one main surface 5 of the semiconductor substrate 4. N型半導体領域2はP型半導体領域1とN 型半導体領域3との間に配置されている。 N-type semiconductor region 2 is arranged between the P-type semiconductor region 1 and the N + -type semiconductor region 3. 型半導体領域3は半導体基板4の他方の主面6に露出するように配置されている。 N + -type semiconductor region 3 is disposed so as to be exposed on the other main surface 6 of the semiconductor substrate 4. P型半導体領域1とN型半導体領域2との間のPN接合7は半導体基板4の一方の主面5及び他方の主面6に対して平行に配置されている。 It arranged in parallel with the P-type semiconductor region 1 and the one main surface 5 and the other main surface 6 of the PN junction 7 the semiconductor substrate 4 between the N-type semiconductor region 2.
図1(A)の半導体基板1は、N型半導体領域2を含むN型基板を母材とし、このN型半導体基板の一方の主面と他方の主面にそれぞれP型不純物とN型不純物を拡散導入して、P型半導体領域1と、N 型半導体領域3を形成したものである。 Figure 1 a semiconductor substrate 1 of (A) is, N-type and N-type substrate including a semiconductor region 2 as a base material, one main surface and the other P-type impurities, respectively to the main surface and the N-type impurity in the N-type semiconductor substrate the introduced diffusing a P-type semiconductor region 1 is obtained by forming the N + -type semiconductor region 3. 勿論、P型半導体領域1を、N型半導体領域2の上に周知のエピタキシャル成長によって形成することもできる。 Of course, the P-type semiconductor region 1 may be formed by a known epitaxial growth on the N-type semiconductor region 2.
実際のFETは微小FET(セル)の集合体から成るが、図1〜図3には1個の微小FET(セル)部分のみが示されている。 The actual FET consists of an aggregate of fine FET (cell), only one small FET (cell) portion is depicted in FIGS. また、多数のFETを製造する時には1枚の半導体基板(ウエハ)に多数のFET領域を設け、多数のFETを同時に形成する。 Further, the number of FET region on one semiconductor substrate (wafer) when producing a large number of FET provided to form a number of FET simultaneously.
【0011】 [0011]
次に、半導体基板4の一方の主面5の上に周知のCVD方法等によってシリコン酸化膜8を形成する。 Next, a silicon oxide film 8 by a known CVD method or the like is formed on the one main surface 5 of the semiconductor substrate 4. このシリコン酸化膜8は後述のようにトレンチをエッチングで形成する際のマスクを構成するものである。 The silicon oxide film 8 constitutes a mask for forming a trench by etching as described below. このため、マスク機能が十分に得られるように、シリコン酸化膜8の厚みは5000オングストロ−ム程度に設定されている。 Therefore, as the mask function is sufficiently obtained, the thickness of the silicon oxide film 8 is 5000 angstroms - is set to about arm.
【0012】 [0012]
次に、図1(B)に示すように、周知のフォトリソグラフィ−技術を使用して、シリコン酸化膜8の上に所定の開口10を有するレジスト層9を形成する。 Next, as shown in FIG. 1 (B), known photolithography - using techniques to form a resist layer 9 having a predetermined opening 10 is formed on the silicon oxide film 8. 次に、レジスト層9をマスクとしてシリコン酸化膜8に選択的エッチングを施し、図1(B)に示す開口11を形成する。 Next, the silicon oxide film 8 subjected to selective etching using the resist layer 9 as a mask to form the openings 11 shown in FIG. 1 (B). 開口11の平面形状は丸形であるが、四角形、格子状、ストライプ状等の任意の形状に変形できる。 The planar shape of the opening 11 is a round, can be modified square, grid-like, in any shape of a stripe shape. シリコン酸化膜5の開口11の部分にはP形半導体領域1の表面が露出している。 The portion of the opening 11 of the silicon oxide film 5 is exposed surfaces of the P-type semiconductor region 1. 図1〜図2には1個の微少FET(セル)のための1個の開口11が示されているが、半導体基板4の図示されていない領域に別の微小FET(セル)のための開口11も設けられている。 Although one opening 11 for one minute FET in FIGS. 1-2 (cells) are shown, another micro-FET in a region which is not shown of the semiconductor substrate 4 for (cells) opening 11 is also provided. 多数の微小FET(セル)のための開口11は実質的に同一面積及び同一パタ−ンを有して均一又はほぼ均一に分布している。 Opening 11 for the number of minute FET (cell) substantially same area and the same pattern - are distributed uniformly or substantially uniformly with a down.
【0013】 [0013]
次に、アッシャ−によってレジスト層9を灰化することで、図1(C)に示すようにシリコン酸化膜8の上面からレジスト層9を除去する。 Next, asher - by By ashing the resist layer 9, the resist layer is removed 9 from the upper surface of the silicon oxide film 8 as shown in FIG. 1 (C).
【0014】 [0014]
次に、シリコン酸化膜5から成るマスクを使用して、半導体基板4に周知のRIE等を用いた異方性エッチングを施して、図2(A)に示す凹部としてのトレンチ12即ち溝を形成する。 Next, formed using a mask made of a silicon oxide film 5, it is subjected to anisotropic etching using a known RIE or the like in the semiconductor substrate 4, the trench 12 or groove of a recess shown in FIG. 2 (A) to. トレンチ12は、図示のように、半導体基板4の一方の主面5から他方の主面6に向かってほぼ垂直に延伸する側壁面12aと、この側壁面12aの下端部に形成された底面12bとを有する。 Trench 12, as shown, the side wall surface 12a that extends substantially perpendicularly toward the other main surface 6 from one main surface 5 of the semiconductor substrate 4, the bottom surface 12b formed on the lower end portion of the side wall surface 12a with the door. トレンチ12の半導体基板4の一方の主面5からの深さは、一方の主面5からPN接合7までの深さよりも深い。 Depth from one main surface 5 of the semiconductor substrate 4 of the trench 12 is deeper than the depth from the one main surface 5 up to PN junction 7. 従って、トレンチ12の底面12bにN型半導体領域2が露出し、トレンチ12の側壁面12aにはPN接合7が露出している。 Accordingly, the N-type semiconductor region 2 exposed on the bottom surface 12b of the trench 12, PN junction 7 is exposed on the side wall surface 12a of the trench 12. 半導体基板4の一方の主面5におけるトレンチ12の入口即ち縁部に90度又はほぼ90度の角部12cが生じている。 Corner 12c of 90 degrees or approximately 90 degrees to the inlet or edge of the trench 12 has occurred in the one main surface 5 of the semiconductor substrate 4. また、側壁面12aと底面12bとの間に90度又はほぼ90度の角部12dが生じている。 Further, it occurs corners 12d of 90 degrees or approximately 90 degrees between the side wall surface 12a and bottom surface 12b.
なお、本実施形態のトレンチ12の平面形状即ち一方の主面5に垂直な方向から見た形状は円形であるが、四角形、格子状、ストライプ状等の任意の形状にすることができる。 The shape viewed from the direction perpendicular to the planar shape i.e. one main surface 5 of the trench 12 of the present embodiment may be any shape such as is circular, square, grid-like, stripe-shaped.
【0015】 [0015]
異方性エッチング直後のトレンチ12の側壁面12aの近傍には、上述の異方性エッチングによって不可避的に発生するダメージ層が形成されている。 In the vicinity of the side wall surface 12a of the trench 12 immediately after the anisotropic etching, damaged layer generated inevitably by anisotropic etching described above is formed. また、このダメージ層の表面は平坦ではなく、粗い凹凸面(ラフネス)となっている。 The surface of the damaged layer is not flat, and has a rough uneven surface (roughness). もし、この状態でトレンチ側壁面12aにゲート酸化膜を形成すると、厚みが均一な薄いゲート酸化膜を設けることができず、ゲート酸化膜の破壊耐量低下等を引き起こしてしまう。 If the forming a gate oxide film on the trench side wall 12a in this state, it is impossible to thickness providing uniform thin gate oxide film, thereby causing a breakdown tolerance such as reduction of the gate oxide film.
【0016】 [0016]
次に、シリコン酸化膜8を、HF系のエッチング液(BHF)を使用したウェットエッチングによって半導体基板4の主面5から除去する。 Next, the silicon oxide film 8 is removed from the main surface 5 of the semiconductor substrate 4 by wet etching using HF etchant (BHF). これにより、半導体基板4の主面5には、トレンチ12が形成されたP型半導体領域1の上面が露出する。 Thus, the main surface 5 of the semiconductor substrate 4, the upper surface of the P-type semiconductor region 1, a trench 12 is formed is exposed.
【0017】 [0017]
次に、トレンチ12が形成された半導体基板4に対して、水素雰囲気中でランプアニール法による熱処理を施す。 Next, the semiconductor substrate 4 where the trench 12 is formed, heat treatment using a lamp annealing method in an atmosphere of hydrogen. 即ち、水素ガスで満たされて密閉されたチャンバー(容器)内に半導体基板4を配置し、図2(B)に示すように半導体基板4のトレンチ12が形成された一方の主面5に対して電磁波放射源としての赤外線ランプ13から電磁波の一種である赤外線14を照射して熱処理を施す。 That is, in a chamber that is sealed is filled with hydrogen gas (container) of the semiconductor substrate 4 is disposed, with respect to one main surface 5 of the trench 12 of the semiconductor substrate 4 is formed as shown in FIG. 2 (B) Te is irradiated with infrared rays 14 is an electromagnetic wave type from the infrared lamp 13 as the electromagnetic radiation source is subjected to a heat treatment. 赤外線ランプ13とこの駆動電源端子15との間には制御装置16が接続されている。 Controller 16 is connected between the infrared lamp 13 Toko driving power supply terminal 15. 従って、赤外線ランプ13の光出力の強さ及び照射時間を制御装置16によって電気的に制御することができる。 Therefore, it is possible to electrically controlled by a control device 16 the intensity and irradiation time of the light output of the infrared lamp 13. 水素雰囲気中で半導体基板4の表面に赤外線14を照射すると、半導体基板4が加熱され、この表面領域が流動化状態になる。 When irradiated with infrared rays 14 to the surface of the semiconductor substrate 4 in a hydrogen atmosphere, the semiconductor substrate 4 is heated, the surface area is fluidized state. 本実施形態では、半導体基板4に対して常圧の水素雰囲気中において、加熱温度が1000℃、加熱時間が30秒の熱処理を施した。 In the present embodiment, in a hydrogen atmosphere at normal pressure to the semiconductor substrate 4, the heating temperature is 1000 ° C., the heating time is subjected to a heat treatment for 30 seconds. なお、チャンパ内に導入した半導体基板4に赤外線を照射しても、瞬時には半導体基板4の温度が1000℃に達しないで、例えば20℃/sec程度の昇温レートを有して徐々に上昇する。 Even by irradiating infrared rays onto the semiconductor substrate 4 which is introduced into the Champa, in the instant not reach 1000 ° C. the temperature of the semiconductor substrate 4, for example, gradually a Atsushi Nobori rate of about 20 ° C. / sec Rise. また、赤外線照射を止めても、瞬時には半導体基板の温度が常温まで低下しないで、例えば、−10℃/secの降温レートで徐々に低下する。 Further, even stopped infrared radiation, the instantaneous temperature of the semiconductor substrate is not reduced to room temperature, for example, gradually decreased at a cooling rate of -10 ° C. / sec.
【0018】 [0018]
半導体基板4の熱処理時の水素雰囲気を熱処理の全期間維持することが望ましいが、800℃よりも高い温度の期間のみに限定して水素雰囲気とし、800℃以下の温度範囲では不活性ガス(例えばN ガス)雰囲気とすることができる。 It is desirable to keep the total duration of the heat treatment of the hydrogen atmosphere during the heat treatment of the semiconductor substrate 4, and limited to a period of high temperatures than 800 ° C. and a hydrogen atmosphere, in a temperature range of 800 ° C. or less inert gas (e.g. N 2 gas) can be atmosphere. 800℃よりも高い範囲で水素雰囲気にするのは、半導体基板4の表面部分の流動化を可能にするためである。 To the hydrogen atmosphere in the range higher than 800 ° C., in order to allow the flow of the surface portion of the semiconductor substrate 4. もし、昇温過程で800℃よりも高い温度範囲においてN ガス等の不活性ガス雰囲気で半導体基板4を熱処理すると、半導体と不活性ガス(N ガス)との反応層(例えばシリコン窒化膜)が形成され、半導体基板4の表面領域に所望の流動性を持たせることができない。 If the heat treatment of the semiconductor substrate 4 in an atmosphere of an inert gas N 2 gas or the like at a temperature range higher than 800 ° C. In the Atsushi Nobori process, the reaction layer between the semiconductor and the inert gas (N 2 gas) (for example, a silicon nitride film ) is formed in the surface region of the semiconductor substrate 4 can not be given the desired fluidity. 即ち、反応層が半導体基板4の表面をガードし、半導体基板4の形状を保持してしまい、所望の流動性を得ることができない。 That is, the reaction layer is a guard surface of the semiconductor substrate 4, will retain the shape of the semiconductor substrate 4, it is impossible to obtain a desired fluidity. なお、800℃以下では、上述の反応層は形成されない。 In the 800 ° C. or less, the reaction layer described above is not formed.
降温過程においても800℃よりも高い範囲では水素雰囲気に保つのが望ましい。 To keep the hydrogen atmosphere desirable in the range higher than even 800 ° C. in the cooling process. もし、降温過程において800℃よりも高い温度範囲の期間中に水素雰囲気から不活性ガス雰囲気に切り換えると、半導体基板4の流動化が急激に抑制され、トレンチ12の入口の角部12c又は下側の角部12dの丸みの度合、即ち曲率の制御を良好に行うことができなくなる。 If the switching from the hydrogen atmosphere during the temperature range higher than 800 ° C. In the cooling process in an inert gas atmosphere, fluidization of the semiconductor substrate 4 is rapidly suppressed, corners 12c or the lower inlet of the trench 12 corners 12d degree of roundness of, i.e. can not be satisfactorily controlling the curvature. また、条件によっては、半導体基板4に残留応力が発生してしまう虞もある。 Also, depending on the conditions, there is a possibility that the residual stress occurs in the semiconductor substrate 4. 従って、半導体基板4の温度が800℃よりも高い全期間によって水素雰囲気とすることが望ましい。 Therefore, it is desirable that the temperature of the semiconductor substrate 4 is the hydrogen atmosphere by the total period greater than 800 ° C.. なお、熱処理時の水素雰囲気は、水素100%の雰囲気であることが望ましいが、40%以上の水素と60%より少ない不活性ガスとの混合ガス雰囲気とすることもできる。 Note that the hydrogen atmosphere during the heat treatment, it is desirable that the atmosphere of 100% hydrogen, can also be a mixed gas atmosphere of 40% hydrogen and 60% less than the inert gas. 従って、本発明における水素雰囲気は少なくとも水素を含む雰囲気である。 Thus, a hydrogen atmosphere in the present invention is an atmosphere containing at least hydrogen.
【0019】 [0019]
半導体基板4を、水素雰囲気中で800℃を超える温度で加熱すると、図2(B)に示すように半導体基板4が流動化し、トレンチ12の入口の角部12c及び底の角部12dに丸み部分12c´,12d´が生じ、同時にトレンチ側壁面12aのダメージ、及びトレンチ側壁面12aに形成されたラフネスが除去される。 The semiconductor substrate 4, and heated at a temperature exceeding 800 ° C. in a hydrogen atmosphere, and the semiconductor substrate 4 is fluidized as shown in FIG. 2 (B), rounded corners 12d of the corner portion 12c and the bottom of the entrance of the trench 12 portion 12c', 12d' occurs, damage of the trench side walls 12a, and the roughness formed on the trench side wall 12a is simultaneously removed. なお、加熱温度と加熱時間は、要求される流動化の程度、換言すれば除去すべきダメージの程度、半導体基板4の材料、及び半導体基板4の不純物濃度等に応じて、それぞれ800〜1150℃、1〜60秒の任意の値に設定することができる。 The heating temperature and heating time, degree of fluidization required and the degree of damage to be removed in other words, the material of the semiconductor substrate 4, and in accordance with the impurity concentration of the semiconductor substrate 4, respectively from 800 to 1150 ° C. it can be set to any value from 1 to 60 seconds.
【0020】 [0020]
図2(B)に示すように制御装置16によって赤外線14の強さ、照射時間等を高精度に制御することができ、熱処理温度、熱処理時間の制御性が容易且つ良好になる。 Figure 2 (B) intensity of the infrared 14 by the controller 16 as shown in is, it is possible to control the irradiation time or the like with high accuracy, heat treatment temperature, controllability of the heat treatment time can be easily and favorably. このため、半導体基板に対する丸み付け、及びダメージ除去等を化学的エッチングによる場合よりも容易且つ良好に達成できる。 Therefore, rounding to the semiconductor substrate, and the damage such as removal easily and satisfactorily be achieved than with chemical etching. 要するに、所望の丸み付け及びダメージ除去を再現性良く達成することができる。 In short, it is possible to achieve good reproducibility desired rounding and damage removal.
また、ランプアニールによれば、短時間で半導体基板4を所望の温度に加熱できるため、半導体基板4内に既に形成されている不純物拡散領域等に与える熱処理の影響を最小限に抑えて、半導体基板4を流動化することができる。 Further, according to the lamp annealing, it is possible to heat the semiconductor substrate 4 to a desired temperature in a short time, with minimal impact of the heat treatment given to the impurity diffusion regions, etc. that has already been formed in the semiconductor substrate 4, a semiconductor the substrate 4 can be fluidized. 熱拡散炉を使用した通常の熱処理では、昇温時のレートは10℃/min、降温時のレ−トは−2.5℃/min程度が限界であり、これでは不純物拡散領域等に与える影響が大きく、また1回の処理に数時間を要してしまうため、実用的ではない。 In conventional heat treatment using a thermal diffusion furnace, the rate of in heating is 10 ° C. / min, upon cooling Les - DOO is limited to about -2.5 ° C. / min, giving the impurity diffusion regions, etc. In this effect due to significant it takes several hours to one treatment is not practical. 更に、ランプアニールを使用した熱処理は、通常の熱拡散炉を使用した水素熱処理に比較して、チャンバー容積が小さく、使用する水素も少量で済むため、安全性にも優れている。 Further, heat treatment using a lamp annealing, as compared to a hydrogen heat treatment using the conventional thermal diffusion furnace, small chamber volume, because it requires small amounts of hydrogen to be used, are excellent in safety.
【0021】 [0021]
トレンチ12の丸め加工が終了したら、半導体基板4をチャンバーから取り出し、半導体基板4に酸化性雰囲気中で熱処理を施し、図2(C)に示すように、半導体基板4のトレンチ12内及び一方の主面5にシリコン酸化膜から成る絶縁膜17を形成する。 When finished rounding processing of the trench 12, takes out the semiconductor substrate 4 from the chamber, subjected to a heat treatment in an oxidizing atmosphere in the semiconductor substrate 4, as shown in FIG. 2 (C), the semiconductor substrate 4 trenches 12 and one forming an insulating film 17 made of silicon oxide film on the main surface 5. 絶縁膜17は、トレンチ12の底面に露出したN型半導体領域2の表面、トレンチ12の側壁に露出したN型半導体領域2及びP型半導体領域1の表面、半導体基板4の一方の主面5に露出したP型半導体領域1の表面を被覆するように形成される。 Insulating film 17, the bottom surface exposed N-type semiconductor region 2 of the surface of the trench 12, the trench 12 sidewalls exposed N-type semiconductor region 2 and the P-type semiconductor region 1 of the surface of one main surface 5 of the semiconductor substrate 4 It is formed so as to cover the exposed P-type semiconductor region 1 of the surface. 絶縁膜17は、FETのゲート絶縁膜として使用するためのものであり、650オングストローム程度の厚みに形成される。 Insulating film 17 is for use as a gate insulating film of the FET, is formed to a thickness of approximately 650 angstroms.
【0022】 [0022]
本実施形態では、トレンチ12の入口及び底面の角部12c,12dがランプアニールの熱処理によって丸みを有する部分12c´,12d´に変えられ、所望の曲率を有していること、及びトレンチ側壁面12aのラフネスが良好に除去されていることにより、トレンチ12の全表面及び半導体基板4の一方の主面5に、クラックやピンホールの無い絶縁膜17を均一な厚みで形成することができる。 In this embodiment, the inlet and the bottom surface of the corner portion 12c of the trench 12, 12d are portions having rounded by heat treatment lamp annealing 12C', changed to 12D', has a desired curvature, and the trench side wall by roughness 12a is satisfactorily removed, it can be formed on one main surface 5 of the total surface and the semiconductor substrate 4 of the trenches 12, a crack or a pin hole-free insulating film 17 with a uniform thickness.
【0023】 [0023]
次に、例えば周知のCVD法によって、半導体基板4の上面及びトレンチ12内に絶縁膜17を介して多結晶シリコン層を形成し、更にこの多結晶シリコン層に不純物をドープして図3(A)に示す多結晶シリコン導電体層18を得る。 Then, for example, by a known CVD method, via the insulating film 17 to form a polycrystalline silicon layer on the upper surface and the trench 12 of the semiconductor substrate 4, FIG. 3 and further doping impurities into the polycrystalline silicon layer (A obtaining a polycrystalline silicon conductor layer 18 shown in). この多結晶シリコン導電体層18はゲート電極として使用される。 The polysilicon conductor layer 18 is used as a gate electrode.
【0024】 [0024]
次に、図3(B)に示すように、半導体基板4の主面5上に形成された多結晶シリコン導電体層18を除去した後、P型半導体領域1にN型不純物を拡散し、N 型半導体領域19を形成する。 Next, as shown in FIG. 3 (B), after removing the polycrystalline silicon conductor layer 18 formed on the main surface 5 of the semiconductor substrate 4, diffused N-type impurity into the P-type semiconductor region 1, forming an N + -type semiconductor region 19. 型半導体領域19はFETのソース領域として機能する。 N + -type semiconductor region 19 functions as a source region of the FET.
【0025】 [0025]
次に、図3(C)に示すようにN 型半導体領域19の上面にソース電極20を形成し、N 型半導体領域3の下面にドレイン電極21を形成し、Nチャネル絶縁ゲート型FETを完成させる。 Next, a source electrode 20 on the upper surface of the N + -type semiconductor region 19 as shown in FIG. 3 (C), the drain electrode 21 is formed on the lower surface of the N + -type semiconductor region 3, N-channel insulated gate type FET It is allowed to complete. なお、ドレイン電極21を、ソース電極20よりも先に形成すること、又は同時に形成することもできる。 Incidentally, the drain electrode 21, to form before the source electrode 20, or may be formed simultaneously. ゲート電極としての多結晶シリコン導電体層18にソース電極20の電位よりも高い電位を与えると、P型半導体領域1のトレンチ12の側壁面に隣接する領域にチャネルが形成され、ドレイン電極21からソース電極20に向って電流が流れる。 When the polycrystalline silicon conductor layer 18 as a gate electrode providing a potential higher than the potential of the source electrode 20, a channel is formed in a region adjacent to the sidewall of the trench 12 of the P-type semiconductor region 1, the drain electrode 21 current flows toward the source electrode 20.
【0026】 [0026]
本実施形態は次の効果を有する。 This embodiment has the following effects.
(1) ランプアニール法によってトレンチ12の入口の角部12c及び底の角部12dに丸みを付け、同時にダメージ及びラフネス除去を行うので、従来の化学的エッチング又は加熱炉による熱処理による丸め加工よりも生産性が向上し、生産コストの低減を図ることができる。 (1) rounded corners 12d of the corner portion 12c and the bottom of the entrance of the trench 12 by a lamp annealing method, since simultaneously perform damage and roughness removal, than machining rounded by heat treatment according to conventional chemical etching or heating furnace productivity is improved, thereby reducing the production cost.
(2) 赤外線ランプ13の光出力の強さ、時間を制御装置16で容易且つ正確に制御できるので、角部12c,12dの丸み付け、トレンチ12の側壁のダメージ及びラフネスの除去を容易且つ良好に達成することができ、電気的特性及び信頼性に優れた半導体素子即ち絶縁ゲート型FETを提供することができる。 (2) the intensity of the light output of the infrared lamp 13, so can be easily and accurately controlled by the control device 16 the time, the corners 12c, rounding 12d, easily and good removal of damage and roughness of the side wall of the trench 12 can be achieved, it is possible to provide an electrical characteristics and a semiconductor element or an insulating gate type FET having excellent reliability.
【0027】 [0027]
【変形例】 [Modification]
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。 The present invention is not limited to the above embodiments, for example, those capable of following deformation.
(1) トレンチ12の角部12c,12dの丸み付け、トレンチ側壁部のダメージ除去等をランプアニールのみで行なわずに、必要に応じて犠牲酸化等の技術を併用することもできる。 (1) corner 12c of the trench 12, 12d rounding, the damage such as removal of the trench sidewall portions without only lamp annealing can be used in combination techniques such as sacrificial oxidation if necessary.
(2) トレンチ12の角部12c,12dをランプアニールによって傾斜面と見なせるような形状に変形することもできる。 (2) the corner portion 12c of the trench 12, 12d by a lamp annealing may be modified in shape as regarded inclined.
(3) 赤外線と同様に加熱可能な別の電磁波を使用して半導体基板4を加熱することができる。 (3) Infrared and use another electromagnetic heatable similarly capable of heating the semiconductor substrate 4.
(4) トレンチ12のような凹部の角部の丸み付けのみでなく、半導体基板の凸部の角部の丸み付けにも本発明を適用することができる。 (4) not only rounding the corners of the recesses, such as trenches 12, also possible to apply the present invention to rounding the corners of the convex portion of the semiconductor substrate.
(5) 絶縁ゲート型FET以外の半導体素子にも本発明を適用することができる。 (5) it is also possible to apply the present invention to a semiconductor device other than the insulated gate FET.
(6) N 型半導体領域3を省いてドレイン電極21をN型半導体領域2に接続することができる。 (6) a N + -type semiconductor region 3 the drain electrode 21 by omitting can be connected to the N-type semiconductor region 2.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の一実施形態に従う絶縁ゲート型FETの製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing process of the insulating gate type FET according to an embodiment of the present invention; FIG.
【図2】図1の工程に続く工程を示す断面図である。 2 is a sectional view showing a step that follows the step of FIG.
【図3】図2の工程に続く工程を示す断面図である。 3 is a sectional view showing a step that follows the step of FIG.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 ボディ領域用P型半導体領域2 ドリフト領域用N型半導体領域3 ドレイン領域用N 型半導体領域12 トレンチ13 赤外線ランプ17 絶縁膜18 ゲート用多結晶シリコン導電体層19 ソース領域用N 型半導体領域 1 body region for the P-type semiconductor region 2 drift region for N-type semiconductor region 3 drain regions for the N + -type semiconductor region 12 trench 13 infrared lamp 17 insulating film 18 gate polysilicon conductor layer 19 source region for the N + -type semiconductor region

Claims (4)

  1. 凹部又は凸部を有する半導体基板の表面に水素雰囲気中で電磁波を投射して熱処理を施すことにより前記凹部又は凸部の角部に丸み又は傾斜を付けることを特徴とする半導体素子の製造方法。 The method of manufacturing a semiconductor device characterized by rounded or inclined corners of the concave portions or convex portions by heat treatment by projecting an electromagnetic wave in a hydrogen atmosphere on a surface of a semiconductor substrate having a concave or convex portion.
  2. 前記電磁波の投射は、電気的制御可能な光投射源から光を投射することであることを特徴とする請求項1記載の半導体素子の製造方法。 Projection of the electromagnetic wave, a method of manufacturing a semiconductor device according to claim 1, wherein the the electrical controllable light projection source is to project the light.
  3. 前記半導体基板は凹部を有するものであり、 It said semiconductor substrate is one having a recess,
    更に、前記熱処理によって前記凹部の角部に丸み又は傾斜を付けた後に、前記凹部の壁面に絶縁膜を形成する工程と、 Further, after the rounded or inclined corners of the recess by the heat treatment, forming an insulating film on the wall of the recess,
    前記凹部の中に前記絶縁膜を介して導電体層を形成する工程とを有していることを特徴とする半導体素子の製造方法。 The method of manufacturing a semiconductor device characterized in that it has a step of forming a conductive layer through the insulating film in the recess.
  4. 第1導電型の第1の半導体領域とこの第1の半導体領域に隣接配置された第2導電型の第2の半導体領域とを有する半導体基板を用意する工程と、 Providing a semiconductor substrate having a second semiconductor region of a second conductivity type disposed adjacent to the first semiconductor region and the first semiconductor region of a first conductivity type,
    前記第1の半導体領域と前記第2の半導体領域との間のPN接合の位置よりも深い溝を前記半導体基板に形成する工程と、 Forming a deep trench than the position of the PN junction between said first semiconductor region and the second semiconductor region in the semiconductor substrate,
    前記溝を有する半導体基板の表面に、水素雰囲気中で、電磁波を投射して熱処理を施すことによって前記溝の入口の角部に丸み又は傾斜を付ける工程と、 The surface of the semiconductor substrate having the groove, in a hydrogen atmosphere, a step of rounding or inclined corners of the entrance of the groove by heat treatment by projecting an electromagnetic wave,
    前記溝の壁面に絶縁膜を形成する工程と、 Forming an insulating film on the wall surface of the groove,
    前記溝の中に前記絶縁膜を介してゲ−ト電極用導電体層を形成する工程と、 Forming a gate electrode for the conductor layer, - gate through the insulating film in said groove
    前記第1の半導体領域に第2導電型不純物を拡散してソ−ス領域を形成する工程と、 Forming a source region, - source and diffusing the second conductivity type impurity into the first semiconductor region
    前記ソ−ス領域に接続されたソ−ス電極を形成する工程と、 Forming a source electrode, - the source - source region connected to a source
    前記第2の半導体領域に接続されたドレイン電極を形成する工程とを有していることを特徴とする半導体素子の製造方法。 The method of manufacturing a semiconductor device characterized in that it has a step of forming a drain electrode connected to the second semiconductor region.
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* Cited by examiner, † Cited by third party
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JP2012039127A (en) * 2009-03-11 2012-02-23 Mitsubishi Electric Corp Manufacturing method of silicon carbide semiconductor device
JP2012054347A (en) * 2010-08-31 2012-03-15 Denso Corp Method for manufacturing silicon carbide semiconductor device

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