JP3921764B2

JP3921764B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3921764B2
Application number: JP33443697A
Authority: JP
Inventors: 幸夫都築; 剛深沢
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-12-04
Filing date: 1997-12-04
Publication date: 2007-05-30
Anticipated expiration: 2017-12-04
Also published as: JPH11168210A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、例えばＤＭＯＳ構造を有する縦型あるいは横型（アップドレイン）のＭＯＳＦＥＴやＩＧＢＴ等の製造方法、及びその単体又は電力用半導体素子を組み込んだＭＯＳＩＣ等の製造方法に適用して好適である。
【０００２】
【従来の技術】
図１に、従来における縦型パワーＭＯＳＦＥＴの断面図を示し、この縦型パワーＭＯＳＦＥＴについて説明する。
図１において、ウェハ２１は、例えば不純物濃度が１０²⁰ｃｍ^-3程度で厚さ６００μｍ程度のｎ⁺型シリコンから成る半導体基板１上に、不純物濃度が１０¹⁶ｃｍ^-3程度で厚さ８．５μｍ程度のｎ⁺型エピタキシャル層２が構成されたものであり、このウェハ２１の主表面に所定のユニットセルが形成される。
【０００３】
ウェハ２１の主表面に１２μｍ程度のユニットセル寸法でＵ溝５０を形成するために、厚さ１μｍ程度の選択酸化膜が形成され、この選択酸化膜をマスクとして自己整合的な二重拡散により接合深さが１μｍ程度のｐ型ベース層１６と接合深さが０．５μｍ程度のｎ⁺型ソース層４とが形成されており、それによりＵ溝５０の側壁部５１にチャネル５が設定される。
【０００４】
ｐ型ベース層１６の接合深さはＵ溝５０の底辺のエッジ部１２でブレークダウンによる破壊が生じない程度に設定されており、ｐ型ベース層１６の中央部（チャネル５から離れる領域）の接合深さが周囲よりも深くなるようにして、予めｐ型ベース層１６の底面の中央部でブレークダウンが起こるようになっている。
また、二重拡散後にこの拡散用のマスク及びＵ溝５０の形成用として使用した選択酸化膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成され、さらにその上に厚さが４４０ｎｍ程度のポリシリコンからなるゲート電極９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成されている。
【０００５】
さらに、ｐ型ベース層１６の中央部表面に接合深さが０．５μｍ程度のｐ⁺型ベースコンタクト層１７が形成され、層間絶縁膜１８の上に形成された電極１９とｎ⁺型ソース層４及びｐ⁺型ベースコンタクト層１７がコンタクトホールを介してオーミック接触している。また、半導体基板１の裏面にオーミック接触するようにドレイン電極２０が形成されている。なお、６はドレイン層である。
【０００６】
次に、この縦型パワーＭＯＳＦＥＴの製造方法を図２〜図４に示す工程図に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ⁺型シリコンからなる半導体基板１の一表面に、ｎ^-型のエピタキシャル層２を成長させ、このエピタキシャル層２の表面を主表面とするウェハ２１を用意する。このウェハ２１の主表面を熱酸化して、厚さ６８０ｎｍ程度のフィールド酸化膜６０を形成する。このとき、ウェハ２１の裏面（半導体基板１の裏面）にも同時に酸化膜６０１が形成される。
【０００７】
〔図２（ｂ）に示す工程〕
フォトリソ工程にて、フィールド酸化膜６０のうちセル形成予定領域の中央部に相当する部分と半導体基板１の裏面に形成された酸化膜６０１をエッチング除去する。
〔図２（ｃ）に示す工程〕
熱酸化により、フィールド酸化膜６０が除去された部分に厚さ４５ｎｍ程度の酸化膜６０２を形成する。このとき、ウェハ２１の裏面にも酸化膜６０３が形成される。
【０００８】
引き続き、フィールド酸化膜６０をマスクにしつつ、薄い酸化膜６０２を透過させてボロン（Ｂ⁺）を、加速電圧６０ｋｅＶ、ドーズ量９×１０¹³ｃｍ^-2でイオン注入する。
〔図２（ｄ）に示す工程〕
Ｎ₂ガス雰囲気で１１７０℃、６０分程度の熱処理を行い、注入されたイオンを熱拡散させて所定の接合深さを有するｐ型拡散層（ディープＷＥＬＬ層）６２を形成する。このｐ型拡散層６２は最終的にはｐ⁺型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたときには、このｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【０００９】
〔図２（ｅ）に示す工程〕
フィールド酸化膜６０及び酸化膜６０２、６０３をエッチング除去し、熱酸化によって再び厚さ４５ｎｍ程度の酸化膜６０４、６０５を形成する。
〔図３（ａ）に示す工程〕
ウェハ２１の主表面にデポジションにより厚さ１５０ｎｍ程度の窒化シリコン（Ｓｉ₃Ｎ₄）膜６３を形成する。このとき、ウェハ２１の裏面にも窒化シリコン膜６３１が形成される。
【００１０】
〔図３（ｂ）に示す工程〕
窒化シリコン膜６３及び酸化膜６０４をパターニングして所定のピッチ幅で開口する格子状の開口パターンを形成する。なお、この開口パターンは、上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。その後、窒化シリコン膜６３及び酸化膜６０４をマスクとして、ｎ^-型エピタキシャル層２をＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）法により例えば深さ０．６μｍ程度エッチングして、溝６４を形成する。
【００１１】
〔図３（ｃ）に示す工程〕
窒化シリコン膜６３及び酸化膜６０４をマスクとして、溝６４の部分を熱酸化する。これはＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法として良く知られた酸化方法であり、この酸化により選択酸化膜（すなわち、ＬＯＣＯＳ膜）６５が形成され、同時に選択酸化膜６５によって食われたｎ^-型エピタキシャル層２の表面にＵ溝５０が形成され、かつＵ溝５０の形状が確定する。なお、このＬＯＣＯＳ酸化によって酸化膜６０４は選択酸化膜６５と一体となる。
【００１２】
〔図３（ｄ）に示す工程〕
加熱したリン酸液に浸す等のウェットエッチングにより、窒化シリコン膜６３、６３１を除去する。
その後、選択酸化膜６５をマスクとしつつ、薄い酸化膜６０４を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、選択酸化膜６５と酸化膜６０４の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００１３】
引き続き、注入させたボロンのイオンを熱拡散させる。この熱拡散により形成されたボロンの拡散層が、図２（ｄ）に示す工程で形成されたｐ型拡散層６２と一体となって、ｐ型ベース層１６を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
〔図４（ａ）に示す工程〕
フォトリソ工程により、ｎ⁺型ソース層４を形成するためのイオン注入を行ったのち、注入されたイオンを熱拡散させてｎ⁺型ソース層４を形成する。これによりチャネル５が設定される。この熱拡散において、ｎ⁺型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁部５１の位置で自己整合的に規定される。このように、ｎ⁺型ソース層４及び図３（ｄ）に示すｐ型ベース層１６は、これら双方を拡散させた二重拡散により形成される。
【００１４】
さらに、フォトリソ工程により、ｐ⁺型ベースコンタクト層１７を形成するためのイオン注入を行ったのち、注入されたイオンを熱拡散させてｐ⁺型ベースコンタクト層１７を形成する。
〔図４（ｂ）に示す工程〕
ウェットエッチングにより選択酸化膜６５を除去してＵ溝５０の内壁を露出させたのち、熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。このとき、ウェハ２１の裏面にも酸化膜６０６が形成される。
【００１５】
〔図４（ｃ）に示す工程〕
ウェハ２１の主表面にＣＶＤ法を用いて厚さ４４０ｎｍ程度のポリシリコン膜を堆積したのち、パターニングしてゲート電極を形成する。
〔図４（ｄ）に示す工程〕
ウェハ２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成したのち、フォトリソ工程にて層間絶縁膜１８及びゲート酸化膜８の一部にコンタクトホールを形成して、ｐ⁺型ベースコンタクト層１７とｎ⁺型ソース層４を露出させる。なお、このとき酸化膜６０６も同時に除去する。
【００１６】
さらに、アルミニウム膜からなるソース電極１９を形成し、コンタクトホールを介してｐ⁺型ベースコンタクト層１７とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等によりなるパッシベーション膜（図示せず）を形成する。
この後、ウェハ２１の裏面を研磨し、半導体基板１を露出させ、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ⁺型半導体基板１にオーミック接触をとる。これにより縦型パワーＭＯＳＦＥＴが完成する。
【００１７】
【発明が解決しようとする課題】
基板シリコンにＵ溝を形成し、ここにチャネルを形成する縦型ＭＯＳＦＥＴにおいて、Ｕ溝形成までの熱処理等の工程でＯＳＦ（ＯｘｉｄａｔｉｏｎＩｎｄｕｃｅｄＳｔａｃｋｉｎｇＦａｕｌｔ）と呼ばれる結晶欠陥が基板に作り込まれると、Ｕ溝形成時に結晶欠陥部のエッチング速度が正常なシリコン部に比べて以上に速いために、形成されたＵ溝の内壁の所々にエッチピットが形成される。
【００１８】
このＵ溝の内壁に形成されたエッチピットは、後に形成されるゲート酸化膜８にも影響を与え、その結果エッチピット上に形成されたゲート酸化膜８の耐圧が低くなるという問題がある。
本発明は上記点に鑑みて成され、Ｕ溝の内壁にエッチピット（凹部）が形成されるのを抑制し、ゲート絶縁膜の耐圧を向上させることを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、以下に示す技術的手段を採用する。
請求項１乃至７に記載の発明においては、半導体基板（１）の一表面に形成した第１導電型の半導体層（２）の表面の所定領域をエッチングする工程の前に、半導体層内に熱処理による拡散層（６２）を形成する工程を有しており、かつこの工程の前に、半導体基板のうち半導体層とは反対側の表面にゲッタリング層を形成する工程を有していることを特徴としている。
【００２０】
このように、半導体層の表面の所定領域をエッチングする工程の前に、半導体層内に熱処理による拡散層を形成する工程を有している場合に、この工程の前に、半導体基板のうち半導体層とは反対側の表面にゲッタリング層を形成すれば、拡散層形成における熱処理時に、結晶欠陥発生の主原因と考えられる半導体層内の汚染不純物金属原子等をゲッタリング層によって捕獲することができる。このため、拡散層形成における熱処理において、汚染不純物金属原子が減少し、この汚染不純物金属原子を源とする結晶欠陥の発生を抑制することができる。これにより、エッチング工程の際に結晶欠陥を起因とするエッチピットの発生を抑制することができ、その結果ゲート絶縁膜（８）の耐圧を向上させることができる。
【００２１】
なお、請求項２に示すように、選択酸化膜（６５）を形成する工程の後に、ベース層（１６）やソース層（４）を形成する工程を行うことができる。この場合、ベース層やソース層を形成するために熱拡散処理を行ったとしても、選択酸化膜を形成するためのエッチング工程が終了したあとであるため、エッチピットが発生することはなく、ゲート絶縁膜の耐圧に影響はない。
【００２２】
具体的な拡散層としては、請求項７に示すように、ベース層のうちチャネル（６）から離れた領域として、該ベース層のうち接合深さが前記チャネル近傍の領域よりも接合深さが深くなるように形成される部分、つまりディープＷＥＬＬ層（６２）が該当する。また、具体的なゲッタリング層の形成は、請求項８に示すように、半導体基板のうちドレイン電極が形成される側に、リンのデポジションを行ったのち、このリンを半導体基板に熱拡散させることによって行うことができる。
【００２３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本実施形態における縦型パワーＭＯＳＦＥＴの構造は図１に示すものと同様である。本実施形態における縦型パワーＭＯＳＦＥＴの製造方法について従来と異なるため、以下、縦型パワーＭＯＳＦＥＴの製造方法を、図５の工程図に基づいて説明する。なお、縦型パワーＭＯＳＦＥＴの製造方法において、従来と同様の部分についてはその旨を明示して説明を省略する。
【００２４】
まず、図２（ａ）に示す工程を施したウェハ２１を用意する。つまり、半導体基板１の表面にｎ^-型エピタキシャル層２が形成されたものをウェハ２１として、ウェハ２１の主表面にフィールド酸化膜６０、裏面に酸化膜６０１が形成されたものを用意する。その後、以下に示す図５（ａ）〜図５（ｃ）の工程を行う。
〔図５（ａ）に示す工程〕
フィールド酸化膜６０をレジストで覆ったのち、ウェハ２１の裏面の酸化膜６０１をエッチング除去する。
【００２５】
〔図５（ｂ）に示す工程〕
ウェハ２１の主表面及び裏面にリンをデポジションする。このリンのデポジションは、Ｎ₂が２５ｌ／ｍｉｎ、Ｏ₂が４０ｃｃ／ｍｉｎ、ＰＯＣｌが８００ｃｃ／ｍｉｎの雰囲気で温度を９８０℃程度として、約５１分間かけて行う。これにより、ウェハ２１の主表面及び裏面にリンガラス１００、１０１が形成されると共に、半導体基板１の下層部表面にリンが高濃度に拡散され、半導体基板１の下層部にダメージ層（図中の斜線部分）が形成される。
【００２６】
〔図５（ｃ）に示す工程〕
ウェハ２１の両面に形成されたリンガラスを除去する。これにより、半導体基板１の下層部に形成されたダメージ層のみ残される。この半導体基板１の下層部に残されたダメージ層が、後にゲッタリングシンク（ＥＧシンク）として働く。この後、図２（ｂ）〜図２（ｅ）、図３（ａ）〜図３（ｄ）、及び図４（ａ）〜図４（ｄ）に示す工程を行っていき、縦型パワーＭＯＳＦＥＴを完成させる。
【００２７】
この縦型パワーＭＯＳＦＥＴを製造するに際し、従来と同様に、図３（ａ）に示されるｐ型拡散層６２を形成するための熱拡散工程がある。上述したように、従来ではｐ型拡散層６２を形成するときの熱拡散の際に、汚染不純物金属原子が源となってＯＳＦと呼ばれる結晶欠陥が発生していた。
しかしながら、本実施形態では、ｐ型拡散層６２を形成する前にダメージ層を形成しているため、結晶欠陥の源となる汚染不純物金属原子は、ｐ型拡散層６２を形成する際の熱処理時に、ゲッタリングシンクとして働くダメージ層に向かってウェハ２１の裏面（半導体基板１の下層部）まで拡散されると共にダメージ層に捕獲され、ｎ^-型エピタキシャル層中から排除される（「半導体結晶工学」志村史夫著；丸善（株）参照）。
【００２８】
このため、結晶欠陥発生の源となる汚染不純物金属原子が減少し、ｐ型拡散層６２の形成工程時に結晶欠陥が発生するのを抑制することができると共に、結晶欠陥を起因とする結晶性の乱れの発生を抑制することができる。従って、Ｕ溝５０の内壁にエッチピットが形成されるのを抑制することができ、ゲート酸化膜８はエッチピットの影響を受けない良好なものとして形成することができる。これにより、ゲート酸化膜８の耐圧を向上させることができる。
【００２９】
なお、ゲッタリングシンクとして形成したダメージ層は、ドレイン電極２０を形成する際の前工程における半導体基板１の裏面の研削あるいは研磨によって除去され、最終的には縦型パワーＭＯＳＦＥＴに残らないため、本実施形態における縦型パワーＭＯＳＦＥＴは図１の構造となる。
本実施形態では、ｐ型拡散層（ディープＷＥＬＬ層）６２を形成する前に、ゲッタリングシンクとして働くダメージ層をウェハ２１の裏面に形成しているが、ｐ型拡散層６２に限らず熱処理による拡散工程にて拡散層を形成するような場合の前に同様のダメージ層を形成すると上記と同様の効果を得ることができる。
【００３０】
例えば、上記したパワーＭＯＳＦＥＴと同一チップ内に過電流あるいは加熱保護素子を集積化する場合、これらの集積回路とパワーＭＯＳＦＥＴ部からアイソレーションするためのＷＥＬＬを形成する場合、さらにゲートあるいはソースのパッド下に電極シールド用の拡散層を設ける場合等において、上記ダメージ層を形成すると有効である。
【図面の簡単な説明】
【図１】縦型パワーＭＯＳＦＥＴの構成を説明するための断面図である。
【図２】縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図５】本実施形態の特徴部分に係る縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【符号の説明】
１…半導体基板、２…ｎ^-型エピタキシャル層、４…ｎ⁺型ソース層、
５…チャネル、８…ゲート酸化膜、９…ゲート電極、１６…ｐ型ベース層、
１９…ソース電極、２０…ドレイン電極、５０…Ｕ溝、６２…ｐ型拡散層、
６５…選択酸化膜、１００、１０１…リンガラス。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device used as a power semiconductor element, for example, a method for manufacturing a vertical or horizontal (up drain) MOSFET or IGBT having a DMOS structure, and a MOSIC or the like incorporating a single element or a power semiconductor element. It is suitable for application to a manufacturing method.
[0002]
[Prior art]
FIG. 1 shows a sectional view of a conventional vertical power MOSFET, and this vertical power MOSFET will be described.
In FIG. 1, a wafer 21 has an impurity concentration of about 10 ¹⁶ cm ^-3 and a thickness of ^8.16 on a semiconductor substrate 1 made of n ⁺ -type silicon having an impurity concentration of about 10 ²⁰ cm ^-3 and a thickness of about 600 μm. An n ⁺ type epitaxial layer 2 having a thickness of about 5 μm is formed, and predetermined unit cells are formed on the main surface of the wafer 21.
[0003]
In order to form the U-groove 50 with a unit cell dimension of about 12 μm on the main surface of the wafer 21, a selective oxide film having a thickness of about 1 μm is formed, and this selective oxide film is used as a mask to bond by self-aligned double diffusion. A p-type base layer 16 having a depth of about 1 μm and an n ⁺ -type source layer 4 having a junction depth of about 0.5 μm are formed, whereby the channel 5 is set in the side wall portion 51 of the U groove 50. .
[0004]
The junction depth of the p-type base layer 16 is set to such an extent that breakdown due to breakdown does not occur at the edge portion 12 at the bottom of the U-groove 50, and at the central portion (region away from the channel 5) of the p-type base layer 16. Breakdown occurs in advance at the center of the bottom surface of the p-type base layer 16 so that the junction depth is deeper than the surroundings.
Further, after the double diffusion, the diffusion oxide and the selective oxide film used for forming the U groove 50 are removed, and a gate oxide film 8 having a thickness of about 60 nm is formed on the inner wall of the U groove 50. Furthermore, a gate electrode 9 made of polysilicon having a thickness of about 440 nm and an interlayer insulating film 18 made of BPSG having a thickness of about 1 μm are formed thereon.
[0005]
Further, a p ⁺ type base contact layer 17 having a junction depth of about 0.5 μm is formed on the surface of the central portion of the p type base layer 16, and an electrode 19 and an n ⁺ type source layer formed on the interlayer insulating film 18. 4 and the p ⁺ type base contact layer 17 are in ohmic contact with each other through a contact hole. A drain electrode 20 is formed so as to make ohmic contact with the back surface of the semiconductor substrate 1. Reference numeral 6 denotes a drain layer.
[0006]
Next, a method for manufacturing the vertical power MOSFET will be described with reference to the process diagrams shown in FIGS.
[Step shown in FIG. 2 (a)]
First, an n ⁻ type epitaxial layer 2 is grown on one surface of a semiconductor substrate 1 made of n ⁺ type silicon, and a wafer 21 having the surface of the epitaxial layer 2 as a main surface is prepared. The main surface of the wafer 21 is thermally oxidized to form a field oxide film 60 having a thickness of about 680 nm. At this time, an oxide film 601 is simultaneously formed on the back surface of the wafer 21 (the back surface of the semiconductor substrate 1).
[0007]
[Step shown in FIG. 2 (b)]
In the photolithography process, the portion of the field oxide film 60 corresponding to the central portion of the cell formation scheduled region and the oxide film 601 formed on the back surface of the semiconductor substrate 1 are removed by etching.
[Step shown in FIG. 2 (c)]
An oxide film 602 having a thickness of about 45 nm is formed on the portion from which the field oxide film 60 has been removed by thermal oxidation. At this time, an oxide film 603 is also formed on the back surface of the wafer 21.
[0008]
Subsequently, boron (B ⁺ ) is ion-implanted at an acceleration voltage of 60 keV and a dose of 9 × 10 ¹³ cm ⁻² through the thin oxide film 602 while using the field oxide film 60 as a mask.
[Step shown in FIG. 2 (d)]
A heat treatment is performed at 1170 ° C. for about 60 minutes in an N ₂ gas atmosphere, and the implanted ions are thermally diffused to form a p-type diffusion layer (deep WELL layer) 62 having a predetermined junction depth. The p-type diffusion layer 62 eventually becomes a part of the p ⁺ -type base layer 16, and when a high voltage is applied between the drain and the source, a stable breakdown is caused at the bottom of the p-type diffusion layer 62. By doing so, the purpose of improving surge resistance is achieved.
[0009]
[Step shown in FIG. 2 (e)]
The field oxide film 60 and the oxide films 602 and 603 are removed by etching, and oxide films 604 and 605 having a thickness of about 45 nm are formed again by thermal oxidation.
[Step shown in FIG. 3 (a)]
A silicon nitride (Si ₃ N ₄ ) film 63 having a thickness of about 150 nm is formed on the main surface of the wafer 21 by deposition. At this time, a silicon nitride film 631 is also formed on the back surface of the wafer 21.
[0010]
[Step shown in FIG. 3B]
The silicon nitride film 63 and the oxide film 604 are patterned to form a lattice-shaped opening pattern having openings with a predetermined pitch width. This opening pattern is aligned with the mask so that the above-described p-type diffusion layer 62 is located at the center of the pitch interval. Thereafter, using the silicon nitride film 63 and the oxide film 604 as a mask, the n ⁻ type epitaxial layer 2 is etched by, for example, a depth of about 0.6 μm by a CDE (Chemical Dry Etching) method to form a groove 64.
[0011]
[Step shown in FIG. 3 (c)]
The groove 64 is thermally oxidized using the silicon nitride film 63 and the oxide film 604 as a mask. This is an oxidation method well known as a LOCOS (Local Oxidation of Silicon) method, and a selective oxide film (that is, a LOCOS film) 65 is formed by this oxidation, and at the same time an n ⁻ type epitaxial film eroded by the selective oxide film 65. A U-groove 50 is formed on the surface of the layer 2 and the shape of the U-groove 50 is determined. The oxide film 604 is integrated with the selective oxide film 65 by this LOCOS oxidation.
[0012]
[Step shown in FIG. 3 (d)]
The silicon nitride films 63 and 631 are removed by wet etching such as immersion in a heated phosphoric acid solution.
Thereafter, boron is ion-implanted to form the p-type base layer 16 through the thin oxide film 604 while using the selective oxide film 65 as a mask. At this time, the boundary portion between the selective oxide film 65 and the oxide film 604 becomes a self-alignment position, and the region into which ions are implanted is accurately defined.
[0013]
Subsequently, the implanted boron ions are thermally diffused. The boron diffusion layer formed by this thermal diffusion is integrated with the p-type diffusion layer 62 formed in the step shown in FIG. 2D to form the p-type base layer 16. Further, both end faces of the region of the p-type base layer 16 are defined in a self-aligned manner at the position of the side wall of the U groove 50.
[Step shown in FIG. 4 (a)]
After performing ion implantation for forming the n ⁺ -type source layer 4 by a photolithography process, the implanted ions are thermally diffused to form the n ⁺ -type source layer 4. As a result, channel 5 is set. In this thermal diffusion, the end surface in contact with the U-groove 50 in the region of the n ⁺ -type source layer 4 is self-aligned manner defined by the position of the side wall 51 of the U-groove 50. Thus, the n ⁺ -type source layer 4 and the p-type base layer 16 shown in FIG. 3D are formed by double diffusion in which both are diffused.
[0014]
Further, after ion implantation for forming the p ⁺ -type base contact layer 17 is performed by a photolithography process, the implanted ions are thermally diffused to form the p ⁺ -type base contact layer 17.
[Step shown in FIG. 4B]
After the selective oxide film 65 is removed by wet etching to expose the inner wall of the U groove 50, a gate oxide film 8 having a thickness of about 60 nm is formed by thermal oxidation. At this time, an oxide film 606 is also formed on the back surface of the wafer 21.
[0015]
[Step shown in FIG. 4 (c)]
A polysilicon film having a thickness of about 440 nm is deposited on the main surface of the wafer 21 using the CVD method, and then patterned to form a gate electrode.
[Step shown in FIG. 4 (d)]
After the interlayer insulating film 18 made of BPSG is formed on the main surface of the wafer 21, contact holes are formed in part of the interlayer insulating film 18 and the gate oxide film 8 by a photolithography process, and the p ⁺ -type base contact layer 17 and The n ⁺ type source layer 4 is exposed. At this time, the oxide film 606 is also removed.
[0016]
Further, a source electrode 19 made of an aluminum film is formed and brought into ohmic contact with the p ⁺ type base contact layer 17 through the contact hole. Further, a passivation film (not shown) formed by plasma CVD or the like is formed for protecting the aluminum film.
Thereafter, the back surface of the wafer 21 is polished, the semiconductor substrate 1 is exposed, the drain electrode 20 made of a three-layer film of Ti / Ni / Au is formed, and ohmic contact is made with the n ⁺ type semiconductor substrate 1. Thereby, the vertical power MOSFET is completed.
[0017]
[Problems to be solved by the invention]
In a vertical MOSFET in which a U-groove is formed in a substrate silicon and a channel is formed therein, when a crystal defect called OSF (Oxidation Induced Stacking Fault) is formed in the substrate in a process such as heat treatment up to the U-groove formation, U Since the etching rate of the crystal defect portion is higher than that of a normal silicon portion when forming the groove, etch pits are formed at various locations on the inner wall of the formed U groove.
[0018]
The etch pit formed on the inner wall of the U groove also affects the gate oxide film 8 to be formed later, resulting in a problem that the breakdown voltage of the gate oxide film 8 formed on the etch pit is lowered.
The present invention has been made in view of the above points, and an object of the present invention is to suppress the formation of etch pits (recesses) on the inner wall of a U groove and improve the breakdown voltage of a gate insulating film.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, the following technical means are adopted.
In the invention according to claims 1 to 7, before the step of etching a predetermined region on the surface of the first conductivity type semiconductor layer (2) formed on one surface of the semiconductor substrate (1), A step of forming a diffusion layer (62) by heat treatment, and before this step, a step of forming a gettering layer on the surface of the semiconductor substrate opposite to the semiconductor layer; It is characterized by.
[0020]
Thus, in the case where a step of forming a diffusion layer by heat treatment is formed in the semiconductor layer before the step of etching the predetermined region on the surface of the semiconductor layer, the semiconductor of the semiconductor substrate before the step If a gettering layer is formed on the surface opposite to the layer, contaminated impurity metal atoms, etc. in the semiconductor layer considered to be the main cause of crystal defects may be captured by the gettering layer during the heat treatment in forming the diffusion layer. it can. For this reason, in the heat treatment in forming the diffusion layer, the number of contaminating impurity metal atoms is reduced, and the generation of crystal defects caused by the contaminating impurity metal atoms can be suppressed. As a result, the generation of etch pits due to crystal defects during the etching process can be suppressed, and as a result, the breakdown voltage of the gate insulating film (8) can be improved.
[0021]
In addition, as shown in Claim 2, the process of forming a base layer (16) and a source layer (4) can be performed after the process of forming a selective oxide film (65). In this case, even if the thermal diffusion process is performed to form the base layer and the source layer, the etching pit is not generated because the etching process for forming the selective oxide film is completed, and the gate is not generated. There is no effect on the breakdown voltage of the insulating film.
[0022]
Specific diffusion layer, as shown in claim 7, as a region distant from the channel (6) of the base layer, Out junction depth than the region of the channel near the junction depth of the base layer This corresponds to the portion formed to be deep, that is, the deep WELL layer (62). The formation of the specific gettering layer, as shown in claim 8, on the side where the drain electrodes of the semiconductor substrate is formed, after the Tsu rows deposition of phosphorus, heat the phosphorus into the semiconductor substrate This can be done by diffusing .
[0023]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
The structure of the vertical power MOSFET in this embodiment is the same as that shown in FIG. Since the manufacturing method of the vertical power MOSFET in the present embodiment is different from the conventional method, the manufacturing method of the vertical power MOSFET will be described based on the process diagram of FIG. In the method of manufacturing the vertical power MOSFET, the same parts as in the prior art are clearly indicated and description thereof is omitted.
[0024]
First, a wafer 21 subjected to the process shown in FIG. That, n on the surface of the semiconductor substrate 1 ^- what type epitaxial layer 2 is formed as a wafer 21 is prepared what field oxide film 60, the oxide film 601 on the back surface formed on the main surface of the wafer 21. Thereafter, the following steps shown in FIGS. 5A to 5C are performed.
[Step shown in FIG. 5A]
After the field oxide film 60 is covered with a resist, the oxide film 601 on the back surface of the wafer 21 is removed by etching.
[0025]
[Step shown in FIG. 5B]
Phosphorus is deposited on the main surface and the back surface of the wafer 21. This phosphorus deposition is carried out for about 51 minutes under the condition of N ₂ of 25 l / min, O ₂ of 40 cc / min, and POCl of 800 cc / min at a temperature of about 980 ° C. As a result, phosphorus glasses 100 and 101 are formed on the main surface and the back surface of the wafer 21, and phosphorus is diffused at a high concentration on the lower layer surface of the semiconductor substrate 1, and a damage layer (in the drawing) is formed on the lower layer portion of the semiconductor substrate 1. Are formed).
[0026]
[Step shown in FIG. 5 (c)]
The phosphorus glass formed on both surfaces of the wafer 21 is removed. Thereby, only the damage layer formed in the lower layer portion of the semiconductor substrate 1 is left. The damaged layer left in the lower layer portion of the semiconductor substrate 1 later functions as a gettering sink (EG sink). Thereafter, the steps shown in FIGS. 2 (b) to 2 (e), FIGS. 3 (a) to 3 (d), and FIGS. 4 (a) to 4 (d) are performed. Complete the MOSFET.
[0027]
When manufacturing this vertical power MOSFET, there is a thermal diffusion process for forming the p-type diffusion layer 62 shown in FIG. As described above, conventionally, during thermal diffusion when forming the p-type diffusion layer 62, a crystal defect called OSF has occurred due to contamination impurity metal atoms as a source.
However, in this embodiment, since the damaged layer is formed before the p-type diffusion layer 62 is formed, the contaminating impurity metal atoms that are the source of crystal defects are generated during the heat treatment when the p-type diffusion layer 62 is formed. Then, it is diffused to the back surface of the wafer 21 (the lower layer portion of the semiconductor substrate 1) toward the damaged layer that functions as a gettering sink, and is captured by the damaged layer and excluded from the n ⁻ type epitaxial layer (“semiconductor crystal engineering”). Fumio Shimura; see Maruzen Co., Ltd.).
[0028]
For this reason, contamination impurity metal atoms that are the source of the generation of crystal defects are reduced, it is possible to suppress the generation of crystal defects during the formation process of the p-type diffusion layer 62, and the crystallinity caused by the crystal defects can be suppressed. The occurrence of turbulence can be suppressed. Therefore, the formation of etch pits on the inner wall of the U-groove 50 can be suppressed, and the gate oxide film 8 can be formed as a good one that is not affected by the etch pits. Thereby, the breakdown voltage of the gate oxide film 8 can be improved.
[0029]
Note that the damage layer formed as the gettering sink is removed by grinding or polishing of the back surface of the semiconductor substrate 1 in the previous step when forming the drain electrode 20, and finally does not remain in the vertical power MOSFET. The vertical power MOSFET in the embodiment has the structure shown in FIG.
In this embodiment, before forming the p-type diffusion layer (deep WELL layer) 62, a damage layer serving as a gettering sink is formed on the back surface of the wafer 21, but not limited to the p-type diffusion layer 62 but by heat treatment. If a similar damage layer is formed before the diffusion layer is formed in the diffusion step, the same effect as described above can be obtained.
[0030]
For example, when integrating an overcurrent or heat protection element in the same chip as the power MOSFET described above, when forming a WELL for isolation from these integrated circuits and the power MOSFET portion, further under the gate or source pad It is effective to form the damaged layer in the case where a diffusion layer for electrode shield is provided on the substrate.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a configuration of a vertical power MOSFET.
FIG. 2 is an explanatory diagram showing a manufacturing process of a vertical power MOSFET.
FIG. 3 is an explanatory diagram showing a manufacturing process of the vertical power MOSFET continued from FIG. 2;
4 is an explanatory diagram showing a manufacturing process of the vertical power MOSFET subsequent to FIG. 3. FIG.
FIG. 5 is an explanatory diagram showing a manufacturing process of the vertical power MOSFET according to the characteristic portion of the embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... n < ^- > type epitaxial layer, 4 ... n ^<+> type source layer,
5 ... channel, 8 ... gate oxide film, 9 ... gate electrode, 16 ... p-type base layer,
19 ... Source electrode, 20 ... Drain electrode, 50 ... U-groove, 62 ... P-type diffusion layer,
65: Selective oxide film, 100, 101 ... Phosphorus glass.

Claims

Etching a predetermined region of the surface of the semiconductor layer of the semiconductor substrate (1) having the semiconductor layer (2) of the first conductivity type;
Forming a selective oxide film (65) by selectively oxidizing the predetermined region where the etching has been performed.
Before the step of etching the predetermined region of the semiconductor layer, the semiconductor layer has a step of forming a diffusion layer (62) by heat treatment in the semiconductor layer, and before the step of forming the diffusion layer, the semiconductor A method for manufacturing a semiconductor device, comprising: forming a gettering layer on a surface of a substrate opposite to the semiconductor layer.

In order to form a channel (5) on the surface of the semiconductor layer in contact with the side surface of the selective oxide film, a second conductive type base layer (16) and a first conductive type source layer (4) are formed using the selective oxide film as a mask. 2. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming the first layer by double diffusion.

The step of forming the diffusion layer includes
3. The method of manufacturing a semiconductor device according to claim 2, wherein the method is a step of forming a diffusion layer that is a layer of the second conductivity type and is disposed at a position overlapping the base layer.

Removing the selective oxide film to form a groove (50) on the surface of the semiconductor layer;
The method further comprises: forming a gate insulating film (8) on the inner wall of the groove including the channel portion and forming a gate electrode (9) on the gate insulating film. 4. A method for manufacturing a semiconductor device according to 3.

Etching a predetermined region on the surface of the semiconductor layer (2) of the first conductivity type disposed on one surface of the semiconductor substrate (1);
Forming a selective oxide film (65) by selectively oxidizing the predetermined region where the etching has been performed;
In order to form a channel (5) on the surface of the semiconductor layer in contact with the side surface of the selective oxide film, a second conductive type base layer (16) and a first conductive type source layer (4) are formed using the selective oxide film as a mask. ) By double diffusion;
Removing the selective oxide film to form a groove (50) on the surface of the semiconductor layer;
Forming a gate insulating film (8) on the inner wall of the groove including the channel portion, and forming a gate electrode (9) on the gate insulating film;
Forming a source electrode (19) in electrical contact with the source layer and the base layer, and a drain electrode (20) in electrical contact with a side surface of the semiconductor substrate opposite to the main surface. ,
Before the step of etching the predetermined region of the semiconductor layer, a step of forming a diffusion layer (62) by heat treatment in the semiconductor layer is included, and before the step, the semiconductor of the semiconductor substrate A method for manufacturing a semiconductor device, comprising a step of forming a gettering layer on a surface opposite to a layer.

6. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the selective oxide film is performed by LOCOS oxidation.

The diffusion layer is a region distant from the channel of the base layer, it is a deep WELL layer (62) formed such that the junction depth than the channel near the region of the base layer becomes deep A method for manufacturing a semiconductor device according to claim 2 , wherein:

The step of forming the gettering layer on the side where the drain electrodes of said semiconductor substrate is formed, after the deposition of phosphorus Tsu line, that the phosphorus is a process for thermally diffused into the semiconductor substrate 8. The method of manufacturing a semiconductor device according to claim 1, wherein the method is a semiconductor device manufacturing method.