JP3319430B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP3319430B2
JP3319430B2 JP11983199A JP11983199A JP3319430B2 JP 3319430 B2 JP3319430 B2 JP 3319430B2 JP 11983199 A JP11983199 A JP 11983199A JP 11983199 A JP11983199 A JP 11983199A JP 3319430 B2 JP3319430 B2 JP 3319430B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、半導体素子の構造に関
し、その単体または半導体素子を組み込んだIC等に採
用して好適である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a semiconductor device and is suitable for use alone or in an IC incorporating the semiconductor device.

【0002】[0002]

【従来の技術】縦型パワーMOSFETは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の1986年5月19日
号,pp.165-188には、パワーMOSFETの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧100V以下のパワ
ーMOSFETチップのオン抵抗は、10mΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーMOSFETの製造にLSIの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。
2. Description of the Related Art Vertical power MOSFETs have been used in many industrial fields in recent years because they have many features such as excellent frequency characteristics, high switching speed, and low-power driving. For example, in the May 19, 1986 issue of Nikkei Electronics issued by Nikkei McGraw-Hill, pp. 165-188, it is stated that the focus of power MOSFET development has shifted to low voltage products and high voltage products. I have. Further, this document describes that the on-resistance of a power MOSFET chip with a withstand voltage of 100 V or less has been reduced to a level of 10 mΩ. This is because the fine processing of LSI is used for the manufacture of the power MOSFET. It is described that the channel width per area can be increased by devising the shape of the cell or the cell.

【0003】また、この文献には主流であるDMOS型
(二重拡散型)セルを使用した縦型パワーMOSFET
を中心にのべられている。その理由は、DMOS型はチ
ャネル部分にシリコンウエハの平坦な主表面をそのまま
使用することを特長とするプレーナプロセスにより作製
されるため、歩留まりが良くコストが安いという製造上
の利点があるからである。
Also, this document discloses a vertical power MOSFET using a DMOS type (double diffusion type) cell which is a mainstream.
It is centered around. The reason is that the DMOS type is manufactured by a planar process characterized in that a flat main surface of a silicon wafer is used as it is for a channel portion, and thus has a manufacturing advantage that the yield is high and the cost is low. .

【0004】一方、縦型パワーMOSFETの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭63−266882号公
報によると、DMOS型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すJFET抵抗の増加であることが分かっている。また
DMOS型において、特開平2−86136号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は15μm付近で
ある。
On the other hand, with the spread of vertical power MOSFETs, lower loss and lower cost have been further required.
The reduction in on-resistance due to fine processing and ingenuity of the cell shape has reached its limit. For example, according to JP-A-63-266882, in the DMOS type, there is a minimum point where the on-resistance does not further decrease even if the size of the unit cell is reduced by fine processing. It has been found that this is an increase in JFET resistance. Further, in the DMOS type, as shown in Japanese Patent Application Laid-Open No. 2-86136, the size of a unit cell where the on-resistance has a minimum point is about 15 μm under the current fine processing technology.

【0005】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のJFET抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもJFET抵抗の増大は無視することができるた
め、特開昭63−266882号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、15μmを切って微細加工の限
界まで小さくすることができる。
Various structures have been proposed to overcome this limitation. A feature common to them is a structure in which a groove is formed on the element surface and a channel portion is formed on the side surface of the groove, and this structure can greatly reduce the above-described JFET resistance. Further, in the structure in which the channel portion is formed on the side surface of the groove, the increase in the JFET resistance can be ignored even if the unit cell size is reduced, and therefore, as described in JP-A-63-266882. There is no limit that the on-resistance takes a minimum point with respect to the reduction of the unit cell size, and the size can be reduced to 15 μm or less to the limit of fine processing.

【0006】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば国際公開WO9
3/3502号や特開昭62−12167号に開示され
た製造方法がある。図24は同公報のMOSFETの断
面図であり、図25〜図36は国際公開WO93/35
02号におけるMOSFETの製造工程を示す断面図で
ある。
As described above, as a conventional manufacturing method of a structure in which a channel portion is formed on a side surface of a groove, for example, International Publication WO 9
There are manufacturing methods disclosed in Japanese Patent Application Laid-Open No. 3/3502 and Japanese Patent Application Laid-Open No. 62-12167. FIG. 24 is a cross-sectional view of the MOSFET disclosed in the publication, and FIGS.
It is sectional drawing which shows the manufacturing process of MOSFET in No. 02.

【0007】以下にその製造工程を簡単に説明する。Hereinafter, the manufacturing process will be briefly described.

【0008】まず、図25に示されるように、n+型シ
リコンからなる半導体基板1の主表面にn-型のエピタ
キシャル層2を成長させたウエハ21を用意する。この
半導体基板1はその不純物濃度が1020cm-3程度にな
っている。また、エピタキシャル層2はその厚さが7μ
m程度で、その不純物濃度は1016cm-3程度となって
いる。このウエハ21の主表面を熱酸化して厚さ60n
m程度のフィールド酸化膜60を形成し、その後レジス
ト膜61を堆積して公知のフォトリソ工程にてセル形成
予定位置の中央部に開口するパターンにレジスト膜61
をパターニングする。そして、このレジスト膜61をマ
スクとしてボロン(B+)をイオン注入する。
First, as shown in FIG. 25, a wafer 21 having an n -type epitaxial layer 2 grown on a main surface of a semiconductor substrate 1 made of n + -type silicon is prepared. This semiconductor substrate 1 has an impurity concentration of about 10 20 cm −3 . The epitaxial layer 2 has a thickness of 7 μm.
m, and the impurity concentration is about 10 16 cm −3 . The main surface of the wafer 21 is thermally oxidized to a thickness of 60 n.
A field oxide film 60 of about m is formed, and then a resist film 61 is deposited, and the resist film 61 is formed into a pattern opening at the center of a cell formation planned position by a known photolithography process.
Is patterned. Then, boron (B + ) is ion-implanted using the resist film 61 as a mask.

【0009】レジスト剥離後、熱拡散により図26に示
すように接合深さが3μm程度のp型拡散層62を形成
する。このp型拡散層62は最終的には後述するp型ベ
ース層16の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、p型拡散層62の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
After the resist is stripped, a p-type diffusion layer 62 having a junction depth of about 3 μm is formed by thermal diffusion as shown in FIG. The p-type diffusion layer 62 eventually becomes a part of a p-type base layer 16 described later, and when a high voltage is applied between the drain and the source, a stable breakdown occurs at the bottom of the p-type diffusion layer 62. By raising it, the purpose of improving surge resistance is achieved.

【0010】次に、図26に示すように、ウエハ21の
主表面に窒化シリコン膜63を約200nm堆積し、こ
の窒化シリコン膜63をパターニングして、ピッチ幅
(ユニットセル15の寸法)aで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
p型拡散層62がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
Next, as shown in FIG. 26, a silicon nitride film 63 is deposited on the main surface of the wafer 21 to a thickness of about 200 nm, and the silicon nitride film 63 is patterned to have a pitch width (dimension of the unit cell 15) a. A lattice-shaped opening pattern for opening is formed. This opening pattern is mask-aligned so that the above-described p-type diffusion layer 62 is located at the center of the pitch interval.

【0011】次に、図27に示すように、窒化シリコン
膜63をマスクとしてフィールド酸化膜60をエッチン
グし、ひきつづきn-型エピタキシャル層2を深さ1.
5μm程度エッチングして溝64を形成する。
Next, as shown in FIG. 27, the field oxide film 60 is etched using the silicon nitride film 63 as a mask, and the n -type epitaxial layer 2 is continuously etched to a depth of 1.
The groove 64 is formed by etching about 5 μm.

【0012】次に、図28に示すように、窒化シリコン
膜63をマスクとして溝64の部分を熱酸化する。これ
はLOCOS(Local Oxidation of Silicon)法として
良く知られた酸化方法であり、この酸化により選択酸化
膜すなわちLOCOS酸化膜65が形成され、同時にL
OCOS酸化膜65によって喰われたn-型エピタキシ
ャル層2の表面にU溝50が形成され、かつ溝50の形
状が確定する。
Next, as shown in FIG. 28, the groove 64 is thermally oxidized using the silicon nitride film 63 as a mask. This is an oxidation method well-known as a LOCOS (Local Oxidation of Silicon) method. By this oxidation, a selective oxide film, that is, a LOCOS oxide film 65 is formed.
The U-shaped groove 50 is formed on the surface of the n -type epitaxial layer 2 covered by the OCOS oxide film 65, and the shape of the groove 50 is determined.

【0013】次に、図29に示すように、LOCOS酸
化膜65をマスクとして、薄いフィールド酸化膜60を
透過させてp型ベース層16を形成するためのボロンを
イオン注入する。このとき、LOCOS酸化膜65とフ
ィールド酸化膜60の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。
Next, as shown in FIG. 29, using the LOCOS oxide film 65 as a mask, boron ions for forming the p-type base layer 16 through the thin field oxide film 60 are ion-implanted. At this time, the boundary between the LOCOS oxide film 65 and the field oxide film 60 becomes a self-aligned position,
The region to be implanted is precisely defined.

【0014】次に、図30に示すように、接合深さ3μ
m程度まで熱拡散する。この熱拡散により、図26に示
す工程において前もって形成したp型拡散層62と、図
29に示す工程において注入されたボロンの拡散層が一
体になり、一つのp型ベース層16を形成する。また、
p型ベース層16の領域の両端面はU溝50の側壁の位
置で自己整合的に規定される。
[0014] Next, as shown in FIG.
m. Due to this thermal diffusion, the p-type diffusion layer 62 formed in advance in the step shown in FIG. 26 and the boron diffusion layer implanted in the step shown in FIG. 29 are integrated to form one p-type base layer 16. Also,
Both end surfaces of the region of the p-type base layer 16 are defined in a self-aligned manner at the positions of the side walls of the U-shaped groove 50.

【0015】次に、図31に示すように、格子状のパタ
ーンでウエハ21表面に形成されているLOCOS酸化
膜65により囲まれたp型ベース層16表面中央部に残
されたパターンでパターニングされたレジスト膜66と
LOCOS酸化膜65を共にマスクとして、薄いフィー
ルド酸化膜60を透過させてn+型ソース層4を形成す
るためのリンをイオン注入する。この場合も図29に示
す工程においてボロンをイオン注入した場合と同様に、
LOCOS酸化膜65とフィールド酸化膜60の境界部
分が自己整合位置になり、イオン注入される領域が正確
に規定される。
Next, as shown in FIG. 31, the p-type base layer 16 is patterned in a pattern left in the center of the surface of the p-type base layer 16 surrounded by the LOCOS oxide film 65 formed on the surface of the wafer 21 in a lattice pattern. Using both the resist film 66 and the LOCOS oxide film 65 as masks, phosphorus for ion-implanting the n + -type source layer 4 through the thin field oxide film 60 is implanted. Also in this case, similarly to the case where boron ions are implanted in the step shown in FIG.
The boundary between the LOCOS oxide film 65 and the field oxide film 60 becomes a self-aligned position, and the region for ion implantation is accurately defined.

【0016】次に、図32に示すように、接合深さ0.
5〜1μm熱拡散し、n+型ソース層4を形成し、同時
にチャネル5も設定する。この熱拡散において、n+
ソース層4の領域のU溝50に接した端面は、U溝50
の側壁の位置で自己整合的に規定される。
Next, as shown in FIG.
Thermal diffusion is performed by 5 to 1 μm to form an n + -type source layer 4 and, at the same time, a channel 5 is set. In this thermal diffusion, the end surface of the region of the n + type source layer 4 which is in contact with the U groove 50 is
Is defined in a self-aligned manner at the position of the side wall.

【0017】以上、図29〜図32の工程によりp型ベ
ース層16の接合深さとその形状が確定する。
As described above, the junction depth and the shape of the p-type base layer 16 are determined by the steps shown in FIGS.

【0018】次に、図33に示すように、LOCOS酸
化膜65をウェットエッチングにより除去してU溝50
の内壁51を露出させ、その後熱酸化により厚さ60n
m程度のゲート酸化膜8を形成する。
Next, as shown in FIG. 33, the LOCOS oxide film 65 is removed by wet etching to
The inner wall 51 is exposed and then thermally oxidized to a thickness of 60 n.
A gate oxide film 8 of about m is formed.

【0019】次に、図34に示すように、ウエハ21の
主表面に厚さ400nm程度のポリシリコン膜を堆積す
る。
Next, as shown in FIG. 34, a polysilicon film having a thickness of about 400 nm is deposited on the main surface of the wafer 21.

【0020】次に、図35に示すように、パターニング
されたレジスト膜68をマスクとして酸化膜67を透過
してp+型ベースコンタクト層17を形成するためのボ
ロンをイオン注入する。
Next, as shown in FIG. 35, boron for forming the p + -type base contact layer 17 through the oxide film 67 is ion-implanted using the patterned resist film 68 as a mask.

【0021】次に、図36に示すように、接合深さ0.
5μm程度熱拡散し、p+型ベースコンタクト層17を
形成する。
Next, as shown in FIG.
By thermal diffusion of about 5 μm, ap + type base contact layer 17 is formed.

【0022】そして、図24(b)に示すように、ウエ
ハ21の主表面にBPSG(BoronPhosphate Silicate
Glass)からなる層間絶縁膜18を形成し、その一部に
コンタクト穴開けを行いp+型ベースコンタクト層17
とn+型ソース層4を露出させる。さらに、アルミニウ
ム膜からなるソース電極19を形成し、前記コンタクト
穴を介してp+型ベースコンタクト層17とn+型ソース
層4とにオーミック接触させる。さらに、アルミニウム
膜保護用としてプラズマCVD法等により窒化シリコン
等よりなるパッシベーション膜(図示略)を形成し、ま
た、ウエハ21の裏面にはTi/Ni/Auの3層膜か
らなるドレイン電極20を形成し、n+型半導体基板1
にオーミック接触をとる。
Then, as shown in FIG. 24B, a BPSG (Boron Phosphate Silicate)
An interlayer insulating film 18 made of glass (glass) is formed, and a contact hole is made in a part of the interlayer insulating film 18 to form ap + type base contact layer
And the n + type source layer 4 is exposed. Further, a source electrode 19 made of an aluminum film is formed and brought into ohmic contact with the p + type base contact layer 17 and the n + type source layer 4 through the contact hole. Further, a passivation film (not shown) made of silicon nitride or the like is formed by plasma CVD or the like for protecting the aluminum film, and a drain electrode 20 made of a three-layer film of Ti / Ni / Au is formed on the back surface of the wafer 21. Formed n + type semiconductor substrate 1
Make ohmic contact to

【0023】[0023]

【発明が解決しようとする課題】以上従来の技術で示し
た製造方法により作製した縦型MOSFETは、LOC
OS酸化膜をマスクとし、薄いフィールド酸化膜を透過
させて二重拡散によりチャネルを形成するが、マスクエ
ッジとなるバーズビークの下方においては薄いフィール
ド酸化膜の下方よりもソース層の表面不純物密度は低下
し、LOCOS溝にそってチャネルに近くなるほどソー
ス層の表面不純物密度は低下していく。一方、ゲート電
極はソース層上のゲート酸化膜上にあるものの長さにつ
いては定まっていない。したがって、ゲート電極とソー
ス電極の間に電圧が印加され、ソース層が蓄積状態のと
きに、このソース層の表面不純物密度が低下した領域上
のゲート酸化膜上にゲート電極が延長されていないと、
表面電子密度は低下しているためにソース層の抵抗が上
昇し、オン抵抗が上昇するという問題があった。
The vertical MOSFET manufactured by the manufacturing method shown in the prior art is LOC
Using the OS oxide film as a mask, a channel is formed by double diffusion through the thin field oxide film, but the surface impurity density of the source layer is lower below the bird's beak, which is the mask edge, than below the thin field oxide film. However, the closer to the channel along the LOCOS trench, the lower the surface impurity density of the source layer. On the other hand, the length of the gate electrode on the gate oxide film on the source layer is not fixed. Therefore, when a voltage is applied between the gate electrode and the source electrode and the source layer is in the accumulation state, the gate electrode must be extended on the gate oxide film on the region where the surface impurity density of the source layer has been reduced. ,
Since the surface electron density is reduced, the resistance of the source layer increases, and there is a problem that the on-resistance increases.

【0024】また、ゲート電極端部での電界集中を緩和
するために、ゲート電極を酸化してゲート電極端部下の
ゲート酸化膜を厚くするが、ゲート電極とソース電極の
間に電圧が印加され、ソース層が蓄積状態のときに、こ
のソース層の表面不純物密度が低下した領域上のゲート
酸化膜の膜厚が厚いと、電界が緩和されているため表面
電子密度は低下し、ソース層の抵抗が上昇し、オン抵抗
が上昇するという問題があった。
In order to reduce the electric field concentration at the edge of the gate electrode, the gate electrode is oxidized to increase the thickness of the gate oxide film under the edge of the gate electrode. However, a voltage is applied between the gate electrode and the source electrode. If the thickness of the gate oxide film on the region where the surface impurity density of the source layer is reduced is large when the source layer is in the accumulation state, the surface electron density is reduced due to the relaxation of the electric field, and the There is a problem that the resistance increases and the on-resistance increases.

【0025】そこで、本発明は、ソース層の抵抗の上昇
によるオン抵抗の上昇を抑えることを目的とする。
Accordingly, an object of the present invention is to suppress an increase in on-resistance due to an increase in resistance of the source layer.

【0026】[0026]

【課題を解決するための手段】上記目的を達成するため
に、請求項1記載の本発明は、第1導電型の第1半導体
層と、前記第1半導体層上に形成された第2導電型の第
2半導体層と、この第2半導体層内に前記第1半導体層
と隔てられた第1導電型の第3半導体領域と、この第3
半導体領域表面から前記第1半導体層に達する深さの溝
を有し、前記第2半導体層の前記溝側の表面と前記第3
半導体領域表面に共通に形成されたゲート酸化膜と、該
ゲート酸化膜の表面に形成されたゲート電極層と、前記
第2半導体層および第3半導体領域の表面に共通に形成
されたソース電極層と、前記第1半導体層の裏面側に形
成されたドレイン電極層とを備える半導体装置の製造方
法であって、前記ゲート電極層前記第2半導体層の溝
側表面上に加え、その端部が前記第3半導体領域表面の
前記溝の近傍で、かつ前記第3半導体領域の平坦部表面
上に位置するように形成し、 前記第3半導体領域表面の
前記溝の近傍で、かつ前記第3半導体領域の前記平坦部
表面に比べて表面不純物密度が低い前記第3半導体領域
の表面部分の上では前記ゲート酸化膜が均一の膜厚を有
しつつ、前記ゲート電極層の前記端部の下では前記ゲー
ト酸化膜が厚くなるように、前記ゲート電極層の形成後
に酸化を行うことを要旨とする。
According to a first aspect of the present invention, there is provided a semiconductor device comprising: a first semiconductor layer of a first conductivity type; and a second conductive layer formed on the first semiconductor layer. A second semiconductor layer of a first conductivity type, a third semiconductor region of a first conductivity type separated from the first semiconductor layer in the second semiconductor layer,
A groove having a depth reaching the first semiconductor layer from the surface of the semiconductor region;
A gate oxide film commonly formed on the surface of the semiconductor region, a gate electrode layer formed on the surface of the gate oxide film, and a source electrode layer commonly formed on the surfaces of the second semiconductor layer and the third semiconductor region And a method of manufacturing a semiconductor device, comprising: a drain electrode layer formed on the back side of the first semiconductor layer.
A method, adding the gate electrode layer on the channel surface of the second semiconductor layer, the end portion of the third semiconductor region surface
In the vicinity of the groove and on the surface of the flat portion of the third semiconductor region
And formed on the surface of the third semiconductor region.
The flat portion in the vicinity of the groove and in the third semiconductor region
The third semiconductor region having a lower surface impurity density than a surface.
The gate oxide film has a uniform thickness on the surface
While the gate electrode layer is under the edge,
After the formation of the gate electrode layer so that the oxide film becomes thicker,
The point is that oxidation is performed .

【0027】[0027]

【0028】[0028]

【作用および発明の効果】上記のように構成された請求
項1記載の本発明による半導体装置によれば、ゲート電
とソース電極の間に電圧が印加されると、第3
導体領域表面のその平坦部表面に比べて不純物密度が低
部分では、この上のゲート酸化膜均一の膜厚部分
され、その上に形成されたゲート電極層により電子が蓄
積され、表面電子密度が増加するためにソース層の抵抗
が低下し、オン抵抗を低下することができる。
According to the semiconductor device due to the operation and effect of the present invention of the constructed claim 1 as described above, when a voltage is applied between the gate electrode layer and the source electrode layer, the third semiconductor region in the impurity density is lower portions compared to the flat part surface of the surface, the gate oxide film on this and uniform thickness portion
Then, electrons are accumulated by the gate electrode layer formed thereon, and the surface electron density is increased, so that the resistance of the source layer is reduced and the on-resistance can be reduced.

【0029】一方、ゲート電極層の端部においては、
の下のゲート酸化膜の膜厚が厚いため、電界が緩和され
ゲート酸化膜の寿命が延びる。このとき、第3半導体領
域表面の溝の近傍の不純物密度が低い部分上では、ゲー
ト酸化膜の膜厚が均一で薄い薄膜部とされるため、この
薄膜部では電界が緩和されず、この低不純物密度部上の
ゲート電極層により低不純物密度部表面に電子が蓄積さ
れ、表面電子密度が増加し、上述のように、ソース層の
抵抗低下し、オン抵抗を低下することができる。
On the other hand, in the end of the gate electrode layer, its
Since the thickness of the gate oxide film below is large, the electric field is relaxed and the life of the gate oxide film is extended. At this time, on a portion where the impurity density is low near the groove on the surface of the third semiconductor region, the gate oxide film is formed into a thin film portion having a uniform thickness, and the electric field is not relaxed in this thin film portion. electronic the low impurity concentration portion surface is accumulated by the gate electrode layer on the impurity concentration portion, the surface electron density increases, as described above, the resistance of the source layer decreases, it is possible to reduce the on-resistance.

【0030】[0030]

【実施例】以下図面を参照して本発明の一実施例につい
て説明する。
An embodiment of the present invention will be described below with reference to the drawings.

【0031】〔第1実施例〕図1(a)は本発明の第1
実施例による四角形ユニットセルからなる縦型パワーM
OSFETの平面図であり、同図(b)は同図(a)に
おけるA−A断面図である。図2〜図22は同じく縦型
パワーMOSFETの製造における各段階での説明図で
ある。また、図4はp型ベース層の中央部形成のために
ボロンイオン注入をしたウエハの断面図、図5はLOC
OS酸化のために窒化シリコン膜をユニットセル寸法a
の間隔でパターニングしたウエハの断面図、図8はLO
COS酸化膜が形成されたウエハの断面図、図9はLO
COS酸化膜をマスクとしてp型ベース層形成のために
ボロンイオン注入をしたウエハの断面図、図10は熱拡
散によりp型ベース層を形成したウエハの断面図、図1
1はLOCOS酸化膜をマスクとしてn+型ソース層形
成のためにリンイオン注入をしたウエハの断面図、図1
2は熱拡散によりn+型ソース層を形成したウエハの断
面図、図18はLOCOS酸化膜を除去した後に熱酸化
によりゲート酸化膜を形成したウエハの断面図、図19
はゲート酸化膜の上にゲート電極が形成されたウエハの
断面図、図21はp+型ベースコンタクト層形成のため
にボロンイオン注入をしたウエハの断面図、図22は熱
拡散によりp+型ベースコンタクト層を形成したウエハ
の断面図、そして、図1(b)が層間絶縁膜,ソース電
極およびドレイン電極を形成したウエハの完成断面図で
ある。
[First Embodiment] FIG. 1A shows a first embodiment of the present invention.
Vertical power M consisting of a square unit cell according to the embodiment
FIG. 2 is a plan view of the OSFET, and FIG. 2B is a cross-sectional view taken along a line AA in FIG. 2 to 22 are explanatory diagrams at each stage in the manufacture of the vertical power MOSFET. FIG. 4 is a cross-sectional view of a wafer in which boron ions have been implanted to form a central portion of a p-type base layer, and FIG.
Unit cell size a for silicon oxide film for OS oxidation
FIG. 8 is a cross-sectional view of a wafer patterned at intervals of FIG.
FIG. 9 is a sectional view of a wafer on which a COS oxide film is formed, and FIG.
FIG. 10 is a cross-sectional view of a wafer in which boron ions are implanted to form a p-type base layer using a COS oxide film as a mask. FIG. 10 is a cross-sectional view of a wafer in which a p-type base layer is formed by thermal diffusion.
1 is a cross-sectional view of a wafer implanted with phosphorus ions for forming an n + -type source layer using a LOCOS oxide film as a mask, FIG.
2 is a cross-sectional view of a wafer on which an n + -type source layer is formed by thermal diffusion; FIG. 18 is a cross-sectional view of a wafer on which a gate oxide film is formed by thermal oxidation after removing a LOCOS oxide film;
Is a sectional view of a wafer having a gate electrode formed on a gate oxide film, FIG. 21 is a sectional view of a wafer implanted with boron ions for forming ap + type base contact layer, and FIG. 22 is a p + type by thermal diffusion. FIG. 1B is a cross-sectional view of the wafer on which the base contact layer is formed, and FIG. 1B is a completed cross-sectional view of the wafer on which the interlayer insulating film, the source electrode, and the drain electrode are formed.

【0032】この実施例の縦型パワーMOSFETは、
その要部,すなわちユニットセル部分を図1に示すよう
な構造として、このユニットセル15がピッチ幅(ユニ
ットセル寸法)aで平面上縦横に規則正しく多数配置さ
れた構造となっている。
The vertical power MOSFET of this embodiment is
The main part, that is, the unit cell portion has a structure as shown in FIG. 1, and a large number of the unit cells 15 are arranged regularly and vertically and horizontally on a plane with a pitch width (unit cell size) a.

【0033】図1において、ウエハ21は不純物濃度が
1020cm-3程度で厚さ100〜300μmのn+型シ
リコンからなる半導体基板1上に不純物密度が1016
-3程度の厚さ7μm前後のn-型エピタキシャル層2
が構成されたものであり、このウエハ21の主表面にユ
ニットセル15が構成される。ウエハ21の主表面に1
2μm程度のユニットセル寸法aでU溝50を形成する
ために、厚さ3μm程度のLOCOS酸化膜を形成し、
この酸化膜をマスクとして自己整合的な二重拡散により
接合深さが3μm程度のp型ベース層16と、接合深さ
が1μm程度のn+型ソース層4とが形成されており、
それによりU溝50の側壁部51にチャネル5が設定さ
れる。なお、p型ベース層16の接合深さはU溝50底
辺のエッジ部12でブレークダウンによる破壊が生じな
い深さに設定されている。また、p型ベース層16の中
央部の接合深さが周囲よりも深くなるように、あらかじ
めp型ベース層16の中央部にボロンが拡散されてお
り、ドレイン・ソース間に高電圧が印加されたときに、
p型ベース層16の底面の中央部でブレークダウンが起
こるように設定されている。また、二重拡散後にこの拡
散マスク及びU溝50形成用として使用したLOCOS
酸化膜は除去されて、U溝50の内壁には厚さが60n
m程度のゲート酸化膜8が形成され、さらに、その上に
厚さが400nm程度のポリシリコンからなるゲート電
極9、厚さが1μm程度のBPSGからなる層間絶縁膜
18が形成されている。さらに、p型ベース層16の中
央部表面に接合深さが0.5μm程度のp+型ベースコ
ンタクト層17が形成され、層間絶縁膜18の上に形成
されたソース電極19とn+型ソース層4およびp+型ベ
ースコンタクト層17がコンタクト穴を介してオーミッ
ク接触している。また、半導体基板1の裏面にオーミッ
ク接触するようにドレイン電極20が形成されている。
In FIG. 1, a wafer 21 has an impurity concentration of 10 16 c on a semiconductor substrate 1 of n + type silicon having an impurity concentration of about 10 20 cm −3 and a thickness of 100 to 300 μm.
n type epitaxial layer 2 having a thickness of about m −3 and a thickness of about 7 μm
The unit cell 15 is formed on the main surface of the wafer 21. 1 on the main surface of wafer 21
In order to form the U groove 50 with a unit cell dimension a of about 2 μm, a LOCOS oxide film of about 3 μm thickness is formed,
Using this oxide film as a mask, a p-type base layer 16 having a junction depth of about 3 μm and an n + type source layer 4 having a junction depth of about 1 μm are formed by self-aligned double diffusion.
Thereby, the channel 5 is set in the side wall portion 51 of the U groove 50. The junction depth of the p-type base layer 16 is set to a depth that does not cause breakdown due to breakdown at the edge 12 at the bottom of the U groove 50. In addition, boron is diffused in the central portion of the p-type base layer 16 in advance so that the junction depth of the central portion of the p-type base layer 16 is deeper than the periphery, and a high voltage is applied between the drain and the source. When
The breakdown is set to occur at the center of the bottom surface of the p-type base layer 16. The LOCOS used for forming the diffusion mask and the U groove 50 after the double diffusion is used.
The oxide film is removed, and the inner wall of the U groove 50 has a thickness of 60 n.
A gate oxide film 8 of about m is formed, and a gate electrode 9 of polysilicon having a thickness of about 400 nm and an interlayer insulating film 18 of BPSG having a thickness of about 1 μm are formed thereon. Further, a p + -type base contact layer 17 having a junction depth of about 0.5 μm is formed on the central surface of the p-type base layer 16, and a source electrode 19 formed on an interlayer insulating film 18 and an n + -type source contact The layer 4 and the p + -type base contact layer 17 are in ohmic contact via the contact holes. Further, a drain electrode 20 is formed so as to make ohmic contact with the back surface of the semiconductor substrate 1.

【0034】次に本第1実施例の製造方法を述べる。Next, the manufacturing method of the first embodiment will be described.

【0035】まず、図2,図3に示されるように、n+
型シリコンからなる面方位が(100)である半導体基
板1の主表面にn-型のエピタキシャル層2を成長させ
たウエハ21を用意する。この半導体基板1はその不純
物濃度が1020cm-3程度になっている。また、エピタ
キシャル層2はその厚さが7μm程度で、その不純物濃
度は1016cm-3程度となっている。次に、図4に示さ
れる様に、このウエハ21の主表面を熱酸化して厚さ6
0nm程度のフィールド酸化膜60を形成し、その後レ
ジスト膜61を堆積して公知のフォトリソ工程にてセル
形成予定位置の中央部に開口するパターンにレジスト膜
61をパターニングする。そして、このレジスト膜61
をマスクとしてボロン(B+)をイオン注入する。
First, as shown in FIGS. 2 and 3, n +
A wafer 21 is prepared in which an n -type epitaxial layer 2 is grown on a main surface of a semiconductor substrate 1 made of type silicon and having a plane orientation of (100). This semiconductor substrate 1 has an impurity concentration of about 10 20 cm −3 . The epitaxial layer 2 has a thickness of about 7 μm and an impurity concentration of about 10 16 cm −3 . Next, as shown in FIG. 4, the main surface of the wafer 21 is thermally oxidized to a thickness of 6 mm.
A field oxide film 60 having a thickness of about 0 nm is formed, and then a resist film 61 is deposited, and the resist film 61 is patterned by a known photolithography process into a pattern opening at a central portion of a cell formation planned position. Then, this resist film 61
Boron (B +) is ion-implanted as a mask.

【0036】レジスト剥離後、熱拡散により図5に示す
ように接合深さが3μm程度のp型拡散層62を形成す
る。このp型拡散層62は最終的には後述するp型ベー
ス層16の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、p型拡散層62の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
After the resist is removed, a p-type diffusion layer 62 having a junction depth of about 3 μm is formed by thermal diffusion as shown in FIG. The p-type diffusion layer 62 eventually becomes a part of a p-type base layer 16 described later, and when a high voltage is applied between the drain and the source, a stable breakdown occurs at the bottom of the p-type diffusion layer 62. By raising it, the purpose of improving surge resistance is achieved.

【0037】次に、図5に示すように、ウエハ21の主
表面に窒化シリコン膜63を約200nm堆積し、この
窒化シリコン膜63を図6に示すように<011>方向
に垂直及び平行になるようにパターニングして、ピッチ
幅(ユニットセル15の寸法)aで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のp型拡散層62がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
Next, as shown in FIG. 5, a silicon nitride film 63 is deposited on the main surface of the wafer 21 to a thickness of about 200 nm, and this silicon nitride film 63 is vertically and parallel to the <011> direction as shown in FIG. Then, a lattice-shaped opening pattern is formed with a pitch width (dimensions of the unit cell 15) a. This opening pattern is mask-aligned so that the above-described p-type diffusion layer 62 is located at the center of the pitch interval.

【0038】次に、窒化シリコン膜63をマスクとして
フィールド酸化膜60をエッチングし、ひきつづき図7
に示すように、四フッ化炭素と酸素ガスを含む放電室7
02でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室703へ輸送し、反応室703でn
-型エピタキシャル層2を等方的にケミカルドライエッ
チングして溝64を形成する。
Next, the field oxide film 60 is etched using the silicon nitride film 63 as a mask.
As shown in FIG. 7, a discharge chamber 7 containing carbon tetrafluoride and oxygen gas
02 generates plasma to create chemically active species,
This active species is transported to the reaction chamber 703, where n
The trench 64 is formed by isotropic chemical dry etching of the-type epitaxial layer 2.

【0039】次に、図8に示すように、窒化シリコン膜
63をマスクとして溝64の部分を熱酸化する。これは
LOCOS(Local Oxidation of Silicon)法として良
く知られた酸化方法であり、この酸化によりLOCOS
酸化膜65が形成され、同時にLOCOS酸化膜65に
よって喰われたn-型エピタキシャル層2の表面にU溝
50が形成され、かつ溝50の形状が確定する。
Next, as shown in FIG. 8, the groove 64 is thermally oxidized using the silicon nitride film 63 as a mask. This is an oxidation method well known as a LOCOS (Local Oxidation of Silicon) method,
Oxide film 65 is formed, and at the same time, U-shaped groove 50 is formed on the surface of n -type epitaxial layer 2 covered by LOCOS oxide film 65, and the shape of groove 50 is determined.

【0040】この時、溝の側面と基板表面のなす角度で
ある図8のθを制御して、溝の側面が面方位(111)
に近い面となるようにケミカルドライエッチングの条件
とLOCOS酸化の条件を選ぶ。
At this time, the angle θ between the side surface of the groove and the substrate surface is controlled in FIG. 8 so that the side surface of the groove has a plane orientation (111).
The conditions for chemical dry etching and the conditions for LOCOS oxidation are selected so that the surface is close to the above.

【0041】このようにしてLOCOS酸化により形成
されたU溝50の内壁表面は平坦で欠陥が少なく、その
表面は図2に示されるウエハ21の初期の主表面と同程
度に表面状態が良い。
The inner wall surface of the U groove 50 formed by the LOCOS oxidation in this manner is flat and has few defects, and the surface is as good as the initial main surface of the wafer 21 shown in FIG.

【0042】次に、図9に示すように、LOCOS酸化
膜65をマスクとして、薄いフィールド酸化膜60を透
過させてp型ベース層16を形成するためのボロンをイ
オン注入する。このとき、LOCOS酸化膜65とフィ
ールド酸化膜60の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。
Next, as shown in FIG. 9, using the LOCOS oxide film 65 as a mask, boron ions for forming the p-type base layer 16 through the thin field oxide film 60 are ion-implanted. At this time, the boundary between the LOCOS oxide film 65 and the field oxide film 60 becomes a self-aligned position, and the region for ion implantation is accurately defined.

【0043】次に、図10に示すように、接合深さ3μ
m程度まで熱拡散する。この熱拡散により、図5に示す
工程において前もって形成したp型拡散層62と、図9
に示す工程において注入されたボロンの拡散層が一体に
なり、一つのp型ベース層16を形成する。また、p型
ベース層16の領域の両端面はU溝50の側壁の位置で
自己整合的に規定される。
Next, as shown in FIG.
m. Due to this thermal diffusion, the p-type diffusion layer 62 previously formed in the step shown in FIG.
The diffusion layer of boron implanted in the step shown in FIG. 1 is integrated to form one p-type base layer 16. Both end surfaces of the region of the p-type base layer 16 are defined in a self-aligned manner at the positions of the side walls of the U-shaped groove 50.

【0044】次に、図11に示すように、格子状のパタ
ーンでウエハ21表面に形成されているLOCOS酸化
膜65により囲まれたp型ベース層16表面中央部に残
されたパターンでパターニングされたレジスト膜66と
LOCOS酸化膜65を共にマスクとして、薄いフィー
ルド酸化膜60を透過させてn+型ソース層4を形成す
るためのリンをイオン注入する。この場合も図9に示す
工程においてボロンをイオン注入した場合と同様に、L
OCOS酸化膜65とフィールド酸化膜60の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
Next, as shown in FIG. 11, patterning is performed in a pattern left in the center of the surface of the p-type base layer 16 surrounded by the LOCOS oxide film 65 formed on the surface of the wafer 21 in a lattice pattern. Using both the resist film 66 and the LOCOS oxide film 65 as masks, phosphorus for ion-implanting the n + -type source layer 4 through the thin field oxide film 60 is implanted. In this case, as in the case where boron ions are implanted in the step shown in FIG.
The boundary between the OCOS oxide film 65 and the field oxide film 60 becomes a self-aligned position, and the region for ion implantation is accurately defined.

【0045】次に、図12に示すように、接合深さ0.
5〜1μm熱拡散し、n+型ソース層4を形成し、同時
にチャネル5も設定する。この熱拡散において、n+
ソース層4の領域のU溝50に接した端面は、U溝50
の側壁の位置で自己整合的に規定される。
Next, as shown in FIG.
Thermal diffusion is performed by 5 to 1 μm to form an n + -type source layer 4 and, at the same time, a channel 5 is set. In this thermal diffusion, the end surface of the region of the n + type source layer 4 which is in contact with the U groove 50 is
Is defined in a self-aligned manner at the position of the side wall.

【0046】以上、図9〜図12の工程によりp型ベー
ス層16の接合深さとその形状が確定する。このp型ベ
ース層16の形状において重要なことは、p型ベース層
16の側面の位置がU溝50の側面により規定され、自
己整合されて熱拡散するため、U溝50に対してp型ベ
ース層16の形状は完全に左右対称になる。
As described above, the junction depth and the shape of the p-type base layer 16 are determined by the steps shown in FIGS. What is important in the shape of the p-type base layer 16 is that the position of the side surface of the p-type base layer 16 is defined by the side surface of the U-groove 50 and is self-aligned and thermally diffused. The shape of the base layer 16 is completely symmetrical.

【0047】次に、図13に示すように、LOCOS酸
化膜65を弗酸を含む水溶液700中で、フッ化アンモ
ニウムによりPHが5程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してU溝
50の内壁51を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う。
Next, as shown in FIG. 13, the LOCOS oxide film 65 is terminated with hydrogen in an aqueous solution 700 containing hydrofluoric acid with the pH adjusted to about 5 with ammonium fluoride. While removing the oxide film, the inner wall 51 of the U groove 50 is exposed. This removal step is performed by shielding light with a light shielding cloth so that light does not hit the surface on which the selective oxide film is formed.

【0048】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。
After that, it is taken out from the aqueous solution and dried in clean air.

【0049】次に、図15に示すように、チャネルが形
成される予定のp型ベース層16のU溝の側面5に(1
11)面が形成されるまで酸化膜を形成する。この熱酸
化工程により、チャネルが形成される予定面の原子オー
ダーでの平坦度が高くなる。この熱酸化工程は、図14
に示すように、酸素雰囲気に保たれ、約1000℃に保
持されている酸化炉601にウエハ21を徐々に挿入す
ることにより行う。このようにすると、酸化の初期は比
較的低い温度で行われるため、p型ベース領域16,n
+型ソース領域4の不純物が、酸化工程中にウエハ外部
に飛散することを抑えられる。次に、図16に示すよう
に、この酸化膜600を除去する。この酸化膜600の
除去も選択酸化膜の除去と同様に弗酸を含む水溶液中
で、フッ化アンモニウムによりPHが5程度に調整され
た状態で、露出されたシリコンの表面を水素で終端させ
ながら行う。このような方法で形成されたU溝50の内
壁51は、平坦度が高く、また欠陥も少ない良好なシリ
コン表面である。
Next, as shown in FIG. 15, (1) is formed on the side surface 5 of the U groove of the p-type base layer 16 where the channel is to be formed.
11) An oxide film is formed until a surface is formed. By this thermal oxidation step, the flatness in the atomic order of the surface where the channel is to be formed is increased. This thermal oxidation step is performed as shown in FIG.
As shown in (1), the wafer 21 is gradually inserted into an oxidation furnace 601 maintained in an oxygen atmosphere and maintained at about 1000 ° C. In this case, since the initial stage of the oxidation is performed at a relatively low temperature, the p-type base region 16, n
The impurity of the + type source region 4 is prevented from scattering outside the wafer during the oxidation process. Next, as shown in FIG. 16, the oxide film 600 is removed. The removal of the oxide film 600 is performed in the same manner as the removal of the selective oxide film, while terminating the exposed silicon surface with hydrogen in an aqueous solution containing hydrofluoric acid with the pH adjusted to about 5 with ammonium fluoride. Do. The inner wall 51 of the U groove 50 formed by such a method is a good silicon surface having high flatness and few defects.

【0050】つづいて図18に示すように、U溝50の
側面及び底面に熱酸化により厚さ60nm程度のゲート
酸化膜8を形成する。この酸化工程は前述したのと同様
に、図17に示すように酸素雰囲気に保たれ、約100
0℃に保持されている酸化炉601にウエハ21を徐々
に挿入する。このようにすると、酸化の初期は比較的低
い温度で行われるため、p型ベース領域16,n+型ソ
ース領域4の不純物が、酸化工程中にウエハ外部に飛散
することを抑えられる。ゲート酸化膜8の膜質や、厚さ
の均一性、チャネル5の界面の界面準位密度,キャリア
移動度は従来のDMOSと同程度に良好である。
Subsequently, as shown in FIG. 18, a gate oxide film 8 having a thickness of about 60 nm is formed on the side and bottom surfaces of the U groove 50 by thermal oxidation. This oxidation step is performed in the same manner as described above, while maintaining the oxygen atmosphere as shown in FIG.
The wafer 21 is gradually inserted into the oxidation furnace 601 maintained at 0 ° C. In this case, the initial stage of the oxidation is performed at a relatively low temperature, so that the impurities of the p-type base region 16 and the n + -type source region 4 are prevented from scattering outside the wafer during the oxidation process. The film quality and thickness uniformity of the gate oxide film 8, the interface state density at the interface of the channel 5, and the carrier mobility are as good as those of the conventional DMOS.

【0051】次に、図19に示すように、ウエハ21の
主表面に厚さ400nm程度のポリシリコン膜を堆積
し、隣接した二つのU溝50の上端の距離bよりも2β
だけ短い距離cだけ離間するようにパターニングしてゲ
ート電極9を形成する。次にゲート電極9の端部におい
てゲート酸化膜8が厚くなるよう酸化する(厚膜部を形
成する)。この時図20に示すようにゲート酸化膜が、
ゲート端部で厚くなる部分の長さをxとすると、β>x
となるようにβを設定する。
Next, as shown in FIG. 19, a polysilicon film having a thickness of about 400 nm is deposited on the main surface of the wafer 21 and the distance between the upper ends of the two adjacent U-grooves 50 is larger than the distance b by 2β.
The gate electrode 9 is formed by patterning so as to be separated by a short distance c. Next, oxidation is performed so that the gate oxide film 8 becomes thicker at the end of the gate electrode 9 (a thick film portion is formed). At this time, as shown in FIG.
Assuming that the length of the thicker portion at the gate end is x, β> x
Is set so that

【0052】このようにして、半導体領域4の表面の溝
の近傍で、かつ半導体領域4の平坦部表面の不純物密度
に比べて表面不純物密度が低い半導体領域4の表面部分
501の上で、ゲート酸化膜8が、膜厚が均一で薄い部
分(薄膜部)λとなるようにする。
In this manner, the gate is formed near the groove on the surface of the semiconductor region 4 and on the surface portion 501 of the semiconductor region 4 having a lower surface impurity density than the impurity density on the flat surface of the semiconductor region 4. The oxide film 8 is to be a thin portion (thin film portion) λ having a uniform thickness.

【0053】つまり、ゲート酸化膜8が、U溝側に形成
された均一で薄い薄膜部λと、この薄膜部λに比べて厚
く形成された厚膜部とからなり、この上に形成されたゲ
ート電極9を、U溝50の底部から薄膜部λ,厚膜部上
まで形成する。
That is, the gate oxide film 8 is composed of a uniform thin film portion λ formed on the U-groove side and a thick film portion formed thicker than the thin film portion λ. The gate electrode 9 is formed from the bottom of the U groove 50 to the thin film portion λ and the thick film portion.

【0054】以上、図9〜図19に示す工程は本実施例
において最も重要な製造工程の部分であり、LOCOS
酸化膜65を自己整合的な二重拡散のマスクとして使用
し、p型ベース層16,n+型ソース層4及びチャネル
5を形成し、次にLOCOS酸化膜65を除去した後、
ゲート酸化膜8,ゲート電極9を形成する。
As described above, the steps shown in FIGS. 9 to 19 are the most important manufacturing steps in this embodiment.
Using the oxide film 65 as a mask for self-aligned double diffusion, forming the p-type base layer 16, the n + -type source layer 4 and the channel 5, and then removing the LOCOS oxide film 65,
A gate oxide film 8 and a gate electrode 9 are formed.

【0055】次に、図21に示すように、パターニング
されたレジスト膜68をマスクとして酸化膜67を透過
してp+型ベースコンタクト層17を形成するためのボ
ロンをイオン注入する。
Next, as shown in FIG. 21, using the patterned resist film 68 as a mask, boron ions for implanting the p + -type base contact layer 17 through the oxide film 67 are implanted.

【0056】次に、図22に示すように、接合深さ0.
5μm程度熱拡散し、p+型ベースコンタクト層17を
形成する。
Next, as shown in FIG.
By thermal diffusion of about 5 μm, ap + type base contact layer 17 is formed.

【0057】そして、図1(b)に示すように、ウエハ
21の主表面にBPSGからなる層間絶縁膜18を形成
し、その一部にコンタクト穴開けを行いp+型ベースコ
ンタクト層17とn+型ソース層4を露出させる。さら
に、アルミニウム膜からなるソース電極19を形成し、
前記コンタクト穴を介してp+型ベースコンタクト層1
7とn+型ソース層4とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマCVD法等に
より窒化シリコン等よりなるパッシベーション膜(図示
略)を形成し、また、ウエハ21の裏面にはTi/Ni
/Auの3層膜からなるドレイン電極20を形成し、n
+型半導体基板1にオーミック接触をとる。
Then, as shown in FIG. 1B, an interlayer insulating film 18 made of BPSG is formed on the main surface of the wafer 21, and a contact hole is formed in a part of the interlayer insulating film 18, so that the p + type base contact layer 17 and n The + type source layer 4 is exposed. Further, a source electrode 19 made of an aluminum film is formed,
P + type base contact layer 1 through the contact hole
7 and ohmic contact with the n + -type source layer 4. Further, a passivation film (not shown) made of silicon nitride or the like is formed by a plasma CVD method or the like for protecting the aluminum film.
/ Au is formed as a three-layered drain electrode 20, and n
An ohmic contact is made to the + type semiconductor substrate 1.

【0058】以下に本発明の第1実施例の効果を述べ
る。
The effects of the first embodiment of the present invention will be described below.

【0059】ゲート電極9とソース電極19の間に電圧
が印加されると、図20で示す半導体領域4の表面の溝
の近傍の表面不純物密度の低い部分501では、ゲート
酸化膜8は、膜厚が均一で薄い薄膜部λであるため、電
界が緩和されないために表面に電子が蓄積され、表面電
子密度が増加するためにソース層4の抵抗が低下し、オ
ン抵抗を低下することができる。
When a voltage is applied between the gate electrode 9 and the source electrode 19, the gate oxide film 8 is formed in a portion 501 having a low surface impurity density near the groove on the surface of the semiconductor region 4 shown in FIG. Since the thin film portion λ is uniform and thin, electrons are accumulated on the surface because the electric field is not relaxed, and the surface electron density increases, so that the resistance of the source layer 4 decreases and the on-resistance can be reduced. .

【0060】また、ゲート電極端部においては、ゲート
酸化膜8の膜厚が厚い厚膜部xであるため電界が緩和さ
れ、ゲート酸化膜8の寿命が延びる。
At the end of the gate electrode, the electric field is alleviated because the thickness of the gate oxide film 8 is large, and the life of the gate oxide film 8 is extended.

【0061】また、上記説明では、表面不純物密度の低
い部分501で、ゲート酸化膜8の膜厚が均一で薄い薄
膜部λである場合についてのみ説明したが、ゲート酸化
膜8の膜厚が均一でない場合においても、ゲート酸化膜
8を介してゲート電極9が形成されているために、表面
に電子が蓄積され、表面電子密度が増加するため、オン
抵抗を低下することができる。
In the above description, only the case where the thickness 501 of the gate oxide film 8 is uniform and the thin film portion λ is small in the portion 501 having the low surface impurity density is described. Even in cases other than the above, since the gate electrode 9 is formed via the gate oxide film 8, electrons are accumulated on the surface and the surface electron density increases, so that the on-resistance can be reduced.

【0062】〔第2実施例〕次に本発明の第2実施例の
構造について、上記第1実施例と異なる部分のみを説明
する。図23に示すように、半導体領域21の表面の溝
の近傍の半導体領域4の表面で、かつ半導体領域4の平
坦部表面の不純物密度に比べて少なくとも不純物密度が
低い半導体領域4の表面部分501の上のゲート酸化膜
上にゲート電極9がβだけ延長した構造とする。
[Second Embodiment] Next, with respect to the structure of the second embodiment of the present invention, only the parts different from the first embodiment will be described. As shown in FIG. 23, the surface portion 501 of the semiconductor region 4 at least on the surface of the semiconductor region 4 near the groove on the surface of the semiconductor region 21 and at least lower in impurity density than the impurity density on the flat portion surface of the semiconductor region 4 The gate electrode 9 has a structure in which the gate electrode 9 is extended by β on the gate oxide film above.

【0063】以下に本発明の第2実施例の効果を述べ
る。
The effects of the second embodiment of the present invention will be described below.

【0064】ゲート電極9とソース電極19の間に電圧
が印加されると、半導体領域表面の平坦部で溝の近傍の
不純物密度が低い部分501では、この低い部分の上方
にβだけ延長して形成されたゲート電極9により電子が
蓄積され、表面電子密度が増加するためにソース層4の
抵抗が低下し、オン抵抗を低下することができる。
When a voltage is applied between the gate electrode 9 and the source electrode 19, the portion 501 having a low impurity density near the trench in the flat portion of the surface of the semiconductor region extends β above the low portion. Electrons are accumulated by the formed gate electrode 9 and the surface electron density increases, so that the resistance of the source layer 4 decreases and the on-resistance can be reduced.

【0065】なお、上記第1実施例及び第2実施例は、
格子状のパターンを用いて説明したが、本発明は、格子
状のパターンに限定されるものでは無く、ストライプ状
のパターンにも適用でき、同様の効果を得ることができ
る。
In the first and second embodiments,
Although the present invention has been described using a lattice pattern, the present invention is not limited to a lattice pattern, but can be applied to a stripe pattern, and similar effects can be obtained.

【0066】また、以上説明した種々の実施例におい
て、本発明は縦型のMOSFETに適用した場合につい
てのみ説明したが、それに限定されるものではなく、こ
のような縦型パワーMOSFETを組み込んだパワーM
OSICに適用してもよく、さらには、絶縁ゲート型バ
イポーラトランジスタ(IGBT)のゲート構造に適用
することもできる。
Further, in the various embodiments described above, the present invention has been described only for the case where the present invention is applied to a vertical MOSFET, but the present invention is not limited to this case. M
The present invention may be applied to an OSIC, and further to an insulated gate bipolar transistor (IGBT) gate structure.

【0067】また、実施例では、nチャネル型について
のみ説明したが、n型とp型の半導体の型を入れ換えた
pチャネル型についても同様の効果が得られることは言
うまでもない。
In the embodiment, only the n-channel type has been described, but it goes without saying that the same effect can be obtained with a p-channel type in which the types of the n-type and p-type semiconductors are interchanged.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)は本発明の第1実施例による縦型パワー
MOSFETの一部を示す平面図であり、(b)は
(a)のA−A断面図である。
FIG. 1A is a plan view showing a part of a vertical power MOSFET according to a first embodiment of the present invention, and FIG. 1B is a sectional view taken along line AA of FIG.

【図2】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する図である。
FIG. 2 is a vertical power MOSF according to a first embodiment of the present invention;
FIG. 3 is a diagram provided for explanation of a manufacturing process of ET.

【図3】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する断面図である。
FIG. 3 is a vertical power MOSF according to a first embodiment of the present invention;
It is sectional drawing used for description of the manufacturing process of ET.

【図4】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する要部断面図である。
FIG. 4 is a vertical power MOSF according to a first embodiment of the present invention;
It is principal part sectional drawing used for description of the manufacturing process of ET.

【図5】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する要部断面図である。
FIG. 5 is a vertical power MOSF according to a first embodiment of the present invention;
It is principal part sectional drawing used for description of the manufacturing process of ET.

【図6】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する要部平面図である。
FIG. 6 is a vertical power MOSF according to a first embodiment of the present invention;
It is a principal part top view with which description of the manufacturing process of ET is provided.

【図7】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する図である。
FIG. 7 is a vertical power MOSF according to a first embodiment of the present invention;
FIG. 3 is a diagram provided for explanation of a manufacturing process of ET.

【図8】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する要部断面図である。
FIG. 8 is a vertical power MOSF according to the first embodiment of the present invention;
It is principal part sectional drawing used for description of the manufacturing process of ET.

【図9】本発明の第1実施例による縦型パワーMOSF
ETの製造工程の説明に供する要部断面図である。
FIG. 9 is a vertical power MOSF according to the first embodiment of the present invention;
It is principal part sectional drawing used for description of the manufacturing process of ET.

【図10】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 10 is a vertical power MOS according to a first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図11】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 11 is a vertical power MOS according to a first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図12】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 12 is a vertical power MOS according to a first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図13】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する図である。
FIG. 13 is a vertical power MOS according to the first embodiment of the present invention;
FIG. 4 is a diagram provided for explanation of a manufacturing process of the FET.

【図14】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する図である。
FIG. 14 is a vertical power MOS according to the first embodiment of the present invention;
FIG. 4 is a diagram provided for explanation of a manufacturing process of the FET.

【図15】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 15 is a vertical power MOS according to a first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図16】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する図である。
FIG. 16 is a vertical power MOS according to a first embodiment of the present invention;
FIG. 4 is a diagram provided for explanation of a manufacturing process of the FET.

【図17】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する図である。
FIG. 17 is a vertical power MOS according to the first embodiment of the present invention;
FIG. 4 is a diagram provided for explanation of a manufacturing process of the FET.

【図18】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 18 is a vertical power MOS according to the first embodiment of the present invention.
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図19】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 19 is a vertical power MOS according to a first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図20】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 20 is a vertical power MOS according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図21】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 21 is a vertical power MOS according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図22】本発明の第1実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 22 is a vertical power MOS according to a first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図23】本発明の第2実施例による縦型パワーMOS
FETの製造工程の説明に供する要部断面図である。
FIG. 23 is a vertical power MOS according to a second embodiment of the present invention;
FIG. 4 is a cross-sectional view of a principal part used for describing a manufacturing process of the FET.

【図24】(a)は従来の縦型パワーMOSFETの一
部を示す平面図であり、(b)は(a)のA−A断面図
である。
FIG. 24A is a plan view showing a part of a conventional vertical power MOSFET, and FIG. 24B is a sectional view taken along line AA of FIG.

【図25】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 25 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図26】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 26 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図27】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 27 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図28】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 28 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図29】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 29 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図30】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 30 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図31】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 31 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図32】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 32 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図33】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 33 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図34】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 34 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図35】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 35 is a fragmentary cross-sectional view for explaining the manufacturing process of the conventional vertical power MOSFET.

【図36】従来の縦型パワーMOSFETの製造工程の
説明に供する要部断面図である。
FIG. 36 is a main-portion cross-sectional view for describing a manufacturing process of a conventional vertical power MOSFET.

【符号の説明】[Explanation of symbols]

1 n+型半導体基板 2 n-型エピタキシャル層 4 n+型ソース層 5 チャネル 6 n-型ドレイン層 7 JFET部 8 ゲート酸化膜 9 ゲート電極 16 p型ベース層 19 ソース電極 20 ドレイン電極 50 U溝 51 U溝の内壁 65 LOCOS酸化膜 501 不純物密度低下部 601 酸化炉 603 ウエハボート 700 水溶液 702 放電室 703 反応室 704 遮光布Reference Signs List 1 n + -type semiconductor substrate 2 n -- type epitaxial layer 4 n + -type source layer 5 channel 6 n -- type drain layer 7 JFET section 8 gate oxide film 9 gate electrode 16 p-type base layer 19 source electrode 20 drain electrode 50 U groove 51 Inner wall of U groove 65 LOCOS oxide film 501 Impurity density lowering part 601 Oxidation furnace 603 Wafer boat 700 Aqueous solution 702 Discharge chamber 703 Reaction chamber 704 Light shielding cloth

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−12167(JP,A) 特開 平1−146367(JP,A) 特開 昭59−211276(JP,A) 特許2858411(JP,B2) 国際公開93/3502(WO,A1) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-62-12167 (JP, A) JP-A-1-146367 (JP, A) JP-A-59-211276 (JP, A) Patent 2858411 (JP, A) B2) WO 93/3502 (WO, A1) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/78 H01L 21/336

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1導電型の第1半導体層と、前記第1
半導体層上に形成された第2導電型の第2半導体層と、
この第2半導体層内に前記第1半導体層と隔てられた第
1導電型の第3半導体領域と、この第3半導体領域表面
から前記第1半導体層に達する深さの溝を有し、前記第
2半導体層の前記溝側の表面と前記第3半導体領域表面
に共通に形成されたゲート酸化膜と、該ゲート酸化膜の
表面に形成されたゲート電極層と、前記第2半導体層お
よび第3半導体領域の表面に共通に形成されたソース電
極層と、前記第1半導体層の裏面側に形成されたドレイ
ン電極層とを備える半導体装置の製造方法であって、 前記ゲート電極層前記第2半導体層の溝側表面上に加
え、その端部が前記第3半導体領域表面の前記溝の近傍
で、かつ前記第3半導体領域の平坦部表面上に位置する
ように形成し、 前記第3半導体領域表面の前記溝の近傍で、かつ前記第
3半導体領域の前記平坦部表面に比べて表面不純物密度
が低い前記第3半導体領域の表面部分の上では前記ゲー
ト酸化膜が均一の膜厚を有しつつ、前記ゲート電極層の
前記端部の下では前記ゲート酸化膜が厚くなるように、
前記ゲート電極層の形成後に酸化を行う ことを特徴とす
る半導体装置の製造方法
A first semiconductor layer of a first conductivity type;
A second conductivity type second semiconductor layer formed on the semiconductor layer;
A third semiconductor region of a first conductivity type separated from the first semiconductor layer in the second semiconductor layer, and a groove having a depth reaching the first semiconductor layer from a surface of the third semiconductor region; A gate oxide film commonly formed on the surface of the second semiconductor layer on the trench side and the surface of the third semiconductor region; a gate electrode layer formed on the surface of the gate oxide film; 3. A method for manufacturing a semiconductor device comprising: a source electrode layer commonly formed on a surface of a third semiconductor region; and a drain electrode layer formed on a back surface side of the first semiconductor layer, wherein the gate electrode layer is 2 In addition to the groove-side surface of the semiconductor layer, its end is in the vicinity of the groove on the surface of the third semiconductor region.
And located on the surface of the flat portion of the third semiconductor region
In the vicinity of the groove on the surface of the third semiconductor region, and
3 Surface impurity density compared to the surface of the flat portion of the semiconductor region
On the surface portion of the third semiconductor region where the
The oxide film has a uniform thickness, and the gate electrode layer
Under the edge, the gate oxide is thicker,
A method for manufacturing a semiconductor device , comprising oxidizing after forming the gate electrode layer .
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