JP3915180B2 - Trench type MOS semiconductor device and manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000010410 layer Substances 0.000 claims description 62
- 239000002344 surface layer Substances 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000000992 sputter etching Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 description 13
- -1 Boron ions Chemical class 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Description
【0001】
【発明の属する技術分野】
本発明は、トレンチ内に絶縁膜を介して埋め込まれた制御用のゲート電極層を有する、MOSFET(金属−酸化膜−半導体構造のゲート電極を有する電界効果トランジスタ)、IGBT(絶縁ゲートバイポーラトランジスタ)、絶縁ゲートサイリスタ、およびそれらの集合体であるインテリジェントパワーモジュール(IPM)などのトレンチ型MOS半導体装置とその製造方法に関する。
【0002】
【従来の技術】
図6は、従来のトレンチ構造を有するMOS半導体装置の一例であるMOSFETの主要部の部分断面図である。
半導体基板であるnドレイン層1の表面層にpチャネル領域2が形成され、そのpチャネル領域2の表面層にnソース領域3が形成されている。nソース領域3の表面からpチャネル領域2を貫通してnドレイン層1に達するトレンチ8が形成され、そのトレンチ8の内部には、ゲート酸化膜4を挟んで多結晶シリコンからなるゲート電極層5が充填されている。nソース領域3の表面上には、pチャネル領域2の表面に共通に接触するソース電極7が、またnドレイン層1の他面にはドレイン電極9が設けられている。6はゲート電極層5を覆う絶縁膜である。nドレイン層1を不純物濃度の異なる二層とすることもある。
【0003】
ゲート電極層5に接触して設けられた図示されないゲート電極に適当な電圧を印加することにより、トレンチ8の内壁に沿ったpチャネル領域2の表面層に反転層(チャネル)を生じ、ドレイン電極9とソース電極7間が導通して電流が流れる。
【0004】
【発明が解決しようとする課題】
図6において、トレンチ構造を有するMOS型半導体装置を製造するには、nソース領域3と、pチャネル領域2を貫通してnドレイン層1に達するトレンチ8を掘り、そのトレンチ8にゲート酸化膜4を介してゲート電極層5を充填しなければならない。もし、トレンチ8の深さが、pチャネル領域2より浅い場合にはpチャネル領域2中に反転層が形成されない部分ができ、電流通路が形成されないので、動作しない。従って、トレンチ8の深さとpチャネル領域2の深さとの間の関係を所望の特性に合わせて設定することが重要である。
【0005】
図7は、耐圧におけるトレンチ8の深さとpチャネル領域2の深さとの間の差xの依存性を示す特性図である。横軸は、トレンチ8の深さとpチャネル領域2の深さとの差x、縦軸は耐圧である。差xを大きくすると、耐圧が低下していることがわかる。高耐圧を達成するには、差xを小さい値に抑えなければならない。
一方でこの差xを小さくすると、オン抵抗が増大するという不具合が生じた。これは、差xが小さいと、ゲート電極に電圧を印加した際に、トレンチ10の底部に十分な反転層が形成されず、チャネル抵抗が増すためと考えられる。
【0006】
従って、耐圧が高く、オン抵抗の小さいMOSFETとするためには、トレンチ深さとチャネル領域の差xを、非常に狭い範囲で制御しなければならないことになり、製造が困難である。またもし、この差xにばらつきがあると、耐圧や、オン抵抗がばらつくことになる。実際に、オン抵抗のバラツキが同一ロット内で20〜30%になることがあった。そしてこの問題は、トレンチ型MOSFETに限らず、MOS構造のゲートをもつトレンチ型半導体装置に共通の問題である。
【0007】
以上の問題に鑑み本発明の目的は、耐圧が高く、オン抵抗が小さく、しかも製造が容易なトレンチ構造を有するトレンチ型MOS半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
前記の課題を解決するため本発明は、トレンチの第一導電型ドレイン層への突出を0.1〜0.5μmとし、トレンチの底部に第一導電型ドレイン層より高濃度の第一導電型ウェル領域を有するものとすれば、耐圧が高く、トレンチ深さとチャネル領域深さとの差xが小さくても、低抵抗の第一導電型ウェル領域が反転層の働きをするため、オン抵抗の増大が抑えられることになる。また、トレンチ深さとチャネル領域深さとの差xの許容範囲が広くなる。
このようなトレンチ型MOS半導体装置の製造方法として、第一導電型の不純物のイオン注入および熱処理により、トレンチの底部に第一導電型ウェル領域を形成するものとする。注入角の浅いイオン注入とすれば、トレンチの側面には殆どイオンが注入されない。そして、仮にトレンチの側面に注入されたとしても、深さが浅いので、表面層の僅かな量のエッチングで除去できる。トレンチの底部には、ほぼ垂直に注入されるので、深く注入できる。
そして、トレンチ形成用の絶縁膜マスクを、トレンチ形成後に後退エッチングさせ、第一導電型不純物のイオン注入および熱処理により、第一導電型ソース領域とトレンチ底部の第一導電型ウェル領域とを同時に形成するものとする。そのようにすれば、第一導電型ソース領域と第一導電型ウェル領域とを同時に形成できるので、フォトリソグラフィ工程を別々に行う必要が無く、工程が短縮できる。
【0009】
【0010】
【0011】
【0012】
【0013】
【発明の実施の形態】
以下、実施例にもとづき、図を参照しながら本発明の実施の形態を説明する。なお、n、pを冠した領域、層等はそれぞれ電子、正孔を多数キャリアとする領域、層を意味するものとし、第一導電型をn型、第二導電型をp型とした例を示すが、これを逆にすることもできる。
【0014】
[実施例1]
図1は、本発明第一の実施例のMOSFETの主要部の上層部分の部分断面図である。図に示した主要部以外に、主に周縁領域に耐圧を分担する部分があるが、本発明の本質に係る部分でないので、省略している。
エピタキシャルウェハの成長層であるnドレイン層1の表面層にpチャネル領域2が形成され、そのpチャネル領域2の表面層にnソース領域3が形成されている。nソース領域3の表面からpチャネル領域2を貫通してnドレイン層1に達するトレンチ8が形成され、そのトレンチ8の内部には、ゲート酸化膜4を挟んで多結晶シリコンからなるゲート電極層5が充填されている。nソース領域3の表面上には、pチャネル領域2の表面と共通に接触するソース電極7が設けられている。この例では、絶縁膜6の上にソース電極7が延長されているが、必ずこのようにしなければならないわけではない。この実施例1のMOSFETが、従来のトレンチ型MOSFETと異なっている点は、トレンチ8の底面部分にnドレイン層1より不純物濃度の高いn+ ウェル領域10が設けられている点である。nドレイン層1の裏面には、図示されていない低抵抗のサブストレートとその裏面に設けられたドレイン電極がある。また、ゲート電極層5に接触する金属のゲート電極も図示されていない。
【0015】
図3(a)〜(e)は、図1のMOSFETの製造方法を示す主な製造工程ごとの断面図である。エピタキシャルウェハの成長層であるnドレイン層1の表面層にほう素イオン、次いでひ素イオンの注入、熱処理によりpチャネル領域2、およびnソース領域3を形成し、更に表面にトレンチ形成のため酸化膜11を形成し、フォトリソグラフィにより、パターニングする[図3(a)]。例えば、エピタキシャルウェハのサブストレートは、4mΩ・cmで、厚さ350μm、nドレイン層は0.55Ω・cmで、厚さ10μmである。pチャネル領域2、nソース領域3の深さは、それぞれ2.5μm、0.6μmである。
【0016】
酸化膜11のパターンをマスクとして、HBrガスを用いたドライエッチングによりトレンチ8を形成する[同図(b)]。このときトレンチ8の深さは、pチャネル領域2の拡散深さより少し深くする。トレンチの寸法は、例えば、幅1μm、深さ2.7μm、間隔3.5μmである。すなわち、トレンチ8の深さとpチャネル領域2の拡散深さとの差xは約0.2μmとなる。
【0017】
トレンチ形成用の酸化膜11をそのまま使用し、燐イオン12を注入する[同図(c)]。イオン注入の条件は、加速電圧150kV、ドーズ量を1×1013/cm2 とし、注入角は0°とする。注入角の浅いイオン注入とすれば、トレンチの側面には殆どイオンが注入されない。仮にトレンチの側面に注入されたとしても、深さが浅いので、表面層の僅かな量のエッチングで除去できる。トレンチの底部には、ほぼ垂直に注入されるので、深く注入できる。13はイオン注入領域である。
【0018】
酸化膜11を除去した後、熱酸化により、トレンチ内面に厚さ100nmのゲート酸化膜4を形成する。(1050℃、60分)この熱処理により、トレンチ8底部に注入された燐イオンが活性化され、拡散深さ0.5μmのn+ ウェル領域10が形成される[同図(d)]。
減圧CVDにより、トレンチ8内にゲート電極層5となる多結晶シリコンを埋め込み、余分な多結晶シリコンをエッチングした後、CVDによりほうけい酸ガラス(BPSG)の絶縁膜6を堆積し、フォトリソグラフィにより、パターニングし、更にスパッタリングによりソース電極7となるアルミニウム合金層を堆積し、パターニングする[同図(e)]。図示していないが、nドレイン層1の裏面側にTi、Ni、Auの金属層を蒸着してドレイン電極とする。
【0019】
このように、トレンチ8の底部にnドレイン層1より抵抗率の低いn+ ウェル領域10を設けることにより、ウェハ内でのオン抵抗のバラツキは大幅に改善され、5%以内となり、特性が安定した。また、オン抵抗の増大の問題が解決されるため、トレンチの深さは浅めの0.1〜0.5μmの間に制御すればよいことになり、耐圧を高くできる。そして、トレンチ深さの許容範囲が広くなって、製造が容易になった。
【0020】
[実施例2]
図4(a)〜(e)は、図1のMOSFETの別の製造方法を示す主な製造工程ごとの断面図である。半導体基板であるnドレイン層1の表面層にほう素イオンの注入、熱処理によりpチャネル領域2を形成し、更に表面にトレンチ形成のため酸化膜11を形成し、フォトリソグラフィにより、パターニングする[図4(a)]。
【0021】
酸化膜11のパターンをマスクとして、ドライエッチングによりトレンチ8を形成する[同図(b)]。
ウェットエッチングでトレンチ形成マスクとして使用した酸化膜11のパターンを後退エッチングし、トレンチ8の開口付近のpチャネル領域2の表面を露出させた後、ひ素イオンを注入する[同図(c)]。13はひ素イオン注入領域である。トレンチ8の底部だけでなく、開口部の近傍にもイオン注入され、ソース領域3形成のためのイオン注入となる。従ってこのイオン注入のドーズ量は、実施例1より多く、5×1013/cm2 程度とするのがよい。
【0022】
酸化膜11を除去した後、熱酸化により、トレンチ内部にゲート酸化膜4を形成する。このとき、熱処理により、pチャネル領域2の表面層およびトレンチ8底部に注入されたひ素イオンが活性化され、nソース領域3、n+ ウェル領域10が形成される[同図(d)]。
この後、実施例1と同様にして、トレンチ8内にゲート電極層5となる多結晶シリコンを埋め込み、余分な多結晶シリコンをエッチングした後、CVDにより絶縁膜6を堆積し、フォトリソグラフィにより、パターニングし、更にスパッタリングによりソース電極7となるアルミニウム合金層を堆積し、パターニングする[同図(e)]。
【0023】
このような方法をとれば、n+ ウェル領域10を形成するためのイオン注入を特別に行う必要がなく、実施例1の製造方法より工程が短縮できる。
[参考例]
図2は、本発明参考例のMOSFETのセル断面図である。
この例は、nソース領域3の表面からトレンチ8が形成され、そのトレンチ8の底部にn+ ウェル領域10が形成されているのは、図1の実施例1と同様であるが、トレンチ8の深さがpチャネル領域2の拡散深さより浅い点が異なっている。ただし、トレンチ8の底部に形成されたn+ ウェル領域10が、nドレイン層1に達している。
【0024】
図5(a)〜(e)は、図2のMOSFETの製造方法を示す主な製造工程ごとの断面図である。半導体基板であるnドレイン層1の表面層にほう素イオン、次いでひ素イオンの注入、熱処理によりpチャネル領域2、およびnソース領域3を形成し、更に表面にトレンチ形成のため酸化膜11を形成し、フォトリソグラフィにより、パターニングする[図5(a)]。
【0025】
酸化膜11のパターンをマスクとして、ドライエッチングによりトレンチ8を形成する[同図(b)]。このときトレンチ8の深さは、pチャネル領域2の拡散深さより少し浅くする。
トレンチ形成用の酸化膜11をそのままマスクとして使用し、燐イオンを注入する[同図(c)]。この時注入角は0°とする。13はイオン注入領域である。
【0026】
酸化膜11を除去した後、熱酸化により、トレンチ内部にゲート酸化膜4を形成する。このとき、熱処理により、トレンチ8底部に注入された燐イオンが活性化され、nドレイン層1に接するn+ ウェル領域10が形成される[同図(d)]。
減圧CVDにより、トレンチ8内にゲート電極層5となる多結晶シリコンを埋め込み、余分な多結晶シリコンをエッチングした後、CVDにより絶縁膜6を堆積し、フォトリソグラフィにより、パターニングし、更にスパッタリングによりソース電極7となるアルミニウム合金層を堆積し、パターニングする[同図(e)]。
【0027】
この場合、従来なら、反転層が形成されないためMOS半導体装置は動作しないが、本参考例のようにトレンチ8の底部にnドレイン層1より抵抗率の低いn+ ウェル領域10を設けることにより、トレンチ8の深さがpチャネル領域の拡散深さより浅い場合でも、反転層がnソース領域3からnドレイン層1までつながり、動作可能となる。
【0028】
このようにすることにより、ウェハ内でのオン抵抗のバラツキ等が大幅に改善され、また、トレンチ深さの許容範囲が広くなり、製造が容易になった。
【0029】
【発明の効果】
以上説明したように本発明によれば、トレンチ内にゲート絶縁膜を介してゲート電極層が設けられたトレンチ型MOS半導体装置において、トレンチの底部に高濃度の第一導電型ウェル領域を設けることによって、オン抵抗が安定し、トレンチの深さと第二導電型チャネル領域の深さとの差xを0.1 〜 0.5 μmと小さい値としても従来のようなオン抵抗の増大が無いため、耐圧を高く保てるようになる。また差xの許容範囲が広くなり、製造が容易になる。
【0030】
そして本発明の様なトレンチ型MOS半導体装置の製造方法として、トレンチ形成後、その形成に用いた絶縁膜パターンを後退エッチングさせ、第一導電型不純物のイオン注入および熱処理をおこない、ソース領域と第一導電型ウェル領域を同時に形成することで、工程を短縮できることを示した。
【図面の簡単な説明】
【図1】 本発明実施例1のMOSFETの部分断面図
【図2】 本発明参考例のMOSFETの部分断面図
【図3】 (a)〜(e)は図1の実施例1のMOSFETの製造工程順の断面図
【図4】 (a)〜(e)は図3の製造方法と異なる実施例2の製造方法の製造工程順の断面図
【図5】 (a)〜(e)は図2の参考例のMOSFETの製造工程順の断面図
【図6】 従来のMOSFETの部分断面図
【図7】 トレンチ深さとpチャネル領域の拡散深さとの差xによる耐圧の変化を示す特性図
【符号の説明】
1 nドレイン層
2 pチャネル領域
3 nソース領域
4 ゲート酸化膜
5 ゲート電極層
6 絶縁膜(BPSG)
7 ソース電極
8 トレンチ
9 ドレイン電極
10 n+ ウェル領域
11 酸化膜
12 燐イオン
13 イオン注入領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MOSFET (field effect transistor having a gate electrode of a metal-oxide film-semiconductor structure) and an IGBT (insulated gate bipolar transistor) having a control gate electrode layer embedded in the trench through an insulating film. The present invention relates to a trench type MOS semiconductor device such as an insulated gate thyristor and an intelligent power module (IPM) which is an assembly thereof, and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 6 is a partial cross-sectional view of the main part of a MOSFET which is an example of a MOS semiconductor device having a conventional trench structure.
A
[0003]
By applying an appropriate voltage to a gate electrode (not shown) provided in contact with the
[0004]
[Problems to be solved by the invention]
In FIG. 6, in order to manufacture a MOS semiconductor device having a trench structure, a
[0005]
FIG. 7 is a characteristic diagram showing the dependency of the difference x between the depth of the
On the other hand, when this difference x is reduced, there is a problem that the on-resistance increases. This is presumably because if the difference x is small, a sufficient inversion layer is not formed at the bottom of the
[0006]
Therefore, in order to obtain a MOSFET having a high withstand voltage and a low on-resistance, the difference x between the trench depth and the channel region must be controlled within a very narrow range, which is difficult to manufacture. If the difference x varies, the withstand voltage and the on-resistance vary. Actually, the ON resistance variation may be 20 to 30% in the same lot. This problem is not limited to trench MOSFETs but is common to trench semiconductor devices having MOS structure gates.
[0007]
In view of the above problems, an object of the present invention is to provide a method for manufacturing a trench type MOS semiconductor device having a trench structure that has a high breakdown voltage, a low on-resistance, and is easy to manufacture.
[0008]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention sets the protrusion of the trench to the first conductivity type drain layer to be 0.1 to 0.5 μm, and a first conductivity type well region having a higher concentration than the first conductivity type drain layer at the bottom of the trench. In this case, even if the withstand voltage is high and the difference x between the trench depth and the channel region depth is small, the low-resistance first conductivity type well region functions as an inversion layer, so that an increase in on-resistance can be suppressed. It will be. Further, the allowable range of the difference x between the trench depth and the channel region depth is widened.
As a method for manufacturing such a trench type MOS semiconductor device, a first conductivity type well region is formed at the bottom of the trench by ion implantation of a first conductivity type impurity and heat treatment. If ion implantation is performed at a shallow implantation angle, almost no ions are implanted into the side surface of the trench. Even if it is implanted into the side surface of the trench, the depth is shallow, so that it can be removed by a slight amount of etching of the surface layer. Since the bottom of the trench is implanted substantially vertically, it can be implanted deeply.
Then, the trench formation insulating film mask is etched backward after the trench formation, and the first conductivity type source region and the first conductivity type well region at the bottom of the trench are simultaneously formed by ion implantation of the first conductivity type impurity and heat treatment. It shall be. By doing so, since the first conductivity type source region and the first conductivity type well region can be formed at the same time, it is not necessary to perform the photolithography process separately, and the process can be shortened.
[0009]
[0010]
[0011]
[0012]
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below based on examples with reference to the drawings. In addition, the area | region and layer which crowned n and p shall mean the area | region and layer which respectively have an electron and a hole as a majority carrier, The example which made the 1st conductivity type n type and the 2nd conductivity type p type This can be reversed.
[0014]
[Example 1]
FIG. 1 is a partial cross-sectional view of the upper layer portion of the main part of the MOSFET according to the first embodiment of the present invention. In addition to the main portion shown in the figure, there is a portion that mainly shares the breakdown voltage in the peripheral region, but it is omitted because it is not a portion related to the essence of the present invention.
A
[0015]
3A to 3E are cross-sectional views for each main manufacturing process showing the method for manufacturing the MOSFET of FIG. Boron ions and then arsenic ions are implanted into the surface layer of the
[0016]
Using the pattern of
[0017]
The
[0018]
After removing the
Polycrystalline silicon to be the
[0019]
Thus, by providing the n + well region 10 having a resistivity lower than that of the
[0020]
[Example 2]
4A to 4E are cross-sectional views for each main manufacturing process showing another method for manufacturing the MOSFET of FIG. A p-
[0021]
Using the pattern of the
The pattern of the
[0022]
After removing the
Thereafter, in the same manner as in Example 1, polycrystalline silicon to be the
[0023]
By adopting such a method, it is not necessary to perform ion implantation for forming the n + well region 10, and the process can be shortened compared with the manufacturing method of the first embodiment.
[ Reference example ]
FIG. 2 is a cell cross-sectional view of a MOSFET according to a reference example of the present invention.
In this example, the
[0024]
FIGS. 5A to 5E are cross-sectional views for each main manufacturing process showing a method for manufacturing the MOSFET of FIG. Boron ions and then arsenic ions are implanted in the surface layer of
[0025]
Using the pattern of the
Using the
[0026]
After removing the
Polycrystalline silicon to be the
[0027]
In this case, the MOS semiconductor device does not operate conventionally because the inversion layer is not formed. However, by providing the n + well region 10 having a lower resistivity than the
[0028]
By doing so, the variation in on-resistance in the wafer was greatly improved, and the allowable range of the trench depth was widened, thereby facilitating manufacture.
[0029]
【The invention's effect】
As described above, according to the present invention, in the trench type MOS semiconductor device in which the gate electrode layer is provided in the trench via the gate insulating film, the high-concentration first conductivity type well region is provided at the bottom of the trench. As a result, the on-resistance is stabilized, and even if the difference x between the trench depth and the depth of the second conductivity type channel region is as small as 0.1 to 0.5 μm, there is no increase in the on-resistance as in the conventional case, so the withstand voltage can be kept high. It becomes like this. In addition, the allowable range of the difference x is widened, and manufacturing is facilitated.
[0030]
Then, as a method of manufacturing a trench type MOS semiconductor device as in the present invention, after forming a trench, the insulating film pattern used for the formation is etched back, ion implantation of a first conductivity type impurity and heat treatment are performed, and the source region and the first It was shown that the process can be shortened by simultaneously forming one conductivity type well region.
[Brief description of the drawings]
Figure 1 is a partial cross-sectional view of MOSFET according to the invention Example partial cross-sectional view of one of the
1 n drain layer 2 p channel region 3
7
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17788597A JP3915180B2 (en) | 1997-07-03 | 1997-07-03 | Trench type MOS semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17788597A JP3915180B2 (en) | 1997-07-03 | 1997-07-03 | Trench type MOS semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1126758A JPH1126758A (en) | 1999-01-29 |
JP3915180B2 true JP3915180B2 (en) | 2007-05-16 |
Family
ID=16038768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17788597A Expired - Lifetime JP3915180B2 (en) | 1997-07-03 | 1997-07-03 | Trench type MOS semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3915180B2 (en) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19913375B4 (en) * | 1999-03-24 | 2009-03-26 | Infineon Technologies Ag | Method for producing a MOS transistor structure |
US20010001494A1 (en) * | 1999-04-01 | 2001-05-24 | Christopher B. Kocon | Power trench mos-gated device and process for forming same |
JP2001036071A (en) * | 1999-07-16 | 2001-02-09 | Toshiba Corp | Manufacture for semiconductor device |
JP4678902B2 (en) * | 1999-09-02 | 2011-04-27 | 富士電機システムズ株式会社 | Silicon carbide UMOS semiconductor device and method of manufacturing the same |
US6849898B2 (en) | 2001-08-10 | 2005-02-01 | Siliconix Incorporated | Trench MIS device with active trench corners and thick bottom oxide |
US6764906B2 (en) * | 2001-07-03 | 2004-07-20 | Siliconix Incorporated | Method for making trench mosfet having implanted drain-drift region |
US7009247B2 (en) | 2001-07-03 | 2006-03-07 | Siliconix Incorporated | Trench MIS device with thick oxide layer in bottom of gate contact trench |
US7291884B2 (en) | 2001-07-03 | 2007-11-06 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
US7033876B2 (en) | 2001-07-03 | 2006-04-25 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
US6657254B2 (en) * | 2001-11-21 | 2003-12-02 | General Semiconductor, Inc. | Trench MOSFET device with improved on-resistance |
JP3954541B2 (en) | 2003-08-05 | 2007-08-08 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
JP2007027193A (en) * | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | Semiconductor device, its manufacturing method and non-insulated dc/dc converter |
JP4830877B2 (en) * | 2007-01-31 | 2011-12-07 | トヨタ自動車株式会社 | Manufacturing method of semiconductor device |
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JP5578873B2 (en) * | 2010-02-08 | 2014-08-27 | 古河電気工業株式会社 | Gallium nitride semiconductor device and manufacturing method thereof |
JP2016018980A (en) * | 2014-07-11 | 2016-02-01 | ソニー株式会社 | Solid-state image sensor, manufacturing method and electronic apparatus |
JP6032337B1 (en) * | 2015-09-28 | 2016-11-24 | 富士電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
CN107845581A (en) * | 2017-11-02 | 2018-03-27 | 中电科技集团重庆声光电有限公司 | The UMOS device architectures and preparation method of a kind of low drain source on state resistance |
KR102417367B1 (en) * | 2017-12-14 | 2022-07-05 | 현대자동차 주식회사 | Semiconductor device |
CN108766965B (en) * | 2018-08-03 | 2023-06-13 | 淄博汉林半导体有限公司 | Groove type double MOS tube device shared by drain electrodes and manufacturing method |
-
1997
- 1997-07-03 JP JP17788597A patent/JP3915180B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1126758A (en) | 1999-01-29 |
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Legal Events
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|
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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