JP3642768B2 - Horizontal high voltage semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、ＬＤＭＯＳ電界効果トランジスタを具える横型高耐圧半導体装置に関する。
【０００２】
【従来技術】
図５は、従来の横型高耐圧半導体装置１０の断面を示す図である。尚、図５中、一部の構成について断面を表すハッチングを省略して示してある。
【０００３】
図５に示す横型高耐圧半導体装置１０は、ｐ型半導体基板１２に設けられたフィールド絶縁膜１６と、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（以下の説明において、ＬＤＭＯＳトランジスタと称することもある）とを具えている。
【０００４】
横型高耐圧半導体装置１０において、通常、ＬＤＭＯＳ電界効果トランジスタは、フィールド絶縁膜１６によってｐ型半導体基板１２の他の領域から隔てられたアクティブ領域３２に形成される。図５には、ｎチャネル型のＬＤＭＯＳ電界効果トランジスタをアクティブ領域３２に形成した構成を示してある。図５において、ＬＤＭＯＳ電界効果トランジスタは、アクティブ領域３２に、ｎ型拡散層１４と、ｐ型ボディ部２４とを有するとともに、該ボディ部２４にソース領域となるｎ型の高濃度拡散層２６を有している。さらに、このＬＤＭＯＳ電界効果トランジスタのアクティブ領域３２におけるｐ型半導体基板１２の表面には、ゲート絶縁膜２０が形成され、該絶縁膜２０上にゲート電極２２が設けられている。尚、図５に示す構成によれば、ｐ型半導体基板１２において、ｎ型拡散層１４は、アクティブ領域３２に相当する基板部分から、アクティブ領域３２外に相当する基板部分に延長して設けられている。そして、ｐ型半導体基板１２の、アクティブ領域３２に相当する基板部分に形成されたｎ型拡散層１４は、ＬＤＭＯＳ電界効果トランジスタのドレイン領域となる。
【０００５】
また、図５に示す横型高耐圧半導体装置１０では、ｎ型拡散層１４にアルミ配線を行う際、該拡散層１４と同一の導電型の高濃度拡散層２６を形成し、この高濃度拡散層２６を介して配線を行うことによって、当該ｎ型拡散層１４との導通を行う。上述したように、ｎ型拡散層１４は、アクティブ領域３２に相当する基板部分から、アクティブ領域３２外に相当する基板部分に延長して設けられている。アクティブ領域３２外に相当する基板部分に延長して設けられたｎ型拡散層１４には、図５に示すようにフィールド絶縁膜１６が設けられている。そして、このフィールド絶縁膜１６に開口部３４を設け、該開口部３４に露出したｎ型拡散層１４に、該ｎ型拡散層１４との導通をとるためのｎ型高濃度拡散層２６が設けられる。
【０００６】
また、図５に示す横型高耐圧半導体装置１０では、ｐ型ボディ部２４にアルミ配線を行う際も、該ボディ部２４と同一の導電型の高濃度拡散層３０を形成し、この高濃度拡散層３０を介して配線を行うことによって、当該ｐ型ボディ部２４との導通を行う。ｐ型ボディ部２４において、ｐ型高濃度拡散層３０は、当該ボディ部２４のｎ型高濃度拡散層２６が設けられていない部分に形成される。
【０００７】
【発明が解決しようとする課題】
従来の横型高耐圧半導体装置１０が有する、上述したような構成のＬＤＭＯＳトランジスタでは、ソース−ドレイン間に高い電圧が印加される。従って、横型高耐圧半導体装置１０のＬＤＭＯＳ電界効果トランジスタは、ソース−ドレイン間の高い電圧に耐えうるトランジスタである必要がある。すなわち、横型高耐圧半導体装置１０のＬＤＭＯＳ電界効果トランジスタは、デバイス耐圧が要求される。
【０００８】
図５に示す横型高耐圧半導体装置１０の構成によれば、ＬＤＭＯＳトランジスタのドレイン領域を有するｎ型拡散層１４の不純物濃度は、前述したデバイス耐圧によって設定される。一方、ｎ型拡散層１４の不純物濃度を高くすると、該拡散層１４の抵抗は低下するため、ＬＤＭＯＳトランジスタの駆動能力を向上させることができる。しかし、ｎ型拡散層１４の不純物濃度を、前述した設定値より高い濃度とした場合、ＬＤＭＯＳトランジスタのデバイス耐圧を低下させることとなる。すなわち、図５に示す横型高耐圧半導体装置１０のＬＤＭＯＳトランジスタの駆動能力と、当該トランジスタのデバイス耐圧とは、トレードオフの関係にある。よって、図５に示す横型高耐圧半導体装置１０の構成において、ｎ型拡散層１４の不純物濃度を、前述した設定値より高くすることは困難である。
【０００９】
さらに、図５に示す横型高耐圧半導体装置１０のＬＤＭＯＳトランジスタの構成によれば、ソース領域となるｎ型高濃度拡散層２６と、Ｐ型ボディ部２４（及びＰ型半導体基板１２）と、ドレイン領域となるｎ型拡散層１４との構成に注目したとき、Ｐ型ボディ部２４（及びＰ型半導体基板１２）に寄生のベース抵抗が存在する。このベース抵抗を低下させるために、Ｐ型ボディ部２４において、Ｐ型高濃度拡散層３０を、基板１２の深さ方向に深く形成する必要がある。尚、Ｐ型高濃度拡散層３０を深く形成すると、当該Ｐ型高濃度拡散層３０の抵抗を低下させることもできる。その結果、ラッチアップ耐性が向上する。しかし、Ｐ型高濃度拡散層３０を深く形成すると、当該ＬＤＭＯＳトランジスタの素子領域が大きくなるという問題が生じる。
【００１０】
この発明は、以上のような問題点に鑑み成されたものであり、従って、この発明の目的は、従来と同様のデバイス耐圧及びラッチアップ耐性を有し、かつＬＤＭＯＳトランジスタの素子領域を縮小させ、及び該トランジスタの駆動能力を向上させることのできる横型高耐圧半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上述した目的を達成するため、この発明の横型高耐圧半導体装置は、第１導電型半導体基板に、アクティブ領域を当該第１導電型半導体基板の他の領域から隔てるフィールド絶縁膜と、ＬＤＭＯＳ電界効果トランジスタとを具える。
【００１２】
このＬＤＭＯＳ電界効果トランジスタは、アクティブ領域に、第２導電型の拡散層の領域部分からなるドリフト領域と、第１導電型のボディ部とを有し、該ボディ部に、第２導電型の高濃度拡散層と、第１導電型の高濃度拡散層とを有する。さらに、この発明の横型高耐圧半導体装置によれば、ＬＤＭＯＳ電界効果トランジスタにおいて、前述したドリフト領域に埋め込まれる第１導電型の高濃度埋込拡散層は、第１導電型のボディ部の底部と連続して、当該底部の下側に、かつ、第２導電型の拡散層にドレイン電圧が印加されると、ドリフト領域に埋め込まれた第１導電型の高濃度埋込拡散層と第２導電型の拡散層とのｐｎ接合面に形成される空乏層が、ｐｎ接合面の周囲に向かって伸びる位置に、ドリフト領域の内部に延在して設けられ、及び第１導電型の高濃度埋込拡散層の不純物濃度は、第１導電型の高濃度拡散層より低濃度とし、第２導電型の拡散層より高濃度としてある。
【００１３】
この発明の横型高耐圧半導体装置のＬＤＭＯＳ電界効果トランジスタの構成では、アクティブ領域の第２導電型の拡散層がドレイン領域となり、第１導電型のボディ部に形成された第２導電型の高濃度拡散層がソース領域となる。通常、ドレイン領域の第２導電型の拡散層はドリフト領域ともなる。
【００１４】
この発明によれば、前述したドリフト領域に、第１導電型のボディ部の底部と連続して設けられた第１導電型の高濃度埋込拡散層が埋め込まれる。第２導電型の拡散層において、該拡散層と第１導電型の高濃度埋込拡散層との接合面には、空乏層が形成される。第１導電型の高濃度埋込拡散層の不純物濃度は、第２導電型の拡散層より高濃度としてある。よって、第２導電型の拡散層に電圧が印加されると、第２導電型の拡散層と第１導電型の高濃度埋込拡散層との接合面に形成された空乏層は、該接合面から当該接合面の周囲に向かって伸び、その結果、ドリフト領域は、実質的にその領域の全てが容易に空乏化される。よって、この発明の横型高耐圧半導体装置では、ＬＤＭＯＳトランジスタにおいて、予め第２導電型の拡散層の不純物濃度を高濃度としておいても、従来と同様のデバイス耐圧を維持しつつ、当該トランジスタの駆動能力を向上させることができる。すなわち、この発明の横型高耐圧半導体装置によれば、ＬＤＭＯＳトランジスタの、デバイス耐圧と駆動能力とのトレードオフ関係を改善することができる。
【００１５】
ところで、上述したこの発明の横型高耐圧半導体装置が有するＬＤＭＯＳトランジスタの構成によれば、ソース領域となる第２導電型の高濃度拡散層と、ドレイン領域となる第２導電型の拡散層との間の第１導電型の領域には、寄生のべース抵抗が存在する。また、第１導電型のボディ部には、当該ボディ部との電気的な導通をとるために、第１導電型の高濃度拡散層が形成される。この発明によれば、不純物濃度を第１導電型の高濃度拡散層より低濃度とした第１導電型の高濃度埋込拡散層を、第１導電型のボディ部の底部と連続して設けることにより、前述したベース抵抗及び第１導電型の高濃度拡散層の抵抗を低下させる。このため、この発明の横型高耐圧半導体装置では、第１導電型の高濃度拡散層を深く形成する必要が無く、既に説明した従来技術と比較して、従来と同様のラッチアップ耐性を維持したままＬＤＭＯＳトランジスタの素子領域を縮小することができる。
【００１６】
【発明の実施の形態】
以下、図を参照して、この出願に係わる発明による実施の形態について説明する。尚、以下の説明に用いる各図は、この発明を理解できる程度に概略的に示してあるに過ぎず、従って、この発明が図示例のみに限定されるものでないことは理解されたい。また、説明に用いる各図において、同様な構成成分については、同一の符号を付して示し、重複する説明を省略することもある。また、説明に用いる各図において、一部の構成要素について、断面を示すハッチングを省略することもある。
【００１７】
［第１の実施の形態］
この発明の第１の実施の形態について説明する。
【００１８】
１．この実施の形態の横型高耐圧半導体装置
図１は、この実施の形態の横型高耐圧半導体装置１００の構成を示す断面図である。尚、図１中、一部の構成について断面を示すハッチングを省略して示してある。
【００１９】
図１には、第１導電型半導体基板としてｐ型半導体基板１２を用いて構成される横型高耐圧半導体装置１００を示してある。この実施の形態の横型高耐圧半導体装置１００は、アクティブ領域３２を当該ｐ型半導体基板１２の他の領域から隔てるフィールド絶縁膜１６と、ＬＤＭＯＳ電界効果トランジスタとを具える。
【００２０】
ここで、図１に示す横型高耐圧半導体装置１００は、既に図５を参照して説明した横型高耐圧半導体装置１０と同様の構成を有する。従って、図１において、図５に示す横型高耐圧半導体装置１０と同様の構成である構成要素については、図５と同一の符号を付して示し、重複する説明は記載を省略する。
【００２１】
図１において、横型高耐圧半導体装置１００のアクティブ領域３２には、ｎチャネル型のＬＤＭＯＳトランジスタが形成されている。このＬＤＭＯＳトランジスタは、第２導電型の拡散層としてｎ型拡散層１１４と、第１導電型のボディ部としてｐ型ボディ部２４とを有する。この実施の形態によれば、ｐ型半導体基板１２に、ｐ型ボディ部２４とｎ型拡散層１１４とが互いに、離間して設けられる構成であっても良いし、隣接して設けられる構成であっても良い。
【００２２】
そして、図１に示すｎ型拡散層１１４の構成は、図５を参照して既に説明したｎ型拡散層１４の構成と同様であるとする。すなわち、アクティブ領域３２内のｎ型拡散層１１４の領域部分は、基板１２の表面に接した領域を有する。そして、ｎ型拡散層１１４は、ｐ型半導体基板１２において、アクティブ領域３２のフィールド絶縁膜１６と接する側の基板部分からフィールド絶縁膜１６の下側へと、アクティブ領域３２外に相当する基板部分に延長して設けられている。
【００２３】
さらに、ｐ型ボディ部２４は、その領域内に、第２導電型の高濃度拡散層であるｎ型高濃度拡散層２６と、第１導電型の高濃度拡散層であるｐ型高濃度拡散層１３０とを有する。図１に示す構成によれば、ｐ型ボディ部２４の基板１２表面に接した領域に、アクティブ領域３２内のｎ型拡散層１１４の領域部分と対向して、順次にｎ型高濃度拡散層２６と、ｐ型高濃度拡散層１３０とが設けられている。ｐ型高濃度拡散層１３０の、ｎ型高濃度拡散層２６と反対側の領域は、フィールド絶縁膜１６と境界を接している。さらに図１に示す構成例では、ｎ型高濃度拡散層２６は、ｐ型高濃度拡散層１３０よりも基板表面からの深さが浅く形成されている。
【００２４】
また、図１に示すｐ型高濃度拡散層１３０をｐ型ボディ部２４内に設けた理由は、従来と同様に、このｐ型高濃度拡散層１３０を介してアルミ配線を行うことによって、ｐ型ボディ部２４との導通をとるためである。
【００２５】
さらに、この実施の形態の横型高耐圧半導体装置１００の構成によれば、アクティブ領域３２内のｎ型拡散層１１４の領域部分は、基板１２の表面に接した領域でドリフト領域として作用する。そして、横型高耐圧半導体装置１００には、第１導電型の高濃度埋込拡散層としてｐ型高濃度埋込拡散層１０２が、ｐ型ボディ部２４の底部１０４と連続して、この底部１０４の下側に設けてある。ｐ型高濃度埋込拡散層１０２は、ｎ型拡散層１１４の内部へと延在して設けられている。ｎ型拡散層１１４中に延在する埋込拡散層１０２の領域は、アクティブ領域３２内の領域、すなわちｎ型拡散層１１４の上述したドリフト領域内に設けられている。さらに、ｐ型高濃度埋込拡散層１０２の不純物濃度を、ｐ型高濃度拡散層１３０より低濃度とするとともに、ｎ型拡散層１１４より高濃度としてある。
【００２６】
既に説明したように、アクティブ領域３２内のｎ型拡散層１１４の領域部分は、ＬＤＭＯＳトランジスタのドレイン領域であるとともに、ドリフト領域でもある。このドリフト領域に埋め込まれたｐ型高濃度埋込拡散層１０２の領域部分とその周辺のｎ型拡散層１１４の領域部分とのｐｎ接合面には空乏層が形成される。また、上述したように、ｐ型高濃度埋込拡散層１０２の不純物濃度は、ｎ型拡散層１１４より高濃度としてある。ｎ型拡散層１１４にドレイン電圧が印加されると、上述したｐｎ接合面に形成された空乏層は、該接合面から当該接合面の周囲に向かってのび、その結果、ドリフト領域は、実質的にその全ての領域部分が容易に空乏化される。
【００２７】
既に説明したように、図５に示すＬＤＭＯＳトランジスタの構成では、該トランジスタのデバイス耐圧は、ドレイン電圧が印加された場合のｎ型拡散層１４における空乏層の伸びによって決定される。よって、一般に、ｎ型拡散層１４の不純物濃度は、ＬＤＭＯＳトランジスタのデバイス耐圧によって決定される。また、ｎ型拡散層１４の不純物濃度を高くすると、該拡散層１４の抵抗は低下するため、当該トランジスタの駆動能力を向上させることができる。しかし、ｎ型拡散層１４の不純物濃度を高濃度とすると、ドレイン電圧が印加された場合、該拡散層１４における空乏層の伸びが小さくなる。その結果、ＬＤＭＯＳトランジスタのデバイス耐圧は低下する。このように、ＬＤＭＯＳトランジスタの、デバイス耐圧と駆動能力はトレードオフの関係となる。
【００２８】
この実施の形態によれば、図１に示すＬＤＭＯＳトランジスタの構成では、上述したように、ｎ型拡散層１１４のドリフト領域には、該拡散層１１４より高い不純物濃度を有するｐ型高濃度埋込拡散層１０２が埋め込まれている。よって、ドレイン電圧が印加された場合、該ｎ型拡散層１１４とｐ型高濃度埋込拡散層１０２との接合面の空乏層は容易に伸び、当該拡散層１１４のドリフト領域の全域を実質的に空乏化する。従って、図５に示す従来のＬＤＭＯＳトランジスタの構成と比較し、ｎ型拡散層１１４における空乏層の伸びを、該拡散層１１４の不純物濃度によらず大きくすることができるため、予めｎ型拡散層１１４の不純物濃度を高濃度とすることが可能となる。その結果、横型高耐圧半導体装置１００の構成では、従来と同様のデバイス耐圧を維持しつつ、ＬＤＭＯＳトランジスタの駆動能力を向上させることができる。すなわち、この実施の形態によれば、ＬＤＭＯＳトランジスタの、デバイス耐圧と駆動能力とのトレードオフ関係を大幅に改善することができる。
【００２９】
ところで、既に説明したように、図１に示す横型高耐圧半導体装置１００のＬＤＭＯＳトランジスタの構成において、ソース領域となるｎ型高濃度拡散層２６とドレイン領域となるｎ型拡散層１１４との間の、ｐ型ボディ部２４（及びｐ型半導体基板１２）のｐ型の領域には、寄生のベース抵抗が存在する。この実施の形態では、不純物濃度をｐ型高濃度拡散層１３０より低濃度としたｐ型高濃度埋込拡散層１０２を、ｐ型ボディ部２４の底部と連続して設けることにより、前述したベース抵抗及びｐ型高濃度拡散層１３０の抵抗を低下させる。このため、図５に示すｐ型高濃度拡散層３０の構成と比較して、図１に示すｐ型高濃度拡散層１３０は浅く形成することができる。従って、この実施の形態の横型高耐圧半導体装置１００では、図５に示す従来の構成と比較して、従来と同様のラッチアップ耐性を維持したまま、ＬＤＭＯＳトランジスタの素子領域を縮小することができる。
【００３０】
２．この実施の形態の横型高耐圧半導体装置の製造方法
次に、以上説明したような構成を有する、図１に示す横型高耐圧半導体装置１００の製造方法の一例について、図２（Ａ）〜（Ｄ）を参照して説明する。図２（Ａ）〜（Ｄ）は、横型高耐圧半導体装置１００の製造方法に供する製造工程図である。いずれの図も図１に対応する位置での断面図である。尚、以下に説明する製造方法は単なる一例であって、この実施の形態の横型高耐圧半導体装置１００は、任意好適な製造方法によって製造されるのが望ましい。また、以下の説明において、特定の材料及び条件を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。
【００３１】
例えば、ボロン（Ｂ）をドープしたシリコン（Ｓｉ）基板を用いて構成されるｐ型半導体基板１２に、公知のホトリソグラフィ技術及びイオン注入技術により、リンを１００ｋｅＶで１０13／ｃｍ2程度注入する。その後、公知の拡散技術により、窒素（Ｎ2）等の不活性ガスを用いて１２００℃で３００分間、熱処理を行い、ｎ型拡散層１１４を形成する（図２（Ａ））。
【００３２】
尚、既に説明したように、この実施の形態の横型高耐圧半導体装置１００によれば、予めｎ型拡散層１１４の不純物濃度を高濃度とすることができる。図５に示す従来の横型高耐圧半導体装置１０の構成と比較した場合、上述した図２（Ａ）に示す工程では、従来は、リンの注入量は、１００ｋｅＶで５．０×１０12／ｃｍ2〜７．０×１０12／ｃｍ2程度であったが、この実施の形態によれば、上述したように、１０13／ｃｍ2程度の注入量とすることができる。
【００３３】
次に、ｎ型拡散層１１４形成済みのｐ型半導体基板１２に、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術により、ｎ型拡散層１１４の一部をドレイン領域として含むアクティブ領域３２と、該領域３２を当該ｐ型半導体基板１２の他の領域から隔てる、８０００Å程度の厚さのフィールド絶縁膜１６とを形成する。この際、アクティブ領域３２外のｎ型拡散層１１４に形成されたフィールド絶縁膜１６に、開口部３４も形成される（図２（Ｂ））。
【００３４】
その後、イオン注入領域２０２に、公知のホトリソグラフィ技術及び公知のイオン注入技術により、ボロン（Ｂ）を１．５ＭｅＶで５×１０13／ｃｍ2程度注入する。尚、イオン注入領域２０２は、図１を参照して説明したｐ型高濃度埋込拡散層１０２と同様の構成を有する。すなわち、イオン注入領域２０２は、ｐ型ボディ部２４の底部１０４と連続し、かつドレイン領域となるｎ型拡散層１１４に埋め込まれるように形成される（図２（Ｂ））。
【００３５】
ここで、一般に、ドレイン領域となるｎ型拡散層１１４の深さは、前述したアクティブ領域３２に形成されるＬＤＭＯＳトランジスタのデバイス耐圧によって変化する。具体的には、ＬＤＭＯＳトランジスタのデバイス耐圧が大きくなるほど、ｎ型拡散層１１４は深く形成されるのが好ましい。そして、ｐ型半導体基板１２の表面から当該基板の深さ方向に向かって、ｎ型拡散層１１４の深さの１／４〜１／３程度の深さにイオン注入領域２０２が埋め込まれるのが好ましい（図２（Ｂ））。
【００３６】
ところで、上述した手順によってイオン注入領域２０２にイオンを注入した後、アクティブ領域に相当するｐ型半導体基板１２の表面に、公知の酸化技術により、厚さが２００Å程度のゲート絶縁膜２０を形成する。続いて、該ゲート絶縁膜２０上に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、公知のホトリソグラフィ技術及び公知のエッチング技術により、ゲート電極２２を形成する（図２（Ｂ））。
【００３７】
その後、ゲート電極２２及びフィールド絶縁膜１６をイオン注入時のマスクとして用いて、公知のイオン注入技術によりボロン（Ｂ）を４０ｋｅＶで１０13／ｃｍ2程度注入し、公知の拡散技術により、窒素（Ｎ2）等の不活性ガスを用いて１１００℃で１２０分程度熱処理を行い、ｐ型ボディ部２４を形成する。この際、前述したイオン注入領域２０２には、ｐ型高濃度埋込拡散層１０２も形成される（図２（Ｃ））。
【００３８】
続いて、公知のホトリソグラフィ技術及びイオン注入技術により、ソース領域にヒ素（Ａｓ）を４０ｋｅＶで５×１０15／ｃｍ2程度注入するとともに、当該ｐ型ボディ部２４のソース領域を含まない領域に、フッ化ホウ素（ＢＦ2）を４０ｋｅＶで１０15／ｃｍ2程度注入する。ソース領域にイオン注入を行う際、開口部３４のｎ型拡散層１１４が露出した部分にも、ヒ素（Ａｓ）が注入される。その後、公知の拡散技術により、窒素（Ｎ2）等の不活性ガスを用いて１０００℃で２０分程度熱処理を行い、ｎ型高濃度拡散層２６及びｐ型高濃度拡散層１３０を形成する（図２（Ｄ））。
【００３９】
尚、ｐ型高濃度拡散層１３０とｐ型高濃度埋込拡散層１０２との配置関係は以下のようであるのが好ましい。すなわち、好ましくは、具体的にデバイス耐圧が４０〜６０ＶのＬＤＭＯＳトランジスタにおいて、深さが６〜７μｍのｎ型拡散層１１４のドリフト領域に、１．５〜２μｍ程度の深さにｐ型高濃度埋込拡散層１０２が埋め込まれている場合、ｐ型高濃度拡散層１３０の深さは０．１〜０．２μｍ程度で形成される。
【００４０】
また、具体的にデバイス耐圧が４０〜６０ＶのＬＤＭＯＳトランジスタにおいて、例えば、既に図５を参照して説明した、従来の横型高耐圧半導体装置１０の構成によれば、ｎ型拡散層１４の不純物濃度について、表面濃度は１×１０16／ｃｍ3程度である。一方、この実施の形態の横型高耐圧半導体装置１００の構成によれば、ＬＤＭＯＳトランジスタのデバイス耐圧が４０〜６０Ｖの場合、ｎ型拡散層１１４の不純物濃度について、表面濃度を３．０×１０16／ｃｍ3〜５．０×１０16／ｃｍ3程度とすることができる。
【００４１】
この実施の形態によれば、図２（Ａ）〜（Ｄ）を参照して説明した工程後、図示はしないが、公知の方法によりコンタクト形成及び配線形成などの各工程が行われるのが望ましい。また、図２（Ａ）〜（Ｄ）を参照して説明した工程では、チャネルストップ領域の形成や、ＬＤＭＯＳトランジスタの所望の閾値電圧を得るためのイオン注入等の各工程の説明について記載を省略したが、前述した各工程は所望に応じて行うことができる。
【００４２】
［第２の実施の形態］
この発明の第２の実施の形態について説明する。
【００４３】
１．この実施の形態の横型高耐圧半導体装置
図３は、この実施の形態の横型高耐圧半導体装置３００の構成を示す断面図である。尚、図３中、一部の構成について断面を示すハッチングを省略して示してある。
【００４４】
この実施の形態の横型高耐圧半導体装置３００は、図１を参照して説明した第１の実施の形態の横型高耐圧半導体装置１００と同様の構成を有する。従って、図３において、第１の実施の形態の横型高耐圧半導体装置１００と同様の構成である構成要素については、図１と同一の符号を付して示し、重複する説明は記載を省略する。
【００４５】
横型高耐圧半導体装置３００のアクティブ領域３２に形成されたＬＤＭＯＳトランジスタにおいて、ゲート絶縁膜３２０は、図１に示すゲート絶縁膜２０の構成と同様の構成を有する。そして、図１に示す構成と同様に、ゲート絶縁膜３２０上にゲート電極２２が設けられている。
【００４６】
また、横型高耐圧半導体装置３００のＬＤＭＯＳトランジスタは、第１の実施の形態と同様、第１導電型の高濃度埋込拡散層としてｐ型高濃度埋込拡散層３０２を有する。該埋込拡散層３０２は、図１を参照して説明したｐ型高濃度埋込拡散層１０２と同様の構成を有する。さらに、この実施の形態によれば、ｐ型高濃度埋込拡散層３０２は、ｎ型拡散層１１４において、フィールド絶縁膜１６の下に配置され、埋め込まれる構成とするのが好ましい。
【００４７】
すなわち、図３において、図１を参照して既に説明したｐ型高濃度埋込拡散層１０２と同様、ｐ型高濃度埋込拡散層３０２は、ｎ型拡散層１１４のドリフト領域に埋め込まれる。そして、図３に示すように、この実施の形態によれば、ｎ型拡散層１１４に埋め込まれたｐ型高濃度埋込拡散層３０２は、アクティブ領域３２から該領域３２外に延長して設けられるのが望ましい。図３に示す横型高耐圧半導体装置３００の構成によれば、既に説明したように、アクティブ領域３２外のｎ型拡散層１１４には、フィールド絶縁膜１６が設けられている。よって、上述したように、ｎ型拡散層１１４において、アクティブ領域３２外に延長して設けられたｐ型高濃度埋込拡散層３０２は、フィールド絶縁膜１６下に配置され、埋め込まれる構成となる。
【００４８】
この実施の形態の構成によれば、ｎ型拡散層１１４にドレイン電圧が印加されると、既に説明した第１の実施の形態と同様、ｐ型高濃度埋込拡散層３０２とｎ型拡散層１１４とのｐｎ接合面に形成された空乏層は、該接合面から該接合面の周囲に向かって伸び、第１の実施の形態と同様、ドレイン領域は、その全ての領域部分が容易に空乏化される。この際、この実施の形態によれば、フィールド絶縁膜１６下に配置され、埋め込まれたｐ型高濃度埋込拡散層３０２とｎ型拡散層１１４とのｐｎ接合面より伸びた空乏層は、フィールド絶縁膜１６に達する。この状態で、アクティブ領域３２に相当するｐ型半導体基板１２の、ゲート電極２２下の電位は電気的にフローティングとなる。その結果、ゲート絶縁膜３２０におけるドレイン電圧による電界の影響は、図１に示すゲート絶縁膜２０と比較して少なくなる。従って、この実施の形態によれば、ゲート絶縁膜３２０の厚さを、図１に示すゲート絶縁膜２０と比較して薄くすることが可能となる。
【００４９】
よって、以上説明したこの実施の形態の構成によれば、第１の実施の形態と同様の作用及び効果が得られるほか、さらに、ゲート絶縁膜３２０の薄膜化が可能となり、その結果、第１の実施の形態と比較して、ＬＤＭＯＳトランジスタのチャネル抵抗を低減し、該トランジスタの駆動能力を向上させることができる。
【００５０】
２．この実施の形態の横型高耐圧半導体装置の製造方法
次に、以上説明したような構成を有する、図３に示す横型高耐圧半導体装置３００の製造方法の一例について説明する。以下に説明する横型高耐圧半導体装置３００の製造方法は、図２（Ａ）〜（Ｄ）を参照して説明した横型高耐圧半導体装置１００の製造方法と同様の工程によって行われるのが好ましい。従って、以下に説明する横型高耐圧半導体装置３００の製造方法において、第１の実施の形態と同様の工程については説明を省略する。また、以下の説明において、特定の材料及び条件を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。そして、以下に説明する製造方法は、単なる一例であって、この実施の形態の横型高耐圧半導体装置３００は、任意好適な製造方法によって製造されるのが好ましい。
【００５１】
図４は、この実施の形態の横型高耐圧半導体装置３００の製造方法に供する製造工程図である。尚、図４において、図２（Ａ）〜（Ｄ）に示す工程と同様の工程に供する製造工程図は、図示を省略してある。さらに、図４は、図２（Ａ）〜（Ｄ）及び図３に対応する位置での断面図である。
【００５２】
この実施の形態の横型高耐圧半導体装置３００では、好ましくは、既に図２（Ａ）を参照して説明した工程と同様の手順によって、ｐ型半導体基板１２にｎ型拡散層１１４が形成される。
【００５３】
その後、図４に示す工程が行われる。ｎ型拡散層１１４形成済みのｐ型半導体基板１２に、公知のホトリソグラフィ技術及びイオン注入技術により、ボロン（Ｂ）を１．５ＭｅＶで５ｘ１０13／ｃｍ2程度注入する。この際、ボロン（Ｂ）が注入される領域は、図３に示すｐ型高濃度埋込拡散層３０２が設けられる領域と同一の領域である。
【００５４】
その後、図２（Ｂ）に示す工程と同様の手順によって、アクティブ領域３２及び８０００Å程度の厚さのフィールド絶縁膜１６が形成される。この際、上述した手順によってボロン（Ｂ）が注入された領域に、ｐ型高濃度埋込拡散層３０２が形成される。
【００５５】
その後、図２（Ｂ）に示す工程と同様の手順によって、ゲート絶縁膜３２０及びゲート電極２２が形成される。ここで、一般に、ＬＤＭＯＳトランジスタのデバイス耐圧が大きい場合、ゲート絶縁膜３２０は厚くなるのが望ましい。第１の実施の形態において、図１及び図２（Ｂ）の工程図に示すゲート絶縁膜２０の厚さは、具体的に、３００〜５００Å程度であるのが好ましい。一方、この実施の形態によれば、既に説明したようにゲート絶縁膜３２０の薄膜化が可能となる。具体的に、この実施の形態では、上述した第１の実施の形態のゲート絶縁膜２０の厚さに対し、ゲート絶縁膜３２０の厚さは１００Å程度とすることができる。
【００５６】
図４を参照して説明した工程の後、好ましくは、図２（Ｃ）及び（Ｄ）を参照して説明した工程と同様の手順によって、図３に示す横型高耐圧半導体装置３００が形成されるのが好適である。そして、その後、図４では図示しないが、公知の方法によりコンタクト形成及び配線形成などの各工程が行われるのが望ましい。さらに、以上説明した製造方法では、図２（Ａ）〜（Ｄ）を参照して説明した手順と同様、チャネルストップ領域の形成等の各工程は、所望に応じて行うことができる。
【００５７】
【発明の効果】
以上説明したように、この発明の横型高耐圧半導体装置によれば、不純物濃度を第１導電型の高濃度拡散層より低濃度とした第１導電型の高濃度埋込拡散層を、第１導電型のボディ部の底部と連続して設けることにより、第１導電型の高濃度拡散層を深く形成する必要が無く、従来と同様のラッチアップ耐性を維持したままＬＤＭＯＳトランジスタの素子領域を縮小することができる。
【００５８】
また、この発明によれば、前述した第１導電型の高濃度埋込拡散層は、第２導電型の拡散層のドリフト領域に埋め込まれる。そして、ドレイン電圧が印加されると、第１導電型の高濃度埋込拡散層と第２導電型の拡散層との接合面に形成された空乏層が伸び、当該第２導電型の拡散層のドリフト領域は容易に完全に空乏化される。よって、この発明の横型高耐圧半導体装置では、ＬＤＭＯＳトランジスタにおいて、予め第２導電型の拡散層の不純物濃度を高濃度としておいても、従来と同様のデバイス耐圧を維持しつつ、当該トランジスタの駆動能力を向上させることができる。すなわち、この発明の横型高耐圧半導体装置によれば、ＬＤＭＯＳトランジスタの、デバイス耐圧と駆動能力とのトレードオフ関係を大幅に改善することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の構成例を説明するための図である。
【図２】（Ａ）〜（Ｄ）は、第１の実施の形態による製造方法に供する製造工程図である。
【図３】この発明の第２の実施の形態の構成例を説明するための図である。
【図４】第２の実施の形態による製造方法に供する製造工程図である。
【図５】従来の横型高耐圧半導体装置の構成例を説明するための図である。
【符号の説明】
１０、１００、３００：横型高耐圧半導体装置
１２：ｐ型半導体基板
１４、１１４：ｎ型拡散層
１６：フィールド絶縁膜
２０、３２０：ゲート絶縁膜
２２：ゲート電極
２４：ｐ型ボディ部
２６：ｎ型高濃度拡散層
３０、１３０：ｐ型高濃度拡散層
３２：アクティブ領域
３４：開口部
１０２、３０２：ｐ型高濃度埋込拡散層
１０４：ｐ型ボディ部の底部
２０２：イオン注入領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a lateral high voltage semiconductor device including an LDMOS field effect transistor.
[0002]
[Prior art]
FIG. 5 is a view showing a cross section of a conventional lateral high voltage semiconductor device 10. In FIG. 5, hatching indicating a cross section is omitted for a part of the configuration.
[0003]
A lateral high-voltage semiconductor device 10 shown in FIG. 5 includes a field insulating film 16 provided on a p-type semiconductor substrate 12 and an LDMOS (Lateral Double Diffused Metal Oxide Semiconductor) field effect transistor (referred to as an LDMOS transistor in the following description). There is also).
[0004]
In the lateral high breakdown voltage semiconductor device 10, the LDMOS field effect transistor is normally formed in an active region 32 separated from other regions of the p-type semiconductor substrate 12 by a field insulating film 16. FIG. 5 shows a configuration in which an n-channel LDMOS field effect transistor is formed in the active region 32. In FIG. 5, the LDMOS field effect transistor has an n-type diffusion layer 14 and a p-type body portion 24 in an active region 32, and an n-type high-concentration diffusion layer 26 serving as a source region in the body portion 24. Have. Further, a gate insulating film 20 is formed on the surface of the p-type semiconductor substrate 12 in the active region 32 of the LDMOS field effect transistor, and a gate electrode 22 is provided on the insulating film 20. According to the configuration shown in FIG. 5, in the p-type semiconductor substrate 12, the n-type diffusion layer 14 is provided to extend from the substrate portion corresponding to the active region 32 to the substrate portion corresponding to the outside of the active region 32. ing. The n-type diffusion layer 14 formed in the substrate portion of the p-type semiconductor substrate 12 corresponding to the active region 32 becomes the drain region of the LDMOS field effect transistor.
[0005]
Further, in the lateral high breakdown voltage semiconductor device 10 shown in FIG. 5, when aluminum wiring is formed on the n-type diffusion layer 14, a high-concentration diffusion layer 26 having the same conductivity type as the diffusion layer 14 is formed. By conducting wiring through 26, conduction with the n-type diffusion layer 14 is performed. As described above, the n-type diffusion layer 14 is provided so as to extend from the substrate portion corresponding to the active region 32 to the substrate portion corresponding to the outside of the active region 32. As shown in FIG. 5, a field insulating film 16 is provided in the n-type diffusion layer 14 provided to extend to the substrate portion corresponding to the outside of the active region 32. An opening 34 is provided in the field insulating film 16, and an n-type high-concentration diffusion layer 26 is provided in the n-type diffusion layer 14 exposed in the opening 34 to establish conduction with the n-type diffusion layer 14. It is done.
[0006]
Further, in the lateral high breakdown voltage semiconductor device 10 shown in FIG. 5, even when aluminum wiring is performed on the p-type body portion 24, the high-concentration diffusion layer 30 having the same conductivity type as that of the body portion 24 is formed. By conducting wiring through the layer 30, conduction with the p-type body portion 24 is performed. In the p-type body portion 24, the p-type high concentration diffusion layer 30 is formed in a portion of the body portion 24 where the n-type high concentration diffusion layer 26 is not provided.
[0007]
[Problems to be solved by the invention]
In the LDMOS transistor having the above-described configuration included in the conventional lateral high voltage semiconductor device 10, a high voltage is applied between the source and the drain. Therefore, the LDMOS field effect transistor of the lateral high breakdown voltage semiconductor device 10 needs to be a transistor that can withstand a high voltage between the source and the drain. That is, the LDMOS field effect transistor of the lateral high breakdown voltage semiconductor device 10 is required to have a device breakdown voltage.
[0008]
According to the configuration of the lateral high breakdown voltage semiconductor device 10 shown in FIG. 5, the impurity concentration of the n-type diffusion layer 14 having the drain region of the LDMOS transistor is set by the device breakdown voltage. On the other hand, when the impurity concentration of the n-type diffusion layer 14 is increased, the resistance of the diffusion layer 14 is reduced, so that the driving capability of the LDMOS transistor can be improved. However, when the impurity concentration of the n-type diffusion layer 14 is higher than the set value described above, the device breakdown voltage of the LDMOS transistor is lowered. That is, the drive capability of the LDMOS transistor of the lateral high breakdown voltage semiconductor device 10 shown in FIG. 5 and the device breakdown voltage of the transistor are in a trade-off relationship. Therefore, in the configuration of the lateral high breakdown voltage semiconductor device 10 shown in FIG. 5, it is difficult to make the impurity concentration of the n-type diffusion layer 14 higher than the set value described above.
[0009]
Further, according to the configuration of the LDMOS transistor of the lateral high-voltage semiconductor device 10 shown in FIG. 5, the n-type high concentration diffusion layer 26 serving as the source region, the P-type body portion 24 (and the P-type semiconductor substrate 12), the drain When attention is paid to the configuration with the n-type diffusion layer 14 as a region, a parasitic base resistance exists in the P-type body portion 24 (and the P-type semiconductor substrate 12). In order to reduce the base resistance, it is necessary to form the P-type high concentration diffusion layer 30 deep in the depth direction of the substrate 12 in the P-type body portion 24. If the P-type high concentration diffusion layer 30 is formed deeply, the resistance of the P-type high concentration diffusion layer 30 can be reduced. As a result, the latch-up resistance is improved. However, when the P-type high-concentration diffusion layer 30 is formed deeply, there arises a problem that the element region of the LDMOS transistor becomes large.
[0010]
The present invention has been made in view of the above problems. Therefore, the object of the present invention is to have the same device breakdown voltage and latch-up resistance as in the prior art and to reduce the element region of the LDMOS transistor. Another object of the present invention is to provide a lateral high voltage semiconductor device capable of improving the driving capability of the transistor.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a lateral high voltage semiconductor device according to the present invention includes a first conductive semiconductor substrate, a field insulating film that separates an active region from other regions of the first conductive semiconductor substrate, and an LDMOS field effect. With transistor.
[0012]
This LDMOS field effect transistor has, in an active region, a drift region composed of a region portion of a second conductivity type diffusion layer, and a first conductivity type body portion. It has a concentration diffusion layer and a first conductivity type high concentration diffusion layer. Furthermore, according to the lateral high breakdown voltage semiconductor device of the present invention, in the LDMOS field effect transistor, the first conductivity type high concentration buried diffusion layer buried in the drift region described above. Is Continuously with the bottom of the first conductivity type body When a drain voltage is applied below the bottom and to the second conductivity type diffusion layer, the first conductivity type high-concentration buried diffusion layer and the second conductivity type diffusion buried in the drift region The depletion layer formed on the pn junction surface with the layer extends into the drift region at a position extending toward the periphery of the pn junction surface. Establishment Is The impurity concentration of the first conductivity type high concentration buried diffusion layer is lower than that of the first conductivity type high concentration diffusion layer and higher than that of the second conductivity type diffusion layer.
[0013]
In the structure of the LDMOS field effect transistor of the lateral high breakdown voltage semiconductor device of the present invention, the second conductivity type diffusion layer in the active region becomes the drain region, and the second conductivity type high concentration formed in the body portion of the first conductivity type. The diffusion layer becomes the source region. Usually, the diffusion layer of the second conductivity type in the drain region also serves as a drift region.
[0014]
According to the present invention, the first conductivity type high-concentration buried diffusion layer provided continuously with the bottom of the first conductivity type body is buried in the drift region. In the second conductivity type diffusion layer, a depletion layer is formed at the junction surface between the diffusion layer and the first conductivity type high-concentration buried diffusion layer. The impurity concentration of the high-concentration buried diffusion layer of the first conductivity type is higher than that of the diffusion layer of the second conductivity type. Therefore, when a voltage is applied to the second conductivity type diffusion layer, the depletion layer formed on the junction surface between the second conductivity type diffusion layer and the first conductivity type high-concentration buried diffusion layer is The surface extends from the surface toward the periphery of the junction surface, so that the drift region is easily depleted of substantially all of the region. Therefore, in the lateral high breakdown voltage semiconductor device according to the present invention, in the LDMOS transistor, even when the impurity concentration of the diffusion layer of the second conductivity type is set to a high concentration in advance, the transistor is driven while maintaining the same device breakdown voltage. Ability can be improved. That is, according to the lateral high breakdown voltage semiconductor device of the present invention, the trade-off relationship between the device breakdown voltage and the driving capability of the LDMOS transistor can be improved.
[0015]
By the way, according to the configuration of the LDMOS transistor included in the lateral high breakdown voltage semiconductor device of the present invention described above, the second conductivity type high concentration diffusion layer serving as the source region and the second conductivity type diffusion layer serving as the drain region are provided. A parasitic base resistance exists in the first conductivity type region therebetween. In addition, a high conductivity diffusion layer of the first conductivity type is formed in the first conductivity type body portion in order to establish electrical continuity with the body portion. According to the present invention, the first conductivity type high-concentration buried diffusion layer whose impurity concentration is lower than that of the first conductivity type high-concentration diffusion layer is provided continuously with the bottom of the first conductivity type body portion. As a result, the base resistance and the resistance of the first conductivity type high-concentration diffusion layer are reduced. For this reason, in the lateral high breakdown voltage semiconductor device of the present invention, it is not necessary to form the first conductivity type high-concentration diffusion layer deeply, and the latch-up resistance similar to that of the prior art is maintained as compared with the prior art described above. The element region of the LDMOS transistor can be reduced as it is.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments according to the invention relating to this application will be described below with reference to the drawings. It should be understood that the drawings used in the following description are only schematically shown to the extent that the present invention can be understood, and therefore the present invention is not limited to the illustrated examples. Moreover, in each figure used for description, about the same component, the same code | symbol is attached | subjected and shown, The overlapping description may be abbreviate | omitted. Moreover, in each figure used for description, hatching indicating a cross section may be omitted for some components.
[0017]
[First Embodiment]
A first embodiment of the present invention will be described.
[0018]
1. Horizontal high voltage semiconductor device of this embodiment
FIG. 1 is a cross-sectional view showing a configuration of a lateral high voltage semiconductor device 100 according to this embodiment. In FIG. 1, hatching indicating a cross section is omitted for a part of the configuration.
[0019]
FIG. 1 shows a lateral high breakdown voltage semiconductor device 100 configured using a p-type semiconductor substrate 12 as a first conductive semiconductor substrate. The lateral high breakdown voltage semiconductor device 100 of this embodiment includes a field insulating film 16 that separates the active region 32 from other regions of the p-type semiconductor substrate 12 and an LDMOS field effect transistor.
[0020]
Here, the lateral high voltage semiconductor device 100 shown in FIG. 1 has the same configuration as the lateral high voltage semiconductor device 10 already described with reference to FIG. Therefore, in FIG. 1, components having the same configurations as those of the horizontal high-voltage semiconductor device 10 shown in FIG. 5 are denoted by the same reference numerals as those in FIG.
[0021]
In FIG. 1, an n-channel LDMOS transistor is formed in the active region 32 of the lateral high breakdown voltage semiconductor device 100. This LDMOS transistor has an n-type diffusion layer 114 as a second conductivity type diffusion layer and a p-type body portion 24 as a first conductivity type body portion. According to this embodiment, the p-type semiconductor substrate 12 may be configured such that the p-type body portion 24 and the n-type diffusion layer 114 are provided apart from each other, or provided adjacent to each other. There may be.
[0022]
The configuration of the n-type diffusion layer 114 shown in FIG. 1 is the same as the configuration of the n-type diffusion layer 14 already described with reference to FIG. That is, the region portion of the n-type diffusion layer 114 in the active region 32 has a region in contact with the surface of the substrate 12. In the p-type semiconductor substrate 12, the n-type diffusion layer 114 is a substrate portion corresponding to the outside of the active region 32 from the substrate portion of the active region 32 in contact with the field insulating film 16 to the lower side of the field insulating film 16. It is provided to extend.
[0023]
Further, the p-type body portion 24 includes an n-type high-concentration diffusion layer 26, which is a second-conductivity-type high-concentration diffusion layer, and a p-type high-concentration diffusion, which is a first-conductivity-type high-concentration diffusion layer. Layer 130. According to the configuration shown in FIG. 1, an n-type high concentration diffusion layer is sequentially formed in a region in contact with the surface of the substrate 12 of the p-type body portion 24 so as to face a region portion of the n-type diffusion layer 114 in the active region 32. 26 and a p-type high concentration diffusion layer 130 are provided. A region of the p-type high concentration diffusion layer 130 on the side opposite to the n-type high concentration diffusion layer 26 is in contact with the field insulating film 16. Further, in the configuration example shown in FIG. 1, the n-type high concentration diffusion layer 26 is formed with a shallower depth from the substrate surface than the p-type high concentration diffusion layer 130.
[0024]
Further, the reason why the p-type high concentration diffusion layer 130 shown in FIG. 1 is provided in the p-type body portion 24 is that, as in the prior art, by performing aluminum wiring through the p-type high concentration diffusion layer 130, p This is for establishing electrical connection with the mold body portion 24.
[0025]
Furthermore, according to the configuration of the lateral high breakdown voltage semiconductor device 100 of this embodiment, the region portion of the n-type diffusion layer 114 in the active region 32 acts as a drift region in a region in contact with the surface of the substrate 12. In the lateral high breakdown voltage semiconductor device 100, a p-type high concentration buried diffusion layer 102 as a first conductivity type high concentration buried diffusion layer is connected to the bottom portion 104 of the p-type body portion 24. It is provided on the lower side. The p-type high concentration buried diffusion layer 102 is provided extending into the n-type diffusion layer 114. A region of the buried diffusion layer 102 extending into the n-type diffusion layer 114 is provided in a region in the active region 32, that is, in the above-described drift region of the n-type diffusion layer 114. Furthermore, the impurity concentration of the p-type high-concentration buried diffusion layer 102 is lower than that of the p-type high-concentration diffusion layer 130 and higher than that of the n-type diffusion layer 114.
[0026]
As already described, the region of the n-type diffusion layer 114 in the active region 32 is not only a drain region of the LDMOS transistor but also a drift region. A depletion layer is formed at the pn junction surface between the region portion of the p-type high-concentration buried diffusion layer 102 buried in the drift region and the region portion of the n-type diffusion layer 114 around it. Further, as described above, the impurity concentration of the p-type high-concentration buried diffusion layer 102 is higher than that of the n-type diffusion layer 114. When a drain voltage is applied to the n-type diffusion layer 114, the depletion layer formed on the pn junction surface described above extends from the junction surface toward the periphery of the junction surface, and as a result, the drift region is substantially In addition, all the region portions are easily depleted.
[0027]
As already described, in the structure of the LDMOS transistor shown in FIG. 5, the device breakdown voltage of the transistor is determined by the extension of the depletion layer in the n-type diffusion layer 14 when the drain voltage is applied. Therefore, generally, the impurity concentration of the n-type diffusion layer 14 is determined by the device breakdown voltage of the LDMOS transistor. Further, when the impurity concentration of the n-type diffusion layer 14 is increased, the resistance of the diffusion layer 14 is reduced, so that the driving capability of the transistor can be improved. However, if the impurity concentration of the n-type diffusion layer 14 is high, the extension of the depletion layer in the diffusion layer 14 becomes small when a drain voltage is applied. As a result, the device breakdown voltage of the LDMOS transistor decreases. As described above, the device breakdown voltage and the driving capability of the LDMOS transistor have a trade-off relationship.
[0028]
According to this embodiment, in the configuration of the LDMOS transistor shown in FIG. 1, as described above, the drift region of the n-type diffusion layer 114 is a p-type high concentration buried impurity having a higher impurity concentration than the diffusion layer 114. A diffusion layer 102 is embedded. Therefore, when a drain voltage is applied, the depletion layer at the junction surface between the n-type diffusion layer 114 and the p-type high-concentration buried diffusion layer 102 easily extends, and the entire drift region of the diffusion layer 114 is substantially extended. Depleted. Therefore, since the extension of the depletion layer in the n-type diffusion layer 114 can be increased regardless of the impurity concentration of the diffusion layer 114 as compared with the configuration of the conventional LDMOS transistor shown in FIG. The impurity concentration of 114 can be increased. As a result, in the configuration of the lateral high breakdown voltage semiconductor device 100, it is possible to improve the driving capability of the LDMOS transistor while maintaining the same device breakdown voltage. That is, according to this embodiment, the trade-off relationship between the device breakdown voltage and the driving capability of the LDMOS transistor can be greatly improved.
[0029]
By the way, as already described, in the structure of the LDMOS transistor of the lateral high breakdown voltage semiconductor device 100 shown in FIG. 1, the n-type high-concentration diffusion layer 26 serving as the source region and the n-type diffusion layer 114 serving as the drain region are interposed. Parasitic base resistance exists in the p-type region of the p-type body portion 24 (and the p-type semiconductor substrate 12). In this embodiment, the p-type high-concentration buried diffusion layer 102 having an impurity concentration lower than that of the p-type high-concentration diffusion layer 130 is provided continuously with the bottom portion of the p-type body portion 24, whereby the above-described base is provided. The resistance and the resistance of the p-type high concentration diffusion layer 130 are lowered. Therefore, the p-type high concentration diffusion layer 130 shown in FIG. 1 can be formed shallower than the configuration of the p-type high concentration diffusion layer 30 shown in FIG. Therefore, in the lateral high breakdown voltage semiconductor device 100 of this embodiment, the element region of the LDMOS transistor can be reduced while maintaining the same latch-up resistance as in the prior art as compared with the conventional configuration shown in FIG. .
[0030]
2. Manufacturing method of lateral high breakdown voltage semiconductor device of this embodiment
Next, an example of a manufacturing method of the lateral high voltage semiconductor device 100 having the configuration described above and shown in FIG. 1 will be described with reference to FIGS. 2A to 2D are manufacturing process diagrams for use in the method for manufacturing the lateral high voltage semiconductor device 100. FIG. Each figure is a cross-sectional view at a position corresponding to FIG. Note that the manufacturing method described below is merely an example, and it is desirable that the lateral high voltage semiconductor device 100 of this embodiment be manufactured by any suitable manufacturing method. In the following description, specific materials and conditions may be used. However, these materials and conditions are only one of preferred examples, and are not limited to these.
[0031]
For example, phosphorus is added to a p-type semiconductor substrate 12 formed using a silicon (Si) substrate doped with boron (B) at a pressure of 100 keV by a known photolithography technique and ion implantation technique. 13 / Cm 2 Inject about. Thereafter, nitrogen (N 2 The n-type diffusion layer 114 is formed by performing heat treatment at 1200 ° C. for 300 minutes using an inert gas such as (FIG. 2A).
[0032]
As already described, according to the lateral high breakdown voltage semiconductor device 100 of this embodiment, the impurity concentration of the n-type diffusion layer 114 can be made high in advance. Compared with the configuration of the conventional lateral high voltage semiconductor device 10 shown in FIG. 5, in the above-described process shown in FIG. 2A, conventionally, the amount of phosphorus implanted is 5.0 × 10 at 100 keV. 12 / Cm 2 ~ 7.0 × 10 12 / Cm 2 However, according to this embodiment, as described above, 10 13 / Cm 2 The injection amount can be set to a degree.
[0033]
Next, an active region 32 including a part of the n-type diffusion layer 114 as a drain region is formed on the p-type semiconductor substrate 12 in which the n-type diffusion layer 114 has been formed by a known LOCOS (Local Oxidation of Silicon) technique, and the region A field insulating film 16 having a thickness of about 8000 mm is formed to separate 32 from other regions of the p-type semiconductor substrate 12. At this time, an opening 34 is also formed in the field insulating film 16 formed in the n-type diffusion layer 114 outside the active region 32 (FIG. 2B).
[0034]
Thereafter, boron (B) is implanted into the ion implantation region 202 at 5 × 10 5 at 1.5 MeV by a known photolithography technique and a known ion implantation technique. 13 / Cm 2 Inject about. The ion implantation region 202 has a configuration similar to that of the p-type high concentration buried diffusion layer 102 described with reference to FIG. That is, the ion implantation region 202 is formed so as to be continuous with the bottom portion 104 of the p-type body portion 24 and embedded in the n-type diffusion layer 114 serving as the drain region (FIG. 2B).
[0035]
Here, in general, the depth of the n-type diffusion layer 114 serving as the drain region varies depending on the device breakdown voltage of the LDMOS transistor formed in the active region 32 described above. Specifically, the n-type diffusion layer 114 is preferably formed deeper as the device breakdown voltage of the LDMOS transistor increases. The ion implantation region 202 is buried to a depth of about 1/4 to 1/3 of the depth of the n-type diffusion layer 114 from the surface of the p-type semiconductor substrate 12 in the depth direction of the substrate. It is preferable (FIG. 2B).
[0036]
By the way, after ions are implanted into the ion implantation region 202 by the above-described procedure, the gate insulating film 20 having a thickness of about 200 mm is formed on the surface of the p-type semiconductor substrate 12 corresponding to the active region by a known oxidation technique. . Subsequently, a gate electrode 22 is formed on the gate insulating film 20 by a known CVD (Chemical Vapor Deposition) method, a known photolithography technique, and a known etching technique (FIG. 2B).
[0037]
After that, using the gate electrode 22 and the field insulating film 16 as a mask at the time of ion implantation, boron (B) is 10 at 40 keV by a known ion implantation technique. 13 / Cm 2 Nitrogen (N) by a known diffusion technique. 2 The p-type body portion 24 is formed by performing heat treatment at 1100 ° C. for about 120 minutes using an inert gas such as At this time, the p-type high concentration buried diffusion layer 102 is also formed in the above-described ion implantation region 202 (FIG. 2C).
[0038]
Subsequently, arsenic (As) is added to the source region at a density of 5 × 10 4 at 40 keV by a known photolithography technique and ion implantation technique. 15 / Cm 2 In the region not including the source region of the p-type body portion 24, boron fluoride (BF 2 ) 10 at 40 keV 15 / Cm 2 Inject about. When ion implantation is performed on the source region, arsenic (As) is also implanted into a portion of the opening 34 where the n-type diffusion layer 114 is exposed. Thereafter, nitrogen (N 2 ) Or the like is used, and an n-type high concentration diffusion layer 26 and a p-type high concentration diffusion layer 130 are formed (FIG. 2D).
[0039]
The arrangement relationship between the p-type high-concentration diffusion layer 130 and the p-type high-concentration buried diffusion layer 102 is preferably as follows. Specifically, preferably, in an LDMOS transistor having a device breakdown voltage of 40 to 60 V, the p-type high concentration is about 1.5 to 2 μm in the drift region of the n-type diffusion layer 114 having a depth of 6 to 7 μm. When the buried diffusion layer 102 is buried, the p-type high concentration diffusion layer 130 is formed with a depth of about 0.1 to 0.2 μm.
[0040]
Further, in an LDMOS transistor having a device breakdown voltage of 40 to 60 V, for example, according to the configuration of the conventional lateral high breakdown voltage semiconductor device 10 already described with reference to FIG. 5, the impurity concentration of the n-type diffusion layer 14 The surface concentration is 1 × 10 16 / Cm Three Degree. On the other hand, according to the configuration of the lateral high breakdown voltage semiconductor device 100 of this embodiment, when the device breakdown voltage of the LDMOS transistor is 40 to 60 V, the surface concentration of the n-type diffusion layer 114 is 3.0 × 10. 16 / Cm Three ~ 5.0 × 10 16 / Cm Three Can be about.
[0041]
According to this embodiment, after the steps described with reference to FIGS. 2A to 2D, although not shown, it is desirable to perform each step such as contact formation and wiring formation by a known method. . In the steps described with reference to FIGS. 2A to 2D, description of each step such as formation of a channel stop region and ion implantation for obtaining a desired threshold voltage of the LDMOS transistor is omitted. However, each process mentioned above can be performed as desired.
[0042]
[Second Embodiment]
A second embodiment of the present invention will be described.
[0043]
1. Horizontal high voltage semiconductor device of this embodiment
FIG. 3 is a cross-sectional view showing the configuration of the lateral high voltage semiconductor device 300 of this embodiment. In FIG. 3, hatching indicating a cross section is omitted for a part of the configuration.
[0044]
The lateral high voltage semiconductor device 300 of this embodiment has the same configuration as the lateral high voltage semiconductor device 100 of the first embodiment described with reference to FIG. Therefore, in FIG. 3, the same components as those in the lateral high-voltage semiconductor device 100 of the first embodiment are denoted by the same reference numerals as those in FIG. .
[0045]
In the LDMOS transistor formed in the active region 32 of the lateral high-voltage semiconductor device 300, the gate insulating film 320 has the same configuration as that of the gate insulating film 20 shown in FIG. Similar to the configuration shown in FIG. 1, the gate electrode 22 is provided on the gate insulating film 320.
[0046]
Further, the LDMOS transistor of the lateral type high breakdown voltage semiconductor device 300 includes the p-type high concentration buried diffusion layer 302 as the first conductivity type high concentration buried diffusion layer, as in the first embodiment. The buried diffusion layer 302 has the same configuration as the p-type high concentration buried diffusion layer 102 described with reference to FIG. Furthermore, according to this embodiment, it is preferable that the p-type high concentration buried diffusion layer 302 is disposed below the field insulating film 16 in the n-type diffusion layer 114 and buried.
[0047]
That is, in FIG. 3, the p-type high concentration buried diffusion layer 302 is buried in the drift region of the n-type diffusion layer 114 in the same manner as the p-type high concentration buried diffusion layer 102 already described with reference to FIG. 1. As shown in FIG. 3, according to this embodiment, the p-type high-concentration buried diffusion layer 302 buried in the n-type diffusion layer 114 is provided to extend from the active region 32 to the outside of the region 32. It is desirable that According to the configuration of the lateral high-voltage semiconductor device 300 shown in FIG. 3, the field insulating film 16 is provided in the n-type diffusion layer 114 outside the active region 32 as already described. Therefore, as described above, in the n-type diffusion layer 114, the p-type high-concentration buried diffusion layer 302 provided to extend outside the active region 32 is disposed under the field insulating film 16 and buried. .
[0048]
According to the configuration of this embodiment, when a drain voltage is applied to the n-type diffusion layer 114, the p-type high concentration buried diffusion layer 302 and the n-type diffusion layer are the same as in the first embodiment already described. The depletion layer formed on the pn junction surface with 114 extends from the junction surface toward the periphery of the junction surface, and the drain region is easily depleted in all the regions as in the first embodiment. It becomes. At this time, according to this embodiment, the depletion layer disposed below the field insulating film 16 and extending from the pn junction surface between the buried p-type high concentration buried diffusion layer 302 and the n-type diffusion layer 114 is The field insulating film 16 is reached. In this state, the potential under the gate electrode 22 of the p-type semiconductor substrate 12 corresponding to the active region 32 is electrically floating. As a result, the influence of the electric field due to the drain voltage in the gate insulating film 320 is reduced as compared with the gate insulating film 20 shown in FIG. Therefore, according to this embodiment, the thickness of the gate insulating film 320 can be made thinner than that of the gate insulating film 20 shown in FIG.
[0049]
Therefore, according to the configuration of this embodiment described above, the same operation and effect as those of the first embodiment can be obtained, and the gate insulating film 320 can be further thinned. As a result, the first Compared with the first embodiment, the channel resistance of the LDMOS transistor can be reduced, and the driving capability of the transistor can be improved.
[0050]
2. Manufacturing method of lateral high breakdown voltage semiconductor device of this embodiment
Next, an example of a method for manufacturing the lateral high voltage semiconductor device 300 shown in FIG. 3 having the above-described configuration will be described. The manufacturing method of the lateral high breakdown voltage semiconductor device 300 described below is preferably performed by the same process as the manufacturing method of the lateral high breakdown voltage semiconductor device 100 described with reference to FIGS. Therefore, in the method for manufacturing the lateral high voltage semiconductor device 300 described below, the description of the same steps as those in the first embodiment is omitted. In the following description, specific materials and conditions may be used. However, these materials and conditions are only one of preferred examples, and are not limited to these. The manufacturing method described below is merely an example, and the lateral high voltage semiconductor device 300 of this embodiment is preferably manufactured by any suitable manufacturing method.
[0051]
FIG. 4 is a manufacturing process diagram used in the manufacturing method of the lateral high voltage semiconductor device 300 of this embodiment. In FIG. 4, illustration of manufacturing process diagrams used for the same processes as those shown in FIGS. 2A to 2D is omitted. Further, FIG. 4 is a cross-sectional view at a position corresponding to FIGS. 2 (A) to 2 (D) and FIG. 3.
[0052]
In the lateral high breakdown voltage semiconductor device 300 of this embodiment, the n-type diffusion layer 114 is preferably formed on the p-type semiconductor substrate 12 by the same procedure as that already described with reference to FIG. .
[0053]
Then, the process shown in FIG. 4 is performed. Boron (B) at 5 × 10 5 at 1.5 MeV is applied to the p-type semiconductor substrate 12 on which the n-type diffusion layer 114 has been formed by a known photolithography technique and ion implantation technique. 13 / Cm 2 Inject about. At this time, the region where boron (B) is implanted is the same region as the region where the p-type high concentration buried diffusion layer 302 shown in FIG. 3 is provided.
[0054]
Thereafter, the active region 32 and the field insulating film 16 having a thickness of about 8000 mm are formed by a procedure similar to the step shown in FIG. At this time, the p-type high concentration buried diffusion layer 302 is formed in the region where boron (B) is implanted by the above-described procedure.
[0055]
After that, the gate insulating film 320 and the gate electrode 22 are formed by a procedure similar to the process shown in FIG. Here, generally, when the device breakdown voltage of the LDMOS transistor is large, it is desirable that the gate insulating film 320 be thick. In the first embodiment, specifically, the thickness of the gate insulating film 20 shown in the process diagrams of FIGS. 1 and 2B is preferably about 300 to 500 mm. On the other hand, according to this embodiment, the gate insulating film 320 can be thinned as described above. Specifically, in this embodiment, the thickness of the gate insulating film 320 can be about 100 mm with respect to the thickness of the gate insulating film 20 of the first embodiment described above.
[0056]
After the process described with reference to FIG. 4, the lateral high voltage semiconductor device 300 shown in FIG. 3 is preferably formed by the same procedure as the process described with reference to FIGS. Is preferable. Then, although not shown in FIG. 4, it is desirable to perform each process such as contact formation and wiring formation by a known method. Furthermore, in the manufacturing method described above, each process such as formation of a channel stop region can be performed as desired, as in the procedure described with reference to FIGS.
[0057]
【The invention's effect】
As described above, according to the lateral high breakdown voltage semiconductor device of the present invention, the first conductivity type high-concentration buried diffusion layer in which the impurity concentration is lower than that of the first conductivity type high-concentration diffusion layer is By providing it continuously with the bottom of the conductive type body, there is no need to form the first conductive type high-concentration diffusion layer deeply, and the element region of the LDMOS transistor is reduced while maintaining the same latch-up resistance as before. can do.
[0058]
Also, according to the present invention, the above-described first conductivity type high-concentration buried diffusion layer is buried in the drift region of the second conductivity type diffusion layer. When a drain voltage is applied, a depletion layer formed at the junction surface between the first conductivity type high-concentration buried diffusion layer and the second conductivity type diffusion layer extends, and the second conductivity type diffusion layer is formed. The drift region is easily fully depleted. Therefore, in the lateral high breakdown voltage semiconductor device according to the present invention, in the LDMOS transistor, even when the impurity concentration of the diffusion layer of the second conductivity type is set to a high concentration in advance, the transistor is driven while maintaining the same device breakdown voltage. Ability can be improved. That is, according to the lateral high breakdown voltage semiconductor device of the present invention, the trade-off relationship between the device breakdown voltage and the driving capability of the LDMOS transistor can be greatly improved.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a configuration example of a first embodiment of the present invention;
FIGS. 2A to 2D are manufacturing process diagrams used in the manufacturing method according to the first embodiment. FIGS.
FIG. 3 is a diagram for explaining a configuration example of a second embodiment of the present invention.
FIG. 4 is a manufacturing process diagram used in a manufacturing method according to a second embodiment.
FIG. 5 is a diagram for explaining a configuration example of a conventional lateral type high withstand voltage semiconductor device.
[Explanation of symbols]
10, 100, 300: Horizontal type high breakdown voltage semiconductor device
12: p-type semiconductor substrate
14, 114: n-type diffusion layer
16: Field insulating film
20, 320: Gate insulating film
22: Gate electrode
24: p-type body
26: n-type high concentration diffusion layer
30, 130: p-type high concentration diffusion layer
32: Active area
34: Opening
102, 302: p-type high concentration buried diffusion layer
104: Bottom of p-type body
202: Ion implantation region

Claims (2)

第１導電型半導体基板に設けられ、アクティブ領域を当該第１導電型半導体基板の他の領域から隔てるフィールド絶縁膜と、
前記アクティブ領域に、第２導電型の拡散層の領域部分からなるドリフト領域と、第１導電型のボディ部とを有し、該ボディ部に、第２導電型の高濃度拡散層と、第１導電型の高濃度拡散層とを有するＬＤＭＯＳ電界効果トランジスタと
を具える横型高耐圧半導体装置であって、
第１導電型の高濃度埋込拡散層は、前記第１導電型のボディ部の底部と連続して、該底部の下側に、かつ、前記第２導電型の拡散層にドレイン電圧が印加されると、前記ドリフト領域に埋め込まれた第１導電型の高濃度埋込拡散層と前記第２導電型の拡散層とのｐｎ接合面に形成される空乏層が、前記ｐｎ接合面の周囲に向かって伸びる位置に、すなわち、前記第１導電型半導体基板の表面から該第１導電型半導体基板の深さ方向に向かって、前記第２導電型の拡散層の深さの１／４〜１／３の深さに、前記ドリフト領域の内部に延在して設けられ、及び
前記第１導電型の高濃度埋込拡散層の不純物濃度は、前記第１導電型の高濃度拡散層より低濃度とし、かつ前記第２導電型の拡散層より高濃度としてあること
を特徴とする横型高耐圧半導体装置。A field insulating film provided on the first conductivity type semiconductor substrate and separating the active region from other regions of the first conductivity type semiconductor substrate;
The active region has a drift region composed of a region portion of a second conductivity type diffusion layer, and a first conductivity type body portion. The body portion includes a second conductivity type high-concentration diffusion layer, A lateral high-voltage semiconductor device comprising an LDMOS field-effect transistor having a high conductivity diffusion layer of one conductivity type,
The high-concentration buried diffusion layer of the first conductivity type is connected to the bottom of the body portion of the first conductivity type, and a drain voltage is applied to the lower side of the bottom portion and to the diffusion layer of the second conductivity type. Then, a depletion layer formed on a pn junction surface between the first conductivity type high concentration buried diffusion layer embedded in the drift region and the second conductivity type diffusion layer is formed around the pn junction surface. From the surface of the first conductivity type semiconductor substrate toward the depth direction of the first conductivity type semiconductor substrate to a position extending from 1/4 to the depth of the diffusion layer of the second conductivity type. to a depth of 1/3, provided extending inside the drift region, and the impurity concentration of the high concentration buried diffusion layer of the first conductivity type is of a high concentration diffusion layer of the first conductivity type A lateral type high withstand voltage semiconductor characterized by having a low concentration and a higher concentration than the diffusion layer of the second conductivity type. Body equipment. 請求項１に記載の横型高耐圧半導体装置において、
前記第１導電型の高濃度埋込拡散層は、
前記第２導電型の拡散層において、前記フィールド絶縁膜の下に配置され、埋め込まれていること
を特徴とする横型高耐圧半導体装置。The lateral high voltage semiconductor device according to claim 1,
The high-concentration buried diffusion layer of the first conductivity type is
The lateral high breakdown voltage semiconductor device, wherein the second conductive type diffusion layer is disposed and buried under the field insulating film.
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