JP2008060416A

JP2008060416A - Semiconductor device

Info

Publication number: JP2008060416A
Application number: JP2006236812A
Authority: JP
Inventors: Keiko Kawamura; 圭子河村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2008-03-13

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in simple structure with high breakdown voltage and low ON resistance. <P>SOLUTION: A first conductivity-type drain drift layer 101 is formed on a surface of a first conductivity-type semiconductor substrate 100, a second conductivity-type well layer 102 is formed on a surface of the drift layer 101 sequentially, and a trench 106 including an insulating film 107 on an inner wall is formed from a surface of the well layer 102 to the drift layer 101. Inside the trench 106, a second conductivity-type embedded layer 108 is then formed from a bottom face of the trench 106 and further, a gate electrode 109 is formed to face the well layer 102 via the insulating film 107 from above the embedded layer 108. Continuously, a first conductivity-type source layer 103 is formed on the surface of the well layer 102 so that its upper face is positioned lower than an upper face of the gate electrode 109. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置、特にトレンチゲート構造のＭＯＳＦＥＴ（Metal-Oxide -Semiconductor Field Effect Transistor）に関する。 The present invention relates to a semiconductor device, and more particularly to a trench-gate MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).

近年、リチウム電池の安全回路等の電力用ＭＯＳＦＥＴとして、トレンチゲート構造のＭＯＳＦＥＴが広く使用されている。このようなＭＯＳＦＥＴには、電力用用途として安定した動作を確保し、さらには動作時の消費電力を抑えることができるように、高耐圧特性及び低オン抵抗特性が求められている。 In recent years, MOSFETs having a trench gate structure have been widely used as power MOSFETs for lithium battery safety circuits and the like. Such a MOSFET is required to have a high withstand voltage characteristic and a low on-resistance characteristic so that a stable operation can be ensured as a power application and power consumption during operation can be suppressed.

これに対し、高耐圧化及び低オン抵抗化を図ったＭＯＳＦＥＴとして、トレンチをソース層、ウェル層を貫通してドレインドリフト層に至るように形成し、トレンチ内部に絶縁膜を介して埋め込み電極及びゲート電極を設けたトレンチゲート構造のＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。この従来のＭＯＳＦＥＴは、ドレイン電圧印加時にドレインドリフト層（以下、単にドリフト層と言う）と埋め込み電極の電荷を結合させることにより、ドリフト層を空乏化させて耐圧を高めるとともに、ゲート電圧印加時にドリフト層のトレンチとの界面近傍にキャリアの蓄積層を形成するＡＣＣＵＦＥＴ効果により、オン抵抗を低減することができる。 On the other hand, as a MOSFET with high breakdown voltage and low on-resistance, the trench is formed so as to penetrate the source layer and well layer to reach the drain drift layer, and the buried electrode and A MOSFET having a trench gate structure provided with a gate electrode is known (for example, see Patent Document 1). In this conventional MOSFET, the drain drift layer (hereinafter simply referred to as the drift layer) and the buried electrode are coupled with each other when the drain voltage is applied, thereby depleting the drift layer and increasing the breakdown voltage, and drifting when the gate voltage is applied. The ON resistance can be reduced by the ACCUFET effect of forming a carrier accumulation layer in the vicinity of the interface between the layer and the trench.

しかしながら、この従来技術では、埋め込み電極とゲート電極をそれぞれ独立した電位にするため、埋め込み電極とゲート電極間に絶縁膜を形成しており、また電界が特に集中するトレンチの湾曲部近傍における耐圧を十分に高めるために、トレンチ湾曲部の絶縁膜の膜厚を大きくする必要がある。 However, in this prior art, an insulating film is formed between the buried electrode and the gate electrode so that the buried electrode and the gate electrode have independent potentials, and the withstand voltage in the vicinity of the curved portion of the trench where the electric field is particularly concentrated is reduced. In order to sufficiently increase the thickness, it is necessary to increase the thickness of the insulating film in the trench curved portion.

このように、埋め込み電極とゲート電極間に絶縁膜を形成し、さらにはトレンチ湾曲部の絶縁膜を厚くするには、複雑かつ緻密な製造技術が伴う。従って、現在、製造の容易な簡易構造で、高耐圧特性及び低オン抵抗特性を十分に確保することができるトレンチゲート構造のＭＯＳＦＥＴが望まれている。
特開２００２−８３９６３号（図２） Thus, in order to form an insulating film between the buried electrode and the gate electrode and further increase the thickness of the insulating film in the trench curved portion, a complicated and precise manufacturing technique is involved. Therefore, there is a demand for a MOSFET having a trench gate structure that can sufficiently ensure a high breakdown voltage characteristic and a low on-resistance characteristic with a simple structure that can be easily manufactured.
Japanese Patent Laying-Open No. 2002-83963 (FIG. 2)

本発明は、上記問題点を解決するためになされたもので、高耐圧及び低オン抵抗の簡易な構造を有する半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a semiconductor device having a simple structure with high breakdown voltage and low on-resistance.

上記目的を達成するために、本発明の一態様の半導体装置は、第一導電型の半導体基板と、前記半導体基板表面に形成された第一導電型のドレインドリフト層と、前記ドレインドリフト層表面に形成された第二導電型のウェル層と、前記ウェル層表面に形成された第一導電型のソース層と、前記ソース層表面から前記ドレインドリフト層に至るまで形成され、内壁に絶縁膜を有するトレンチと、前記トレンチ内部の底面から前記ドレインドリフト層と前記絶縁膜を介して対向するように形成された第二導電型の埋め込み層と、前記トレンチ内部に、前記埋め込み層と接触し、かつ前記ウェル層と前記絶縁膜を介して対向するように形成されたゲート電極を備えたことを特徴とする。 In order to achieve the above object, a semiconductor device of one embodiment of the present invention includes a first conductivity type semiconductor substrate, a first conductivity type drain drift layer formed on the semiconductor substrate surface, and the drain drift layer surface. A second conductivity type well layer formed on the well layer surface, a first conductivity type source layer formed on the surface of the well layer, the source layer surface to the drain drift layer, and an insulating film on the inner wall A trench having a second conductivity type formed so as to face the drain drift layer and the insulating film from the bottom surface inside the trench, and in contact with the buried layer in the trench; and A gate electrode formed to face the well layer with the insulating film interposed therebetween is provided.

本発明によれば、高耐圧及び低オン抵抗の簡易な構造を有する半導体装置を提供することができる。 According to the present invention, a semiconductor device having a simple structure with high breakdown voltage and low on-resistance can be provided.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。 A semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described below with reference to the drawings.

まず、図１及び図２を参照して、本発明の実施例１に係る半導体装置の構成を説明する。図１は本実施例に係る半導体装置を示す斜視図であり、図２は図１の一点鎖線Ａ−Ａ’における本実施例に係る半導体装置を示す断面図である。なお、本実施例では、第一の導電型をｐ型、第二の導電型をｎ型とするが、第一の導電型をｎ型とする場合には、第二の導電型がｐ型となる。 First, the configuration of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a perspective view showing a semiconductor device according to the present embodiment, and FIG. 2 is a cross-sectional view showing the semiconductor device according to the present embodiment taken along one-dot chain line A-A ′ in FIG. 1. In this embodiment, the first conductivity type is p-type and the second conductivity type is n-type. However, when the first conductivity type is n-type, the second conductivity type is p-type. It becomes.

図１及び図２に示したように、ｐ型の不純物原子を含有するｐ型シリコン基板（半導体基板）１００表面にｐ型ドリフト層１０１が形成されている。ドリフト層１０１表面にはｎ型の不純物原子を含有するｎ型ウェル層１０２、ｎ型ウェル層１０２表面にはｐ型の不純物原子を含有するｐ型ソース層１０３がそれぞれ形成されている。ソース層１０３はその表面に形成された金属材料から構成されるソース電極１０４と電気的に接続されており、シリコン基板１００はその裏面に形成された金属材料から構成されるドレイン電極１０５と電気的に接続されている。ソース電極１０４にはソース電位、ドレイン電極１０５にはドレイン電位がそれぞれ与えられる。 As shown in FIGS. 1 and 2, a p-type drift layer 101 is formed on the surface of a p-type silicon substrate (semiconductor substrate) 100 containing p-type impurity atoms. An n-type well layer 102 containing n-type impurity atoms is formed on the surface of the drift layer 101, and a p-type source layer 103 containing p-type impurity atoms is formed on the surface of the n-type well layer 102, respectively. The source layer 103 is electrically connected to a source electrode 104 made of a metal material formed on the surface thereof, and the silicon substrate 100 is electrically connected to a drain electrode 105 made of a metal material formed on the back surface thereof. It is connected to the. A source potential is applied to the source electrode 104, and a drain potential is applied to the drain electrode 105, respectively.

また、ソース層１０３の表面からウェル層１０２を貫通してドリフト層１０１に至るまで、複数の帯状のトレンチ１０６が並列して形成されており、トレンチ１０６の内壁には、例えばシリコン酸化膜等の絶縁膜１０７が形成されている。 Further, a plurality of strip-like trenches 106 are formed in parallel from the surface of the source layer 103 to the drift layer 101 through the well layer 102, and the inner wall of the trench 106 is made of, for example, a silicon oxide film or the like An insulating film 107 is formed.

このトレンチ１０６内部の底面（下面）からは、絶縁膜１０７を介して埋め込み層１０８が形成されており、埋め込み層１０８はその上面がドリフト層１０１とウェル層１０２の界面より下方に位置し、ドリフト層１０１と絶縁膜１０７を介して対向するように形成されている。埋め込み層１０８は、例えばｎ型不純物原子が添加されたドープドポリシリコン等の導電材料を構成材料とし、さらに埋め込み層１０８の空乏化をより容易にするために、一般的なトレンチ構造のＭＯＳＦＥＴのゲート電極に使用されるポリシリコン膜等よりも不純物原子濃度を低くしており、例えば１Ｅ１５ｃｍ^−３以上かつ１Ｅ１８ｃｍ^−３以下としている。 A buried layer 108 is formed from the bottom surface (lower surface) inside the trench 106 via an insulating film 107, and the upper surface of the buried layer 108 is located below the interface between the drift layer 101 and the well layer 102. It is formed so as to face the layer 101 with the insulating film 107 interposed therebetween. The buried layer 108 is made of a conductive material such as doped polysilicon to which, for example, n-type impurity atoms are added, and in order to further facilitate depletion of the buried layer 108, a typical trench structure MOSFET is used. The impurity atom concentration is set lower than that of the polysilicon film used for the gate electrode, for example, 1E15 cm ⁻³ or more and 1E18 cm ⁻³ or less.

またトレンチ１０６内部の埋め込み層１０８上には、ゲート電極１０９が埋め込み層１０８と接触して形成されており、ゲート電極１０９はその上面がウェル層１０２とソース層１０３の界面より上に位置し、ウェル層１０２及びドリフト層１０１、ソース層１０３の一部と絶縁膜１０７を介して対向するように形成されている。ゲート電極１０９は、例えばｐ型あるいはｎ型の不純物原子が添加されたドープドポリシリコン膜を構成材料とし、ゲート抵抗を低減するために埋め込み層１０８よりも不純物原子濃度を高濃度に、例えば１Ｅ１９ｃｍ^−３以上としている。 A gate electrode 109 is formed on the buried layer 108 in the trench 106 in contact with the buried layer 108, and the upper surface of the gate electrode 109 is located above the interface between the well layer 102 and the source layer 103. The well layer 102, the drift layer 101, and part of the source layer 103 are formed to face each other with the insulating film 107 interposed therebetween. The gate electrode 109 is made of, for example, a doped polysilicon film to which p-type or n-type impurity atoms are added, and has a higher impurity atom concentration than that of the buried layer 108 in order to reduce gate resistance, for example, 1E19 cm. ^-3 or more.

また、トレンチ１０６内部のゲート電極１０９上には埋め込み絶縁層１１０、埋め込み絶縁層１１０上には層間絶縁層１１１が形成されており、ゲート電極１０９とソース層上に形成されたソース電極１０４は電気的に絶縁されている。さらにゲート電極１０９は、その一部において引き出しゲート電極１１２と連結されており、ゲート電位が与えられている。またここで、埋め込み層１０８も引き出しゲート電極１１２に連結して、埋め込み層１０８とゲート電極１０９に等電位が与えられるようにしてもよい。 A buried insulating layer 110 is formed on the gate electrode 109 in the trench 106, and an interlayer insulating layer 111 is formed on the buried insulating layer 110. The source electrode 104 formed on the gate electrode 109 and the source layer is electrically connected. Is electrically insulated. Furthermore, a part of the gate electrode 109 is connected to the extraction gate electrode 112 and is given a gate potential. Here, the buried layer 108 may also be connected to the extraction gate electrode 112 so that an equal potential is applied to the buried layer 108 and the gate electrode 109.

次に、以上のような構成を有する本実施例に係る半導体装置の製造方法について、図１、図３及び図４を参照して説明する。図３及び図４は、本実施例に係る半導体装置の製造方法を示す工程断面図である。 Next, a method for manufacturing the semiconductor device according to the present embodiment having the above-described configuration will be described with reference to FIGS. 3 and 4 are process cross-sectional views illustrating the method of manufacturing the semiconductor device according to this example.

まず、図３（ａ）に示したように、ｐ型不純物原子、例えばボロン原子等を注入し熱拡散させたｐ型シリコン基板１００表面にｐ型ドリフト層１０１をエピタキシャル成長により形成し、さらにドリフト層１０１表面に例えばリン原子等のｎ型不純物原子を注入し、熱拡散させてｎ型のウェル層１０２を形成する。このとき、ドリフト層１０１のボロン原子の濃度を、半導体基板１００のボロン原子の濃度よりも低くする。例えば、半導体基板１００の不純物原子濃度を１Ｅ１９ｃｍ^−３以上とし、ドリフト層１０１の不純物原子濃度を１Ｅ１５ｃｍ^−３から１Ｅ１７ｃｍ^−３程度とする。 First, as shown in FIG. 3A, a p-type drift layer 101 is formed by epitaxial growth on the surface of a p-type silicon substrate 100 in which p-type impurity atoms such as boron atoms are implanted and thermally diffused. An n-type well layer 102 is formed by injecting n-type impurity atoms such as phosphorus atoms into the surface 101 and thermally diffusing them. At this time, the concentration of boron atoms in the drift layer 101 is set lower than the concentration of boron atoms in the semiconductor substrate 100. For example, the impurity atom concentration of the semiconductor substrate 100 is set to 1E19 cm ⁻³ or more, and the impurity atom concentration of the drift layer 101 is set to about 1E15 cm ⁻³ to 1E17 cm ⁻³ .

さらに、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより、複数の帯状のトレンチ１０６をウェル層１０２の表面からウェル層１０２を貫通してドリフト層１０１に至るように形成する。ここでは、隣り合うトレンチ１０６のピッチを例えば０．６μｍ程度とする。また一般的に、ドリフト層の形成時にシリコン基板からドリフト層に不純物が再拡散されることにより、シリコン基板に隣接するドリフト層部分に拡散領域が形成される場合があるが、この拡散領域にトレンチが達すると、トレンチ底部近傍の空乏層の拡がりが抑制される恐れが生じる。このため、トレンチ１０６は、この拡散領域に達しない深さに形成することが好ましい。 Further, a plurality of strip-like trenches 106 are formed from the surface of the well layer 102 to the drift layer 101 through the well layer 102 by anisotropic etching such as RIE (Reactive Ion Etching), for example. Here, the pitch of the adjacent trenches 106 is, for example, about 0.6 μm. In general, a diffusion region may be formed in the drift layer adjacent to the silicon substrate due to re-diffusion of impurities from the silicon substrate to the drift layer when the drift layer is formed. When this reaches, the spread of the depletion layer near the bottom of the trench may be suppressed. Therefore, the trench 106 is preferably formed to a depth that does not reach this diffusion region.

次に、図３（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法や熱酸化法等により、ウェル層１０２表面及びトレンチ１０６の内壁に、例えばシリコン酸化膜等の絶縁膜１０７を形成する。この絶縁膜１０７の厚さは、例えば５００Å程度とする。 Next, as shown in FIG. 3B, an insulating film 107 such as a silicon oxide film is formed on the surface of the well layer 102 and the inner wall of the trench 106 by a CVD (Chemical Vapor Deposition) method, a thermal oxidation method, or the like. . The thickness of the insulating film 107 is about 500 mm, for example.

次に、図３（ｃ）に示すように、ウェル層１０２表面及びトレンチ１０６内部に、例えばＣＶＤ法によりシランを熱分解して成膜すると同時にｎ型不純物原子であるリン原子等を添加して、ｎ型のポリシリコン膜１１３を形成する。このとき、このポリシリコン膜１１３は、リン原子の濃度を、１Ｅ１５ｃｍ^−３以上かつ１Ｅ１８ｃｍ^−３以下とする。なお、このｎ型のポリシリコン膜１１３は、ウェル層１０２表面及びトレンチ１０６内部にＣＶＤ法等によりポリシリコン膜１１３を形成した後、ポリシリコン膜１１３にｎ型不純物原子の注入を行い、さらにｎ型不純物原子をポリシリコン膜１１３全体へ熱拡散させる熱拡散法により形成してもよい。 Next, as shown in FIG. 3C, the surface of the well layer 102 and the inside of the trench 106 are formed by thermally decomposing silane by, for example, a CVD method, and at the same time, phosphorus atoms that are n-type impurity atoms are added. An n-type polysilicon film 113 is formed. At this time, the polysilicon film 113 has a phosphorus atom concentration of 1E15 cm ⁻³ or more and 1E18 cm ⁻³ or less. The n-type polysilicon film 113 is formed by forming a polysilicon film 113 on the surface of the well layer 102 and in the trench 106 by a CVD method or the like, and then implanting n-type impurity atoms into the polysilicon film 113. It may be formed by a thermal diffusion method in which type impurity atoms are thermally diffused throughout the polysilicon film 113.

次に、図４（ａ）に示したように、ｎ型ポリシリコン膜１１３をエッチバックして、ウェル層１０２表面に形成された絶縁膜１０７を露出させるとともに、その上面がドリフト層１０１とウェル層１０２の界面より下方に位置し、ドリフト層１０１と絶縁膜１０７を介して対向するようにｎ型の埋め込み層１０８を形成する。 Next, as shown in FIG. 4A, the n-type polysilicon film 113 is etched back to expose the insulating film 107 formed on the surface of the well layer 102, and the upper surface thereof is the drift layer 101 and the well layer. An n-type buried layer 108 is formed so as to be positioned below the interface of the layer 102 and to face the drift layer 101 with the insulating film 107 interposed therebetween.

次に、図４（ｂ）に示したように、ウェル層１０２表面に形成された絶縁膜１０７の表面及び埋め込み層１０８上に、ＣＶＤ法により例えばボロン原子等のｐ型不純物原子を添加したドープドポリシリコン膜を形成する。その後、ドープドポリシリコン膜をエッチバックして、ウェル層１０２表面に形成された絶縁膜１０７を露出させるとともに、その上面がトレンチ１０６の開口面より下方に位置し、ドリフト層１０１及びウェル層１０２と絶縁膜１０７を介して対向するようにゲート電極１０９を形成する。ただし、このドープドポリシリコン膜のエッチバックにおいては、後にトレンチ１０６外部に形成する引き出しゲート電極１１２とポリシリコン膜（ゲート電極１０９）を連結できるように、引き出しゲート電極１１２との連結部近傍のウェル層１０２表面及びトレンチ１０６内部のポリシリコン膜の一部をフォトレジスト膜等でマスクをしてエッチングされないように保護する。そしてさらに後の工程において、この保護されたトレンチ１０６外部のポリシリコン膜（ゲート電極１０９）に引き出しゲート電極１１２を連結することで、ゲート電極１０９と引き出しゲート電極１１２を電気的に接続する。 Next, as shown in FIG. 4B, doping is performed by adding p-type impurity atoms such as boron atoms to the surface of the insulating film 107 formed on the surface of the well layer 102 and the buried layer 108 by a CVD method. A depolysilicon film is formed. Thereafter, the doped polysilicon film is etched back to expose the insulating film 107 formed on the surface of the well layer 102, and the upper surface thereof is located below the opening surface of the trench 106, and the drift layer 101 and the well layer 102 are exposed. A gate electrode 109 is formed so as to be opposed to each other with an insulating film 107 interposed therebetween. However, in this etch-back of the doped polysilicon film, in the vicinity of the connection portion with the extraction gate electrode 112 so that the extraction gate electrode 112 and the polysilicon film (gate electrode 109) to be formed outside the trench 106 can be connected later. A portion of the polysilicon film inside the well layer 102 and the trench 106 is masked with a photoresist film or the like to protect it from being etched. In a later step, the gate electrode 109 and the gate electrode 112 are electrically connected by connecting the gate electrode 112 to the polysilicon film (gate electrode 109) outside the protected trench 106.

またここで、ゲート抵抗をより低減するために、ゲート電極１０９のボロン原子の濃度を埋め込み層１０８の不純物原子濃度よりも高濃度、例えば１Ｅ１９ｃｍ^−３以上とすることが好ましい。なおゲート電極１０９に関しても、埋め込み層１０８と同様に、熱拡散法等により形成してもよい。 Here, in order to further reduce the gate resistance, the boron atom concentration of the gate electrode 109 is preferably higher than the impurity atom concentration of the buried layer 108, for example, 1E19 cm ⁻³ or more. Note that the gate electrode 109 may also be formed by a thermal diffusion method or the like, similar to the buried layer 108.

次に、図４（ｃ）に示したように、例えば、ＣＶＤ法等によりウェル層１０２表面に形成された絶縁膜１０７上及びゲート電極１０９上に酸化膜を形成し、トレンチ１０６内部に埋め込み絶縁層１１０及びトレンチ１０６外部に層間絶縁層１１１を形成する。さらに、ウェル層１０２表面の層間絶縁層１１１及び絶縁膜１０７の一部をエッチング除去して、開口部を形成する。 Next, as shown in FIG. 4C, for example, an oxide film is formed on the insulating film 107 and the gate electrode 109 formed on the surface of the well layer 102 by a CVD method or the like, and embedded in the trench 106 for insulation. An interlayer insulating layer 111 is formed outside the layer 110 and the trench 106. Further, part of the interlayer insulating layer 111 and the insulating film 107 on the surface of the well layer 102 is removed by etching to form an opening.

さらに、ウェル層１０２表面の開口部からウェル層１０２表面に例えばボロン原子等のｐ型不純物原子を注入し、熱処理を施してｐ型不純物原子をウェル層１０２表面内部へ拡散させることにより、ウェル層１０２表面にｐ型のソース層１０３を形成する。このとき、ソース層１０３−ドリフト層１０１間のウェル層１０２におけるキャリアの蓄積を十分に確保するため、ソース層１０３の下面がゲート電極１０９の上面よりも下に位置するように形成し、キャリアの移動するウェル層１０２領域をゲート電極１０９と対向させることが好ましい。 Further, by injecting p-type impurity atoms such as boron atoms into the surface of the well layer 102 from the opening on the surface of the well layer 102, and performing heat treatment to diffuse the p-type impurity atoms into the surface of the well layer 102, the well layer A p-type source layer 103 is formed on the surface of 102. At this time, in order to ensure sufficient accumulation of carriers in the well layer 102 between the source layer 103 and the drift layer 101, the lower surface of the source layer 103 is formed to be lower than the upper surface of the gate electrode 109, and The moving well layer 102 region is preferably opposed to the gate electrode 109.

引き続いて、図１に示した半導体装置の構成になるよう、ソース層１０３上にスパッタ法等によりＡｌ等を材料とするソース電極１０４を形成し、ソース電極１０４とソース層１０３を連結する。また、トレンチ外部１０６に形成されたゲート電極１０９上の層間絶縁層１１１をエッチングしてゲート電極１０９の一部を露出させ、スパッタ法等により露出したゲート電極１０９上に金属材料により構成される引き出しゲート電極１１２を形成し、ゲート電極１０９と引き出しゲート電極１１２を連結する。さらに、半導体基板１００の裏面(下面)には、スパッタ法等によりドレイン電極１０５を形成し、ドリフト層１０１をドレイン電極１０５と電気的に接続する。 Subsequently, a source electrode 104 made of Al or the like is formed on the source layer 103 by a sputtering method or the like so that the configuration of the semiconductor device shown in FIG. 1 is obtained, and the source electrode 104 and the source layer 103 are connected. Further, the interlayer insulating layer 111 on the gate electrode 109 formed on the outside of the trench 106 is etched to expose a part of the gate electrode 109, and a lead made of a metal material on the gate electrode 109 exposed by a sputtering method or the like. A gate electrode 112 is formed, and the gate electrode 109 and the extraction gate electrode 112 are connected. Further, a drain electrode 105 is formed on the back surface (lower surface) of the semiconductor substrate 100 by sputtering or the like, and the drift layer 101 is electrically connected to the drain electrode 105.

以上のような本実施例に係る半導体装置によれば、ゲート電位を０Ｖ電位に保持した状態で、ソース電極１０４に０Ｖ電位、ドレイン電極１０５に負電位を印加した場合、図５（ａ）に示したように、絶縁膜１０７を介して対向するｐ型のドリフト層１０１とｎ型の埋め込み層１０８の界面近傍で空乏層１１４を拡げることができる。さらにドレイン電位を負にすると、図５（ｂ）に示したように、ドリフト層１０１と埋め込み層１０８の界面近傍から空乏層１１４が拡大して隣接するトレンチ１０６側部の空乏層１１４が互いに接合し、トレンチ１０６下方のドリフト層１０１まで空乏層１１４が拡大する。この結果、トレンチ１０６の湾曲部に形成される空乏層１１４の形状が滑らかになり、トレンチ１０６湾曲部への電界集中を回避して、ＭＯＳＦＥＴの耐圧を向上することができる。 According to the semiconductor device according to the present embodiment as described above, when the gate electrode is held at 0 V potential, when a 0 V potential is applied to the source electrode 104 and a negative potential is applied to the drain electrode 105, FIG. As shown, the depletion layer 114 can be expanded near the interface between the p-type drift layer 101 and the n-type buried layer 108 facing each other with the insulating film 107 interposed therebetween. Further, when the drain potential is made negative, as shown in FIG. 5B, the depletion layer 114 expands from the vicinity of the interface between the drift layer 101 and the buried layer 108 and the depletion layer 114 on the side of the adjacent trench 106 joins each other. Then, the depletion layer 114 extends to the drift layer 101 below the trench 106. As a result, the shape of the depletion layer 114 formed in the curved portion of the trench 106 becomes smooth, electric field concentration on the curved portion of the trench 106 can be avoided, and the breakdown voltage of the MOSFET can be improved.

また埋め込み層１０８は、ドリフト層１０１と反対導電型のドープドポリシリコン膜からなり、しかも一般的なトレンチ構造のＭＯＳＦＥＴのゲート電極に使用されるポリシリコン膜等よりも不純物原子濃度が低濃度であるため、従来の半導体装置に比較してドリフト層１０１と埋め込み層１０８の界面における空乏層１１４を容易に形成でき、更には容易に拡大することができる。このため、従来の半導体装置では電界が特に集中するトレンチの湾曲部近傍における耐圧を十分に確保するために、トレンチ湾曲部の絶縁膜の膜厚を局所的に大きくする必要があったが、本実施例では、トレンチの絶縁膜に特殊な加工を施さなくとも、簡易な構造により耐圧を向上することができる。 The buried layer 108 is made of a doped polysilicon film having a conductivity type opposite to that of the drift layer 101, and has a lower impurity atom concentration than a polysilicon film or the like used for a gate electrode of a general MOSFET having a trench structure. Therefore, the depletion layer 114 at the interface between the drift layer 101 and the buried layer 108 can be easily formed and further enlarged as compared with the conventional semiconductor device. For this reason, in the conventional semiconductor device, it is necessary to locally increase the thickness of the insulating film of the trench curved portion in order to sufficiently secure the breakdown voltage in the vicinity of the curved portion of the trench where the electric field is particularly concentrated. In the embodiment, the breakdown voltage can be improved with a simple structure without special processing on the insulating film of the trench.

さらに、従来の半導体装置では、埋め込み電極とゲート電極にそれぞれ独立した電位を与えるため、埋め込み電極とゲート電極間に絶縁膜を形成して埋め込み電極とゲート電極を互いに絶縁しているが、本実施例では、埋め込み層１０８とゲート電極１０９は互いに接触しており、これらの間に絶縁膜１０７を形成する必要はない。従って、従来の半導体装置に比較して、製造工程を削減することができ、簡易な構造により耐圧を向上することができる。 Further, in the conventional semiconductor device, in order to give independent potentials to the buried electrode and the gate electrode, an insulating film is formed between the buried electrode and the gate electrode to insulate the buried electrode and the gate electrode from each other. In the example, the buried layer 108 and the gate electrode 109 are in contact with each other, and it is not necessary to form the insulating film 107 therebetween. Therefore, the manufacturing process can be reduced as compared with the conventional semiconductor device, and the breakdown voltage can be improved with a simple structure.

一方、本実施例に係る半導体装置は、ゲート電極１０９を負の電位にした場合、すなわちＭＯＳＦＥＴのオン時には、図６に示したように、ドリフト層１０１に突き出したトレンチ１０６部の周囲にキャリアの蓄積層１１５が形成される。このいわゆるＡＣＣＵＦＥＴ効果によって、ＭＯＳＦＥＴのオン時にドリフト層１０１におけるキャリアの移動が促進され、オン抵抗を低減することができる。 On the other hand, in the semiconductor device according to the present embodiment, when the gate electrode 109 is set to a negative potential, that is, when the MOSFET is turned on, as shown in FIG. A storage layer 115 is formed. This so-called ACCUFET effect promotes carrier movement in the drift layer 101 when the MOSFET is turned on, thereby reducing the on-resistance.

以上より、本実施例に係る半導体装置によれば、従来の半導体装置に比較して簡易な構造を有する高耐圧及び低オン抵抗のトレンチゲート構造のＭＯＳＦＥＴを実現することができる。 As described above, according to the semiconductor device of the present embodiment, a MOSFET having a trench gate structure with a high breakdown voltage and a low on-resistance having a simple structure as compared with the conventional semiconductor device can be realized.

また本実施例では、オフ時にソース−ドレイン電圧を印加したときの埋め込み層１０８の空乏化とオン時のＡＣＣＵＦＥＴ効果を同時に効果的に実現できるように、埋め込み層１０８の不純物原子濃度を１Ｅ１５ｃｍ^−３以上、１Ｅ１８ｃｍ^−３以下としている。しかし、埋め込み層１０８の不純物原子濃度を１Ｅ１５ｃｍ^−３より小さくして埋め込み層１０８の空乏化をより容易化してもよく、反対に埋め込み層１０８の不純物原子濃度を１Ｅ１８ｃｍ^−３より大きくすることで、ＡＣＣＵＦＥＴ効果をさらに高めてオン抵抗を低減してもよい。 Further, in this embodiment, the impurity atom concentration of the buried layer 108 is set to 1E15 cm ⁻³ so that the depletion of the buried layer 108 when the source-drain voltage is applied at the off time and the ACCUFET effect at the on time can be effectively realized. As mentioned above, it is set to 1E18cm- ³ or less. However, the depletion of the buried layer 108 may be facilitated by making the impurity atom concentration of the buried layer 108 smaller than 1E15 cm ^−3, and conversely, by making the impurity atom concentration of the buried layer 108 larger than 1E18 cm ⁻³ , The ON resistance may be reduced by further increasing the ACCUFET effect.

また本実施例では、ゲート電極１０９は、埋め込み層１０８よりも不純物原子濃度を高くして高導電性とし、しかもウェル層１０２に対向するトレンチ１０６部分の全体に形成することで、ウェル層１０２におけるキャリアの移動が促進され、ＭＯＳＦＥＴのしきい値を低下させることができる。 Further, in this embodiment, the gate electrode 109 has a higher impurity atom concentration than the buried layer 108 to be highly conductive, and is formed over the entire trench 106 portion facing the well layer 102. Carrier movement is promoted, and the threshold value of the MOSFET can be lowered.

次に、図７を参照して、実施例２に係る半導体装置の構成について説明する。図７は、本実施例に係る半導体装置の断面図である。 Next, the configuration of the semiconductor device according to the second embodiment will be described with reference to FIG. FIG. 7 is a cross-sectional view of the semiconductor device according to this example.

本実施例に係る半導体装置は、実施例１に係る半導体装置のゲート電極１０９に金属材料を用いたことを特徴とする半導体装置である。従って以下、本実施例の説明において、上述の実施例１に係る半導体装置の構成及び製造方法と同様の部分については詳細な説明を省略する。 The semiconductor device according to the present embodiment is a semiconductor device characterized in that a metal material is used for the gate electrode 109 of the semiconductor device according to the first embodiment. Therefore, in the description of the present embodiment, detailed description of the same parts as those of the configuration and the manufacturing method of the semiconductor device according to the first embodiment will be omitted.

すなわち、本実施例に係る半導体装置は、図７に示したように、ｐ型シリコン基板１００表面にｐ型ドリフト層１０１が形成され、ドリフト層１０１表面にｎ型ウェル層１０２、ウェル層１０２表面にｐ型ソース層１０３がそれぞれ形成されている。ソース層１０３は、上面においてソース電極１０４と電気的に接続されており、シリコン基板１００は下面においてドレイン電極１０５と電気的に接続されている。 That is, in the semiconductor device according to this example, as shown in FIG. 7, the p-type drift layer 101 is formed on the surface of the p-type silicon substrate 100, and the n-type well layer 102 and the surface of the well layer 102 are formed on the surface of the drift layer 101. In addition, a p-type source layer 103 is formed respectively. The source layer 103 is electrically connected to the source electrode 104 on the upper surface, and the silicon substrate 100 is electrically connected to the drain electrode 105 on the lower surface.

また、ソース層１０３の表面からウェル層１０２を貫通してドリフト層１０１に至るまで、トレンチ１０６が形成されており、トレンチ１０６の内壁には、例えばシリコン酸化膜等の絶縁膜１０７が形成されている。 A trench 106 is formed from the surface of the source layer 103 to the drift layer 101 through the well layer 102, and an insulating film 107 such as a silicon oxide film is formed on the inner wall of the trench 106. Yes.

トレンチ１０６内部には、トレンチ１０６底面からドリフト層１０１と絶縁膜１０７を介して対向するようにｎ型の埋め込み層１０８が形成され、さらにトレンチ１０６内部の埋め込み層１０８上には、ウェル層１０２と絶縁膜１０７を介して対向するように、例えばＡｌ、Ｗ等の金属を構成材料とするゲート電極２０９が形成されている。 An n-type buried layer 108 is formed in the trench 106 so as to face the drift layer 101 via the insulating film 107 from the bottom surface of the trench 106, and on the buried layer 108 inside the trench 106, the well layer 102 and A gate electrode 209 made of a metal such as Al or W, for example, is formed so as to face each other with the insulating film 107 interposed therebetween.

また、トレンチ１０６内部のゲート電極２０９上には、埋め込み絶縁層１１０が形成され、埋め込み絶縁層１１０上には層間絶縁層１１１が形成され、また図示はしないものの、ゲート電極２０９は引き出しゲート電極１１２に連結されている。 Also, a buried insulating layer 110 is formed on the gate electrode 209 inside the trench 106, and an interlayer insulating layer 111 is formed on the buried insulating layer 110. Although not shown, the gate electrode 209 is a lead gate electrode 112. It is connected to.

次に、以上のような構成を有する本実施例に係る半導体装置の製造方法について、図３および図８を参照して説明する。本実施例に係る半導体装置は、実施例１に係る半導体装置のゲート電極１０９をポリシリコン膜から金属層に変更したものであり、製造方法はほぼ同じである。 Next, a method of manufacturing the semiconductor device according to this example having the above-described configuration will be described with reference to FIGS. The semiconductor device according to this example is obtained by changing the gate electrode 109 of the semiconductor device according to Example 1 from a polysilicon film to a metal layer, and the manufacturing method is almost the same.

すなわち、図３に示したように、ｐ型シリコン基板１００表面にｐ型ドリフト層１０１を形成し、さらにドリフト層１０１表面にｎ型ウェル層１０２を形成する。さらに、トレンチ１０６をソース層１０３の表面からウェル層１０２を貫通してドリフト層１０１に至るように形成する。続いて、ＣＶＤ法等によりウェル層１０２表面及びトレンチ１０６の内壁に絶縁膜１０７を形成した後、絶縁膜１０７上にｎ型ドープドポリシリコン膜１１３を形成する。 That is, as shown in FIG. 3, the p-type drift layer 101 is formed on the surface of the p-type silicon substrate 100, and the n-type well layer 102 is formed on the surface of the drift layer 101. Further, the trench 106 is formed so as to penetrate the well layer 102 from the surface of the source layer 103 to the drift layer 101. Subsequently, an insulating film 107 is formed on the surface of the well layer 102 and the inner wall of the trench 106 by a CVD method or the like, and then an n-type doped polysilicon film 113 is formed on the insulating film 107.

次に、図８（ａ）に示したように、ｎ型ドープドポリシリコン膜１１３をウェル層１０２とドリフト層１０１の界面より下方の位置までエッチバックして、埋め込み層１０８を形成する。 Next, as shown in FIG. 8A, the n-type doped polysilicon film 113 is etched back to a position below the interface between the well layer 102 and the drift layer 101 to form a buried layer 108.

次に、図８（ｂ）に示したように、ウェル層１０２表面の絶縁膜１０７上及び埋め込み層１０８上に、金属膜、例えばＷ膜をＣＶＤ法で形成した後、さらにＷ膜をエッチバックして、ウェル層１０２上の絶縁膜１０７を露出させるとともにトレンチ１０６内部の埋め込み層１０８上に金属を構成材料とするゲート電極２０９を形成する。ただしこのとき、実施例１と同様に、後に形成する引き出しゲート電極１１２との連結部近傍のトレンチ外部のゲート電極２０９は、レジスト膜でマスクしてエッチバックされないように保護する。 Next, as shown in FIG. 8B, a metal film, for example, a W film is formed on the insulating film 107 and the buried layer 108 on the surface of the well layer 102 by the CVD method, and then the W film is etched back. Then, the insulating film 107 on the well layer 102 is exposed, and the gate electrode 209 made of metal as a constituent material is formed on the buried layer 108 in the trench 106. However, at this time, as in the first embodiment, the gate electrode 209 outside the trench in the vicinity of the connection portion with the extraction gate electrode 112 to be formed later is protected by being masked with a resist film so as not to be etched back.

次に、図８（ｃ）に示したように、トレンチ１０６内部のゲート電極２０９上に埋め込み絶縁層１１０、ウェル層１０２表面に層間絶縁層１１１を形成する。さらに、ウェル層１０２上の層間絶縁層１１１及び絶縁膜１０７の一部を剥離して開口部を設けた後、ウェル層１０２表面にｐ型のソース層１０３を形成する。 Next, as shown in FIG. 8C, the buried insulating layer 110 is formed on the gate electrode 209 inside the trench 106, and the interlayer insulating layer 111 is formed on the surface of the well layer 102. Further, after part of the interlayer insulating layer 111 and the insulating film 107 on the well layer 102 is peeled to provide an opening, a p-type source layer 103 is formed on the surface of the well layer 102.

続いて、実施例１と同様に、ソース層１０３上に金属材料からなるソース電極１０４を形成し、ソース層１０３とソース電極１０４を連結する。さらに、トレンチ１０６外部に形成されたゲート電極２０９上の層間絶縁層１１１の一部を除去してゲート電極２０９の一部を露出させ、露出したゲート電極２０９上に金属材料からなる引き出しゲート電極１１２を形成し、ゲート電極２０９と引き出しゲート電極１１２を連結する。また半導体基板１００の下面には、ドレイン電極１０５を形成する。 Subsequently, similarly to Example 1, a source electrode 104 made of a metal material is formed on the source layer 103, and the source layer 103 and the source electrode 104 are connected. Further, a part of the interlayer insulating layer 111 on the gate electrode 209 formed outside the trench 106 is removed to expose a part of the gate electrode 209, and the lead gate electrode 112 made of a metal material is exposed on the exposed gate electrode 209. And the gate electrode 209 and the extraction gate electrode 112 are connected. A drain electrode 105 is formed on the lower surface of the semiconductor substrate 100.

以上のような本実施例に係る半導体装置によれば、ソース−ドレイン電圧を印加した場合、実施例１に係る半導体装置と同様に、トレンチ１０６の下方のドリフト層１０１まで空乏層１１４を拡大することで、トレンチ１０６の湾曲部に形成される空乏層１１４の形状を滑らかにし、トレンチ１０６湾曲部への電界集中を回避して、ＭＯＳＦＥＴの耐圧を向上することができる。 According to the semiconductor device according to the present embodiment as described above, when the source-drain voltage is applied, the depletion layer 114 is expanded to the drift layer 101 below the trench 106 as in the semiconductor device according to the first embodiment. Thus, the shape of the depletion layer 114 formed in the curved portion of the trench 106 can be made smooth, electric field concentration on the curved portion of the trench 106 can be avoided, and the breakdown voltage of the MOSFET can be improved.

さらに、実施例１に係る半導体装置と同様に、ＭＯＳオン時にドリフト層１０１に突き出したトレンチ１０６部の周囲にキャリアの蓄積層１１５を形成することにより、オン抵抗を低減することができる。 Further, as in the semiconductor device according to the first embodiment, the on-resistance can be reduced by forming the carrier accumulation layer 115 around the trench 106 protruding to the drift layer 101 when the MOS is on.

以上より、本実施例では、従来の半導体装置に比較して簡易な構造を有する高耐圧及び低オン抵抗のトレンチゲート構造のＭＯＳＦＥＴが実現できる。 As described above, in this embodiment, a MOSFET with a trench gate structure having a high breakdown voltage and a low on-resistance having a simple structure as compared with the conventional semiconductor device can be realized.

さらに、本実施例では、ゲート電極２０９が金属材料であるため、ゲート電極１０９にポリシリコン膜を用いた実施例１に係る半導体装置と比較してゲート抵抗を低減することができる。 Furthermore, in this embodiment, since the gate electrode 209 is made of a metal material, the gate resistance can be reduced as compared with the semiconductor device according to Embodiment 1 in which a polysilicon film is used for the gate electrode 109.

なお、上記実施例では、ゲート電極２０９に金属材料を用いているが、図９に示したように、ゲート電極３０９を、埋め込み層１０８上に不純物原子を含有したポリシリコン膜３１０とＷ、Ａｌ等の金属層３１１とを組み合わせて形成し、さらに金属層３１１と引き出しゲート電極（図示せず）を連結するような構造でもよい。ただし上記構造の半導体装置では、閾値のばらつきを抑制するため、ウェル層１０２と絶縁膜１０７を介して対向するトレンチ１０６内部の領域にポリシリコン膜３１０と金属層３１１が混在しないようにするのが好ましい。 In the above embodiment, a metal material is used for the gate electrode 209. However, as shown in FIG. 9, the gate electrode 309 is formed on the buried layer 108 with the polysilicon film 310 containing impurity atoms and W, Al. A structure in which the metal layer 311 is combined and the metal layer 311 and the extraction gate electrode (not shown) are connected may be used. However, in the semiconductor device having the above structure, in order to suppress variation in threshold value, it is preferable that the polysilicon film 310 and the metal layer 311 are not mixed in a region inside the trench 106 facing the well layer 102 via the insulating film 107. preferable.

このような半導体装置であっても、従来の半導体装置に比較して簡易な構造により高耐圧化及び低オン抵抗化を実現することができ、ゲート電極３０９の一部が金属層３１１であり、金属層３１１が引き出しゲート電極に連結しているため、ゲート電極１０９にポリシリコン膜を用いた実施例１に係る半導体装置と比較して半導体装置のゲート抵抗を低減することができる。 Even in such a semiconductor device, a high breakdown voltage and a low on-resistance can be realized with a simple structure as compared with a conventional semiconductor device, and a part of the gate electrode 309 is a metal layer 311. Since the metal layer 311 is connected to the extraction gate electrode, the gate resistance of the semiconductor device can be reduced as compared with the semiconductor device according to the first embodiment in which a polysilicon film is used for the gate electrode 109.

本発明の実施例１に係る半導体装置を示す斜視図。1 is a perspective view showing a semiconductor device according to Embodiment 1 of the present invention. 本発明の実施例１に係る半導体装置を示す断面図。Sectional drawing which shows the semiconductor device which concerns on Example 1 of this invention. 本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。Process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Example 1 of this invention. 本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。Process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Example 1 of this invention. 本発明の実施例１に係る半導体装置のドレイン電圧印加時の空乏層を示す図。The figure which shows the depletion layer at the time of the drain voltage application of the semiconductor device which concerns on Example 1 of this invention. 本発明の実施例１に係る半導体装置のＭＯＳオン時のキャリアの蓄積層を示す図。FIG. 3 is a diagram showing a carrier accumulation layer when MOS is on in the semiconductor device according to the first embodiment of the present invention. 本発明の実施例２に係る半導体装置を示す断面図。Sectional drawing which shows the semiconductor device which concerns on Example 2 of this invention. 本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。Process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Example 2 of this invention. 本発明の実施例２に係る半導体装置を示す断面図。Sectional drawing which shows the semiconductor device which concerns on Example 2 of this invention.

Explanation of symbols

１００半導体基板
１０１ドレインドリフト層
１０２ウェル層
１０３ソース層
１０６トレンチ
１０７絶縁膜
１０８埋め込み層
１０９、２０９、３０９ゲート電極
３１０ポリシリコン膜
３１１金属層 100 Semiconductor substrate 101 Drain drift layer 102 Well layer 103 Source layer 106 Trench 107 Insulating film 108 Buried layers 109, 209, 309 Gate electrode 310 Polysilicon film 311 Metal layer

Claims

A first conductivity type semiconductor substrate;
A drain drift layer of a first conductivity type formed on the surface of the semiconductor substrate;
A second conductivity type well layer formed on the drain drift layer surface;
A first conductivity type source layer formed on the surface of the well layer;
A trench formed from the source layer surface to the drain drift layer and having an insulating film on an inner wall;
A buried layer of a second conductivity type formed so as to face the drain drift layer through the insulating film from the bottom surface inside the trench;
A gate electrode formed in the trench so as to be in contact with the buried layer and to face the well layer via the insulating film;
A semiconductor device comprising:

The buried layer has an upper surface located below the interface between the drain drift layer and the well layer, and the gate electrode has an upper surface located above the interface between the well layer and the source layer. The semiconductor device according to claim 1.

The buried layer is a polysilicon film containing impurity atoms of the second conductivity type, and the concentration of the impurity atoms contained is 1E15 cm ⁻³ or more and 1E18 cm ⁻³ or less. 2. The semiconductor device according to 2.

The semiconductor device according to claim 1, wherein the buried layer and the gate electrode are equipotential.

The semiconductor device according to claim 1, wherein the gate electrode includes a metal layer.