JP6092749B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

図２１は、従来の半導体装置８００の断面図である。図２２は、従来の半導体装置８００の問題点を説明するために示す図である。図２２（ａ）は従来の半導体装置８００の要部断面図であり、図２２（ｂ）はその等価回路図である。
従来の半導体装置８００は、トレンチゲートパワーＭＯＳＦＥＴであって、図２１に示すように、ｎ＋型の低抵抗半導体層８１２、低抵抗半導体層８１２上に位置するｎ−型のドリフト層８１４、ドリフト層８１４上に位置するｐ型のボディ層８１６、ボディ層８１６を開口しドリフト層８１４に達して形成してなるゲートトレンチ８１８、ボディ層８１６内に配置されるとともに少なくとも一部をゲートトレンチ８１８の内周面に露出させて形成してなる第１導電型のソース領域８２４、ゲートトレンチ８１８の内周面に形成してなるゲート絶縁層８２０、ゲート絶縁層８２０の内周面に形成してなるゲート電極層８２２、ゲート電極層８２２と絶縁されるとともにソース領域８２４と接して形成してなるソース電極層８３０を有する。なお、符号８２６はｐ＋型のボディコンタクト領域を示し、符号８２８は層間絶縁層を示し、符号８３２はドレイン電極層を示し、符号８４０はＭＯＳＦＥＴ部を示す。 FIG. 21 is a cross-sectional view of a conventional semiconductor device 800. FIG. 22 is a diagram for explaining a problem of the conventional semiconductor device 800. FIG. 22A is a cross-sectional view of a main part of a conventional semiconductor device 800, and FIG. 22B is an equivalent circuit diagram thereof.
A conventional semiconductor device 800 is a trench gate power MOSFET, and as shown in FIG. 21, an n + type low resistance semiconductor layer 812, an n − type drift layer 814 located on the low resistance semiconductor layer 812, a drift A p-type body layer 816 located on the layer 814, a gate trench 818 formed by opening the body layer 816 and reaching the drift layer 814, and disposed in the body layer 816 and at least a part of the gate trench 818 A first conductivity type source region 824 formed by being exposed on the inner peripheral surface, a gate insulating layer 820 formed on the inner peripheral surface of the gate trench 818, and an inner peripheral surface of the gate insulating layer 820. The gate electrode layer 822 includes a source electrode layer 830 which is insulated from the gate electrode layer 822 and formed in contact with the source region 824. Reference numeral 826 indicates a p + type body contact region, reference numeral 828 indicates an interlayer insulating layer, reference numeral 832 indicates a drain electrode layer, and reference numeral 840 indicates a MOSFET portion.

上記のように構成された従来の半導体装置８００においては、図２２を参照して、誘導性負荷でのスイッチング動作オフ時に生じるサージ電圧が半導体装置８００の耐圧を超えた場合に、アバランシェブレークダウンを起こし、生成した少数キャリアがボディ層８１６を経由してソース電極層８３０に流れ込む（図２２（ｂ）中「Ｉａｖ１」参照。）。このとき、ソース領域８２４とボディ層８１６との間に電位差ＶＢＥが発生し、ソース領域８２４とボディ層８１６とドリフト層８１４とからなる寄生バイポーラトランジスタがターンオンし、当該寄生バイポーラトランジスタで増幅された過大電流（図２２（ｂ）中「Ｉａｖ２」参照。）がドリフト層８１４からソース領域８２４に流れて、当該過大電流による発熱で素子破壊に至る。近年では、セルの微細化が進み、ボディコンタクト領域が小さくなり、抵抗成分ＲＢが大きくなってきていることから、寄生バイポーラトランジスタがターンオンし易くなり、上記の問題がより深刻になってきている。 In the conventional semiconductor device 800 configured as described above, referring to FIG. 22, when the surge voltage generated when the switching operation with the inductive load is turned off exceeds the breakdown voltage of semiconductor device 800, the avalanche breakdown is performed. The generated minority carriers flow into the source electrode layer 830 through the body layer 816 (see “Iav1” in FIG. 22B). At this time, a potential difference VBE is generated between the source region 824 and the body layer 816, and the parasitic bipolar transistor composed of the source region 824, the body layer 816, and the drift layer 814 is turned on, and is amplified by the parasitic bipolar transistor. A current (refer to “Iav2” in FIG. 22B) flows from the drift layer 814 to the source region 824, and the element is destroyed due to heat generated by the excessive current. In recent years, the miniaturization of the cell, the body contact region is reduced, since the resistance component R B has been increased, easily parasitic bipolar transistor is turned on, the above problem is becoming more serious .

従来、上記した問題を解決するために、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の半導体基板に備える半導体装置が知られている（例えば、特許文献１参照。）。図２３は、従来の半導体装置９００の断面図である。   2. Description of the Related Art Conventionally, in order to solve the above-described problem, a semiconductor device is known that includes a MOSFET portion and a protective diode portion that causes avalanche breakdown at a lower voltage than that in the MOSFET portion on the same semiconductor substrate (for example, (See Patent Document 1). FIG. 23 is a cross-sectional view of a conventional semiconductor device 900.

従来の半導体装置９００は、図２３に示すように、ＭＯＳＦＥＴ部９４０と、ＭＯＳＦＥＴ部９４０においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部９５０とを同一の半導体基板９１０に備える。そして、保護ダイオード部９５０におけるゲートトレンチ９１８ａの間隔Ｌ２は、ＭＯＳＦＥＴ部４０におけるゲートトレンチ９１８の間隔Ｌ１よりも広い。   As shown in FIG. 23, a conventional semiconductor device 900 includes a MOSFET unit 940 and a protection diode unit 950 that causes avalanche breakdown at a lower voltage than that in the MOSFET unit 940 on the same semiconductor substrate 910. The distance L2 between the gate trenches 918a in the protection diode part 950 is wider than the distance L1 between the gate trenches 918 in the MOSFET part 40.

従来の半導体装置９００によれば、保護ダイオード部９５０におけるゲートトレンチ９１８ａの間隔Ｌ２が、ＭＯＳＦＥＴ部９４０におけるゲートトレンチ９１８の間隔Ｌ１よりも広いことから、保護ダイオード部９５０においてはＭＯＳＦＥＴ９４０においてよりもドリフト層９１４が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部９４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、従来の半導体装置９００によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こし難くなり、アバランシェ耐量を大きくすることが可能となる。   According to the conventional semiconductor device 900, since the distance L2 between the gate trenches 918a in the protection diode part 950 is wider than the distance L1 between the gate trenches 918 in the MOSFET part 940, the drift layer is larger in the protection diode part 950 than in the MOSFET 940. It becomes difficult for the 914 to be depleted (that is, the breakdown voltage becomes low), and avalanche breakdown occurs at a lower voltage than that in the MOSFET portion 940. As a result, according to the conventional semiconductor device 900, it is difficult for the avalanche breakdown to occur in the MOSFET portion when the switching operation with the inductive load is turned off, and the avalanche resistance can be increased.

特開２０１２−０６４８４９号公報JP 2012-064849 A

しかしながら、従来の半導体装置９００においては、保護ダイオード部９５０にゲート構造を設けた場合、当該ゲート構造自身が絶縁破壊する可能性があることから過電圧破壊耐量を大きくするのが困難となるとともに、ゲート容量が大きくなることに起因してスイッチング速度が遅くなるという問題がある。   However, in the conventional semiconductor device 900, when the protective diode portion 950 is provided with a gate structure, it is difficult to increase the overvoltage breakdown withstandability because the gate structure itself may break down. There is a problem that the switching speed becomes slow due to the increase in capacity.

そこで、本発明は、上記した問題を解決することを目的とするもので、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の半導体基板に備え、アバランシェ耐量が大きい半導体装置でありながら、過電圧破壊耐量が大きく、スイッチング速度が速い半導体装置を提供することを目的とする。   Therefore, the present invention aims to solve the above problems, and includes a MOSFET portion and a protective diode portion that causes avalanche breakdown at a lower voltage than that in the MOSFET portion on the same semiconductor substrate, An object of the present invention is to provide a semiconductor device having a high overvoltage breakdown resistance and a high switching speed while being a semiconductor device having a large avalanche resistance.

［１］本発明の半導体装置は、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置であって、前記ＭＯＳＦＥＴ部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチ、前記ボディ層内に配置されるとともに少なくとも一部を前記ゲートトレンチの内周面に露出させて形成してなる第１導電型のソース領域、前記ゲートトレンチの内周面に形成してなるゲート絶縁層、前記ゲートトレンチの内部にゲート絶縁層を介して埋め込まれているゲート電極層、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第１保護トレンチ、少なくとも前記第１保護トレンチの底部に形成してなる第２導電型の第１半導体領域、及び、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続されてなるソース電極層を有し、前記保護ダイオード部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置する第２導電型のボディ層、前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第２保護トレンチ、少なくとも前記第２保護トレンチの底部に形成してなる第２導電型の第２半導体領域、及び、前記第２半導体領域と電気的に接続されてなるソース電極層を有し、隣接する前記第２保護トレンチの間隔Ｌ４は、隣接する前記第１保護トレンチの間隔Ｌ３よりも広いことを特徴とする。 [1] A semiconductor device of the present invention is a semiconductor device comprising a MOSFET part and a protective diode part that causes avalanche breakdown at a lower voltage than that in the MOSFET part on the same silicon carbide semiconductor substrate. Is a first conductivity type low resistance semiconductor layer, a first conductivity type drift located on the first conductivity type low resistance semiconductor layer and containing a first conductivity type impurity at a lower concentration than the low resistance semiconductor layer. A body layer of a second conductivity type opposite to the first conductivity type located on the drift layer, a gate trench formed by opening the body layer and reaching the drift layer, in the body layer A first conductivity type source region formed on the inner peripheral surface of the gate trench, the source region having a first conductivity type formed by exposing at least a part thereof to the inner peripheral surface of the gate trench. A gate insulating layer embedded in the gate trench through the gate insulating layer, and the body layer is formed deeper than the gate trench in the region between the adjacent gate trenches. The first protection trench, the first conductivity type second semiconductor region formed at least at the bottom of the first protection trench, the gate electrode layer, and the source region, the body layer, and the first insulation region. A source electrode layer electrically connected to one semiconductor region, wherein the protection diode portion is located on a first conductive type low-resistance semiconductor layer and the first conductive type low-resistance semiconductor layer; A first conductivity type drift layer containing a first conductivity type impurity at a lower concentration than the resistance semiconductor layer, a second conductivity type body layer located on the drift layer, and the body layer; A second protection trench formed deeper than the gate trench, a second conductivity type second semiconductor region formed at least at the bottom of the second protection trench, and an electrical connection with the second semiconductor region The distance L4 between the adjacent second protection trenches is wider than the distance L3 between the adjacent first protection trenches.

［２］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されている半導体装置であってもよい。 [2] In the semiconductor device of the present invention, the MOSFET portion includes a first sidewall insulating layer formed on an inner peripheral surface excluding a bottom portion of the first protection trench, and a first sidewall in the first protection trench. The semiconductor device further includes a first conductor layer embedded through one sidewall insulating layer, the first semiconductor region is formed at a bottom portion of the first protection trench, and the protection diode portion includes the second protection layer. A second sidewall insulating layer formed on the inner peripheral surface excluding the bottom of the trench, and a second conductor layer embedded in the second protective trench through the second sidewall insulating layer. The second semiconductor region may be a semiconductor device formed at the bottom of the second protection trench.

［３］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されている半導体装置であってもよい。 [3] In the semiconductor device of the present invention, the MOSFET portion includes a first sidewall insulating layer formed on an inner peripheral surface excluding a bottom portion of the first protection trench, and a first sidewall in the first protection trench. The semiconductor device further includes a first conductor layer embedded via one sidewall insulating layer, the first semiconductor region is formed to cover the first protection trench, and the protection diode portion includes the second conductor layer. A second sidewall insulating layer formed on an inner peripheral surface excluding the bottom of the protective trench, and a second conductor layer embedded in the second protective trench through the second sidewall insulating layer. In addition, the second semiconductor region may be a semiconductor device formed so as to cover the second protection trench.

［４］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されている半導体装置であってもよい。 [4] In the semiconductor device of the present invention, the MOSFET section further includes a first conductor layer embedded in the first protection trench, and the first semiconductor region is formed of the first protection trench. The protection diode portion further includes a second conductor layer embedded in the second protection trench, and the second semiconductor region is formed at the bottom of the second protection trench. It may be a semiconductor device.

［５］本発明の半導体装置においては、前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されている半導体装置であってもよい。 [5] In the semiconductor device of the present invention, the MOSFET section further includes a first conductor layer embedded in the first protection trench, and the first semiconductor region includes the first protection trench. The protection diode portion further includes a second conductor layer embedded in the second protection trench, and the second semiconductor region covers the second protection trench. The semiconductor device may be formed.

［６］本発明の半導体装置においては、前記第１保護トレンチ及び前記第２保護トレンチが同一工程で形成されたものであることが好ましい。 [6] In the semiconductor device of the present invention, it is preferable that the first protection trench and the second protection trench are formed in the same process.

［７］本発明の半導体装置においては、前記間隔Ｌ４が前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることが好ましい。 [7] In the semiconductor device of the present invention, the interval L4 is preferably in the range of 1.05 to 3.0 times the interval L3.

［８］本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、隣接する前記第２保護トレンチの間隔Ｌ４が隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように前記第１保護トレンチ及び前記第２保護トレンチを形成する工程を含むことを特徴とする。 [8] A manufacturing method of a semiconductor device of the present invention is a manufacturing method of a semiconductor device for manufacturing a semiconductor device of the present invention, wherein the first protection trench in which an interval L4 between the adjacent second protection trenches is adjacent. Forming the first protection trench and the second protection trench so as to be wider than the distance L3.

［９］本発明の半導体装置の製造方法においては、前記間隔Ｌ４は、前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることが好ましい。 [9] In the method of manufacturing a semiconductor device according to the present invention, the interval L4 is preferably in the range of 1.05 to 3.0 times the interval L3.

［１０］本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、及び、当該ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層を有する炭化珪素半導体基体を準備する炭化珪素半導体基体準備工程と、前記ボディ層の表面におけるソース領域となる領域に第１導電型不純物を導入してソース領域を形成するとともに、前記ボディ層の表面におけるボディコンタクト領域となる領域に第２導電型不純物を導入してボディコンタクト領域を形成するソース領域及びボディコンタクト領域形成工程と、前記ＭＯＳＦＥＴ部となる領域において、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチを形成するゲートトレンチ形成工程と、前記ゲートトレンチの内周面にゲート絶縁層を形成するとともに、前記ゲートトレンチの内部に前記ゲート絶縁層を介してゲート電極層を埋め込むゲート絶縁層及びゲート電極層形成工程と、前記ＭＯＳＦＥＴ部となる領域において、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く第１保護トレンチを形成し、前記保護ダイオード部において、前記ボディ層を開口し前記ゲートトレンチよりも深く第２保護トレンチを形成する第１保護トレンチ及び第２保護トレンチ形成工程と、少なくとも前記第１保護トレンチの底部に第２導電型の第１半導体領域を形成するとともに、少なくとも前記第２保護トレンチの底部に第２導電型の第２半導体領域を形成する第１半導体領域及び第２半導体領域形成工程と、前記ＭＯＳＦＥＴ部となる領域においては、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続され、前記保護ダイオード領域となる領域においては、前記第２半導体領域と電気的に接続されるようにソース電極層を形成するソース電極層形成工程とを含む半導体装置の製造方法であって、前記第１保護トレンチ及び第２保護トレンチ形成工程においては、隣接する前記第２保護トレンチの間隔Ｌ４が、隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように、前記第１保護トレンチ及び前記第２保護トレンチを形成することを特徴とする。 [10] A manufacturing method of a semiconductor device of the present invention is a manufacturing method of a semiconductor device for manufacturing a semiconductor device of the present invention, which is a first conductivity type low resistance semiconductor layer, and the first conductivity type low resistance. A drift layer of a first conductivity type located on a semiconductor layer and containing a first conductivity type impurity at a lower concentration than the low resistance semiconductor layer, and opposite to the first conductivity type located on the drift layer A silicon carbide semiconductor substrate preparation step for preparing a silicon carbide semiconductor substrate having a second conductivity type body layer, and a source region is formed by introducing a first conductivity type impurity into a region to be a source region on the surface of the body layer. And a source region and body contact region forming step of forming a body contact region by introducing a second conductivity type impurity into a region to be a body contact region on the surface of the body layer, and the MO In the region to be the FET portion, a gate trench forming step for forming a gate trench formed by opening the body layer and reaching the drift layer, and forming a gate insulating layer on the inner peripheral surface of the gate trench, A gate insulating layer and a gate electrode layer forming step of burying a gate electrode layer in the gate trench through the gate insulating layer; and the body layer in a region between the adjacent gate trenches in a region to be the MOSFET portion Forming a first protection trench deeper than the gate trench and forming a second protection trench deeper than the gate trench by opening the body layer in the protection diode portion. A trench forming step and at least a second conductivity type first layer at the bottom of the first protection trench; A first semiconductor region and a second semiconductor region forming step for forming a semiconductor region and forming a second semiconductor region of a second conductivity type at least at the bottom of the second protective trench, and a region to be the MOSFET portion, Insulated from the gate electrode layer and electrically connected to the source region, the body layer, and the first semiconductor region, and electrically connected to the second semiconductor region in a region to be the protective diode region. A method of manufacturing a semiconductor device including a source electrode layer forming step of forming a source electrode layer as described above, wherein in the first protective trench and the second protective trench forming step, an interval between the adjacent second protective trenches The first protection trench and the second protection train are configured such that L4 is wider than the interval L3 between the adjacent first protection trenches. It is characterized by forming a h

［１１］本発明の半導体装置の製造方法においては、前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むこととしてもよい。 [11] In the method for manufacturing a semiconductor device according to the present invention, the method for manufacturing a semiconductor device includes the first protection between the first semiconductor region and second semiconductor region forming step and the source electrode layer forming step. A first side wall insulating layer and a second side wall insulating layer are formed on the inner peripheral surface excluding the bottom of the trench, and the second side wall insulating layer is formed on the inner peripheral surface excluding the bottom of the second protective trench. A layer forming step, wherein the first semiconductor region and the second semiconductor region forming step form the first semiconductor region at the bottom of the first protection trench and the first semiconductor region at the bottom of the second protection trench; Two semiconductor regions are formed, and in the source electrode layer forming step, in the process of forming the source electrode layer, the first semiconductor is provided in the first protective trench through the first sidewall insulating layer. A first conductor layer is embedded so as to be in contact with the region, and a second conductor layer is embedded in the second protective trench via the second sidewall insulating layer and so as to be in contact with the second semiconductor region. It is good as well.

［１２］本発明の半導体装置の製造方法においては、前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むこととしてもよい。 [12] In the method for manufacturing a semiconductor device according to the present invention, the method for manufacturing a semiconductor device may include the first protection between the first semiconductor region and second semiconductor region forming step and the source electrode layer forming step. A first side wall insulating layer and a second side wall insulating layer are formed on the inner peripheral surface excluding the bottom of the trench, and the second side wall insulating layer is formed on the inner peripheral surface excluding the bottom of the second protective trench. A layer forming step, wherein the first semiconductor region is formed so as to cover the first protective trench and the second protective trench is covered in the first semiconductor region and the second semiconductor region forming step; Forming the second semiconductor region, and in the step of forming the source electrode layer, in the process of forming the source electrode layer, the first protection trench is interposed through the first sidewall insulating layer and the source electrode layer forming step. A first conductor layer is embedded to be in contact with one semiconductor region, and a second conductor layer is in contact with the second semiconductor region through the second sidewall insulating layer inside the second protective trench. May be embedded.

［１３］本発明の半導体装置の製造方法においては、前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの内部にショットキーバリアメタルからなる前記第１導電体層を埋め込むとともに、前記第２保護トレンチの内部にショットキーバリアメタルからなる前記第２導電体層を埋め込む工程をさらに含み、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記第１保護トレンチの内部に埋め込まれた前記第１導電体層及び前記第２保護トレンチの内部に埋め込まれた前記第２導電体層と接触するように前記ソース電極層を形成することとしてもよい。 [13] In the method of manufacturing a semiconductor device according to the present invention, the method of manufacturing the semiconductor device may include the first protection between the first semiconductor region and second semiconductor region forming step and the source electrode layer forming step. A step of embedding the first conductor layer made of a Schottky barrier metal in the trench and burying the second conductor layer made of the Schottky barrier metal in the second protection trench; In the semiconductor region and second semiconductor region forming step, the first semiconductor region is formed at the bottom of the first protection trench, the second semiconductor region is formed at the bottom of the second protection trench, and the source electrode In the layer forming step, the first conductor layer embedded in the first protection trench and the second protection trench are embedded. It is also possible to form the source electrode layer in contact with the second conductor layer.

［１４］本発明の半導体装置の製造方法においては、前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２半導体領域と接触するように第２導電体層を埋め込むこととしてもよい。 [14] In the method of manufacturing a semiconductor device of the present invention, in the first semiconductor region and second semiconductor region forming step, the first semiconductor region is formed so as to cover the first protective trench, and the first semiconductor region is formed. The second semiconductor region is formed so as to cover the two protection trenches, and in the source electrode layer forming step, the source electrode layer is contacted with the first semiconductor region in the process of forming the source electrode layer. Alternatively, the first conductor layer may be embedded, and the second conductor layer may be embedded in the second protective trench so as to be in contact with the second semiconductor region.

本発明の半導体装置によれば、後述する図１及び図２に示すように、保護ダイオード部における隣接する第２保護トレンチの間隔Ｌ４が、ＭＯＳＦＥＴ部における隣接する第１保護トレンチの間隔Ｌ３よりも広いことから、保護ダイオード部においてはＭＯＳＦＥＴにおいてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、本発明の半導体装置によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。   According to the semiconductor device of the present invention, as shown in FIGS. 1 and 2 to be described later, the interval L4 between the adjacent second protection trenches in the protection diode portion is larger than the interval L3 between the adjacent first protection trenches in the MOSFET portion. Since it is wide, the drift layer is less likely to be depleted in the protection diode portion than in the MOSFET (that is, the breakdown voltage is lowered), and avalanche breakdown occurs at a lower voltage than in the MOSFET portion. As a result, according to the semiconductor device of the present invention, the avalanche breakdown is not caused in the MOSFET portion when the switching operation with the inductive load is turned off, and the avalanche resistance can be increased.

また、本発明の半導体装置によれば、保護ダイオード部が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、本発明の半導体装置によれば、保護ダイオード部が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。その結果、本発明の半導体装置は、過電圧破壊耐量が大きく、スイッチング速度が速い半導体装置となる。   In addition, according to the semiconductor device of the present invention, since the protective diode portion does not have a gate structure that easily breaks down, a semiconductor device with a large overvoltage breakdown resistance is obtained. In addition, according to the semiconductor device of the present invention, since the protection diode portion does not have an extra gate structure, the semiconductor device is small in gate capacitance and fast in switching speed. As a result, the semiconductor device of the present invention is a semiconductor device having a large overvoltage breakdown tolerance and a high switching speed.

また、本発明の半導体装置によれば、隣接するゲートトレンチの間の領域においてゲートトレンチよりも深く形成してなる第１保護トレンチを有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。   In addition, according to the semiconductor device of the present invention, since the first protective trench formed deeper than the gate trench is formed in the region between the adjacent gate trenches, the electric field stress on the gate insulating layer is alleviated and the breakdown voltage is increased. And the long-term reliability of the gate insulating layer can be improved.

さらにまた、本発明の半導体装置によれば、上記した第２導電型の第１半導体領域及び第２導電型の第２半導体領域を高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。   Furthermore, according to the semiconductor device of the present invention, it is possible to manufacture the second conductive type first semiconductor region and the second conductive type second semiconductor region without using an expensive buried epitaxial technique. Can also be obtained.

本発明の半導体装置の製造方法によれば、上記したように優れた特徴を有する本発明の半導体装置を製造することができる。   According to the method for manufacturing a semiconductor device of the present invention, the semiconductor device of the present invention having excellent characteristics as described above can be manufactured.

実施形態１に係る半導体装置１００の断面図である。1 is a cross-sectional view of a semiconductor device 100 according to Embodiment 1. FIG. 実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。FIG. 6 is a diagram for explaining the function and effect of the semiconductor device 100 according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態２に係る半導体装置１０２の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device 102 according to a second embodiment. 実施形態２に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the second embodiment. 実施形態２に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the second embodiment. 実施形態２に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the second embodiment. 実施形態２に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the second embodiment. 実施形態２に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the second embodiment. 実施形態３に係る半導体装置１０４の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device 104 according to a third embodiment. 実施形態３に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the third embodiment. 実施形態３に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the third embodiment. 実施形態４に係る半導体装置１０６の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device 106 according to a fourth embodiment. 実施形態４に係る半導体装置の製造方法を説明するために示す図である。FIG. 10 is a view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment. 従来の半導体装置８００の断面図である。FIG. 11 is a cross-sectional view of a conventional semiconductor device 800. 従来の半導体装置８００の問題点を説明するために示す図である。It is a figure shown in order to demonstrate the problem of the conventional semiconductor device 800. 従来の半導体装置９００の断面図である。It is sectional drawing of the conventional semiconductor device 900. FIG.

以下、本発明の半導体装置及び半導体装置について、図に示す実施形態に基づいて説明する。   Hereinafter, a semiconductor device and a semiconductor device of the present invention will be described based on embodiments shown in the drawings.

［実施形態１］
１．実施形態１に係る半導体装置
図１は、実施形態１に係る半導体装置１００の断面図である。
実施形態１に係る半導体装置１００は、図１に示すように、ＭＯＳＦＥＴ部４０と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部５０とを同一の炭化珪素半導体基板１１０に備える半導体装置１００である。 [Embodiment 1]
1. Semiconductor Device According to First Embodiment FIG. 1 is a cross-sectional view of a semiconductor device 100 according to the first embodiment.
As shown in FIG. 1, the semiconductor device 100 according to the first embodiment includes a MOSFET unit 40 and a protection diode unit 50 that causes avalanche breakdown at a voltage lower than that in the MOSFET unit on the same silicon carbide semiconductor substrate 110. A semiconductor device 100 is provided.

ＭＯＳＦＥＴ部４０は、ｎ＋型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ−型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のボディ層１１６、ボディ層１１６を開口しドリフト層１１４に達して形成してなるゲートトレンチ１１８、ボディ層１１６内に配置されるとともに少なくとも一部をゲートトレンチ１１８の内周面に露出させて形成してなるｎ＋型のソース領域１２４、ゲートトレンチ１１８の内周面に形成してなるゲート絶縁層１２０、ゲートトレンチ１１８の内部にゲート絶縁層１２０を介して埋め込まれているゲート電極層１２２、隣接するゲートトレンチ１１８の間の領域においてボディ層１１６を開口しゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２、第１保護トレンチ１３２の底部を除く内周面に形成されてなる第１側壁絶縁層１３６、第１保護トレンチ１３２の内部に第１側壁絶縁層１３６を介して埋め込まれてなる第１導電体層１３８、第１保護トレンチ１３２の底部に形成されてなるｐ＋型の第１半導体領域１３４、及び、ゲート電極層１２２と絶縁されるとともにソース領域１２４、ボディ層１１６及び第１導電体層１３８に接して形成してなるソース電極層１３０を有する。従って、ＭＯＳＦＥＴ部４０においては、第１半導体領域１３４は、少なくとも第１保護トレンチ１３２の底部に形成されており、ソース電極層１３０は、前記第１導電体層１３８を介して第１半導体領域１３４と電気的に接続されている。なお、符号１２６はｐ＋型のボディコンタクト領域を示し、符号１２８は層間絶縁層を示し、符号１４０はドレイン電極層を示す。 The MOSFET section 40 includes an n + type low resistance semiconductor layer 112, an n − type drift layer 114 located on the low resistance semiconductor layer 112, a p type body layer 116 located on the drift layer 114, and a body layer 116. An n + -type source region which is formed in the gate trench 118 formed by opening and reaching the drift layer 114 and being disposed in the body layer 116 and at least a part of which is exposed on the inner peripheral surface of the gate trench 118. 124, a gate insulating layer 120 formed on the inner peripheral surface of the gate trench 118, a gate electrode layer 122 embedded in the gate trench 118 via the gate insulating layer 120, and a region between adjacent gate trenches 118 A first protection trench 132 formed by opening the body layer 116 and deeper than the gate trench 118, and a first protection A first sidewall insulating layer 136 formed on the inner peripheral surface excluding the bottom of the wrench 132, a first conductor layer 138 embedded in the first protective trench 132 via the first sidewall insulating layer 136, 1 p + type first semiconductor region 134 formed at the bottom of one protection trench 132, and insulated from gate electrode layer 122 and in contact with source region 124, body layer 116, and first conductor layer 138. The source electrode layer 130 is formed. Therefore, in the MOSFET section 40, the first semiconductor region 134 is formed at least at the bottom of the first protection trench 132, and the source electrode layer 130 is disposed in the first semiconductor region 134 via the first conductor layer 138. And are electrically connected. Reference numeral 126 denotes a p + -type body contact region, reference numeral 128 denotes an interlayer insulating layer, and reference numeral 140 denotes a drain electrode layer.

保護ダイオード部５０は、第２保護トレンチ１３２ａの底部を除く内周面に形成されてなる第２側壁絶縁層１３６ａ、第２保護トレンチ１３２ａの内部に第２側壁絶縁層１３６ａを介して埋め込まれてなる第２導電体層１３８ａ、第２保護トレンチ１３２ａの底部に形成されてなるｐ＋型の第２半導体領域１３４ａ、及び、ボディ層１１６及び第２導電体層１３８ａに接して形成してなるソース電極層１３０を有する。従って、保護ダイオード部５０においては、第２半導体領域１３４ａは、少なくとも第２保護トレンチ１３２ａの底部に形成されており、ソース電極層１３０は、第２導電体層１３８ａを介して第２半導体領域１３４ａと電気的に接続されている。 The protection diode unit 50 is embedded in the second sidewall insulating layer 136a formed on the inner peripheral surface excluding the bottom of the second protection trench 132a, and embedded in the second protection trench 132a via the second sidewall insulating layer 136a. A second conductor layer 138a, a p + -type second semiconductor region 134a formed at the bottom of the second protection trench 132a, and a source formed in contact with the body layer 116 and the second conductor layer 138a. An electrode layer 130 is provided. Therefore, in the protection diode unit 50, the second semiconductor region 134a is formed at least at the bottom of the second protection trench 132a, and the source electrode layer 130 is provided via the second conductor layer 138a. And are electrically connected.

低抵抗半導体層１１２の厚さは例えば５０μｍ〜５００μｍ（例えば３５０μｍ）であり、低抵抗半導体層１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば５×１０１８ｃｍ−３）である。ドリフト層１１４の厚さは６μｍ〜５０μｍ（例えば１５μｍ）であり、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３（例えば７×１０１５ｃｍ−３）である。ボディ層１１６の厚さは例えば１μｍ〜３μｍ（例えば２μｍ）であり、ボディ層１１６の不純物濃度は１×１０１６ｃｍ−３〜２×１０１８ｃｍ−３（例えば２×１０１７ｃｍ−３）である。 The thickness of the low resistance semiconductor layer 112 is, for example, 50 μm to 500 μm (eg, 350 μm), and the impurity concentration of the low resistance semiconductor layer 112 is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 (eg, 5 × 10 18). cm −3 ). The thickness of the drift layer 114 is 6 μm to 50 μm (for example, 15 μm), and the impurity concentration of the drift layer 114 is 1 × 10 14 cm −3 to 1 × 10 17 cm −3 (for example, 7 × 10 15 cm −3 ). is there. The thickness of the body layer 116 is, for example, 1 μm to 3 μm (for example, 2 μm), and the impurity concentration of the body layer 116 is 1 × 10 16 cm −3 to 2 × 10 18 cm −3 (for example, 2 × 10 17 cm −3 ). It is.

ゲートトレンチ１１８の深さは１．５μｍ〜７μｍ（例えば３μｍ）であり、ゲートトレンチ１１８のピッチは３μｍ〜１５μｍ（例えば１０μｍ）である。
ゲート絶縁層１２０は例えばＣＶＤ法により形成された二酸化珪素膜からなり、ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。
ゲート電極層１２２は低抵抗のポリシリコンからなる。 The depth of the gate trench 118 is 1.5 μm to 7 μm (for example, 3 μm), and the pitch of the gate trench 118 is 3 μm to 15 μm (for example, 10 μm).
The gate insulating layer 120 is made of, for example, a silicon dioxide film formed by a CVD method, and the thickness of the gate insulating layer 120 is 20 nm to 200 nm (for example, 100 nm).
The gate electrode layer 122 is made of low resistance polysilicon.

ソース領域１２４の深さは０．２μｍ〜１μｍ（例えば０．５μｍ）であり、ソース領域１２４の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
ボディコンタクト領域１２６の深さは０．２μｍ〜２μｍ（例えば０．５μｍ）であり、ボディコンタクト領域１２６の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
層間絶縁層１２８は例えばＣＶＤ法により形成された二酸化珪素膜からなり、層間絶縁層１２８の厚さは０．５μｍ〜３μｍ（例えば１μｍ）である。 The depth of the source region 124 is 0.2 μm to 1 μm (for example, 0.5 μm), and the impurity concentration of the source region 124 is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 (for example, 2 × 10 19 cm). -3 ).
The depth of the body contact region 126 is 0.2 μm to 2 μm (for example, 0.5 μm), and the impurity concentration of the body contact region 126 is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 (for example, 2 × 10). 19 cm −3 ).
The interlayer insulating layer 128 is made of, for example, a silicon dioxide film formed by a CVD method, and the thickness of the interlayer insulating layer 128 is 0.5 μm to 3 μm (for example, 1 μm).

第１保護トレンチ１３２の深さは５μｍ〜１７μｍ（例えば７μｍ）であり、第１保護トレンチ１３２のピッチは３μｍ〜１５μｍ（例えば１０μｍ）である。第２保護トレンチ１３２ａの深さは５μｍ〜１７μｍ（例えば７μｍ）であり、第２保護トレンチ１３２ａのピッチは３．１５μｍ〜４５μｍ（例えば１３μｍ）である。   The depth of the first protection trench 132 is 5 μm to 17 μm (for example, 7 μm), and the pitch of the first protection trench 132 is 3 μm to 15 μm (for example, 10 μm). The depth of the second protection trench 132a is 5 μm to 17 μm (for example, 7 μm), and the pitch of the second protection trench 132a is 3.15 μm to 45 μm (for example, 13 μm).

第１側壁絶縁層１３６は例えばＣＶＤ法により形成された二酸化珪素膜からなり、第１側壁絶縁層１３６の厚さは２００ｎｍ〜１．５μｍ（例えば５００ｎｍ）である。第２側壁絶縁層１３６ａは例えばＣＶＤ法により形成された二酸化珪素膜からなり、第２側壁絶縁層１３６ａの厚さは２００ｎｍ〜１．５μｍ（例えば５００ｎｍ）である。第１導電体層１３８は低抵抗のポリシリコン又はメタルからなる。第２導電体層１３８ａは低抵抗のポリシリコン又はメタルからなる。第１半導体領域１３４は、第１導電体層１３８の底部を覆うように形成されている。第２半導体領域１３４ａは、第２導電体層１３８ａの底部を覆うように形成されている。   The first sidewall insulating layer 136 is made of, for example, a silicon dioxide film formed by a CVD method, and the thickness of the first sidewall insulating layer 136 is 200 nm to 1.5 μm (for example, 500 nm). The second sidewall insulating layer 136a is made of, for example, a silicon dioxide film formed by a CVD method, and the thickness of the second sidewall insulating layer 136a is 200 nm to 1.5 μm (for example, 500 nm). The first conductor layer 138 is made of low resistance polysilicon or metal. The second conductor layer 138a is made of low resistance polysilicon or metal. The first semiconductor region 134 is formed so as to cover the bottom of the first conductor layer 138. The second semiconductor region 134a is formed so as to cover the bottom of the second conductor layer 138a.

ソース電極層１３０は例えば下から順にＮｉ、Ｔｉ、Ｎｉ、Ａｌが積層された積層膜からなり、ソース電極層１３０の厚さは１μｍ〜１０μｍ（例えば３μｍ）である。
ドレイン電極層１４０は下から順にＴｉ、Ｎｉ、Ａｇが積層された積層膜からなりからなり、ドレイン電極層１４０の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）である。 For example, the source electrode layer 130 is formed of a laminated film in which Ni, Ti, Ni, and Al are laminated in order from the bottom, and the thickness of the source electrode layer 130 is 1 μm to 10 μm (for example, 3 μm).
The drain electrode layer 140 is composed of a laminated film in which Ti, Ni, and Ag are laminated in order from the bottom, and the thickness of the drain electrode layer 140 is 0.2 μm to 1.5 μm (for example, 1 μm).

このように構成された実施形態１に係る半導体装置１００においては、隣接する第２保護トレンチ１３２ａの間隔Ｌ４は、隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広い。間隔Ｌ４は、間隔Ｌ３の１．０５倍〜３．０倍の範囲内（例えば１．３倍）にある。具体的には、間隔Ｌ３は、１０μｍであり、間隔Ｌ４は１３μｍである。第２保護トレンチ１３２ａは、第１保護トレンチ１３２と同一工程で形成されてなる。   In the semiconductor device 100 according to the first embodiment configured as described above, the interval L4 between the adjacent second protection trenches 132a is wider than the interval L3 between the adjacent first protection trenches 132. The interval L4 is in the range of 1.05 to 3.0 times the interval L3 (for example, 1.3 times). Specifically, the interval L3 is 10 μm, and the interval L4 is 13 μm. The second protection trench 132a is formed in the same process as the first protection trench 132.

第１保護トレンチ１３２の最深部及び第２保護トレンチ１３２ａの最深部は、ゲートトレンチ１１８の最深部よりも深い位置にある。第１保護トレンチ１３２の最深部及び第２保護トレンチ１３２ａの最深部は、ゲートトレンチの最深部よりも３．５μｍ〜１０μｍの範囲内にある値（例えば５μｍ）だけ深い位置にある。なお、ゲートトレンチ１１８の最深部は、ボディ層１１６の底面よりも０．５μｍ〜４μｍの範囲内にある値（例えば２μｍ）だけ深い位置にある。第１半導体領域１３４及び第２半導体領域１３４ａの不純物濃度は１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）である。 The deepest part of the first protection trench 132 and the deepest part of the second protection trench 132 a are located deeper than the deepest part of the gate trench 118. The deepest part of the first protection trench 132 and the deepest part of the second protection trench 132a are deeper than the deepest part of the gate trench by a value (for example, 5 μm) within a range of 3.5 μm to 10 μm. Note that the deepest portion of the gate trench 118 is deeper than the bottom surface of the body layer 116 by a value (for example, 2 μm) within a range of 0.5 μm to 4 μm. The impurity concentration of the first semiconductor region 134 and the second semiconductor region 134a is 1 × 10 18 cm −3 to 2 × 10 20 cm −3 (for example, 1 × 10 19 cm −3 ).

２．実施形態１に係る半導体装置の効果
図２は、実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。図２（ａ）は実施形態１に係る半導体装置１００に逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図であり、図２（ｂ）は比較例に係る半導体装置１００ａに逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図である。比較例に係る半導体装置１００ａにおいては、「保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４」を「ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３」と同じ値としたものである。図２中、破線は空乏層の先端を示す。 2. Effect of Semiconductor Device According to First Embodiment FIG. 2 is a diagram for explaining the function and effect of the semiconductor device 100 according to the first embodiment. FIG. 2A is a diagram illustrating a state where a depletion layer expands when a reverse bias voltage is applied to the semiconductor device 100 according to the first embodiment, and FIG. 2B is a diagram opposite to the semiconductor device 100a according to the comparative example. It is a figure which shows a mode that a depletion layer expands when a bias voltage is applied. In the semiconductor device 100a according to the comparative example, “the interval L4 between the adjacent second protection trenches 132a in the protection diode portion 50” is set to the same value as “the interval L3 between the adjacent first protection trenches 132 in the MOSFET portion 40”. It is. In FIG. 2, the broken line indicates the tip of the depletion layer.

上記のように構成された実施形態１に係る半導体装置１００によれば、前述した図１及び図２に示すように、保護ダイオード部５０における隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部における隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部においてはＭＯＳＦＥＴにおいてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態１に係る半導体装置１００によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。   According to the semiconductor device 100 according to the first embodiment configured as described above, as shown in FIG. 1 and FIG. 2 described above, the interval L4 between the adjacent second protection trenches 132a in the protection diode portion 50 is equal to the MOSFET portion. Is larger than the distance L3 between the adjacent first protection trenches 132 in the protection diode portion, the drift layer is less likely to be depleted in the protection diode portion than in the MOSFET (that is, the breakdown voltage is lower), and the avalanche is lower than the voltage in the MOSFET portion. Causes breakdown. As a result, according to the semiconductor device 100 according to the first embodiment, the avalanche breakdown is not caused in the MOSFET portion when the switching operation with the inductive load is turned off, and the avalanche resistance can be increased.

また、実施形態１に係る半導体装置１００によれば、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、実施形態１に係る半導体装置１００によれば、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。その結果、実施形態１に係る半導体装置１００は、過電圧破壊耐量が大きく、スイッチング速度が速い半導体装置となる。   In addition, according to the semiconductor device 100 according to the first embodiment, since the protective diode portion 50 does not have a gate structure that easily causes dielectric breakdown, the semiconductor device has a large overvoltage breakdown tolerance. Further, according to the semiconductor device 100 according to the first embodiment, since the protection diode unit 50 does not have an extra gate structure, the semiconductor device 100 has a small gate capacitance and a high switching speed. As a result, the semiconductor device 100 according to the first embodiment is a semiconductor device having a large overvoltage breakdown tolerance and a high switching speed.

また、実施形態１に係る半導体装置１００によれば、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。   Further, according to the semiconductor device 100 according to the first embodiment, since the first protective trench 132 formed deeper than the gate trench 118 is formed in the region between the adjacent gate trenches 118, the electric field to the gate insulating layer is obtained. Stress can be alleviated, the breakdown voltage can be increased, and the long-term reliability of the gate insulating layer can be improved.

また、実施形態１に係る半導体装置１００によれば、上記した第２導電型の第１半導体領域及び第２導電型の第２半導体領域を高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。   Further, according to the semiconductor device 100 according to the first embodiment, the above-described second conductive type first semiconductor region and the second conductive type second semiconductor region can be manufactured without using an expensive buried epitaxial technique. The effect is also obtained.

また、実施形態１に係る半導体装置１００によれば、間隔Ｌ４が間隔Ｌ３の１．０５倍以上であることから、保護ダイオード部５０の耐圧をＭＯＳＦＥＴ部４０の耐圧よりも確実に（平均値で数十Ｖ）低くすることができる。一方、間隔Ｌ４が間隔Ｌ３の３．０倍以下であることから、保護ダイオード部の面積を大きくし過ぎることもない。なお、これらの観点から言えば、上記間隔Ｌ４は、上記間隔Ｌ３の１．２倍〜２．０倍の範囲内にあることがより一層好ましい。   In addition, according to the semiconductor device 100 according to the first embodiment, since the interval L4 is 1.05 times or more the interval L3, the breakdown voltage of the protection diode unit 50 is more reliably set to the breakdown voltage of the MOSFET unit 40 (on average value). Several tens of volts). On the other hand, since the interval L4 is 3.0 times or less than the interval L3, the area of the protection diode portion is not excessively increased. From these viewpoints, the interval L4 is more preferably in the range of 1.2 to 2.0 times the interval L3.

３．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。 図３〜図９は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３（ａ）〜図９（ｂ）は各工程図である。 3. Manufacturing method of semiconductor device according to embodiment 1
The semiconductor device 100 according to the first embodiment can be manufactured by a manufacturing method (a manufacturing method of a semiconductor device according to the first embodiment) having the following manufacturing process. 3 to 9 are views for explaining the semiconductor device manufacturing method according to the first embodiment. 3A to FIG. 9B are process diagrams.

（１）炭化珪素半導体基体準備工程
低抵抗半導体層１１２を構成する４Ｈ−炭化珪素半導体基板１１２上に、ドリフト層１１４及びボディ層１１６を順次エピタキシャル成長法により成膜させた炭化珪素半導体基板１１０を準備する（図３（ａ）参照。）。低抵抗半導体層１１２の厚さは例えば５０μｍ〜５００μｍ（例えば３５０μｍ）とし、低抵抗半導体層１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば５×１０１８ｃｍ−３）とする。ドリフト層１１４の厚さは６μｍ〜５０μｍ（例えば１５μｍ）とし、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３（例えば７×１０１５ｃｍ−３）とする。ボディ層１１６の厚さは１μｍ〜３μｍ（例えば２μｍ）とし、ボディ層１１４の不純物濃度は１×１０１６ｃｍ−３〜２×１０１８ｃｍ−３（例えば２×１０１７ｃｍ−３）とする。 (1) Silicon carbide semiconductor substrate preparation step A silicon carbide semiconductor substrate 110 in which a drift layer 114 and a body layer 116 are sequentially formed by epitaxial growth on a 4H-silicon carbide semiconductor substrate 112 constituting the low resistance semiconductor layer 112 is prepared. (See FIG. 3A). The thickness of the low-resistance semiconductor layer 112 is, for example, 50 μm to 500 μm (for example, 350 μm), and the impurity concentration of the low-resistance semiconductor layer 112 is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 (for example, 5 × 10 18 cm). -3 ). The thickness of the drift layer 114 is 6 μm to 50 μm (for example, 15 μm), and the impurity concentration of the drift layer 114 is 1 × 10 14 cm −3 to 1 × 10 17 cm −3 (for example, 7 × 10 15 cm −3 ). . The thickness of the body layer 116 is 1 μm to 3 μm (for example, 2 μm), and the impurity concentration of the body layer 114 is 1 × 10 16 cm −3 to 2 × 10 18 cm −3 (for example, 2 × 10 17 cm −3 ). .

（２）ソース領域及びボディコンタクト領域形成工程
その後、ソース領域１２４に対応する領域に開口を有するマスクＭ１を形成し、当該マスクＭ１を介してイオン打ち込み法によりボディ層１１６の表面にｎ型不純物（例えばリンイオン）を注入することにより、ボディ層１１６の表面におけるソース領域１２４となる領域にｎ型不純物を導入する（図３（ｂ）参照。）。 (2) Source region and body contact region formation step Thereafter, a mask M1 having an opening in a region corresponding to the source region 124 is formed, and an n-type impurity (on the surface of the body layer 116 is formed by ion implantation through the mask M1. By implanting, for example, phosphorus ions, an n-type impurity is introduced into a region to be the source region 124 on the surface of the body layer 116 (see FIG. 3B).

その後、ボディコンタクト領域１２６に対応する領域に開口を有するマスクＭ２を形成し、当該マスクＭ２を介してイオン打ち込み法によりボディ層１１６の表面にｐ型不純物（例えばアルミニウムイオン）を注入することにより、ボディ層１１６の表面におけるボディコンタクト領域１２６となる領域にｐ型不純物を導入する（図４（ａ）参照。）。   Thereafter, a mask M2 having an opening in a region corresponding to the body contact region 126 is formed, and p-type impurities (for example, aluminum ions) are implanted into the surface of the body layer 116 by ion implantation through the mask M2. A p-type impurity is introduced into a region to be the body contact region 126 on the surface of the body layer 116 (see FIG. 4A).

その後、ｎ型不純物及びｐ型不純物の活性化アニール処理を行ってソース領域１２４及びボディコンタクト領域１２６を形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。   Thereafter, activation annealing of n-type impurities and p-type impurities is performed to form the source region 124 and the body contact region 126. For example, the activation annealing treatment is performed at a temperature in the range of 1650 ° C. to 1800 ° C. in an Ar gas atmosphere after the front and back surfaces of the silicon carbide semiconductor substrate are covered with a graphite film.

ソース領域１２４の深さは０．２μｍ〜１μｍ（例えば０．５μｍ）とし、ソース領域１２４の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）とする。ボディコンタクト領域１２６の深さは０．２μｍ〜２μｍ（例えば０．５μｍ）とし、ボディコンタクト領域１２６不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）とする。 The depth of the source region 124 is 0.2 μm to 1 μm (for example, 0.5 μm), and the impurity concentration of the source region 124 is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 (for example, 2 × 10 19 cm − 3 ). The depth of the body contact region 126 is 0.2 μm to 2 μm (for example, 0.5 μm), and the impurity concentration of the body contact region 126 is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 (for example, 2 × 10 19 cm). -3 ).

（３）第１保護トレンチ及び第２保護トレンチ形成工程
その後、第１保護トレンチ１３２及び第２保護トレンチ１３２ａに対応する領域に開口を有する、例えばＣＶＤ法で形成した二酸化珪素からなるマスク（プロテクション層）Ｍ３を形成し、当該マスクＭ３を用いて異方性ドライエッチング法によりボディ層１１６を開口しドリフト層１１４に達するように第１保護トレンチ１３２及び第２保護トレンチ１３２ａを形成する（図４（ｂ）参照。）。第１保護トレンチ１３２及び第２保護トレンチ１３２ａの深さは５μｍ〜１７μｍ（例えば７μｍ）とし、第１保護トレンチ１３２のピッチは３μｍ〜１５μｍ（例えば１０μｍ）とし、第２保護トレンチ１３２ａのピッチは３．１５μｍ〜４５μｍ（例えば１３μｍ）とする。 (3) Step of forming first protective trench and second protective trench Thereafter, a mask (protection layer) made of, for example, silicon dioxide having openings in regions corresponding to the first protective trench 132 and the second protective trench 132a. ) M3 is formed, and the first protective trench 132 and the second protective trench 132a are formed so as to open the body layer 116 and reach the drift layer 114 by anisotropic dry etching using the mask M3 (FIG. See b). The depth of the first protective trench 132 and the second protective trench 132a is 5 μm to 17 μm (for example, 7 μm), the pitch of the first protective trench 132 is 3 μm to 15 μm (for example, 10 μm), and the pitch of the second protective trench 132a is 3 .15 μm to 45 μm (for example, 13 μm).

（４）第１半導体領域及び第２半導体領域形成工程
その後、第１保護トレンチ１３２及び第２保護トレンチ１３２ａ及びマスクＭ３を覆うように側壁保護層１４２を形成する。その後、側壁保護層１４２のうち第１保護トレンチ１３２及び第２保護トレンチ１３２ａの底部にある側壁保護層１４２のみを除去し（図５（ａ）参照。）、残った側壁保護層１４２及びマスクＭ３をマスクとして、第１保護トレンチ１３２及び第２保護トレンチ１３２ａの底部にアルミニウムをイオン注入して高濃度のｐ型（ｐ＋型）の第１半導体領域１３４及び第２半導体領域１３４ａを形成する（図５（ｂ）参照。）。第１半導体領域１３４及び第２半導体領域１３４ａの拡散深さは０．１μｍ〜０．５μｍ（例えば０．２μｍ）とし、第１半導体領域１３４及び第２半導体領域１３４ａの不純物濃度は１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）とする。その後、側壁保護層１４２及びマスクＭ３を除去する。その後、ｐ型不純物の活性化アニール処理を行って第１半導体領域１３４及び第２半導体領域１３４ａを形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。 (4) First Semiconductor Region and Second Semiconductor Region Formation Step Thereafter, a sidewall protection layer 142 is formed so as to cover the first protection trench 132, the second protection trench 132a, and the mask M3. Thereafter, only the sidewall protective layer 142 at the bottom of the first protective trench 132 and the second protective trench 132a is removed from the sidewall protective layer 142 (see FIG. 5A), and the remaining sidewall protective layer 142 and mask M3 are removed. As a mask, aluminum is ion-implanted into the bottoms of the first protection trench 132 and the second protection trench 132a to form high-concentration p-type (p + -type) first semiconductor region 134 and second semiconductor region 134a (see FIG. (Refer FIG.5 (b).). The diffusion depth of the first semiconductor region 134 and the second semiconductor region 134a is 0.1 μm to 0.5 μm (for example, 0.2 μm), and the impurity concentration of the first semiconductor region 134 and the second semiconductor region 134a is 1 × 10 18. cm -3 ~2 × 10 20 cm -3 ( e.g., 1 × 10 19 cm -3) to. Thereafter, the sidewall protective layer 142 and the mask M3 are removed. Thereafter, activation annealing treatment of p-type impurities is performed to form the first semiconductor region 134 and the second semiconductor region 134a. For example, the activation annealing treatment is performed at a temperature in the range of 1650 ° C. to 1800 ° C. in an Ar gas atmosphere after the front and back surfaces of the silicon carbide semiconductor substrate are covered with a graphite film.

（５）ゲートトレンチ形成工程
その後、第１保護トレンチ１３２及び第２保護トレンチ１３２ａを例えばＣＶＤ法により絶縁膜で埋め込み、エッチバックにより平坦化を行ない、その後、ゲートトレンチ１１８に対応する領域に開口を有するマスク（図示せず）を形成し、当該マスクを用いて異方性ドライエッチング法によりボディ層１１６を開口しドリフト層１１４に達するようにゲートトレンチ１１８を形成する。ゲートトレンチ１１８の深さは１．５μｍ〜７μｍ（例えば３μｍ）とし、ゲートトレンチ１１８のピッチは３μｍ〜１５μｍ（例えば１０μｍ）とする。 (5) Gate trench formation step Thereafter, the first protection trench 132 and the second protection trench 132a are filled with an insulating film by, for example, a CVD method, planarized by etch back, and then an opening is formed in a region corresponding to the gate trench 118. A mask (not shown) is formed, and a gate trench 118 is formed to open the body layer 116 and reach the drift layer 114 by anisotropic dry etching using the mask. The depth of the gate trench 118 is 1.5 μm to 7 μm (for example, 3 μm), and the pitch of the gate trench 118 is 3 μm to 15 μm (for example, 10 μm).

（６）ゲート絶縁層形成工程
その後、マスク及び絶縁膜を除去した後（図６（ａ）参照。）、例えばＣＶＤ法により、ゲートトレンチ１１８の内周面、第１保護トレンチ１３２の内周面、第２保護トレンチ１３２ａの内周面及びボディ層１１６の表面に二酸化珪素層１４４を形成する（図６（ｂ）参照。）。この二酸化珪素層１４４のうちゲートトレンチ１１８の内周面に位置するものがゲート絶縁層１２０となる。ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）とする。 (6) Gate Insulating Layer Formation Step After removing the mask and the insulating film (see FIG. 6A), the inner peripheral surface of the gate trench 118 and the inner peripheral surface of the first protective trench 132 are formed by, for example, CVD. Then, a silicon dioxide layer 144 is formed on the inner peripheral surface of the second protective trench 132a and the surface of the body layer 116 (see FIG. 6B). The silicon dioxide layer 144 located on the inner peripheral surface of the gate trench 118 is the gate insulating layer 120. The thickness of the gate insulating layer 120 is 20 nm to 200 nm (for example, 100 nm).

（７）ゲート電極層形成工程
その後、ＣＶＤ法により、ゲート絶縁層１２０の内周面、第１保護トレンチ１３２の内周面、第２保護トレンチ１３２ａの内周面及びボディ層１１６の上面に形成された二酸化珪素層１４４を覆うように低抵抗のポリシリコン層１４６を堆積する（図７（ａ）参照。）。この場合、第１保護トレンチ１３２及び第２保護トレンチ１３２ａの開口の面積は、ゲートトレンチ１１８の開口の面積より広いので、ゲートトレンチ１１８内はポリシリコンで完全に埋められているものの、第１保護トレンチ１３２及び第２保護トレンチ１３２ａ内はポリシリコンで完全に埋められていない。そこで、等方性エッチングによりエッチバックを行うと、第１保護トレンチ１３２及び第２保護トレンチ１３２ａ内のポリシリコンはエッチバックにより消滅する。よって、ゲートトレンチ１１８内には、ゲート絶縁層１２０を介してポリシリコンからなるゲート電極層１２２が埋め込まれることとなる（図７（ｂ）参照。）。 (7) Gate electrode layer formation process Then, it forms in the inner peripheral surface of the gate insulating layer 120, the inner peripheral surface of the 1st protection trench 132, the inner peripheral surface of the 2nd protection trench 132a, and the upper surface of the body layer 116 by CVD method. A low resistance polysilicon layer 146 is deposited so as to cover the formed silicon dioxide layer 144 (see FIG. 7A). In this case, since the area of the opening of the first protection trench 132 and the second protection trench 132a is wider than the area of the opening of the gate trench 118, the gate trench 118 is completely filled with polysilicon. The trench 132 and the second protection trench 132a are not completely filled with polysilicon. Therefore, when etch back is performed by isotropic etching, the polysilicon in the first protection trench 132 and the second protection trench 132a disappears by the etch back. Therefore, the gate electrode layer 122 made of polysilicon is buried in the gate trench 118 through the gate insulating layer 120 (see FIG. 7B).

（８）層間絶縁層形成工程
その後、第１保護トレンチ１３２、第２保護トレンチ１３２ａ、ゲート絶縁層１２０、ゲート電極層１２２、ソースコンタクト領域１２４及びボディコンタクト領域１２６を覆うように、ＣＶＤ法等を用いて二酸化珪素からなる絶縁層１４８を形成する（図８（ａ）参照。）。このとき、第１保護トレンチ１３２内及び第２保護トレンチ１３２ａ内には、所定の厚み、例えば０．５μｍの絶縁層が形成され、ボディ層１１６上及びゲート電極層１２２上には、それより厚みのある絶縁層（例えば１．５μｍ）が形成されることとなる。ゲート電極層１２２上の絶縁層１４８は層間絶縁層１２８として利用される。 (8) Interlayer Insulating Layer Formation Step Thereafter, a CVD method or the like is performed so as to cover the first protective trench 132, the second protective trench 132a, the gate insulating layer 120, the gate electrode layer 122, the source contact region 124, and the body contact region 126. An insulating layer 148 made of silicon dioxide is used to form (see FIG. 8A). At this time, an insulating layer having a predetermined thickness, for example, 0.5 μm, is formed in the first protective trench 132 and the second protective trench 132a, and the thickness is further increased on the body layer 116 and the gate electrode layer 122. A certain insulating layer (for example, 1.5 μm) is formed. The insulating layer 148 over the gate electrode layer 122 is used as the interlayer insulating layer 128.

その後、層間絶縁層１２８に対応する領域を除く領域に開口を有するマスクＭ４を形成し（図８（ｂ）参照。）、その後、ドライエッチングを用いた異方性エッチングにより絶縁層１４８をエッチングし、第１保護トレンチ１３２の底部及び第２保護トレンチ１３２ａの底部、ソースコンタクト領域１２４の一部及びボディコンタクト領域１２６上の絶縁層１４８を除去し、第１半導体領域１３４及び第２半導体領域１３４ａを露出させる。これにより、ゲート絶縁層１２０及びゲート電極層１２２を覆う絶縁層１４８は層間絶縁層１２８となり、第１保護トレンチ１３２内の絶縁層１４８及び第２保護トレンチ１３２ａ内の絶縁層１４８は、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａとなる（図９（ａ）参照。）。このとき、層間絶縁層１２８の厚さは１μｍ〜３μｍ（例えば１．５μｍ）とする。また、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａの厚さは０．２μｍ〜１．５μｍ（例えば０．５μｍ）とする。   Thereafter, a mask M4 having an opening in a region excluding a region corresponding to the interlayer insulating layer 128 is formed (see FIG. 8B), and then the insulating layer 148 is etched by anisotropic etching using dry etching. Then, the bottom of the first protection trench 132 and the bottom of the second protection trench 132a, a part of the source contact region 124 and the insulating layer 148 on the body contact region 126 are removed, and the first semiconductor region 134 and the second semiconductor region 134a are removed. Expose. As a result, the insulating layer 148 covering the gate insulating layer 120 and the gate electrode layer 122 becomes the interlayer insulating layer 128, and the insulating layer 148 in the first protective trench 132 and the insulating layer 148 in the second protective trench 132a become the first sidewall. The insulating layer 136 and the second sidewall insulating layer 136a are formed (see FIG. 9A). At this time, the thickness of the interlayer insulating layer 128 is 1 μm to 3 μm (for example, 1.5 μm). The first sidewall insulating layer 136 and the second sidewall insulating layer 136a are 0.2 μm to 1.5 μm (for example, 0.5 μm) in thickness.

（９）ソース電極層及びドレイン電極層形成工程
その後、マスクＭ４を除去した後、ソース領域１２４、ボディコンタクト領域１２６及び層間絶縁層１２８を覆うようにＮｉ層及びＴｉ層を順次形成した後１０００℃の熱処理を行ってソース電極層１３０の下層を形成する。その後、低抵抗半導体層１１２の表面にＮｉ層及びＴｉ層を順次形成した後１０００℃の熱処理を行ってドレイン電極層１４０の下層を形成する。その後、ソース電極層１３０の下層上にＡｌ層を形成することによりソース電極層１３０を形成する。また、ドレイン電極層１４０の下層上にＴｉ層、Ｎｉ層及びＡｇ層を順次形成することによりドレイン電極層１４０を形成する（図９（ｂ）参照。）。ソース電極層１３０の厚さは１μｍ〜１０μｍ（例えば３μｍ）とし、ドレイン電極層１４０の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）とする。なお、ソース電極層１３０を形成する過程で、第１保護トレンチ１３２の内部に第１側壁絶縁層１３６を介してかつ第１半導体領域１３４と接触するように第１導電体層１３８が埋め込まれ、第２保護トレンチ１３２ａの内部に第２側壁絶縁層１３６ａを介してかつ第２半導体領域１３４ａと接触するように第２導電体層１３８ａが埋め込まれることとなる。 (9) Source electrode layer and drain electrode layer formation step Then, after removing the mask M4, a Ni layer and a Ti layer are sequentially formed so as to cover the source region 124, the body contact region 126, and the interlayer insulating layer 128, and then 1000 ° C. The lower layer of the source electrode layer 130 is formed by performing the heat treatment. Thereafter, a Ni layer and a Ti layer are sequentially formed on the surface of the low resistance semiconductor layer 112, and then a heat treatment at 1000 ° C. is performed to form a lower layer of the drain electrode layer 140. Thereafter, the source electrode layer 130 is formed by forming an Al layer on the lower layer of the source electrode layer 130. In addition, the drain electrode layer 140 is formed by sequentially forming a Ti layer, a Ni layer, and an Ag layer on the lower layer of the drain electrode layer 140 (see FIG. 9B). The source electrode layer 130 has a thickness of 1 μm to 10 μm (for example, 3 μm), and the drain electrode layer 140 has a thickness of 0.2 μm to 1.5 μm (for example, 1 μm). In the process of forming the source electrode layer 130, the first conductor layer 138 is embedded in the first protection trench 132 through the first sidewall insulating layer 136 and in contact with the first semiconductor region 134, The second conductor layer 138a is embedded in the second protection trench 132a through the second sidewall insulating layer 136a and in contact with the second semiconductor region 134a.

以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。   By performing the above steps, the semiconductor device 100 according to the first embodiment can be manufactured.

［実施形態２］
図１０は、実施形態２に係る半導体装置１０２の断面図である。
実施形態２に係る半導体装置１０２は、実施形態１に係る半導体装置とよく似た構成を有するが、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０２においては、図１０に示すように、第１半導体領域１３４が第１保護トレンチ１３２の全体（底部及び側部）を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａの全体（底部及び側部）を覆うように形成されている。 [Embodiment 2]
FIG. 10 is a cross-sectional view of the semiconductor device 102 according to the second embodiment.
The semiconductor device 102 according to the second embodiment has a configuration very similar to that of the semiconductor device according to the first embodiment, but the configuration of the first semiconductor region 134 and the second semiconductor region 134a is the same as that of the semiconductor device 100 according to the first embodiment. Is different. That is, in the semiconductor device 102 according to the second embodiment, as illustrated in FIG. 10, the first semiconductor region 134 is formed so as to cover the entire first protection trench 132 (the bottom portion and the side portion). The semiconductor region 134a is formed so as to cover the entire second protection trench 132a (bottom and side portions).

このように、実施形態２に係る半導体装置１０２は、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態１に係る半導体装置１００の場合とは異なるが、保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部５０においてはＭＯＳＦＥＴ部４０においてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態１に係る半導体装置１００と同様に、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
また、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第１半導体領域１３４及び第２半導体領域１３４ａを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。 As described above, the semiconductor device 102 according to the second embodiment is adjacent to the protection diode unit 50 although the configuration of the first semiconductor region 134 and the second semiconductor region 134a is different from that of the semiconductor device 100 according to the first embodiment. Since the distance L4 between the second protection trenches 132a is wider than the distance L3 between adjacent first protection trenches 132 in the MOSFET part 40, the drift layer is less likely to be depleted in the protection diode part 50 than in the MOSFET part 40 ( That is, the breakdown voltage is reduced), and avalanche breakdown occurs at a lower voltage than in the MOSFET section 40. As a result, similarly to the semiconductor device 100 according to the first embodiment, the avalanche breakdown is not caused in the MOSFET portion when the switching operation with the inductive load is turned off, and the avalanche resistance can be increased.
In addition, since the protective diode portion 50 does not have a gate structure that easily breaks down, a semiconductor device with a large overvoltage breakdown resistance is obtained. Further, since the protective diode portion 50 does not have an extra gate structure, a semiconductor device with a small gate capacitance and a high switching speed is obtained. In addition, since the first protective trench 132 formed deeper than the gate trench 118 is provided in the region between the adjacent gate trenches 118, the electric field stress on the gate insulating layer is alleviated, and the breakdown voltage can be increased. The long-term reliability of the insulating layer can be improved. Furthermore, there is an effect that the first semiconductor region 134 and the second semiconductor region 134a can be manufactured without using an expensive buried epitaxial technique.

また、実施形態２に係る半導体装置１０２においては、第１半導体領域１３４が第１保護トレンチ１３２の全体（底部及び側部）を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａの全体（底部及び側部）を覆うように形成されていることから、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａとドリフト層１１４との間には必ず第１半導体領域１３４又は第２半導体領域１３４ａが存在することとなる。このため、実施形態２に係る半導体装置１０２によれば、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａが絶縁破壊を起こしにくくなり、これによっても過電圧破壊耐量が大きい半導体装置となる。これは、シリコン半導体装置の場合よりも絶縁層で絶縁破壊が起こり易い炭化珪素半導体装置の場合、大きなメリットとなる。   In the semiconductor device 102 according to the second embodiment, the first semiconductor region 134 is formed so as to cover the entire first protection trench 132 (the bottom and sides), and the second semiconductor region 134a is the second protection region. Since the trench 132a is formed so as to cover the whole (bottom portion and side portion), the first semiconductor region 134 or the first sidewall insulating layer 136 or the second sidewall insulating layer 136a and the drift layer 114 must be interposed between the first semiconductor region 134 and the drift layer 114. The second semiconductor region 134a is present. For this reason, according to the semiconductor device 102 according to the second embodiment, the first sidewall insulating layer 136 and the second sidewall insulating layer 136a are less likely to cause dielectric breakdown, and this also provides a semiconductor device with a high overvoltage breakdown tolerance. This is a great merit in the case of a silicon carbide semiconductor device in which dielectric breakdown is more likely to occur in the insulating layer than in the case of a silicon semiconductor device.

実施形態２に係る半導体装置１０２は、実施形態１に係る半導体装置の製造方法とよく似た製造方法（実施形態２に係る半導体装置の製造方法）により製造することができる。そこで、以下、実施形態１に係る半導体装置の製造方法と異なる箇所を中心に、実施形態２に係る半導体装置の製造方法を説明する。図１１〜図１５は、実施形態２に係る半導体装置の製造方法を説明するために示す図である。図１１（ａ）〜図１５（ｂ）は各工程図である。   The semiconductor device 102 according to the second embodiment can be manufactured by a manufacturing method (semiconductor device manufacturing method according to the second embodiment) that is similar to the semiconductor device manufacturing method according to the first embodiment. Therefore, the method for manufacturing the semiconductor device according to the second embodiment will be described below, focusing on the differences from the method for manufacturing the semiconductor device according to the first embodiment. 11 to 15 are views for explaining the method of manufacturing the semiconductor device according to the second embodiment. FIG. 11A to FIG. 15B are process diagrams.

実施形態２に係る半導体装置の製造方法は、実施形態１に係る半導体装置の製造方法と同様に、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」及び「（３）第１保護トレンチ及び第２保護トレンチ形成工程」を実施する（上述した図３（ａ）〜図４（ｂ）参照。）。その後、以下に示すようにして、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」及び「（６）ゲート絶縁層形成工程」を実施する（図１１（ａ）〜図１２（ｂ）参照。）。   The method for manufacturing a semiconductor device according to the second embodiment is similar to the method for manufacturing the semiconductor device according to the first embodiment, such as “(1) silicon carbide semiconductor substrate preparation step”, “(2) source region and body contact region formation step”. And “(3) First protective trench and second protective trench formation step” are performed (see FIGS. 3A to 4B described above). Thereafter, “(4) first semiconductor region and second semiconductor region forming step”, “(5) gate trench forming step” and “(6) gate insulating layer forming step” are performed as described below ( (Refer FIG. 11 (a)-FIG.12 (b)).

（４）第１半導体領域及び第２半導体領域形成工程
第１保護トレンチ１３２及び第２保護トレンチ１３２ａ及びマスクＭ３を覆うように側壁保護層１４２を形成する（図１１（ａ）参照。）。このとき、側壁保護層１４２は、実施形態１の場合よりも薄く形成する。その後、マスクＭ３をマスクとして、斜めイオン注入法によりアルミニウムをイオン注入することにより、第１保護トレンチ１３２及び第２保護トレンチ１３２ａを覆うように高濃度のｐ型（ｐ＋型）の第１半導体領域１３４及び第２半導体領域１３４ａを形成する（図１１（ｂ）参照。）。このとき、第１半導体領域１３４及び第２半導体領域１３４ａの拡散深さは、深さ方向に０．１μｍ〜０．５μｍ（例えば０．２μｍ）とし、水平方向に０．０５μｍ〜０．２５μｍ（例えば０．１μｍ）とする。第１半導体領域１３４及び第２半導体領域１３４ａの不純物濃度は１×１０１８ｃｍ−３〜２×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）とする。その後、側壁保護層１４２及びマスクＭ３を除去する。その後、ｐ型不純物の活性化アニール処理を行って第１半導体領域１３４及び第２半導体領域１３４ａを形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。 (4) First Semiconductor Region and Second Semiconductor Region Formation Step A sidewall protective layer 142 is formed so as to cover the first protective trench 132, the second protective trench 132a, and the mask M3 (see FIG. 11A). At this time, the sidewall protective layer 142 is formed thinner than in the first embodiment. Thereafter, aluminum is ion-implanted by an oblique ion implantation method using the mask M3 as a mask, so that a high-concentration p-type (p + -type) first semiconductor is formed so as to cover the first protection trench 132 and the second protection trench 132a. A region 134 and a second semiconductor region 134a are formed (see FIG. 11B). At this time, the diffusion depth of the first semiconductor region 134 and the second semiconductor region 134a is 0.1 μm to 0.5 μm (for example, 0.2 μm) in the depth direction, and 0.05 μm to 0.25 μm in the horizontal direction ( For example, 0.1 μm). The impurity concentration of the first semiconductor region 134 and the second semiconductor region 134a is 1 × 10 18 cm −3 to 2 × 10 20 cm −3 (for example, 1 × 10 19 cm −3 ). Thereafter, the sidewall protective layer 142 and the mask M3 are removed. Thereafter, activation annealing treatment of p-type impurities is performed to form the first semiconductor region 134 and the second semiconductor region 134a. For example, the activation annealing treatment is performed at a temperature in the range of 1650 ° C. to 1800 ° C. in an Ar gas atmosphere after the front and back surfaces of the silicon carbide semiconductor substrate are covered with a graphite film.

（５）ゲートトレンチ形成工程
その後、実施形態１の場合と同様に、第１保護トレンチ１３２及び第２保護トレンチ１３２ａを例えばＣＶＤ法により絶縁膜で埋め込み、エッチバックにより平坦化を行ない、その後、ゲートトレンチ１１８に対応する領域に開口を有するマスク（図示せず）を形成し、当該マスクを用いて異方性ドライエッチング法によりボディ層１１６を開口しドリフト層１１４に達するようにゲートトレンチ１１８を形成する。ゲートトレンチ１１８の深さは１．５μｍ〜７μｍ（例えば３μｍ）とし、ゲートトレンチ１１８のピッチは３μｍ〜１５μｍ（例えば１０μｍ）とする。 (5) Gate trench formation step After that, as in the case of the first embodiment, the first protection trench 132 and the second protection trench 132a are filled with an insulating film by, for example, the CVD method, planarized by etch back, and then the gate A mask (not shown) having an opening in a region corresponding to the trench 118 is formed, and the body layer 116 is opened by anisotropic dry etching using the mask so as to reach the drift layer 114. To do. The depth of the gate trench 118 is 1.5 μm to 7 μm (for example, 3 μm), and the pitch of the gate trench 118 is 3 μm to 15 μm (for example, 10 μm).

（６）ゲート絶縁層形成工程
その後、実施形態１の場合と同様に、マスク及び絶縁膜を除去した後（図１２（ａ）参照。）、例えばＣＶＤ法により、ゲートトレンチ１１８の内周面、第１保護トレンチ１３２の内周面、第２保護トレンチ１３２ａの内周面及びボディ層１１６の表面に二酸化珪素層１４４を形成する（図１２（ｂ）参照。）。この二酸化珪素層１４４のうちゲートトレンチ１１８の内周面に位置するものがゲート絶縁層１２０となる。ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）とする。 (6) Gate Insulating Layer Forming Step After that, after removing the mask and the insulating film (see FIG. 12A), as in Embodiment 1, the inner peripheral surface of the gate trench 118 is formed by, for example, CVD. A silicon dioxide layer 144 is formed on the inner peripheral surface of the first protective trench 132, the inner peripheral surface of the second protective trench 132a, and the surface of the body layer 116 (see FIG. 12B). The silicon dioxide layer 144 located on the inner peripheral surface of the gate trench 118 is the gate insulating layer 120. The thickness of the gate insulating layer 120 is 20 nm to 200 nm (for example, 100 nm).

その後、実施形態１に係る半導体装置の製造方法と同様に、「（７）ゲート電極層形成工程」、「（８）層間絶縁層形成工程」、「（９）ソース電極層及びドレイン電極層形成工程」を実施する（図１３（ａ）〜図１５（ｂ）参照。）。   Thereafter, as in the method of manufacturing the semiconductor device according to the first embodiment, “(7) gate electrode layer formation step”, “(8) interlayer insulating layer formation step”, “(9) source electrode layer and drain electrode layer formation” Step "is performed (see FIGS. 13A to 15B).

以上の工程を実施することにより、実施形態２に係る半導体装置１０２を製造することができる。   By performing the above steps, the semiconductor device 102 according to the second embodiment can be manufactured.

［実施形態３］
図１６は、実施形態３に係る半導体装置１０４の断面図である。
実施形態３に係る半導体装置１０４は、実施形態１に係る半導体装置とよく似た構成を有するが、第１保護トレンチ１３２の内周面及び第２保護トレンチ１３２ａの内周面に側壁絶縁層（第１側壁絶縁層及び第２側壁絶縁層）が形成されていない点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態３に係る半導体装置１０４においては、図１６に示すように、第１保護トレンチ１３２の内周面及び第２保護トレンチ１３２ａの内周面に側壁絶縁層（第１側壁絶縁層及び第２側壁絶縁層）が形成されておらず、第１保護トレンチ１３２の内部及び第２保護トレンチ１３２ａの内部に、ドリフト層１１４との間でショットキー接合を形成するショットキーバリアメタルからなる導電体層（第１導電体層１３８、第２導電体層１３８ａ）が直接埋め込まれている。 [Embodiment 3]
FIG. 16 is a cross-sectional view of the semiconductor device 104 according to the third embodiment.
The semiconductor device 104 according to the third embodiment has a configuration very similar to that of the semiconductor device according to the first embodiment. However, the sidewall insulating layer (on the inner peripheral surface of the first protective trench 132 and the inner peripheral surface of the second protective trench 132a) This is different from the semiconductor device 100 according to the first embodiment in that the first sidewall insulating layer and the second sidewall insulating layer are not formed. That is, in the semiconductor device 104 according to the third embodiment, as illustrated in FIG. 16, the sidewall insulating layers (the first sidewall insulating layer and the inner peripheral surface of the first protective trench 132 and the inner peripheral surface of the second protective trench 132 a are provided. The second sidewall insulating layer) is not formed, and the conductive layer is made of a Schottky barrier metal that forms a Schottky junction with the drift layer 114 in the first protection trench 132 and in the second protection trench 132a. Body layers (first conductor layer 138, second conductor layer 138a) are directly embedded.

このように、実施形態３に係る半導体装置１０４は、第１保護トレンチ１３２の内周面及び第２保護トレンチ１３２ａの内周面に側壁絶縁層（第１側壁絶縁層及び第２側壁絶縁層）が形成されていない点で実施形態１に係る半導体装置１００の場合とは異なるが、保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部５０においてはＭＯＳＦＥＴ部４０においてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態１に係る半導体装置１００と同様に、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
また、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第１半導体領域１３４及び第２半導体領域１３４ａを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。 As described above, in the semiconductor device 104 according to the third embodiment, the sidewall insulating layers (the first sidewall insulating layer and the second sidewall insulating layer) are formed on the inner peripheral surface of the first protective trench 132 and the inner peripheral surface of the second protective trench 132a. Unlike the case of the semiconductor device 100 according to the first embodiment, the distance L4 between the adjacent second protection trenches 132a in the protection diode unit 50 is different from that of the first protection trench 132 adjacent in the MOSFET unit 40. Therefore, in the protective diode portion 50, the drift layer is less likely to be depleted (that is, the breakdown voltage is lower) than in the MOSFET portion 40, and avalanche breakdown occurs at a lower voltage than in the MOSFET portion 40. It becomes like this. As a result, similarly to the semiconductor device 100 according to the first embodiment, the avalanche breakdown is not caused in the MOSFET portion when the switching operation with the inductive load is turned off, and the avalanche resistance can be increased.
In addition, since the protective diode portion 50 does not have a gate structure that easily breaks down, a semiconductor device with a large overvoltage breakdown resistance is obtained. Further, since the protective diode portion 50 does not have an extra gate structure, a semiconductor device with a small gate capacitance and a high switching speed is obtained. In addition, since the first protective trench 132 formed deeper than the gate trench 118 is provided in the region between the adjacent gate trenches 118, the electric field stress on the gate insulating layer is alleviated, and the breakdown voltage can be increased. The long-term reliability of the insulating layer can be improved. Furthermore, there is an effect that the first semiconductor region 134 and the second semiconductor region 134a can be manufactured without using an expensive buried epitaxial technique.

また、実施形態３に係る半導体装置１０４においては、第１保護トレンチ１３２の内面には第１側壁絶縁層が形成されておらず、第２保護トレンチ１３２ａの内面にも第２側壁絶縁層が形成されていない。このため、実施形態３に係る半導体装置１０４によれば、第１側壁絶縁層及び第２側壁絶縁層が存在することに起因して絶縁破壊が起こることがなくなり、これによっても過電圧破壊耐量が大きい半導体装置となる。これは、シリコン半導体装置の場合よりも絶縁層の存在に起因して絶縁破壊が起こり易い炭化珪素半導体装置の場合、大きなメリットとなる。   In the semiconductor device 104 according to the third embodiment, the first sidewall insulating layer is not formed on the inner surface of the first protective trench 132, and the second sidewall insulating layer is formed on the inner surface of the second protective trench 132a. It has not been. For this reason, according to the semiconductor device 104 according to the third embodiment, the dielectric breakdown does not occur due to the presence of the first side wall insulating layer and the second side wall insulating layer, and this also has a large overvoltage breakdown tolerance. It becomes a semiconductor device. This is a great merit in the case of a silicon carbide semiconductor device in which dielectric breakdown is more likely to occur due to the presence of the insulating layer than in the case of a silicon semiconductor device.

なお、実施形態３に係る半導体装置１０４においては、第１保護トレンチ１３２の内面には第１側壁絶縁層が形成されておらず、第２保護トレンチ１３２ａの内面にも第２側壁絶縁層が形成されていないが、第１保護トレンチ１３２及び第２保護トレンチ１３２ａの内部にはショットキーバリアメタルからなる第１導電体層１３８及び第２導電体層１３８ａが埋め込まれているため、第１側壁絶縁層及び第２側壁絶縁層が存在しないことに基づいて問題（例えば、リーク電流が発生するという問題）が生ずることもない。   In the semiconductor device 104 according to the third embodiment, the first sidewall insulating layer is not formed on the inner surface of the first protective trench 132, and the second sidewall insulating layer is also formed on the inner surface of the second protective trench 132a. Although not provided, since the first conductor layer 138 and the second conductor layer 138a made of Schottky barrier metal are embedded in the first protection trench 132 and the second protection trench 132a, the first sidewall insulation is not performed. A problem (for example, a problem that leakage current occurs) does not occur based on the absence of the layer and the second sidewall insulating layer.

実施形態３に係る半導体装置１０４は、実施形態１に係る半導体装置の製造方法とよく似た製造方法（実施形態３に係る半導体装置の製造方法）により製造することができる。そこで、以下、実施形態１に係る半導体装置の製造方法と異なる箇所を中心に、実施形態３に係る半導体装置の製造方法を説明する。図１７及び図１８は、実施形態３に係る半導体装置の製造方法を説明するために示す図である。図１７（ａ）、図１７（ｂ）、図１８（ａ）及び図１８（ｂ）は各工程図である。なお、図１７（ａ）は、図９（ａ）と同一の図である。   The semiconductor device 104 according to the third embodiment can be manufactured by a manufacturing method (semiconductor device manufacturing method according to the third embodiment) that is very similar to the semiconductor device manufacturing method according to the first embodiment. Therefore, the method for manufacturing the semiconductor device according to the third embodiment will be described below, focusing on the differences from the method for manufacturing the semiconductor device according to the first embodiment. 17 and 18 are views for explaining the method for manufacturing the semiconductor device according to the third embodiment. FIG. 17A, FIG. 17B, FIG. 18A, and FIG. 18B are process diagrams. FIG. 17A is the same diagram as FIG.

実施形態３に係る半導体装置の製造方法は、実施形態１に係る半導体装置の製造方法と同様に、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」、「（３）第１保護トレンチ及び第２保護トレンチ形成工程」、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」、「（６）ゲート絶縁層形成工程」、「（７）ゲート電極層形成工程」及び「（８）層間絶縁層形成工程」を実施する（上述した図３（ａ）〜図７（ｂ）参照。）。その後、以下に示すようにして、「（９）第１導電体層及び第２導電体層形成工程」及び「（１０）ソース電極層及びドレイン電極層形成工程」を実施する（図１７（ａ）〜図１８（ｂ）参照。）。   The method for manufacturing a semiconductor device according to the third embodiment is similar to the method for manufacturing a semiconductor device according to the first embodiment, such as “(1) silicon carbide semiconductor substrate preparation step” and “(2) source region and body contact region formation step”. ", (3) First protective trench and second protective trench formation step", "(4) First semiconductor region and second semiconductor region formation step", "(5) Gate trench formation step", "(6) The “gate insulating layer forming step”, “(7) gate electrode layer forming step” and “(8) interlayer insulating layer forming step” are performed (see FIGS. 3A to 7B described above). Thereafter, as shown below, “(9) First conductor layer and second conductor layer forming step” and “(10) Source electrode layer and drain electrode layer forming step” are performed (FIG. 17A). ) To FIG. 18 (b)).

（９）第１導電体層及び第２導電体層形成工程
その後、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａを除去した後（図１７（ａ）及び図１７（ｂ）参照。）、第１保護トレンチ１３２、第２保護トレンチ１３２ａの内部にショットキーバリアメタルを埋め込み、第１導電体層１３８及び第２導電体層１３８ａを形成する（図１８（ａ）参照。）。 (9) First Conductor Layer and Second Conductor Layer Formation Step Then, after removing the first sidewall insulating layer 136 and the second sidewall insulating layer 136a (see FIGS. 17A and 17B). Then, a Schottky barrier metal is embedded in the first protection trench 132 and the second protection trench 132a to form a first conductor layer 138 and a second conductor layer 138a (see FIG. 18A).

（１０）ソース電極層及びドレイン電極層形成工程
その後、実施形態１の場合と同様にして、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａ、ソース領域１２４、ボディコンタクト領域１２６及び層間絶縁層１２８を覆うようにソース電極層１３０を形成し、低抵抗半導体層１１２の表面にドレイン電極層１４０を形成する（図１８（ｂ）参照。）。なお、ソース電極層１３０を形成する過程で、第１保護トレンチ１３２の内部に埋め込まれた第１導電体層１３４及び第２保護トレンチ１３２ａの内部に埋め込まれた第２導電体層１３４ａと接触するようにソース電極層１３０が形成されることとなる。 (10) Source electrode layer and drain electrode layer forming step Thereafter, in the same manner as in the first embodiment, the first sidewall insulating layer 136 and the second sidewall insulating layer 136a, the source region 124, the body contact region 126, and the interlayer insulating layer A source electrode layer 130 is formed so as to cover 128, and a drain electrode layer 140 is formed on the surface of the low-resistance semiconductor layer 112 (see FIG. 18B). In the process of forming the source electrode layer 130, the first conductive layer 134 embedded in the first protective trench 132 and the second conductive layer 134a embedded in the second protective trench 132a are contacted. Thus, the source electrode layer 130 is formed.

以上の工程を実施することにより、実施形態３に係る半導体装置１０４を製造することができる。   By performing the above steps, the semiconductor device 104 according to the third embodiment can be manufactured.

［実施形態４］
図１９は、実施形態４に係る半導体装置１０６の断面図である。
実施形態４に係る半導体装置１０６は、実施形態３に係る半導体装置１０４とよく似た構成を有するが、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態３に係る半導体装置１０４の場合とは異なる。すなわち、実施形態４に係る半導体装置１０６においては、図１９に示すように、第１半導体領域１３４が第１保護トレンチ１３２を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａを覆うように形成されている。 [Embodiment 4]
FIG. 19 is a cross-sectional view of the semiconductor device 106 according to the fourth embodiment.
The semiconductor device 106 according to the fourth embodiment has a configuration similar to that of the semiconductor device 104 according to the third embodiment, but the configuration of the first semiconductor region 134 and the second semiconductor region 134a is similar to that of the semiconductor device 104 according to the third embodiment. Not the case. That is, in the semiconductor device 106 according to the fourth embodiment, as illustrated in FIG. 19, the first semiconductor region 134 is formed so as to cover the first protection trench 132, and the second semiconductor region 134 a is the second protection trench. It is formed so as to cover 132a.

このように、実施形態４に係る半導体装置１０６は、第１半導体領域１３４及び第２半導体領域１３４ａの構成が実施形態３に係る半導体装置１０４の場合とは異なるが、保護ダイオード部５０において隣接する第２保護トレンチ１３２ａの間隔Ｌ４が、ＭＯＳＦＥＴ部４０において隣接する第１保護トレンチ１３２の間隔Ｌ３よりも広いことから、保護ダイオード部５０においてはＭＯＳＦＥＴ部４０においてよりもドリフト層が空乏化し難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、実施形態３に係る半導体装置１０４と同様に、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。
また、保護ダイオード部５０が絶縁破壊し易いゲート構造を有しないことから、過電圧破壊耐量が大きい半導体装置となる。また、保護ダイオード部５０が余分なゲート構造を有しないことから、ゲート容量が小さくてスイッチング速度が速い半導体装置となる。また、隣接するゲートトレンチ１１８の間の領域においてゲートトレンチ１１８よりも深く形成してなる第１保護トレンチ１３２を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くできるとともに、ゲート絶縁層の長期信頼性を向上できる。さらにまた、第１半導体領域１３４及び第２半導体領域１３４ａを高価な埋め込みエピタキシャル技術を使用することなく製造可能であるという効果も得られる。 As described above, the semiconductor device 106 according to the fourth embodiment is adjacent to the protection diode unit 50 although the configuration of the first semiconductor region 134 and the second semiconductor region 134a is different from that of the semiconductor device 104 according to the third embodiment. Since the distance L4 between the second protection trenches 132a is wider than the distance L3 between adjacent first protection trenches 132 in the MOSFET part 40, the drift layer is less likely to be depleted in the protection diode part 50 than in the MOSFET part 40 ( That is, the breakdown voltage is reduced), and avalanche breakdown occurs at a lower voltage than in the MOSFET section 40. As a result, similarly to the semiconductor device 104 according to the third embodiment, the avalanche breakdown is not caused in the MOSFET portion when the switching operation with the inductive load is turned off, and the avalanche resistance can be increased.
In addition, since the protective diode portion 50 does not have a gate structure that easily breaks down, a semiconductor device with a large overvoltage breakdown resistance is obtained. Further, since the protective diode portion 50 does not have an extra gate structure, a semiconductor device with a small gate capacitance and a high switching speed is obtained. In addition, since the first protective trench 132 formed deeper than the gate trench 118 is provided in the region between the adjacent gate trenches 118, the electric field stress on the gate insulating layer is alleviated, and the breakdown voltage can be increased. The long-term reliability of the insulating layer can be improved. Furthermore, there is an effect that the first semiconductor region 134 and the second semiconductor region 134a can be manufactured without using an expensive buried epitaxial technique.

また、実施形態４に係る半導体装置１０６においては、第１半導体領域１３４が第１保護トレンチ１３２の全体（底部及び側部）を覆うように形成されており、第２半導体領域１３４ａが第２保護トレンチ１３２ａの全体（底部及び側部）を覆うように形成されていることから、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａはドリフト層１１４に接触することがない。このため、実施形態４に係る半導体装置１０６によれば、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａが絶縁破壊を起こしにくくなり、これによっても過電圧破壊耐量が大きい半導体装置となる。   In the semiconductor device 106 according to the fourth embodiment, the first semiconductor region 134 is formed so as to cover the entire first protection trench 132 (the bottom and the side), and the second semiconductor region 134a is the second protection region. Since the trench 132a is formed so as to cover the whole (bottom portion and side portion), the first sidewall insulating layer 136 and the second sidewall insulating layer 136a do not contact the drift layer 114. For this reason, according to the semiconductor device 106 according to the fourth embodiment, the first side wall insulating layer 136 and the second side wall insulating layer 136a are less likely to cause dielectric breakdown, and this also provides a semiconductor device having a large overvoltage breakdown tolerance.

実施形態４に係る半導体装置１０６は、実施形態２に係る半導体装置の製造方法とよく似た製造方法（実施形態４に係る半導体装置の製造方法）により製造することができる。そこで、以下、実施形態２に係る半導体装置の製造方法と異なる箇所を中心に、実施形態４に係る半導体装置の製造方法を説明する。図２０は、実施形態４に係る半導体装置の製造方法を説明するために示す図である。図２０（ａ）及び図２０（ｂ）は各工程図である。   The semiconductor device 106 according to the fourth embodiment can be manufactured by a manufacturing method (a semiconductor device manufacturing method according to the fourth embodiment) that is similar to the semiconductor device manufacturing method according to the second embodiment. Therefore, the method for manufacturing the semiconductor device according to the fourth embodiment will be described below, focusing on the differences from the method for manufacturing the semiconductor device according to the second embodiment. FIG. 20 is a view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment. 20A and 20B are process diagrams.

実施形態４に係る半導体装置の製造方法は、実施形態２に係る半導体装置の製造方法と同様に、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」、「（３）第１保護トレンチ及び第２保護トレンチ形成工程」、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」、「（６）ゲート絶縁層形成工程」、「（７）ゲート電極層形成工程」及び「（８）層間絶縁層形成工程」を実施する（上述した図３（ａ）〜図４（ｂ）及び図１１（ａ）〜図１３（ｂ）参照。）。その後、以下に示すようにして、「（９）第１導電体層及び第２導電体層形成工程」及び「（１０）ソース電極層及びドレイン電極層形成工程」を実施する。   The method for manufacturing a semiconductor device according to the fourth embodiment is similar to the method for manufacturing a semiconductor device according to the second embodiment, such as “(1) silicon carbide semiconductor substrate preparation step”, “(2) source region and body contact region formation step”. ", (3) First protective trench and second protective trench formation step", "(4) First semiconductor region and second semiconductor region formation step", "(5) Gate trench formation step", "(6) “Gate insulating layer forming step”, “(7) Gate electrode layer forming step” and “(8) Interlayer insulating layer forming step” are performed (FIGS. 3A to 4B and 11A described above). ) To FIG. 13 (b).) Then, as shown below, “(9) First conductor layer and second conductor layer forming step” and “(10) Source electrode layer and drain electrode layer forming step” are performed.

（９）第１導電体層及び第２導電体層形成工程
その後、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａを除去した後（図２０（ａ）参照。）、第１側壁絶縁層１３６及び第２側壁絶縁層１３６ａ、ソース領域１２４、ボディコンタクト領域１２６及び層間絶縁層１２８を覆うようにソース電極層１３０を形成し、低抵抗半導体層１１２の表面にドレイン電極層１４０を形成する（図２０（ｂ）参照。）。なお、ソース電極層１３０を形成する過程で、第１保護トレンチ１３２の内部に第１半導体領域１３４と接触するように第１導電体層１３８が埋め込まれ、第２保護トレンチ１３２ａの内部に第２半導体領域１３４ａと接触するように第２導電体層１３８ａが埋め込まれることとなる。この場合、第１導電体層１３８及び第２導電体層１３８ａは、ソース電極層１３０と同じ材料からなる。 (9) First Conductive Layer and Second Conductive Layer Formation Step Then, after removing the first sidewall insulating layer 136 and the second sidewall insulating layer 136a (see FIG. 20A), the first sidewall insulating layer. A source electrode layer 130 is formed so as to cover 136 and the second sidewall insulating layer 136a, the source region 124, the body contact region 126, and the interlayer insulating layer 128, and a drain electrode layer 140 is formed on the surface of the low resistance semiconductor layer 112 (see FIG. (See FIG. 20B). In the process of forming the source electrode layer 130, the first conductor layer 138 is embedded in the first protective trench 132 so as to be in contact with the first semiconductor region 134, and the second protective trench 132 a is in the second protective trench 132 a. The second conductor layer 138a is embedded so as to be in contact with the semiconductor region 134a. In this case, the first conductor layer 138 and the second conductor layer 138a are made of the same material as the source electrode layer 130.

以上の工程を実施することにより、実施形態４に係る半導体装置１０６を製造することができる。   By performing the above steps, the semiconductor device 106 according to the fourth embodiment can be manufactured.

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。   As mentioned above, although this invention was demonstrated based on said embodiment, this invention is not limited to said embodiment. The present invention can be implemented in various modes without departing from the spirit thereof, and for example, the following modifications are possible.

（１）上記各実施形態においては、ｎ型を第１導電型としｐ型を第２導電型として本発明を説明したが、本発明はこれに限定されるものではない。例えば、ｐ型を第１導電型としｎ型を第２導電型としても本発明を適用可能である。 (1) In each of the above embodiments, the present invention has been described with the n-type as the first conductivity type and the p-type as the second conductivity type, but the present invention is not limited to this. For example, the present invention can also be applied when the p-type is the first conductivity type and the n-type is the second conductivity type.

（２）上記各実施形態においては、「（１）炭化珪素半導体基体準備工程」、「（２）ソース領域及びボディコンタクト領域形成工程」及び「（３）第１保護トレンチ及び第２保護トレンチ形成工程」、「（４）第１半導体領域及び第２半導体領域形成工程」、「（５）ゲートトレンチ形成工程」、「（６）ゲート絶縁層形成工程」、「（７）ゲート電極層形成工程」、「（８）層間絶縁層形成工程」、「（９）第１導電体層及び第２導電体層形成工程」及び「（１０）ソース電極層及びドレイン電極層形成工程」をこの順序で実施したが、本発明はこれに限定されるものではない。例えば、これと異なる順序で実施してもよい。例えば、「（３）第１保護トレンチ及び第２保護トレンチ形成工程」と「（５）ゲートトレンチ形成工程」とは、「（５）ゲートトレンチ形成工程」及び「（３）第１保護トレンチ及び第２保護トレンチ形成工程」の順序で実施してもよい。 (2) In the above embodiments, “(1) silicon carbide semiconductor substrate preparation step”, “(2) source region and body contact region formation step” and “(3) first protection trench and second protection trench formation” Process, "(4) first semiconductor region and second semiconductor region forming process," (5) gate trench forming process, "(6) gate insulating layer forming process," (7) gate electrode layer forming process. , “(8) Interlayer insulating layer forming step”, “(9) First conductor layer and second conductor layer forming step” and “(10) Source electrode layer and drain electrode layer forming step” in this order. Although implemented, the present invention is not limited to this. For example, it may be performed in a different order. For example, “(3) first protection trench and second protection trench formation step” and “(5) gate trench formation step” include “(5) gate trench formation step” and “(3) first protection trench and You may implement in order of a "2nd protection trench formation process."

４０，９４０…ＭＯＳＦＥＴ部、５０，９５０…保護ダイオード部、１００，１０２，１０４，１０６，８００，９００…半導体装置、１１０…炭化珪素半導体基板、１１２，８１２，９１２…低抵抗半導体層、１１４，８１４，９１４…ドリフト層、１１６，８１６，９１６…ボディ層、１１８，８１８，９１８…ゲートトレンチ、１２０，８２０，９２０…ゲート絶縁層、１２２，８２２，９２２…ゲート電極層、１２４，８２４，９２４…ソース領域、１２６，９２６，９２６…ボディコンタクト領域、１２８，８２８，９２８…層間絶縁層、１３０，８３０，９３０…ソース電極層、１３２…第１保護トレンチ、１３２ａ…第２保護トレンチ、１３４…第１半導体領域、１３４ａ…第２半導体領域、１３６…第１側壁絶縁層、１３６ａ…第２側壁絶縁層、１３８…第１導電体層、１３８ａ…第２導電体層、１４０，８３２，９３２…ドレイン電極層、１４２…側壁保護層、１４４…二酸化珪素層、１４６…ポリシリコン層、１４８…絶縁層、８１０，９１０…珪素半導体基板、Ｌ１…隣接するゲートトレンチ１１８の間隔、Ｌ２…隣接するゲートトレンチ９１８ａの間隔、Ｌ３…隣接する第１保護トレンチ９３２の間隔、Ｌ４…隣接する第２保護トレンチ１３２ａの間隔、Ｍ１，Ｍ２，Ｍ３，Ｍ４…マスク 40,940 ... MOSFET portion, 50,950 ... protective diode portion, 100,102,104,106,800,900 ... semiconductor device, 110 ... silicon carbide semiconductor substrate, 112,812,912 ... low resistance semiconductor layer, 114, 814, 914 ... drift layer, 116, 816, 916 ... body layer, 118, 818, 918 ... gate trench, 120, 820, 920 ... gate insulating layer, 122, 822, 922 ... gate electrode layer, 124, 824, 924 ... source region, 126, 926, 926 ... body contact region, 128, 828, 928 ... interlayer insulating layer, 130, 830, 930 ... source electrode layer, 132 ... first protection trench, 132a ... second protection trench, 134 ... First semiconductor region, 134a ... second semiconductor region, 136 ... first sidewall insulating layer, 136 ... second sidewall insulating layer, 138 ... first conductor layer, 138a ... second conductor layer, 140,832,932 ... drain electrode layer, 142 ... sidewall protective layer, 144 ... silicon dioxide layer, 146 ... polysilicon layer 148: insulating layer, 810, 910: silicon semiconductor substrate, L1: interval between adjacent gate trenches 118, L2: interval between adjacent gate trenches 918a, L3: interval between adjacent first protection trenches 932, L4: adjacent. Space between second protection trenches 132a, M1, M2, M3, M4... Mask

Claims (14)

ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置であって、
前記ＭＯＳＦＥＴ部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチ、前記ボディ層内に配置されるとともに少なくとも一部を前記ゲートトレンチの内周面に露出させて形成してなる第１導電型のソース領域、前記ゲートトレンチの内周面に形成してなるゲート絶縁層、前記ゲートトレンチの内部にゲート絶縁層を介して埋め込まれているゲート電極層、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第１保護トレンチ、少なくとも前記第１保護トレンチの底部に形成してなる第２導電型の第１半導体領域、及び、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続されてなるソース電極層を有し、
前記保護ダイオード部は、第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置する第２導電型のボディ層、前記ボディ層を開口し前記ゲートトレンチよりも深く形成してなる第２保護トレンチ、少なくとも前記第２保護トレンチの底部に形成してなる第２導電型の第２半導体領域、及び、前記第２半導体領域と電気的に接続されてなるソース電極層を有し、
隣接する前記第２保護トレンチの間隔Ｌ４は、隣接する前記第１保護トレンチの間隔Ｌ３よりも広いことを特徴とする半導体装置。 A semiconductor device comprising a MOSFET part and a protective diode part that causes avalanche breakdown at a lower voltage than that in the MOSFET part on the same silicon carbide semiconductor substrate,
The MOSFET part is a first conductive type low-resistance semiconductor layer, and is located on the first conductive type low-resistance semiconductor layer and contains a first conductive type impurity having a lower concentration than the low-resistance semiconductor layer. A drift layer of a type, a body layer of a second conductivity type located on the drift layer and opposite to the first conductivity type, a gate trench formed by opening the body layer and reaching the drift layer, the body A source region of a first conductivity type that is disposed in the layer and is formed by exposing at least part of the inner surface of the gate trench, a gate insulating layer formed on the inner surface of the gate trench, A gate electrode layer embedded in the gate trench through a gate insulating layer; and the body layer is opened deeper than the gate trench in a region between the adjacent gate trenches. First protection trench, at least a first semiconductor region of a second conductivity type formed at the bottom of the first protection trench, and the source region, the body layer, and the first insulating layer, insulated from the gate electrode layer 1 having a source electrode layer electrically connected to a semiconductor region;
The protection diode portion is located on the first conductive type low-resistance semiconductor layer and the first conductive type low-resistance semiconductor layer, and includes a first conductive type impurity having a lower concentration than the low-resistance semiconductor layer. A conductivity type drift layer; a second conductivity type body layer located on the drift layer; a second protection trench formed by opening the body layer and deeper than the gate trench; and at least a bottom portion of the second protection trench A second-conductivity-type second semiconductor region formed on and a source electrode layer electrically connected to the second semiconductor region,
An interval L4 between the adjacent second protection trenches is wider than an interval L3 between the adjacent first protection trenches. 請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、
前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The MOSFET part is embedded in a first sidewall insulating layer formed on an inner peripheral surface excluding the bottom of the first protection trench, and embedded in the first protection trench via a first sidewall insulation layer. In addition to further including a first conductor layer, the first semiconductor region is formed at the bottom of the first protection trench,
The protection diode portion is embedded in a second sidewall insulating layer formed on an inner peripheral surface excluding a bottom portion of the second protection trench, and embedded in the second protection trench via a second sidewall insulation layer. And a second conductive layer, and the second semiconductor region is formed at the bottom of the second protective trench. 請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの底部を除く内周面に形成されてなる第１側壁絶縁層、及び、前記第１保護トレンチの内部に第１側壁絶縁層を介して埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、
前記保護ダイオード部は、前記第２保護トレンチの底部を除く内周面に形成されてなる第２側壁絶縁層、及び、前記第２保護トレンチの内部に第２側壁絶縁層を介して埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The MOSFET part is embedded in a first sidewall insulating layer formed on an inner peripheral surface excluding the bottom of the first protection trench, and embedded in the first protection trench via a first sidewall insulation layer. In addition to further including a first conductor layer, the first semiconductor region is formed to cover the first protective trench,
The protection diode portion is embedded in a second sidewall insulating layer formed on an inner peripheral surface excluding a bottom portion of the second protection trench, and embedded in the second protection trench via a second sidewall insulation layer. And a second conductive layer, and the second semiconductor region is formed so as to cover the second protective trench. 請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチの底部に形成されており、
前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチの底部に形成されており、
前記第１導電体層及び前記第２導電体層は、前記ドリフト層との間でショットキー接合を形成するショットキーバリアメタルからなることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The MOSFET portion further includes a first conductor layer embedded in the first protection trench, and the first semiconductor region is formed at a bottom portion of the first protection trench,
The protection diode part further includes a second conductor layer embedded in the second protection trench, and the second semiconductor region is formed at the bottom of the second protection trench,
The semiconductor device, wherein the first conductor layer and the second conductor layer are made of a Schottky barrier metal that forms a Schottky junction with the drift layer. 請求項１に記載の半導体装置において、
前記ＭＯＳＦＥＴ部は、前記第１保護トレンチの内部に埋め込まれてなる第１導電体層をさらに有するとともに、前記第１半導体領域は前記第１保護トレンチを覆うように形成されており、
前記保護ダイオード部は、前記第２保護トレンチの内部に埋め込まれてなる第２導電体層をさらに有するとともに、前記第２半導体領域は前記第２保護トレンチを覆うように形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The MOSFET portion further includes a first conductor layer embedded in the first protection trench, and the first semiconductor region is formed to cover the first protection trench,
The protection diode portion further includes a second conductor layer embedded in the second protection trench, and the second semiconductor region is formed to cover the second protection trench. A semiconductor device. 請求項１〜５のいずれかに記載の半導体装置において、
前記第１保護トレンチ及び前記第２保護トレンチは同一工程で形成されたものであることを特徴とする半導体装置。 In the semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first protection trench and the second protection trench are formed in the same process. 請求項１〜６のいずれかに記載の半導体装置において、
前記間隔Ｌ４が前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることを特徴とする半導体装置。 In the semiconductor device according to claim 1,
The semiconductor device is characterized in that the interval L4 is in the range of 1.05 to 3.0 times the interval L3. 請求項６に記載の半導体装置を製造するための半導体装置の製造方法であって、
隣接する前記第２保護トレンチの間隔Ｌ４が隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように前記第１保護トレンチ及び前記第２保護トレンチを形成する工程を含むことを特徴とする半導体装置の製造方法。 A semiconductor device manufacturing method for manufacturing the semiconductor device according to claim 6,
Forming the first protection trench and the second protection trench so that an interval L4 between the adjacent second protection trenches is wider than an interval L3 between the adjacent first protection trenches. Device manufacturing method. 請求項８に記載の半導体装置の製造方法において、
前記間隔Ｌ４が前記間隔Ｌ３の１．０５倍〜３．０倍の範囲内にあることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 8,
The method for manufacturing a semiconductor device, wherein the distance L4 is in the range of 1.05 to 3.0 times the distance L3. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
第１導電型の低抵抗半導体層、前記第１導電型の低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、及び、当該ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層を有する炭化珪素半導体基体を準備する炭化珪素半導体基体準備工程と、
前記ボディ層の表面におけるソース領域となる領域に第１導電型不純物を導入してソース領域を形成するとともに、前記ボディ層の表面におけるボディコンタクト領域となる領域に第２導電型不純物を導入してボディコンタクト領域を形成するソース領域及びボディコンタクト領域形成工程と、
前記ＭＯＳＦＥＴ部となる領域において、前記ボディ層を開口し前記ドリフト層に達して形成してなるゲートトレンチを形成するゲートトレンチ形成工程と、
前記ゲートトレンチの内周面にゲート絶縁層を形成するとともに、前記ゲートトレンチの内部に前記ゲート絶縁層を介してゲート電極層を埋め込むゲート絶縁層及びゲート電極層形成工程と、
前記ＭＯＳＦＥＴ部となる領域において、隣接する前記ゲートトレンチの間の領域において前記ボディ層を開口し前記ゲートトレンチよりも深く第１保護トレンチを形成し、前記保護ダイオード部において、前記ボディ層を開口し前記ゲートトレンチよりも深く第２保護トレンチを形成する第１保護トレンチ及び第２保護トレンチ形成工程と、
少なくとも前記第１保護トレンチの底部に第２導電型の第１半導体領域を形成するとともに、少なくとも前記第２保護トレンチの底部に第２導電型の第２半導体領域を形成する第１半導体領域及び第２半導体領域形成工程と、
前記ＭＯＳＦＥＴ部となる領域においては、前記ゲート電極層と絶縁されるとともに前記ソース領域、前記ボディ層及び前記第１半導体領域と電気的に接続され、前記保護ダイオード領域となる領域においては、前記第２半導体領域と電気的に接続されるようにソース電極層を形成するソース電極層形成工程とを含む半導体装置の製造方法であって、
前記第１保護トレンチ及び第２保護トレンチ形成工程においては、隣接する前記第２保護トレンチの間隔Ｌ４が、隣接する前記第１保護トレンチの間隔Ｌ３よりも広くなるように、前記第１保護トレンチ及び前記第２保護トレンチを形成することを特徴とする半導体装置の製造方法。 A manufacturing method of a semiconductor device for manufacturing the semiconductor device according to claim 1,
A first conductivity type low resistance semiconductor layer, a first conductivity type drift layer located on the first conductivity type low resistance semiconductor layer and containing a first conductivity type impurity at a lower concentration than the low resistance semiconductor layer; And a silicon carbide semiconductor substrate preparing step of preparing a silicon carbide semiconductor substrate having a body layer of a second conductivity type opposite to the first conductivity type located on the drift layer;
A source region is formed by introducing a first conductivity type impurity into a region to be a source region on the surface of the body layer, and a second conductivity type impurity is introduced into a region to be a body contact region on the surface of the body layer. A source region and a body contact region forming step for forming a body contact region;
A gate trench forming step of forming a gate trench formed by opening the body layer and reaching the drift layer in a region to be the MOSFET portion;
Forming a gate insulating layer on the inner peripheral surface of the gate trench, and forming a gate insulating layer and a gate electrode layer in which the gate electrode layer is embedded in the gate trench through the gate insulating layer;
In the region to be the MOSFET portion, the body layer is opened in a region between the adjacent gate trenches to form a first protection trench deeper than the gate trench, and the body layer is opened in the protection diode portion. A first protection trench and a second protection trench forming step of forming a second protection trench deeper than the gate trench;
A first semiconductor region that forms a second conductive type first semiconductor region at least at the bottom of the first protective trench, and at least a second conductive type second semiconductor region forms at the bottom of the second protective trench; 2 semiconductor region forming step;
In the region to be the MOSFET portion, the gate electrode layer is insulated and electrically connected to the source region, the body layer, and the first semiconductor region, and in the region to be the protection diode region, the first A source electrode layer forming step of forming a source electrode layer so as to be electrically connected to two semiconductor regions,
In the step of forming the first protection trench and the second protection trench, the first protection trench and the second protection trench are arranged such that an interval L4 between the adjacent second protection trenches is wider than an interval L3 between the adjacent first protection trenches. A method of manufacturing a semiconductor device, wherein the second protective trench is formed. 請求項１０に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method for manufacturing a semiconductor device includes a first sidewall insulating layer on an inner peripheral surface excluding a bottom portion of the first protective trench between the first and second semiconductor region forming steps and the source electrode layer forming step. And forming a second sidewall insulating layer and a second sidewall insulating layer forming step of forming a second sidewall insulating layer on the inner peripheral surface excluding the bottom of the second protective trench,
In the first and second semiconductor region forming steps, the first semiconductor region is formed at the bottom of the first protection trench, and the second semiconductor region is formed at the bottom of the second protection trench,
In the source electrode layer forming step, in the process of forming the source electrode layer, the first conductive layer is in contact with the first semiconductor region through the first sidewall insulating layer inside the first protective trench. And a second conductor layer embedded in the second protective trench so as to be in contact with the second semiconductor region through the second sidewall insulating layer. Method. 請求項１０に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの底部を除く内周面に第１側壁絶縁層を形成するとともに、前記第２保護トレンチの底部を除く内周面に第２側壁絶縁層を形成する第１側壁絶縁層及び第２側壁絶縁層形成工程をさらに含み、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１側壁絶縁層を介してかつ前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２側壁絶縁層を介してかつ前記第２半導体領域と接触するように第２導電体層を埋め込むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
The method for manufacturing a semiconductor device includes a first sidewall insulating layer on an inner peripheral surface excluding a bottom portion of the first protective trench between the first and second semiconductor region forming steps and the source electrode layer forming step. And forming a second sidewall insulating layer and a second sidewall insulating layer forming step of forming a second sidewall insulating layer on the inner peripheral surface excluding the bottom of the second protective trench,
In the first and second semiconductor region forming steps, the first semiconductor region is formed so as to cover the first protective trench, and the second semiconductor region is formed so as to cover the second protective trench. And
In the source electrode layer forming step, in the process of forming the source electrode layer, the first conductive layer is in contact with the first semiconductor region through the first sidewall insulating layer inside the first protective trench. And a second conductor layer embedded in the second protective trench so as to be in contact with the second semiconductor region through the second sidewall insulating layer. Method. 請求項１０に記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、前記第１半導体領域及び第２半導体領域形成工程と前記ソース電極層形成工程との間に、前記第１保護トレンチの内部にショットキーバリアメタルからなる前記第１導電体層を埋め込むとともに、前記第２保護トレンチの内部にショットキーバリアメタルからなる前記第２導電体層を埋め込む工程をさらに含み、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチの底部に前記第１半導体領域を形成するとともに、前記第２保護トレンチの底部に前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記第１保護トレンチの内部に埋め込まれた前記第１導電体層及び前記第２保護トレンチの内部に埋め込まれた前記第２導電体層と接触するように前記ソース電極層を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
In the method of manufacturing the semiconductor device, the first conductive layer made of a Schottky barrier metal is formed in the first protection trench between the first and second semiconductor region forming steps and the source electrode layer forming step. A step of embedding a body layer and embedding the second conductor layer made of a Schottky barrier metal inside the second protective trench;
In the first and second semiconductor region forming steps, the first semiconductor region is formed at the bottom of the first protection trench, and the second semiconductor region is formed at the bottom of the second protection trench,
In the source electrode layer forming step, the first conductive layer embedded in the first protective trench and the second conductive layer embedded in the second protective trench are in contact with the first conductive layer. A method for manufacturing a semiconductor device, comprising forming a source electrode layer. 請求項１０に記載の半導体装置の製造方法において、
前記第１半導体領域及び第２半導体領域形成工程においては、前記第１保護トレンチを覆うように前記第１半導体領域を形成するとともに、前記第２保護トレンチを覆うように前記第２半導体領域を形成し、
前記ソース電極層形成工程においては、前記ソース電極層を形成する過程で、前記第１保護トレンチの内部に前記第１半導体領域と接触するように第１導電体層を埋め込むとともに、前記第２保護トレンチの内部に前記第２半導体領域と接触するように第２導電体層を埋め込むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
In the first and second semiconductor region forming steps, the first semiconductor region is formed so as to cover the first protective trench, and the second semiconductor region is formed so as to cover the second protective trench. And
In the source electrode layer formation step, in the process of forming the source electrode layer, a first conductor layer is embedded in the first protection trench so as to be in contact with the first semiconductor region, and the second protection layer is formed. A method of manufacturing a semiconductor device, wherein a second conductor layer is embedded in a trench so as to be in contact with the second semiconductor region.
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* Cited by examiner, † Cited by third party
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WO2016006263A1 (en) * 2014-07-11 2016-01-14 新電元工業株式会社 Semiconductor device and method for producing semiconductor device
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WO2018212282A1 (en) * 2017-05-17 2018-11-22 ローム株式会社 Semiconductor device
JP7280666B2 (en) * 2017-05-17 2023-05-24 ローム株式会社 Semiconductor device and its manufacturing method
US11211485B2 (en) * 2017-11-01 2021-12-28 Suzhou Oriental Semiconductor Co., Ltd. Trench power transistor
JP6984347B2 (en) * 2017-11-24 2021-12-17 富士電機株式会社 Semiconductor device
WO2020213254A1 (en) * 2019-04-16 2020-10-22 富士電機株式会社 Semiconductor device and production method
EP3881360B1 (en) * 2019-11-08 2022-05-04 Hitachi Energy Switzerland AG Insulated gate bipolar transistor
JP7113985B2 (en) * 2019-12-20 2022-08-05 三菱電機株式会社 Semiconductor device and method for manufacturing semiconductor device
DE112020007652T5 (en) * 2020-09-30 2023-07-13 Mitsubishi Electric Corporation METHOD OF MANUFACTURING A SILICON CARBIDE SEMICONDUCTOR DEVICE, SILICON CARBIDE SEMICONDUCTOR DEVICE AND POWER CONVERSION DEVICE

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3681741B2 (en) * 2004-01-07 2005-08-10 新電元工業株式会社 Semiconductor device
US8354711B2 (en) * 2010-01-11 2013-01-15 Maxpower Semiconductor, Inc. Power MOSFET and its edge termination
JP2012064849A (en) * 2010-09-17 2012-03-29 Toshiba Corp Semiconductor device
JP5767857B2 (en) * 2011-05-20 2015-08-19 新電元工業株式会社 Trench-type MOSFET and manufacturing method thereof

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