JP6368105B2 - Trench MOSFET semiconductor device - Google Patents
Trench MOSFET semiconductor device Download PDFInfo
- Publication number
- JP6368105B2 JP6368105B2 JP2014028382A JP2014028382A JP6368105B2 JP 6368105 B2 JP6368105 B2 JP 6368105B2 JP 2014028382 A JP2014028382 A JP 2014028382A JP 2014028382 A JP2014028382 A JP 2014028382A JP 6368105 B2 JP6368105 B2 JP 6368105B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- semiconductor layer
- conductivity type
- semiconductor device
- stripe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 232
- 239000000758 substrate Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 description 33
- 230000005684 electric field Effects 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、低オン抵抗を維持しつつ、高耐圧で且つ高破壊耐量を有するトレンチ型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)半導体装置に関する。 The present invention relates to a trench type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) semiconductor device having high breakdown voltage and high breakdown resistance while maintaining low on-resistance.
近年、大電流、高耐圧用機器にトレンチ型MOSFET半導体装置が使用される。このようなトレンチ型MOSFET半導体装置には、低電圧駆動、低オン抵抗、及び低スイッチング損失等の性能の向上が強く求められている。なかでも、低オン抵抗については、低消費電流化の観点から性能の向上が特に要求されている。
トレンチ型MOSFET半導体装置において、オン抵抗を支配する主な要因となるのは、第1導電型のエピタキシャル層に形成される第2導電型のベース拡散層のチャネル部の抵抗と、第1導電型エピタキシャル層に設けられるドリフト領域の抵抗とである。
他方、トレンチ型MOSFET半導体装置のソース・ドレイン間の耐圧は、第1導電型エピタキシャル層と第2導電型ベース層の主接合における電界強度により決定される。このため、ソース・ドレイン間の耐圧は、ドリフト領域となる第1導電型エピタキシャル層の濃度に大きく依存ずる。
これらのことから、オン抵抗とソース・ドレイン間の耐圧の間に2律背反の関係が存在する。
In recent years, trench type MOSFET semiconductor devices are used for high current and high voltage devices. Such trench MOSFET semiconductor devices are strongly required to improve performance such as low voltage driving, low on-resistance, and low switching loss. In particular, for low on-resistance, an improvement in performance is particularly required from the viewpoint of reducing current consumption.
In the trench MOSFET semiconductor device, the main factors governing the on-resistance are the resistance of the channel portion of the second conductivity type base diffusion layer formed in the first conductivity type epitaxial layer, and the first conductivity type. It is the resistance of the drift region provided in the epitaxial layer.
On the other hand, the breakdown voltage between the source and drain of the trench MOSFET semiconductor device is determined by the electric field strength at the main junction of the first conductivity type epitaxial layer and the second conductivity type base layer. For this reason, the breakdown voltage between the source and the drain largely depends on the concentration of the first conductivity type epitaxial layer serving as the drift region.
For these reasons, there is a trade-off relationship between on-resistance and source / drain breakdown voltage.
エピタキシャル濃度を高くしてオン抵抗を下げ、且つ、一定以上の耐圧を確保するために、トレンチ型MOSFET半導体装置においてガードリング構造を用いることが提案されている。ガードリング構造では、MOSFETトレンチが設けられた素子領域と隣接する終端領域に終端トレンチが設けられる。素子領域の主接合に生じた空乏層がMOSFETトレンチの底部を越えて隣接する終端領域まで伸び、主接合部の電界強度が緩和され、一定以上の耐圧を確保することが可能となる。(特許文献1及び特許文献2参照)
It has been proposed to use a guard ring structure in a trench MOSFET semiconductor device in order to increase the epitaxial concentration to lower the on-resistance and to ensure a certain breakdown voltage. In the guard ring structure, the termination trench is provided in the termination region adjacent to the element region in which the MOSFET trench is provided. The depletion layer generated in the main junction of the element region extends to the adjacent termination region beyond the bottom of the MOSFET trench, and the electric field strength of the main junction is relaxed, and a certain breakdown voltage or more can be secured. (See
トレンチ型MOSFET半導体装置の信頼性を向上するためには、特にゲート酸化膜の信頼性を向上することが重要となり、このために、トレンチ内側壁上端角部において酸化膜の耐圧を確保することが必要となる。トレンチ内側壁上端角部において酸化膜の耐圧を確保する方法として、トレンチをエッチングした後に、ケミカルドライエッチング(CDE)を行って、トレンチ上部形状を鈍角にする方法、あるいは、トレンチをエッチングした後に、水素雰囲気で高温熱処理することにより、トレンチ上部形状を丸くすることにより、トレンチ上部角におけるゲート酸化膜の膜厚が薄くなることを防止する方法等がある。(特許文献3参照) In order to improve the reliability of the trench MOSFET semiconductor device, it is particularly important to improve the reliability of the gate oxide film. To this end, it is necessary to ensure the breakdown voltage of the oxide film at the upper corner of the inner wall of the trench. Necessary. As a method of ensuring the breakdown voltage of the oxide film at the upper corner of the inner wall of the trench, after etching the trench, chemical dry etching (CDE) is performed to make the trench upper shape an obtuse angle, or after etching the trench, There is a method of preventing the gate oxide film from being thinned at the upper corner of the trench by rounding the upper shape of the trench by high-temperature heat treatment in a hydrogen atmosphere. (See Patent Document 3)
また、砒素又は燐等の不純物をトレンチ上端角部に予めイオン注入しておき、ゲート酸化時の増速酸化を利用して、トレンチ上端角部のゲート酸化膜の膜厚が薄くなることを防止する方法が提案されている。この方法では、イオン注入工程をソース形成工程と兼ねることにより、特別な追加工程なしに高い酸化膜耐圧を得ることが可能になる。(特許文献4及び特許文献5参照)
Also, impurities such as arsenic or phosphorus are ion-implanted in advance into the upper corner of the trench, and accelerated oxidation during gate oxidation is used to prevent the gate oxide film at the upper corner of the trench from becoming thin. A method has been proposed. In this method, by using the ion implantation step as the source formation step, a high oxide film breakdown voltage can be obtained without any special additional step. (See
オン抵抗とソース・ドレイン間の耐圧の間に2律背反の関係を解決するために、発明者は、トレンチ型のガードリング構造による耐圧向上とトレンチ側壁上端角部の増速酸化によるゲート酸化膜の信頼性の向上を同時に図る半導体装置について検討した。検討対象とされた半導体装置の1例の平面図を図5に、図5の断面A−A’を図6に、図5の断面B−B’を図7に示す。
検討対象とされた半導体装置では、素子領域において半導体基板に積層されたエピタキシャル半導体層、ベース半導体層、及びソース半導体層にトレンチが形成され、トレンチ内に酸化膜を介してゲート電極が形成される。そして、該半導体装置は、トレンチ型MOSFET半導体装置として動作する。素子領域を取り囲む終端領域には、電界を緩和するための終端ガードリングトレンチが設けられる。
また、検討対象とされた半導体装置では、素子領域のトレンチ内に形成されたゲート電極埋め込み部と接続され、トレンチの両端からトレンチ側壁上端角部の酸化膜を介して半導体基板上方に引き上げるゲート配線層と、該トレンチ側壁上端角部の酸化膜を増速酸化するためにトレンチ側壁上端角部半導体層が形成される。検討対象とされた半導体装置は、耐圧の向上と低オン抵抗化を共に達成することが期待された。
しかしながら、発明者は、該半導体装置では、素子領域の表面と終端領域の裏面の間で絶縁破壊が発生し、更に耐圧性能を向上することが困難であることを見出した。
In order to solve the contradictory relationship between the on-resistance and the source-drain breakdown voltage, the inventor has improved the breakdown voltage by the trench guard ring structure and the gate oxide film by the accelerated oxidation at the upper corner of the trench sidewall. We studied a semiconductor device that simultaneously improves the reliability of the device. FIG. 5 shows a plan view of an example of a semiconductor device to be examined, FIG. 6 shows a cross section AA ′ of FIG. 5, and FIG. 7 shows a cross section BB ′ of FIG.
In the semiconductor device to be studied, a trench is formed in the epitaxial semiconductor layer, the base semiconductor layer, and the source semiconductor layer stacked on the semiconductor substrate in the element region, and a gate electrode is formed in the trench via an oxide film. . The semiconductor device operates as a trench MOSFET semiconductor device. A termination guard ring trench for relaxing an electric field is provided in a termination region surrounding the element region.
Further, in the semiconductor device to be studied, the gate wiring is connected to the gate electrode buried portion formed in the trench of the element region and is pulled up from the both ends of the trench to the upper side of the semiconductor substrate through the oxide film at the upper corner portion of the trench side wall. A trench sidewall upper corner semiconductor layer is formed to accelerate oxidation of the layer and the oxide film at the trench sidewall upper corner. The semiconductor device considered was expected to achieve both improved breakdown voltage and lower on-resistance.
However, the inventors have found that in the semiconductor device, dielectric breakdown occurs between the front surface of the element region and the back surface of the termination region, and it is difficult to further improve the breakdown voltage performance.
本発明は、トレンチ型MOSFET半導体装置の素子領域の表面と終端領域の裏面の間で生じる絶縁破壊を抑制し、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を同時に実現することが可能なトレンチ型MOSFET半導体装置を提供することを目的とする。 The present invention suppresses dielectric breakdown that occurs between the surface of the element region of the trench MOSFET semiconductor device and the back surface of the termination region, and simultaneously realizes high breakdown voltage, low on-resistance, and improved gate oxide film reliability. An object of the present invention is to provide a trench type MOSFET semiconductor device capable of satisfying the requirements.
上記課題を解決するために、本発明のトレンチ型MOSFET半導体装置は、第1導電型の半導体基板と、前記半導体基板の上に形成され、MOSFETの主通電経路となる素子領域において、ドレインとして機能する第1導電型のエピタキシャル半導体層と、前記第1導電型のエピタキシャル半導体層の表面から内部に形成され、前記素子領域においてベースとして機能する第2導電型のベース半導体層と、前記第2導電型のベース半導体層の表面から内部に形成され、前記素子領域においてソースとして機能する第1導電型のソース半導体層と、前記素子領域において、前記第1導電型のソース半導体層の表面から前記第1導電型のソース半導体層と前記第2導電型のベース半導体層の内部を貫通して前記第1導電型のエピタキシャル半導体層に達するストライプ形状のトレンチの内部にゲート酸化膜を介して埋め込まれ、ゲートとして機能し、前記ストライプ形状のトレンチに複数配置される複数のゲート電極埋め込み部と、前記MOSFETのガードリングのための終端領域において、前記第2導電型のベース半導体層の内部を貫通して前記第1導電型の第1半導体層に達するストライプ形状の終端トレンチの内部に酸化膜を介して埋設される複数のガードリング電極埋め込み部と、前記ゲート電極埋め込み部のうち、前記ストライプ形状のトレンチの長手方向の一端又は前記ストライプ形状のトレンチの長手方向の前記一端と反対側の他端のいずれか一方に交互に隣接して、複数のゲート電極埋め込み部毎に、前記第2導電型のベース半導体層内に相互に分離して且つ前記第2導電型のベース半導体層と接して設けられる複数の第1導電型のトレンチ側壁上端角部半導体層と、前記ゲート電極埋め込み部のうち、前記ゲート電極埋め込み部の前記一端又は前記他端のいずれか一方に交互に接続され、前記トレンチ側壁上端角部半導体層の上に設けられる酸化膜の上に、前記ストライプ形状のトレンチの長手方向の一端又は前記一端と反対側の他端のいずれか一方で交互に引き上げられるゲート配線層を備えることを特徴とする。 In order to solve the above-described problems, a trench MOSFET semiconductor device according to the present invention functions as a drain in a first conductivity type semiconductor substrate and an element region formed on the semiconductor substrate and serving as a main conduction path of the MOSFET. A first conductive type epitaxial semiconductor layer, a second conductive type base semiconductor layer formed from the surface of the first conductive type epitaxial semiconductor layer and functioning as a base in the element region, and the second conductive type A first conductivity type source semiconductor layer formed inside from the surface of the type base semiconductor layer and functioning as a source in the element region; and in the element region, the first conductivity type source semiconductor layer from the surface of the first conductivity type source semiconductor layer. The first conductive type epitaxial semiconductor layer penetrates through the inside of the first conductive type source semiconductor layer and the second conductive type base semiconductor layer. A plurality of gate electrode buried portions which are buried in a stripe-shaped trench reaching the body layer via a gate oxide film and function as a gate and are arranged in the stripe-shaped trench, and for the guard ring of the MOSFET In the termination region, a plurality of stripe-shaped termination trenches that penetrate through the inside of the second conductivity type base semiconductor layer and reach the first conductivity type first semiconductor layer are interposed via oxide films. Of the guard ring electrode buried portion and the gate electrode buried portion, alternately one end in the longitudinal direction of the stripe-shaped trench or the other end opposite to the one end in the longitudinal direction of the stripe-shaped trench. Adjacent to each other, a plurality of buried gate electrode portions are separated from each other in the base semiconductor layer of the second conductivity type. A plurality of first conductivity type trench sidewall upper corner semiconductor layers provided in contact with the second conductivity type base semiconductor layer, and of the gate electrode buried portion, the one end or the other end of the gate electrode buried portion One of one end in the longitudinal direction of the stripe-shaped trench or the other end opposite to the one end on the oxide film alternately connected to either one and provided on the semiconductor sidewall upper-end corner semiconductor layer On the other hand, a gate wiring layer that is alternately pulled up is provided.
本発明のトレンチ型MOSFET半導体装置は、前記複数の第1導電型のトレンチ側壁上端角部半導体層が、前記第1導電型のソース半導体層と同一の不純物濃度を有することを特徴としても良い。 The trench type MOSFET semiconductor device of the present invention may be characterized in that the plurality of first conductivity type trench sidewall upper corner semiconductor layers have the same impurity concentration as the first conductivity type source semiconductor layer.
本発明のトレンチ型MOSFET半導体装置は、MOSFETの素子領域のトレンチ内に形成されたゲート電極埋め込み部と接続され、トレンチ側壁上端から半導体基板上方に引き上げるゲート配線層と、ゲート配線層の引き上げ箇所を絶縁するトレンチ側壁上端角部の酸化膜と、トレンチ側壁上端角部半導体層を備える。本発明のトレンチ型MOSFET半導体装置において、終端領域のガードリングトレンチ側壁のアバランシェにより発生するホールと電子の走行経路に形成されるピンチ領域を低減するようにトレンチ側壁上端角部半導体層の形状と配置を定めることにより、トレンチ型MOSFET半導体装置の素子領域と終端領域の間で生じる絶縁破壊を抑制し、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を実現する。
The trench type MOSFET semiconductor device of the present invention is connected to a gate electrode buried portion formed in a trench in an element region of the MOSFET, and has a gate wiring layer that is pulled up from the upper end of the trench side wall to the upper side of the semiconductor substrate, and a raised portion of the gate wiring layer. An oxide film at the upper corner portion of the trench sidewall to be insulated and a semiconductor layer at the upper corner portion of the trench sidewall are provided. In the trench type MOSFET semiconductor device of the present invention, the shape and arrangement of the semiconductor layer at the upper corner of the trench sidewall so as to reduce the holes generated by the avalanche in the sidewall of the guard ring trench in the termination region and the pinch region formed in the electron travel path Therefore, the dielectric breakdown that occurs between the element region and the termination region of the trench MOSFET semiconductor device is suppressed, and high breakdown voltage, low on-resistance, and improvement in the reliability of the gate oxide film are realized.
以下、本発明のトレンチ型MOSFET半導体装置(以下「半導体装置」又は「MOSFET半導体装置」又は「MOSFET」とも記載する)を図面に基づいて説明する。
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置51の半導体層の表面の配置を示す部分模式平面図であり、図2は、図1のA−A’断面を示す断面図である。
Hereinafter, a trench type MOSFET semiconductor device (hereinafter also referred to as “semiconductor device” or “MOSFET semiconductor device” or “MOSFET”) of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a partial schematic plan view showing the arrangement of the surface of the semiconductor layer of the
第1の実施形態に係る半導体装置51は、半導体装置の中央部に位置しMOSFET半導体装置の主通電経路となる素子領域90と、半導体装置の中央部に位置する主通電経路を囲んで電界を緩和する終端領域92を有する。
The
また、第1の実施形態に係る半導体装置51は、第1導電型の半導体基板1と、第1導電型の半導体基板1の上に形成され、MOSFETの主通電経路となる素子領域90において、ドレインとして機能する第1導電型のエピタキシャル半導体層2と、第1導電型のエピタキシャル半導体層2の表面から内部に形成され、素子領域90においてベースとして機能する第2導電型のベース半導体層3と、第2導電型のベース半導体層3の表面から内部に形成され、素子領域90においてソースとして機能する第1導電型のソース半導体層4を有する。第1の実施形態に係る半導体装置51では、第1導電型の半導体基板1の裏面にドレイン電極が形成される。
In addition, the
素子領域90において、第1導電型のソース半導体層4の表面から第1導電型のソース半導体層4と第2導電型のベース半導体層3の内部を貫通して第1導電型のエピタキシャル半導体層2に達するストライプ形状のトレンチ5が形成される。このストライプ形状のトレンチ5の内部にゲート酸化膜6を介して、半導体装置51のゲートとして機能するゲート電極埋め込み部8aが埋め込まれる。図1に示すように、第1導電型のソース半導体層4とストライプ形状のトレンチ5は、直角に交差するように配置される。
In the
ガードリングのための終端領域92において、第2導電型のベース半導体層3の内部を貫通して第1導電型のエピタキシャル半導体層2に達するストライプ形状の終端トレンチ5が形成される。このストライプ形状の終端トレンチ5の内部に酸化膜を介してガードリング電極9が埋め込まれる。
In the
図1に示す第1の実施形態に係る半導体装置では、素子領域に6本のトレンチ5と終端領域に4本のトレンチが図示されている。これらのトレンチ5の数量は例示であり、図示されているトレンチ5の数量に限定されるものではない。
In the semiconductor device according to the first embodiment shown in FIG. 1, six
第1の実施形態に係る半導体装置51は、半導体基板1とエピタキシャル半導体層2の表面にフィールド酸化膜7を介して形成されたゲート配線層8bを有する。ゲート配線層8bは、ゲート電極埋め込み部8aとゲート電極端子部8cと接続され、ゲート電極20を構成する。
そして、ゲート配線層8bは、ゲート電極埋め込み部8aの一端と接続され、且つ前記ストライプ形状のトレンチ5の一端から半導体基板の上方にトレンチ側壁上端角部の酸化膜43を介して引き上げられる。
また、ゲート配線層8bは、ゲート電極埋め込み部8aの一端と接続されないゲート電極埋め込み部8aの一端と反対側の図示されない他端と接続され、且つストライプ形状のトレンチの他端から半導体基板の上方にトレンチ側壁上端角部の酸化膜を介して引き上げられる。
The
The
The
すなわち、ゲート電極埋め込み部8aは、図1又は図2に図示されるストライプ形状のトレンチ5の右側の一端、又はストライプ形状のトレンチ5の図示されない左側の他端のいずれか一方でゲート配線層8bと接続されて半導体基板の上方に引き上げられる。
ゲート電極埋め込み部8aは、図1又は図2のストライプ形状のトレンチの右側に図示されるストライプ形状のトレンチ5の一端又は他端で交互にゲート配線層8bと接続されて半導体基板の上方に引き上げられても良い。
That is, the gate electrode buried
The gate electrode buried
なお、トレンチ側壁上端角部の酸化膜とは、ストライプ形状のトレンチ5の上端角部を覆う酸化膜43を言う。
また、第1の実施形態に係る半導体装置では、1例として、ゲート電極埋め込み部とゲート配線は、ポリシリコンで形成され、ゲート電極端子部は、アルミニウムで形成される。
The oxide film at the upper corner of the trench side wall refers to the
In the semiconductor device according to the first embodiment, as an example, the gate electrode buried portion and the gate wiring are formed of polysilicon, and the gate electrode terminal portion is formed of aluminum.
なお、第1の実施形態に係る半導体装置51の終端領域92においては、素子領域90のゲート電極埋め込み部8aと同様に、ガードリング電極埋め込み部9は、ゲート配線8bにより引上げられてゲート電極端子部8cと接続され、ゲート電極20と等電位となる。
In the
第1の実施形態に係る半導体装置51において、第1導電型のトレンチ側壁上端角部半導体層41が、ストライプ形状のトレンチ5の側壁の上端角部で、ゲート配線層が半導体基板の上方に引き上げられるストライプ形状のトレンチ5の一端又は他端に隣接して設けられる。第1導電型のトレンチ側壁上端角部半導体層41は、その半導体層41の上に上述のトレンチ側壁上端角部の酸化膜43を形成する際に、増速酸化によりストライプ形状のトレンチの一端又は他端でストライプ形状のトレンチ5の側壁上端角部の酸化膜43の膜厚を増加させる。
ゲート電極埋め込み部8aが、ストライプ形状のトレンチ5の一端又は他端で交互にゲート配線層8bと接続されて半導体基板の上方に引き上げられる場合には、第1導電型のトレンチ側壁上端角部半導体層41も、ストライプ形状のトレンチ5の一端又は他端に隣接して一端と他端で交互に設けられる。
In the
When the gate electrode buried
第1導電型のトレンチ側壁上端角部半導体層41の不純物ドーピングは、イオン注入又は熱拡散により行われる。第1導電型のトレンチ側壁上端角部半導体層41の上に形成されるトレンチの側壁上端角部の酸化膜の膜厚は、トレンチの側壁上端角部の酸化膜の絶縁耐圧を律速する。トレンチ側壁上端角部半導体層41に不純物をドーピングすると、不純物をドーピングしていない箇所と比較してトレンチ側壁上端角部半導体層41の上に形成される酸化膜43の膜厚が厚くなり、これによって絶縁耐圧が高くなり信頼性も向上する。
Impurity doping of the first conductivity type trench sidewall upper
第1導電型のトレンチ側壁上端角部半導体層41は、第2導電型のベース半導体層3の表面から内部に第1導電型ソース半導体層4を形成する工程と同一工程で形成されても良い。この場合、第1導電型のトレンチ側壁上端角部半導体層41と第1導電型ソース半導体層4を、同一の不純物濃度及び同一深さに形成することが可能になる。
例えば、砒素(As)を4〜5×E15cm−3でイオン注入しソース半導体層4とトレンチ側壁上端角部半導体層41を形成し、トレンチ側壁上端角部半導体層41の上に800〜850℃の温度でH2/O2ガスのウエット酸化によりゲート酸化膜を作成する場合、イオン注入されたトレンチ側壁上端角部半導体層41の上に形成された酸化膜43の膜厚は、砒素イオンが注入されていない箇所と比較して約2〜2.5倍となる。
The first conductivity type trench sidewall upper
For example, arsenic (As) is ion-implanted at 4 to 5 × E15 cm −3 to form the
[ガードリング構造とトレンチ側壁上端角部半導体層を備える半導体装置の絶縁破壊]
本発明は、図5〜図7に示される半導体装置におけるESD(Electro-Static-Discharge)絶縁破壊を検討する過程でなされたものである。図5〜図7に示される半導体装置は、トレンチ型のガードリング構造による耐圧向上とトレンチ側壁上端角部の増速酸化によるゲート酸化膜の耐圧と信頼性の向上を同時に図るものである。
[Dielectric breakdown of a semiconductor device including a guard ring structure and a semiconductor layer at the upper corner of a trench side wall]
The present invention has been made in the course of examining ESD (Electro-Static-Discharge) dielectric breakdown in the semiconductor device shown in FIGS. The semiconductor device shown in FIGS. 5 to 7 simultaneously improves the breakdown voltage by the trench guard ring structure and improves the breakdown voltage and reliability of the gate oxide film by the accelerated oxidation at the upper corner of the trench side wall.
図8を参照しながら、検討例のトレンチ型MOSFET半導体装置151の素子領域190と終端領域192における絶縁破壊について説明する。現象の理解を容易にするために、第1導電型をN型とし、第2導電型をP型とする場合を例として説明する。
図8に示されるトレンチ型MOSFET半導体装置において、ドレイン端子Dにドレイン電圧を印加すると、ドレインとして機能するN型エピタキシャル半導体層102とベースとして機能するP型ベース半導体層103の主接合部の間で空乏層が発生する。この空乏層は、素子領域190のトレンチ105の底部を越えて、終端ガードリングトレンチ105まで広がり、素子領域190と終端ガードリング領域192の間の電界を緩和する。
他方、終端ガードリングトレンチ105隣接する領域で電界強度が大きくなる。これにより、終端ガードリングトレンチ105の側壁の電界強度の強い領域でアバランシェが発生し、電子・ホール対が生じる。電子・ホール対の電子は、ドレインとして機能するN型エピタキシャル半導体層102からN型半導体基板101の側に移動する。他方、ホールは、グランド電位にあるソース電極の側に移動する。(図8の領域A参照)
With reference to FIG. 8, the dielectric breakdown in the
In the trench type MOSFET semiconductor device shown in FIG. 8, when a drain voltage is applied to the drain terminal D, the main junction between the N-type
On the other hand, the electric field strength increases in a region adjacent to the termination
検討例に係るトレンチ型MOSFET半導体装置151では、素子領域190のトレンチ側壁上端角部の酸化膜の膜厚を厚くするために、N+型ソース半導体層104と同時に不純物イオン注入又は不純物拡散によりN+型トレンチ側壁上端角部半導体層141が形成される。このN+型トレンチ側壁上端角部半導体層141の下にあるP型ベース半導体層103は、N型エピタキシャル半導体層102との間でピンチ構造を形成するので、その抵抗が高くなり、ホールが蓄積する。
In the trench type
このため、ホールが走行するP型ベース半導体層103の電位がグランド電位に対して高くなり、P型ベース半導体層103とN+型ソース半導体層104の間の順電位が低下する。これにより、ドレインとして機能するN型エピタキシャル半導体層102とP型ベース半導体層103とN+型ソース半導体層104の間で寄生NPNトランジスタが形成され、この寄生NPNトランジスタが動作することによりスナップバック現象が起こり絶縁破壊が生じると考えることができる。(図8の領域C参照)
For this reason, the potential of the P-type
特に、検討例のトレンチ型MOSFET半導体装置においては、素子領域のトレンチ側壁上端角部の酸化膜の膜厚を厚くするために、N+型ソース半導体層104と同時に不純物イオン注入又は不純物拡散によりN+型トレンチ側壁上端角部半導体層141が形成されると、素子領域190のコンタクト110までのバルク抵抗が高くなり、ベース半導体層103の電位が上昇して、スナップバック現象が起こりやすくなり、絶縁耐量が低下する。
In particular, in the trench type MOSFET semiconductor device of the examination example, in order to increase the thickness of the oxide film at the upper corner of the trench side wall of the element region, N + type
[第1の実施形態に係る半導体装置と検討例に係る半導体装置の比較]
第1の実施形態に係る半導体装置と検討例に係る半導体装置を比較する。
図5及び図6に示すように、検討例に係る半導体装置151においては、互いに並んで配置されるストライプ形状のトレンチ105のゲート電極埋め込み部108aは、ストライプ形状のトレンチ105の両端でゲート配線108bによりゲート電極120のゲート電極端子部108cと接続される。
N+型トレンチ側壁上端角部半導体層141が、ストライプ形状のトレンチ105の側壁の両端の上端角部でゲート配線108bの引き上げ箇所に隣接して設けられる。
したがって、N+型のトレンチ側壁上端角部半導体層141が設けられる領域の面積が大きくなる。このN+型トレンチ側壁上端角部半導体層141の下にあるP型ベース半導体層103は、N型エピタキシャル半導体層102との間でピンチ構造を形成するので、その抵抗が高くなり、ホールが蓄積し、P型ベース半導体層112の電位が高くなる。これにより、N型エピタキシャル半導体層102とP型ベース半導体層103とN+型ソース半導体層104の間で形成される寄生NPNトランジスタが動作することによりスナップバック現象が起こり絶縁破壊が生じる
[Comparison of Semiconductor Device According to First Embodiment and Semiconductor Device According to Examination Example]
The semiconductor device according to the first embodiment is compared with the semiconductor device according to the study example.
As shown in FIGS. 5 and 6, in the
N + type trench sidewall upper end corner semiconductor layers 141 are provided adjacent to the raised portions of the
Therefore, the area of the region where the N + type trench sidewall upper
検討例の半導体装置を第1導電型をN型とし、第2導電型をP型とする例について記載したので、検討例の半導体装置と第1の実施形態に係る半導体装置を比較する以下の記載でも、第1の実施形態に係る半導体装置を、第1導電型をN型とし、第2導電型をP型とする例について記載する。 Since the semiconductor device of the study example has been described as an example in which the first conductivity type is N-type and the second conductivity type is P-type, the semiconductor device of the study example and the semiconductor device according to the first embodiment are compared below. Also in the description, the semiconductor device according to the first embodiment will be described as an example in which the first conductivity type is N-type and the second conductivity type is P-type.
第1の実施形態に係る半導体装置51においては、トレンチ5の側壁上端角部の酸化膜の膜厚を増加させるために、N+型トレンチ側壁上端角部半導体層41が、ストライプ形状のトレンチ5の側壁の上端角部で、ゲート配線層8bが半導体基板の上方に引き上げられるストライプ形状のトレンチ5の一端又は他端のどちらか一方に隣接して設けられる。
また、ゲート電極埋め込み部8aが、ストライプ形状のトレンチ5の一端又は他端で交互にゲート配線層8bと接続されて半導体基板の上方に引き上げられる場合には、N+型トレンチ側壁上端角部半導体層41も、ストライプ形状のトレンチ5の一端又は他端のどちらか一方に隣接して交互に設けられる。
In the
Further, when the gate electrode buried
すなわち、第1の実施形態に係る半導体装置51においては、N+型トレンチ側壁上端角部半導体層41が、ストライプ形状のトレンチ5の片側に設けられる。終端領域92のトレンチ端から素子領域90のベースコンタクト半導体層12に至る線上には、N+型トレンチ側壁上端角部半導体層41が存在しない領域が設けられる。
このように、第1の実施形態に係る半導体装置51においては、検討例の半導体装置151のN+型トレンチ側壁上端角部半導体層141と比較して、N+型トレンチ側壁上端角部半導体層41の面積を小さくすることができるので、ゲート配線引上げ部のピンチ構造領域を小さくし、スナップバック現象を抑制して絶縁耐圧を向上することができる。
That is, in the
Thus, in the
上述のように、第1の実施形態に係る半導体装置51においては、N+型トレンチ側壁上端角部半導体層41が設けられる領域の面積が小さくなる。主接合である素子領域90のトレンチ5から延びる空乏層は終端領域92のトレンチ5に達し、素子領域90のトレンチと終端領域92のトレンチ5の間の電界は、緩和される。これにより、終端トレンチ5の側壁での電界が高くなる。このため、終端トレンチ5の側壁でアバランシェが生じ、電子・ホール対が発生する。N+型トレンチ側壁上端角部半導体層41が設けられる領域の面積を小さくして寄生ピンチ領域を小さくする。これによりアバランシェにより発生したホールがグランド電位であるベースコンタクト層12に素早く吸収され、ベース半導体層3の電位が、グランド電位に対して高くなることが防止される。これにより、スナップバック現象の発生が抑制され、絶縁耐圧が向上する。
As described above, in the
[第1の実施形態に係る発明の効果]
本発明の第1の実施形態に係る半導体装置において、ストライプ形状のトレンチの一端又は他端のいずれか一方でゲート配線をゲート電極埋め込み部と接続して半導体基板上方に引き上げることに対応して、トレンチ側壁上端角部の酸化膜を増速酸化するトレンチ側壁上端角部半導体層もストライプ形状のトレンチの一端又は他端のいずれか一方に配置する。これにより、トレンチ側壁上端角部半導体層の面積を低減することが可能になり、トレンチ側壁上端角部半導体層の下部に形成されるピンチ領域を低減し、寄生トランジスタの動作を抑制する。したがって、第1の実施形態に係る半導体装置において、半導体装置の素子領域と終端領域の間で生じる絶縁破壊を防止し、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を実現することが可能になる。
[Effect of the invention according to the first embodiment]
In the semiconductor device according to the first embodiment of the present invention, corresponding to the gate wiring connected to the gate electrode buried portion at one of the one end or the other end of the stripe-shaped trench and pulled up above the semiconductor substrate, A trench sidewall upper corner semiconductor layer that accelerates oxidation of the oxide film at the upper corner of the trench sidewall is also disposed at one end or the other end of the stripe-shaped trench. Thereby, the area of the trench sidewall upper corner semiconductor layer can be reduced, the pinch region formed under the trench sidewall upper corner semiconductor layer is reduced, and the operation of the parasitic transistor is suppressed. Therefore, in the semiconductor device according to the first embodiment, dielectric breakdown occurring between the element region and the termination region of the semiconductor device is prevented, and high breakdown voltage, low on-resistance, and improvement in gate oxide film reliability are realized. It becomes possible.
[第2の実施形態]
図3を参照して、第2の実施形態に係る半導体装置52について説明する。第2の実施形態に係る半導体装置52においては、終端領域92のトレンチ内に埋め込まれたガードリング電極埋め込み部9は、半導体表面に引き上げてゲート電極20と接続されない。これにより、ガードリング電極埋め込み部9は、ゲート電極20に対して電気的にフローティング状態とされる。これにより、ガードリング電極埋め込み部9が埋め込まれた終端領域92に隣接して第1導電型のトレンチ上端角部半導体層を設置することを省くことが可能になり、終端領域92においてピンチ構造が生じることを防止することができる。
[Second Embodiment]
A
図3に示すように、第2の実施形態に係る半導体装置52のゲート電極20において、ゲート電極端子部8cは、終端領域92のトレンチ5の上の絶縁膜7、14を跨いで形成され、ゲート電極端子部8cは、コンタクトホール11を介してゲート配線8bによりゲート電極埋め込み部8aと接続されるようにしても良い。
As shown in FIG. 3, in the
本発明の第2の実施形態によりトランジスタの絶縁破壊耐量の高い半導体装置が得られる。また、本発明の第2の実施形態と第1の実施形態を組み合わせることによりトランジスタの絶縁破壊耐量の更に高い半導体装置が得られる。 According to the second embodiment of the present invention, a semiconductor device having a high dielectric breakdown resistance of a transistor can be obtained. Further, by combining the second embodiment and the first embodiment of the present invention, a semiconductor device having a higher dielectric breakdown resistance of the transistor can be obtained.
[第3の実施形態]
図4を参照して、第3の実施形態に係る半導体装置53について説明する。第3の実施形態に係る半導体装置53は、第1の実施形態及び第2の実施形態に係る半導体装置と同様な製造過程を経て作成される。しかしながら、第3の実施形態に係る半導体装置53は、素子領域90においてストライプ形状のトレンチ5内のゲート電極埋め込み部8の引き上げをストライプ形状のトレンチ5の両端の間の中央部でおこなわれる構成を有する点で第1の実施形態及び第2の実施形態に係る半導体装置と相違する。
[Third Embodiment]
A
第3の実施形態に係る半導体装置53では、ストライプ形状のトレンチ5の中央のゲート電極埋め込み部8aの引き上げ箇所の周囲に第1導電型のトレンチ側壁上端角部半導体層41が設けられて、トレンチ側壁上端角部の酸化膜の膜厚を厚く形成する。このことにより、ストライプ形状のトレンチ5の端部には、第1導電型のトレンチ側壁上端角部半導体層41が形成されないので、ベースコンタクト半導体層12と終端領域92のトレンチ側壁の間にピンチ構造が生じることを防止してベース抵抗を低減することが可能になる。
In the
これにより、第3の実施形態に係る半導体装置は、スナップバック現象が発生し難い構造となり、トランジスタの破壊耐量が高くなることにより、高耐圧、低オン抵抗、及びゲート酸化膜の信頼性の向上を実現することが可能になる。 As a result, the semiconductor device according to the third embodiment has a structure in which the snapback phenomenon is unlikely to occur, and the breakdown resistance of the transistor is increased, so that the high breakdown voltage, the low on-resistance, and the reliability of the gate oxide film are improved. Can be realized.
1、101:半導体基板
2、102:エピタキシャル半導体層
3、103:ベース半導体層
4、104:ソース半導体層
5、105:トレンチ溝
6、106:ゲート酸化膜
7、107:フィールド酸化膜
8a、108a:ゲート電極埋め込み部
8b、108b:ゲート配線
8c、108c:ゲート電極端子部
9、109:ガードリング電極埋め込み部
10、110:コンタクトホール
11、111:コンタクトホール
12、112:ベースコンタクト半導体層
14、114:絶縁膜
20、120:ゲート電極
21、121:電極
30、130:ドレイン電極
41、141:トレンチ側壁上端角部半導体層
42、142:終端領域半導体層
43、143:トレンチ側壁上端角部の酸化膜
51、52、53、151:半導体装置
90、190:素子領域
92、192:終端領域
DESCRIPTION OF SYMBOLS 1,101:
Claims (2)
前記半導体基板の上に形成され、MOSFETの主通電経路となる素子領域において、ドレインとして機能する第1導電型のエピタキシャル半導体層と、
前記第1導電型のエピタキシャル半導体層の表面から内部に形成され、前記素子領域においてベースとして機能する第2導電型のベース半導体層と、
前記第2導電型のベース半導体層の表面から内部に形成され、前記素子領域においてソースとして機能する第1導電型のソース半導体層と、
前記素子領域において、前記第1導電型のソース半導体層の表面から前記第1導電型のソース半導体層と前記第2導電型のベース半導体層の内部を貫通して前記第1導電型のエピタキシャル半導体層に達するストライプ形状のトレンチの内部にゲート酸化膜を介して埋め込まれ、ゲートとして機能し、前記ストライプ形状のトレンチに複数配置される複数のゲート電極埋め込み部と、
前記MOSFETのガードリングのための終端領域において、前記第2導電型のベース半導体層の内部を貫通して前記第1導電型の第1半導体層に達するストライプ形状の終端トレンチの内部に酸化膜を介して埋設される複数のガードリング電極埋め込み部と、
前記ゲート電極埋め込み部のうち、前記ストライプ形状のトレンチの長手方向の一端又は前記ストライプ形状のトレンチの長手方向の前記一端と反対側の他端のいずれか一方に交互に隣接して、複数のゲート電極埋め込み部毎に、前記第2導電型のベース半導体層内に相互に分離して且つ前記第2導電型のベース半導体層と接して設けられる複数の第1導電型のトレンチ側壁上端角部半導体層と、
前記ゲート電極埋め込み部のうち、前記ゲート電極埋め込み部の前記一端又は前記他端のいずれか一方に交互に接続され、前記トレンチ側壁上端角部半導体層の上に設けられる酸化膜の上に、前記ストライプ形状のトレンチの長手方向の一端又は前記一端と反対側の他端のいずれか一方で交互に引き上げられるゲート配線層を備えることを特徴とするトレンチ型MOSFET半導体装置。 A first conductivity type semiconductor substrate;
An epitaxial semiconductor layer of a first conductivity type formed on the semiconductor substrate and functioning as a drain in an element region serving as a main energization path of the MOSFET;
A second conductive type base semiconductor layer formed from the surface of the first conductive type epitaxial semiconductor layer and functioning as a base in the element region;
A first conductive type source semiconductor layer formed inside from the surface of the second conductive type base semiconductor layer and functioning as a source in the element region;
In the element region, the first conductivity type epitaxial semiconductor penetrates from the surface of the first conductivity type source semiconductor layer to the inside of the first conductivity type source semiconductor layer and the second conductivity type base semiconductor layer. Embedded in a stripe-shaped trench reaching the layer through a gate oxide film, function as a gate, and a plurality of gate electrode embedded portions disposed in the stripe-shaped trench,
In the termination region for the guard ring of the MOSFET, an oxide film is formed inside the stripe-shaped termination trench that reaches the first semiconductor layer of the first conductivity type through the inside of the base semiconductor layer of the second conductivity type. A plurality of guard ring electrode embedding parts embedded via,
Among the gate electrode buried portions, a plurality of gates are alternately adjacent to either one end in the longitudinal direction of the stripe-shaped trench or the other end opposite to the one end in the longitudinal direction of the stripe-shaped trench. A plurality of first-conductivity-type trench sidewall upper-end corner semiconductors that are separated from each other in the second-conductivity-type base semiconductor layer and are in contact with the second-conductivity-type base semiconductor layer for each electrode buried portion Layers,
Of the gate electrode buried portion, the gate electrode buried portion is alternately connected to either one of the one end or the other end, on the oxide film provided on the trench sidewall upper corner semiconductor layer, A trench type MOSFET semiconductor device comprising a gate wiring layer that is alternately pulled up at either one end in a longitudinal direction of a stripe-shaped trench or the other end opposite to the one end.
The trench type MOSFET semiconductor device, wherein the plurality of first conductivity type trench sidewall upper corner semiconductor layers have the same impurity concentration as the first conductivity type source semiconductor layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014028382A JP6368105B2 (en) | 2014-02-18 | 2014-02-18 | Trench MOSFET semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014028382A JP6368105B2 (en) | 2014-02-18 | 2014-02-18 | Trench MOSFET semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015153988A JP2015153988A (en) | 2015-08-24 |
JP6368105B2 true JP6368105B2 (en) | 2018-08-01 |
Family
ID=53895920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014028382A Active JP6368105B2 (en) | 2014-02-18 | 2014-02-18 | Trench MOSFET semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6368105B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6872951B2 (en) * | 2017-03-30 | 2021-05-19 | エイブリック株式会社 | Semiconductor devices and their manufacturing methods |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3413050B2 (en) * | 1997-03-25 | 2003-06-03 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
JP4086559B2 (en) * | 2002-06-21 | 2008-05-14 | 三洋電機株式会社 | Semiconductor device |
JP4099029B2 (en) * | 2002-10-16 | 2008-06-11 | 株式会社豊田中央研究所 | Trench gate type semiconductor device |
JP4404709B2 (en) * | 2004-07-12 | 2010-01-27 | トヨタ自動車株式会社 | Insulated gate semiconductor device and manufacturing method thereof |
JP4453671B2 (en) * | 2006-03-08 | 2010-04-21 | トヨタ自動車株式会社 | Insulated gate semiconductor device and manufacturing method thereof |
JP4915221B2 (en) * | 2006-11-28 | 2012-04-11 | トヨタ自動車株式会社 | Semiconductor device |
JP5742672B2 (en) * | 2011-11-02 | 2015-07-01 | 株式会社デンソー | Semiconductor device |
JP5448110B2 (en) * | 2012-03-12 | 2014-03-19 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
-
2014
- 2014-02-18 JP JP2014028382A patent/JP6368105B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015153988A (en) | 2015-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9214526B2 (en) | Semiconductor device | |
US20180076285A1 (en) | Silicon carbide semiconductor device and method for manufacturing same | |
JP6617657B2 (en) | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device | |
JP6226786B2 (en) | Semiconductor device and manufacturing method thereof | |
JP6092749B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JPWO2016047438A1 (en) | Semiconductor device | |
JP7432071B2 (en) | Semiconductor device and its manufacturing method | |
JPWO2015015808A1 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
EP3479410A1 (en) | Short channel trench power mosfet | |
WO2012131768A1 (en) | Silicon carbide semiconductor device and method for producing same | |
JP2018503268A (en) | Insulated gate power semiconductor device and method of manufacturing the device | |
JP5432751B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2017038001A (en) | Semiconductor device | |
US11342450B2 (en) | Semiconductor device having injection enhanced type insulated gate bipolar transistor with trench emitter and method of manufacturing the same | |
JP5556863B2 (en) | Wide bandgap semiconductor vertical MOSFET | |
US10388725B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
CN107871782B (en) | Double-diffusion metal oxide semiconductor element and manufacturing method thereof | |
JP2009038214A (en) | Semiconductor device | |
JP4952042B2 (en) | Semiconductor device | |
US9112016B2 (en) | Semiconductor device and method of fabricating the same | |
JP6368105B2 (en) | Trench MOSFET semiconductor device | |
JP2002026314A (en) | Semiconductor device | |
KR102251761B1 (en) | Power semiconductor device | |
TW202010137A (en) | Metal oxide semiconductor device capable of reducing on-resistance and manufacturing method thereof | |
JP7443853B2 (en) | silicon carbide semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171003 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171129 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20180201 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180424 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20180501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180619 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180706 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6368105 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |