JP4404709B2 - Insulated gate semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an insulation gate semiconductor device capable of surely attaining a high withstanding voltage and a low on-resistance and easily being made compact. <P>SOLUTION: The semiconductor device 100 includes an n<SP>+</SP>source region 31, an n<SP>+</SP>drain region 11, a p<SP>-</SP>body region 41, a p<SP>-</SP>floating body region 42, and an n<SP>-</SP>drift region 12. Further, the termination area of the semiconductor device 100 includes a termination trench 61 surrounding a cell area. Then a p<SP>-</SP>floating embedded region 51 and a p<SP>-</SP>floating embedded region 52 are provided to a lower part of each trench. An interval d1 between the p<SP>-</SP>body region 41 and the p<SP>-</SP>floating body region 42 is selected narrower than an interval d2 between the p<SP>-</SP>body region 41 and the p<SP>-</SP>floating embedded region 51. <P>COPYRIGHT: (C)2006,JPO&amp;NCIPI

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界集中を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。   The present invention relates to an insulated gate semiconductor device having a trench gate structure and a method for manufacturing the same. More specifically, the present invention relates to an insulated gate semiconductor device that achieves both high breakdown voltage and low on-resistance by relaxing electric field concentration on a semiconductor layer, and a method for manufacturing the same.

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。   Conventionally, a trench gate type semiconductor device having a trench gate structure has been proposed as an insulated gate type semiconductor device for power devices. In this trench gate type semiconductor device, a high breakdown voltage and a low on-resistance are generally in a trade-off relationship.

この問題に着目した半導体装置としては，例えば特許文献１に開示された半導体装置がある。この半導体装置では，半導体基板中のＮ型半導体層中にＰ型埋め込み層を設けることにより電界集中を緩和することができるとしている。また，半導体層にかかる電界集中は，セルエリアだけではなくそのセルエリアを取り囲む終端エリアでも生じる。そのため，特許文献１に開示された半導体装置では，終端エリアにＰ型ガードリング層を設けることにより電界集中を緩和している。このＰ型ガードリング層は，ドリフト層内に広がる空乏層を考慮してＰ型埋め込み層が形成されている位置にも設けられている。すなわち，Ｐ型埋め込み層によりセルエリアの高耐圧化を，Ｐ型ガードリング層により終端エリアの高耐圧化をそれぞれ図ることができるとしている。   As a semiconductor device paying attention to this problem, for example, there is a semiconductor device disclosed in Patent Document 1. In this semiconductor device, electric field concentration can be alleviated by providing a P-type buried layer in an N-type semiconductor layer in a semiconductor substrate. Further, the electric field concentration applied to the semiconductor layer occurs not only in the cell area but also in the terminal area surrounding the cell area. Therefore, in the semiconductor device disclosed in Patent Document 1, electric field concentration is reduced by providing a P-type guard ring layer in the termination area. This P-type guard ring layer is also provided at a position where the P-type buried layer is formed in consideration of a depletion layer extending in the drift layer. That is, the P-type buried layer can increase the breakdown voltage of the cell area, and the P-type guard ring layer can increase the breakdown voltage of the termination area.

しかし，特許文献１に開示された半導体装置にようにＰ型ガードリング層にて高耐圧化を図るためには，半導体装置のＮ型半導体層内の終端エリアに向けて広がる空乏層と同等以上の大きさの領域をガードリング層の領域として確保する必要がある。そのため，終端エリアが広くなり，半導体装置全体のコンパクト化の妨げとなる。   However, in order to increase the breakdown voltage in the P-type guard ring layer as in the semiconductor device disclosed in Patent Document 1, it is equal to or more than the depletion layer that extends toward the termination area in the N-type semiconductor layer of the semiconductor device. It is necessary to secure an area of a size of as a guard ring layer area. For this reason, the termination area is widened, which hinders downsizing of the entire semiconductor device.

そこで，本出願人は，高耐圧化と低オン抵抗化とのトレードオフの問題を解決したトレンチゲート型半導体装置として，図２３に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，セルエリアにＰ- ボディ領域４１を貫通してなるゲートトレンチ２１が設けられている。そして，そのゲートトレンチ２１の底部から不純物（ボロン等）を注入することによって形成されるＰ- フローティング埋込み領域５１が設けられている。このＰ- フローティング埋込み領域５１によってセルエリア内の高耐圧化を図っている。 Therefore, the present applicant has proposed an insulated gate semiconductor device 900 as shown in FIG. 23 as a trench gate type semiconductor device that solves the trade-off problem between high breakdown voltage and low on-resistance (special feature). Application No. 2003-349806). In this insulated gate semiconductor device 900, a gate trench 21 penetrating the P − body region 41 is provided in the cell area. A P − floating buried region 51 formed by implanting impurities (boron or the like) from the bottom of the gate trench 21 is provided. The P − floating buried region 51 increases the breakdown voltage in the cell area.

また，絶縁ゲート型半導体装置９００中の終端エリアにもセルエリアと同様にＰ- ボディ領域４１を貫通してなる終端トレンチ６１が設けられている。この終端トレンチ６１によって，Ｎ- ドリフト領域１２内に広がる空乏層の板面方向（図２３中の横方向および奥行き方向）への広がりを遮断し，電界集中を低減している。さらには終端トレンチ６１の下方にも，その底部から不純物を注入することによって形成されるＰ- フローティング埋込み領域５２が設けられている。このＰ- フローティング埋込み領域５２によってセルエリアと同様に終端エリア内の高耐圧化が図られている。
特開平９−１９１１０９号公報 Further, a termination trench 61 penetrating the P − body region 41 is also provided in the termination area in the insulated gate semiconductor device 900 as in the cell area. This termination trench 61 blocks the spread of the depletion layer extending in the N − drift region 12 in the plate surface direction (lateral direction and depth direction in FIG. 23), thereby reducing electric field concentration. Further, a P − floating buried region 52 formed by implanting impurities from the bottom of the termination trench 61 is also provided below the termination trench 61. The P − floating buried region 52 increases the breakdown voltage in the termination area in the same manner as the cell area.
JP-A-9-191109

しかしながら，前述したトレンチゲート型半導体装置９００では，終端トレンチ６１を設けることによって次のような問題が生じる。すなわち，トレンチゲート型半導体装置９００では，図２４に示すようにセルエリア内（図２４中の破線枠Ｘ内）のゲートトレンチ２１がストライプ状に設けられている。そして，終端エリア内（図２４中の破線枠Ｘ外）の終端トレンチ６１がセルエリアを取り囲むように形成されている。さらに，終端エリア内の終端トレンチ６１は，セルエリア内のゲートトレンチ２１と交差しないように形成されている。従って，セルエリアと終端エリアとの境界付近には，ゲートトレンチ２１の切れ目が存在する。そして，その切れ目の付近（図２４中の破線枠Ｙ内）では，終端トレンチ６１の壁面とゲートトレンチ２１の長手方向の端部との間隔にばらつきが生じる。すなわち，セルエリア内のＰ- フローティング埋込み領域５１と終端エリア内のＰ- フローティング埋込み領域５２との間隔にばらつきが生じる。その結果，セルエリア内の設計耐圧と異なる耐圧の部位が生じることとなり，耐圧が低下してしまう。 However, in the above-described trench gate type semiconductor device 900, the provision of the termination trench 61 causes the following problems. That is, in the trench gate type semiconductor device 900, as shown in FIG. 24, the gate trenches 21 in the cell area (inside the broken line frame X in FIG. 24) are provided in stripes. A termination trench 61 in the termination area (outside the broken line frame X in FIG. 24) is formed so as to surround the cell area. Furthermore, the termination trench 61 in the termination area is formed so as not to intersect with the gate trench 21 in the cell area. Therefore, there is a break in the gate trench 21 near the boundary between the cell area and the termination area. Then, in the vicinity of the cut (within the broken line frame Y in FIG. 24), the gap between the wall surface of the termination trench 61 and the end portion in the longitudinal direction of the gate trench 21 varies. That, P cell area - variations in the distance between the floating buried region 52 - P floating buried region 51 and the terminal area. As a result, a portion having a breakdown voltage different from the design breakdown voltage in the cell area is generated, and the breakdown voltage is lowered.

また，図２５に示すように終端エリアの終端トレンチ６１とセルエリアのゲートトレンチ２１とを繋ぎ合わせるように各トレンチを形成することもある。各トレンチをこのように配置することで，トレンチの切れ目をなくすことができる。しかしながらこの配置では，トレンチの繋ぎ目部分とそれ以外の部分とでエッチングガスの入りやすさが異なるため，トレンチの深さが不均一となる。すなわち，Ｐフローティング領域の深さが不均一となり，耐圧が低下してしまう。   In addition, as shown in FIG. 25, each trench may be formed so as to connect the termination trench 61 in the termination area and the gate trench 21 in the cell area. By arranging the trenches in this way, the cuts in the trenches can be eliminated. However, in this arrangement, since the ease of entering the etching gas differs between the joint portion of the trench and other portions, the depth of the trench becomes non-uniform. That is, the depth of the P floating region becomes non-uniform and the withstand voltage decreases.

本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低オン抵抗化とを確実に図ることができるとともにコンパクト化が容易な絶縁ゲート型半導体装置を提供することにある。   The present invention has been made to solve the problems of the conventional insulated gate semiconductor device described above. That is, an object of the present invention is to provide an insulated gate semiconductor device that can surely achieve a high breakdown voltage and a low on-resistance and can be easily made compact.

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，ドリフト領域の上面側に位置し，半導体基板の主表面側から見てボディ領域の周辺に位置するとともに少なくとも一部がドリフト領域を挟んでボディ領域と対向し，第２導電型半導体である第２フローティング領域と，ドリフト領域に囲まれるとともに第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，その壁面の一部が第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部とが設けられ，ボディ領域と第２フローティング領域とが対向している部位でのボディ領域と第２フローティング領域との間隔は，ボディ領域と第１フローティング領域との間隔よりも狭いことを特徴とするものである。   An insulated gate semiconductor device for solving this problem includes a drift region which is a first conductivity type semiconductor located on the main surface side of a semiconductor substrate, and a second conductivity type semiconductor located on the upper surface side of the drift region. A first floating region that is surrounded by a drift region and at least partly located below the body region, and is a second conductivity type semiconductor; The body region penetrates in the thickness direction of the semiconductor substrate and its bottom portion is located in the first floating region, the first trench portion group containing the gate electrode, and the upper surface side of the drift region, the main surface of the semiconductor substrate A second conductivity type semiconductor that is located around the body region as viewed from the side and that is at least partially opposed to the body region across the drift region and is a second conductive semiconductor. A third floating region that is surrounded by the drifting region and the drift region and is located below the second floating region, penetrates the body region in the thickness direction of the semiconductor substrate and the bottom of the body region Is located in the first floating region, a part of the wall surface is provided with a second trench portion facing the end of each trench of the first trench portion group, and the body region and the second floating region are opposed to each other. The space between the body region and the second floating region at the portion being located is narrower than the space between the body region and the first floating region.

すなわち，本発明の絶縁ゲート型半導体装置では，第１導電型半導体のドリフト領域の上面側に第２導電型半導体のボディ領域が位置している。さらには，そのボディ領域を厚さ方向に貫通する第１トレンチ部群を設け，その第１トレンチ部群の各トレンチ部の底部は第２導電型半導体である第１フローティング領域内に位置している。つまり，半導体装置の厚さ方向において，第１フローティング領域がドリフト領域を挟んでボディ領域と対向している。また，半導体基板の主表面側に，少なくとも一部がドリフト領域を挟んでボディ領域と対向している第２導電型半導体の第２フローティング領域を設けている。すなわち，半導体基板の主表面側から見て第２フローティング領域がドリフト領域を挟んでボディ領域と対向する部位が存在する。具体的には，第１トレンチ部群の長手方向の両端部付近にボディ領域と第２フローティング領域とを隔てる部位が設けられる。そして，ボディ領域と第２フローティング領域との間隔は，ボディ領域と第１フローティング領域との間隔よりも狭くなっている。   That is, in the insulated gate semiconductor device of the present invention, the body region of the second conductivity type semiconductor is located on the upper surface side of the drift region of the first conductivity type semiconductor. Furthermore, a first trench portion group penetrating the body region in the thickness direction is provided, and the bottom of each trench portion of the first trench portion group is located in the first floating region that is the second conductivity type semiconductor. Yes. In other words, in the thickness direction of the semiconductor device, the first floating region faces the body region with the drift region interposed therebetween. Further, a second floating region of a second conductivity type semiconductor is provided on the main surface side of the semiconductor substrate, at least a part of which is opposed to the body region with the drift region interposed therebetween. That is, there is a portion where the second floating region faces the body region across the drift region when viewed from the main surface side of the semiconductor substrate. Specifically, a portion that separates the body region and the second floating region is provided in the vicinity of both ends in the longitudinal direction of the first trench portion group. The interval between the body region and the second floating region is narrower than the interval between the body region and the first floating region.

この絶縁ゲート型半導体装置のドリフト領域では，ドレイン−ソース間に電圧を印加すると，ボディ領域との境界から空乏層が広がる。この空乏層は，ボディ領域と第２フローティング領域との間隔がボディ領域と第１フローティング領域との間隔よりも狭いことから，ボディ領域の下方に位置する第１フローティング領域よりも終端エリア側に位置する第２フローティング領域に先に達することとなる。そのため，本発明の絶縁ゲート型半導体装置では，板面方向の方が厚さ方向よりもより確実に電界強度の緩和が図られる。これにより，第１フローティング領域と第３フローティング領域との間隔に多少のばらつきがあったとしても，セルエリアよりも先にブレイクダウンに至ることはない。よって，半導体装置全体としての耐圧は，セルエリア（厚さ方向）の設計によって決定される。従って，セルエリア内の設計耐圧と異なる耐圧の部位の発生を抑制し，半導体装置全体の高耐圧化を確実に図ることができる。   In the drift region of this insulated gate semiconductor device, when a voltage is applied between the drain and source, a depletion layer spreads from the boundary with the body region. The depletion layer is located closer to the termination area than the first floating region located below the body region because the interval between the body region and the second floating region is narrower than the interval between the body region and the first floating region. The second floating area to be reached first. Therefore, in the insulated gate semiconductor device of the present invention, the electric field strength can be more reliably reduced in the plate surface direction than in the thickness direction. As a result, even if there is some variation in the distance between the first floating region and the third floating region, breakdown does not occur before the cell area. Therefore, the breakdown voltage of the entire semiconductor device is determined by the design of the cell area (thickness direction). Therefore, it is possible to suppress the occurrence of a part having a breakdown voltage different from the design breakdown voltage in the cell area, and to surely increase the breakdown voltage of the entire semiconductor device.

また，終端エリア内に第１トレンチ部群の各トレンチと対向する第２トレンチ部を設けることにより，終端エリアに向かう空乏層の広がりを遮断している。これにより，空乏層の先端部の形状が平坦化され，電界集中が緩和される。そして，第２トレンチ部の下方に設けられた第３フローティング領域によってさらに電界強度のピークを緩和することができる。すなわち，終端エリアのサイズを大きくすることなく高耐圧化を図ることができ，半導体装置全体のコンパクト化を容易に図ることができる。   In addition, by providing the second trench portion facing each trench of the first trench portion group in the termination area, the spread of the depletion layer toward the termination area is blocked. As a result, the shape of the tip of the depletion layer is flattened and the electric field concentration is relaxed. Then, the peak of the electric field strength can be further reduced by the third floating region provided below the second trench portion. That is, a high breakdown voltage can be achieved without increasing the size of the termination area, and the entire semiconductor device can be easily made compact.

なお，半導体装置のの高耐圧化を図るためには，半導体基板の主表面側から見て，第１トレンチ部群の各トレンチ部がドリフト領域を貫通し，その端部が第２フローティング領域内に位置することが好ましい。すなわち，セルエリア内の第１フローティング領域と終端エリア内の第３フローティング領域との間隔が狭い方が好ましい。この間隔が広すぎると，その間の耐圧が低下してしまうためである。   In order to increase the breakdown voltage of the semiconductor device, as viewed from the main surface side of the semiconductor substrate, each trench portion of the first trench portion group penetrates the drift region, and its end portion is in the second floating region. It is preferable to be located at. That is, it is preferable that the distance between the first floating region in the cell area and the third floating region in the termination area is narrow. This is because, if this interval is too wide, the withstand voltage between them will decrease.

また，本発明の別の絶縁ゲート型半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，ドリフト領域の上面側に位置し，半導体基板の主表面側から見てボディ領域の周辺に位置するとともに少なくとも一部がドリフト領域を挟んでボディ領域と対向し，第２導電型半導体である第２フローティング領域と，ドリフト領域に囲まれるとともに第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第３フローティング領域に位置し，その壁面の一部が第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部と，第１トレンチ部群のトレンチ部内に位置し，絶縁膜を挟んでボディ領域と第２フローティング領域とを隔てるドリフト領域の少なくとも一部と対向する導体部とが設けられていることを特徴とするものである。   Another insulated gate semiconductor device of the present invention includes a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate, and a body that is a second conductivity type semiconductor located on an upper surface side of the drift region. An insulated gate semiconductor device provided with a region, surrounded by a drift region and at least partially positioned below the body region, wherein the first floating region, which is a second conductivity type semiconductor, and the body region It penetrates in the thickness direction of the semiconductor substrate and its bottom is located in the first floating region, is located on the upper surface side of the first trench portion group incorporating the gate electrode and the drift region, and is viewed from the main surface side of the semiconductor substrate. A second floating region that is located around the body region and at least partly faces the body region across the drift region and is a second conductivity type semiconductor, Surrounded by the drift region and positioned below the second floating region, the third floating region, which is a second conductivity type semiconductor, penetrates the body region in the thickness direction of the semiconductor substrate, and its bottom portion becomes the third floating region. A part of the wall surface of which is located in the trench part of the first trench part group, the second trench part facing the end of each trench of the first trench part group, and the body region and the first part 2 A conductor portion facing at least a part of a drift region separating the floating region is provided.

すなわち，この絶縁ゲート型半導体装置では，第１トレンチ部群の各トレンチ部内にボディ領域と第２フローティング領域との間のドリフト領域の少なくとも一部と対向する導体部を設けている。この導体部が設けられていることにより，ドリフト領域のうちの導体部と対向する部位ではフィールドプレート効果によって空乏層の広がりが促進される。そのため，板面方向に広がる空乏層の方が厚さ方向に広がる空乏層よりもその広がりが早い。従って，ボディ領域と第２フローティング領域との間隔は，厚さ方向に広がる空乏層が第１フローティング領域に達するためのドレイン−ソース間電圧よりも板面方向に広がる空乏層が第２フローティング領域に達するためのドレイン−ソース間電圧の方が低くなるように設計されていればよい。そのため，この絶縁ゲート型半導体装置は，より設計自由度が高い。   That is, in this insulated gate type semiconductor device, a conductor portion that is opposed to at least a part of the drift region between the body region and the second floating region is provided in each trench portion of the first trench portion group. By providing this conductor portion, the spread of the depletion layer is promoted by the field plate effect in the portion of the drift region facing the conductor portion. For this reason, the depletion layer spreading in the plate surface direction spreads faster than the depletion layer spreading in the thickness direction. Accordingly, the interval between the body region and the second floating region is such that the depletion layer extending in the plate surface direction is larger than the drain-source voltage for the depletion layer extending in the thickness direction to reach the first floating region in the second floating region. It may be designed so that the drain-source voltage to reach is lower. Therefore, this insulated gate type semiconductor device has a higher degree of design freedom.

なお，板面方向に広がる空乏層の広がりを促進するためには，ドリフト領域と対向する導体領域があればよい。すなわち，その導体領域は，トレンチ部内の他，半導体基板の主表面上に設けてもよい。例えば，半導体基板の主表面上に，ボディ領域と第２フローティング領域との間を跨ぐようにゲート配線を配置することで，そのゲート配線をドリフト領域と対向する導体部としてもよい。   In order to promote the spread of the depletion layer extending in the plate surface direction, it is sufficient if there is a conductor region facing the drift region. That is, the conductor region may be provided on the main surface of the semiconductor substrate in addition to the trench portion. For example, the gate wiring may be arranged on the main surface of the semiconductor substrate so as to straddle between the body region and the second floating region, and the gate wiring may be a conductor portion facing the drift region.

また，本発明の別の絶縁ゲート型半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，ドリフト領域の上面側であって終端エリアに位置し，半導体基板の主表面側から見て少なくとも一部がドリフト領域を挟んでボディ領域と対向し，第２導電型半導体である第２フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通し，その底部が前記第１フローティング領域に位置し，その長手方向の端部が第２フローティング領域に位置し，ゲート電極を内蔵するトレンチ部群とが設けられていることを特徴とするものである。   Another insulated gate semiconductor device of the present invention includes a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate, and a body that is a second conductivity type semiconductor located on an upper surface side of the drift region. An insulated gate semiconductor device provided with a region, surrounded by a drift region and at least partially positioned below the body region, and a first floating region as a second conductivity type semiconductor, and a drift region A second floating region that is located on the upper surface side and is located in the termination area, at least part of which faces the body region with the drift region interposed therebetween when viewed from the main surface side of the semiconductor substrate; In the thickness direction of the semiconductor substrate, its bottom is located in the first floating region, its longitudinal end is located in the second floating region, and the gate It is characterized in that the trench portion group having a built-in electrode is provided.

すなわち，この絶縁ゲート型半導体装置では，各トレンチ部の長手方向の端部がボディ領域と対向し終端エリアに位置する第２フローティング領域に設けられている。さらに，その端部が終端エリアまで設けられたトレンチ部の底部が第１フローティング領域内に位置している。つまり，セルエリア内の耐圧構造をそのまま終端エリアまで作り込んでいる。そのため，隣接する第１フローティング領域同士の間隔は，終端エリアまで一定となっている。よって，フローティング領域同士の間隔のばらつきがなく，耐圧の低下が抑制される。なお，第１フローティング領域と第２フローティング領域とが繋がっているとよりよい。すなわち，両フローティング領域の電位を同電位にすることで耐圧の低下箇所のばらつきを抑制することが可能である。   That is, in this insulated gate type semiconductor device, the end portion in the longitudinal direction of each trench portion is provided in the second floating region located in the termination area facing the body region. Furthermore, the bottom part of the trench part whose end part is provided up to the termination area is located in the first floating region. That is, the breakdown voltage structure in the cell area is built as it is to the termination area. Therefore, the interval between adjacent first floating regions is constant up to the termination area. Therefore, there is no variation in the spacing between the floating regions, and a decrease in breakdown voltage is suppressed. In addition, it is better that the first floating region and the second floating region are connected. In other words, it is possible to suppress variations in the portion where the breakdown voltage decreases by setting the potentials of both floating regions to the same potential.

また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法であって，基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通する第１トレンチ部群と，第１不純物注入工程にて形成された第１拡散領域を貫通する第２トレンチ部と形成するトレンチ部形成工程と，トレンチ部形成工程にて形成した第１トレンチ部群の各トレンチ部および第２トレンチ部の各底部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含んでいる。   The method for manufacturing an insulated gate semiconductor device according to the present invention includes a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate, and a second conductivity type semiconductor located on an upper surface side of the drift region. A method of manufacturing an insulated gate semiconductor device provided with a certain body region, comprising: a drift region forming step for forming a drift region which is a first conductivity type semiconductor on a substrate; and a drift region forming step. By implanting impurities into the drift region, a body region that is a second conductivity type semiconductor and a first diffusion region that is a second conductivity type semiconductor that is at least partially opposed to the body region across the drift region A first impurity implantation step for forming a first trench portion, a first trench portion group penetrating the body region formed in the first impurity implantation step in the thickness direction of the semiconductor substrate, and a first impurity A trench portion forming step for forming the second trench portion penetrating the first diffusion region formed in the entry step, and each of the trench portions and the second trench portion of the first trench portion group formed in the trench portion forming step. And a second impurity implantation step of forming a second diffusion region which is a second conductivity type semiconductor by implanting impurities from each bottom.

この製造方法では，ドリフト領域形成工程にて，エピタキシャル成長等により基板上に第２導電型半導体であるドリフト領域が形成している。そして，第１不純物注入工程にて，そのドリフト領域に対して不純物を注入することにより，第１導電型半導体であるボディ領域と第１拡散領域とを形成している。さらに，トレンチ部形成工程にて，ボディ領域を貫通する第１トレンチ部群と第１拡散領域を貫通する第２トレンチ部を形成している。そして，第２不純物注入工程にて，各トレンチ部から不純物を注入することにより第２拡散領域を形成している。すなわち，第２拡散領域がドリフト領域等の形成後に形成されるため，第２拡散領域の形成後に再度エピタキシャル成長により単結晶シリコン層を形成する必要がない。従って，フローティング領域を有する絶縁ゲート型半導体装置を簡便に作製することができる。また，終端エリアに位置する第１拡散領域は，セルエリアに位置するボディ領域とともに形成される。また，終端エリアに位置する終端トレンチ部は，セルエリアに位置するトレンチ部とともに形成される。よって，終端エリアの構成要素を形成することによる工程数の増加は生じない。   In this manufacturing method, in the drift region forming step, the drift region which is the second conductivity type semiconductor is formed on the substrate by epitaxial growth or the like. Then, in the first impurity implantation step, an impurity is implanted into the drift region, thereby forming a body region and a first diffusion region that are the first conductivity type semiconductor. Further, in the trench portion forming step, a first trench portion group that penetrates the body region and a second trench portion that penetrates the first diffusion region are formed. Then, in the second impurity implantation step, the second diffusion region is formed by implanting impurities from each trench portion. That is, since the second diffusion region is formed after the formation of the drift region or the like, it is not necessary to form a single crystal silicon layer by epitaxial growth again after the formation of the second diffusion region. Therefore, an insulated gate semiconductor device having a floating region can be easily manufactured. In addition, the first diffusion region located in the termination area is formed together with the body region located in the cell area. Moreover, the termination | terminus trench part located in a termination | terminus area is formed with the trench part located in a cell area. Therefore, the number of processes does not increase due to the formation of the components of the termination area.

また，本発明の別の絶縁ゲート型半導体装置の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法であって，基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通するとともに長手方向の端部が第１拡散領域に位置するトレンチ部群を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成した各トレンチ部の底部および長手方向の端部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含んでいる。   Further, another method of manufacturing an insulated gate semiconductor device according to the present invention includes a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate, and a second conductivity type located on an upper surface side of the drift region. A method of manufacturing an insulated gate semiconductor device provided with a body region that is a semiconductor, comprising: a drift region forming step of forming a drift region that is a first conductivity type semiconductor on a substrate; and a drift region forming step By implanting impurities into the formed drift region, a body region that is a second conductivity type semiconductor and a first conductivity type semiconductor that is at least partially opposed to the body region with the drift region interposed therebetween. A first impurity implantation step for forming a diffusion region; a body region formed in the first impurity implantation step through the thickness direction of the semiconductor substrate; A trench portion forming step for forming a trench portion group located in the diffusion region, and by implanting impurities from the bottom and longitudinal ends of each trench portion formed in the trench portion forming step, And a second impurity implantation step for forming a certain second diffusion region.

本発明によれば，セルエリアに位置するトレンチの端部付近の終端エリアについては，第２フローティング領域および第３フローティング領域の存在により２段階のフローティング構造となっているため，セルエリアと比較して高耐圧である。そのため，セルエリアの第１フローティング領域と終端エリアの第３フローティング領域との間隔に多少のばらつきがあったとしても，半導体装置全体としての耐圧の低下は生じない。また，別の発明によれば，セルエリアのフローティング構造を保ったまま終端エリアを構成している。すなわち，フローティング領域間のばらつきはなく，半導体装置全体としての耐圧の低下は生じない。よって，高耐圧化と低オン抵抗化とを確実に図ることができるとともにコンパクト化が容易な絶縁ゲート型半導体装置が実現されている。   According to the present invention, the termination area near the end of the trench located in the cell area has a two-stage floating structure due to the presence of the second floating region and the third floating region. High breakdown voltage. Therefore, even if there is some variation in the distance between the first floating region in the cell area and the third floating region in the termination area, the breakdown voltage of the entire semiconductor device does not decrease. According to another invention, the termination area is configured while maintaining the floating structure of the cell area. That is, there is no variation between the floating regions, and the breakdown voltage of the entire semiconductor device does not decrease. Therefore, an insulated gate semiconductor device that can surely achieve high breakdown voltage and low on-resistance and can be easily made compact is realized.

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below in detail with reference to the accompanying drawings. In the present embodiment, the present invention is applied to a power MOS that controls conduction between a drain and a source (between DS) by applying a voltage to an insulated gate.

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の平面透視図および図２の断面斜視図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。また，図１および図２では説明を簡略化するために，ソース電極，ドレイン電極，層間絶縁膜を省略している。また，図２の断面斜視図は，図１中の破線枠Ｙ内を示している。 [First embodiment]
An insulated gate semiconductor device 100 (hereinafter referred to as “semiconductor device 100”) according to the first embodiment has a structure shown in a plan perspective view of FIG. 1 and a sectional perspective view of FIG. Note that in this specification, the whole of the starting substrate and the single crystal silicon portion formed by epitaxial growth on the starting substrate is referred to as a semiconductor substrate. In FIG. 1 and FIG. 2, the source electrode, the drain electrode, and the interlayer insulating film are omitted to simplify the description. Moreover, the cross-sectional perspective view of FIG. 2 shows the inside of the broken line frame Y in FIG.

本形態の半導体装置１００には，図１に示すようにセルエリア（図１中の破線枠Ｘ内）に複数のゲートトレンチ２１が，終端エリア（図１中の破線枠Ｘ外）に複数の終端トレンチ６１がそれぞれ設けられている。また，ゲートトレンチ２１はストライプ状に，終端トレンチ６１はセルエリアを取り囲むように同心環状に形成されている。また，ゲートトレンチ２１と終端トレンチ６１とは繋がっておらず，トレンチの繋ぎ目は存在しない。従って，本形態の半導体装置１００では，トレンチの深さの不均一に起因する問題は生じていない。   In the semiconductor device 100 of the present embodiment, as shown in FIG. 1, a plurality of gate trenches 21 are provided in the cell area (inside the broken line frame X in FIG. 1), and a plurality of gate trenches 21 are provided in the termination area (outside the broken line frame X in FIG. 1). A termination trench 61 is provided. The gate trench 21 is formed in a stripe shape, and the termination trench 61 is formed in a concentric ring shape so as to surround the cell area. Further, the gate trench 21 and the termination trench 61 are not connected, and there is no trench connection. Therefore, in the semiconductor device 100 of this embodiment, there is no problem due to the nonuniformity of the trench depth.

また，半導体装置１００には，図２に示すように上面側にＮ+ ソース領域３１が，下面側にはＮ+ ドレイン領域１１がそれぞれ設けられている。また，半導体装置１００のセルエリアでは，上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。また，Ｐ- ボディ領域４１は，半導体基板の上面から見てＮ- ドリフト領域１２と終端トレンチ６１とによって囲まれている（図１参照）。 Further, as shown in FIG. 2, the semiconductor device 100 is provided with an N + source region 31 on the upper surface side and an N + drain region 11 on the lower surface side. In the cell area of semiconductor device 100, P − body region 41 and N − drift region 12 are provided from the upper surface side. The P − body region 41 is surrounded by the N − drift region 12 and the termination trench 61 when viewed from the upper surface of the semiconductor substrate (see FIG. 1).

また，半導体装置１００のセルエリアには，上面側の一部を掘り込むことにより，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ２１が形成されている。ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を挟んで，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。なお，図１では，Ｎ+ ソース領域３１およびゲート電極２２を省略している。 In the cell area of the semiconductor device 100, a gate trench 21 penetrating the P − body region 41 is formed by digging a part on the upper surface side. A deposited insulating layer 23 is formed at the bottom of the gate trench 21 by depositing an insulator. Specifically, the deposited insulating layer 23 is formed by depositing silicon oxide. Furthermore, a gate electrode 22 is formed on the deposited insulating layer 23 by depositing a conductor (for example, polysilicon). The lower end of gate electrode 22 is located below the lower surface of P − body region 41. The gate electrode 22 faces the N + source region 31 and the P − body region 41 of the semiconductor substrate with a gate insulating film 24 formed on the wall surface of the gate trench 21 interposed therebetween. That is, the gate electrode 22 is insulated from the N + source region 31 and the P − body region 41 by the gate insulating film 24. In FIG. 1, the N + source region 31 and the gate electrode 22 are omitted.

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。 In the semiconductor device 100 having such a structure, a channel effect is generated in the P − body region 41 by applying a voltage to the gate electrode 22, thereby controlling conduction between the N + source region 31 and the N + drain region 11. is doing.

さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰ- フローティング埋込み領域５１が形成されている。Ｐ- フローティング埋込み領域５１は，図２中の正面から見てゲートトレンチ２１の底部を中心とした略円形形状となっている。また，隣り合うＰ- フローティング埋込み領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐ- フローティング埋込み領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐ- フローティング埋込み領域５１の半径は，堆積絶縁層２３の厚さ以下である。従って，堆積絶縁層２３の上端は，Ｐ- フローティング埋込み領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰ- フローティング埋込み領域５１とは対面していない。 Further, a P − floating buried region 51 surrounded by the N − drift region 12 is formed in the semiconductor device 100. The P − floating buried region 51 has a substantially circular shape centered on the bottom of the gate trench 21 as viewed from the front in FIG. In addition, there is sufficient space between adjacent P − floating buried regions 51 and 51. Therefore, in the ON state, the presence of the P − floating buried region 51 does not hinder the drain current. Further, the radius of the P − floating buried region 51 is equal to or less than the thickness of the deposited insulating layer 23. Therefore, the upper end of the deposited insulating layer 23 is located above the upper end of the P − floating buried region 51. Therefore, the gate electrode 22 deposited on the deposited insulating layer 23 and the P − floating buried region 51 do not face each other.

さらに，半導体基板の終端エリアには，半導体基板の上面側に位置し，半導体基板の上面から見て，Ｐ- ボディ領域４１とＮ- ドリフト領域１２を挟んで対向するＰ- フローティングボディ領域４２が設けられている（図１参照）。すなわち，Ｐ- ボディ領域４１とＰ- フローティングボディ領域４２とは，Ｎ- ドリフト領域１２の上面上に位置するとともにそのＮ- ドリフト領域１２によって分離されている。よって，Ｐ- フローティングボディ領域４２はＰ- ボディ領域４１と繋がっていない。また，Ｐ- フローティングボディ領域４２の厚さは，Ｐ- ボディ領域４１の厚さと同等である（図２参照）。 Further, in the termination area of the semiconductor substrate, there is a P − floating body region 42 that is located on the upper surface side of the semiconductor substrate and faces the P − body region 41 and the N − drift region 12 when viewed from the upper surface of the semiconductor substrate. Provided (see FIG. 1). That, P - is a floating body region 42, N - - and the body region 41 P are separated by a drift region 12 - Part N with located on the upper surface of the drift region 12. Therefore, the P − floating body region 42 is not connected to the P − body region 41. The thickness of the P − floating body region 42 is equal to the thickness of the P − body region 41 (see FIG. 2).

また，Ｐ- フローティングボディ領域４２を貫通し，セルエリアを取り囲む環状形状の終端トレンチ６１が形成されている。さらに，終端トレンチ６１の下方に位置し，終端トレンチ６１と同じくセルエリアを取り囲むＰ- フローティング埋込み領域５２が設けられている。Ｐ- フローティング埋込み領域５２は，図２中の側面から見て終端トレンチ６１の底部を中心とした略円形形状となっている。なお，隣り合うＰ- フローティング埋込み領域５２，５２のピッチは，Ｐ- フローティング埋込み領域５１，５１のピッチよりも狭い。これは，Ｐ- フローティング埋込み領域５２が終端エリアに設けられているためであり，Ｐ- フローティング埋込み領域５２の存在がドレイン電流に対する妨げとなることはないからである。すなわち，Ｐ- フローティング埋込み領域５２，５２のピッチは，高耐圧化を図るために適切な大きさとなっている。 An annular termination trench 61 that penetrates the P − floating body region 42 and surrounds the cell area is formed. Further, a P − floating buried region 52 is provided below the termination trench 61 and surrounds the cell area in the same manner as the termination trench 61. The P − floating buried region 52 has a substantially circular shape centered on the bottom of the termination trench 61 when viewed from the side in FIG. The pitch between adjacent P − floating buried regions 52 and 52 is narrower than the pitch between P − floating buried regions 51 and 51. This is because the P − floating buried region 52 is provided in the termination area, and the presence of the P − floating buried region 52 does not hinder the drain current. That is, the pitch of the P − floating buried regions 52 and 52 is set to an appropriate size in order to achieve a high breakdown voltage.

また，ゲートトレンチ２１の長手方向の端部は，図２に示したようにＰ- フローティングボディ領域４２内にまで達している。また，Ｐ- ボディ領域４１とＰ- フローティングボディ領域４２との間には，間隔ｄ１が設けられている。この間隔ｄ１は，Ｐ- ボディ領域４１とＰ- フローティング埋込み領域５１との間隔ｄ２よりも狭い。なお，間隔ｄ１を間隔ｄ２よりも狭くする理由については後述する。 Further, the end of the gate trench 21 in the longitudinal direction reaches the P − floating body region 42 as shown in FIG. In addition, a gap d1 is provided between the P − body region 41 and the P − floating body region 42. This interval d1 is narrower than the interval d2 between the P − body region 41 and the P − floating buried region 51. The reason why the interval d1 is narrower than the interval d2 will be described later.

図３は，図２に示した半導体装置１００のＡ−Ａ部の断面構造を示す図である。半導体装置１００では，図３中の半導体基板の上面側にソース電極３０が，下面側にドレイン電極１０がそれぞれ設けられている。また，ソース電極３０と半導体基板との間には，層間絶縁膜３２が設けられている。また，層間絶縁膜３２を貫通するコンタクト領域３３を介してソース電極３０とＮ+ ソース領域３１とのコンタクトをとっている（図２の破線部分参照）。 FIG. 3 is a diagram showing a cross-sectional structure of the AA portion of the semiconductor device 100 shown in FIG. In the semiconductor device 100, the source electrode 30 is provided on the upper surface side of the semiconductor substrate in FIG. 3, and the drain electrode 10 is provided on the lower surface side. An interlayer insulating film 32 is provided between the source electrode 30 and the semiconductor substrate. Further, contact is made between the source electrode 30 and the N + source region 31 through a contact region 33 penetrating the interlayer insulating film 32 (see the broken line portion in FIG. 2).

また，終端エリアには，複数の終端トレンチ６１が設けられている。そして，各終端トレンチの底部は，Ｐ- フローティング埋込み領域５２に囲まれている。さらに，セルエリアに隣接する終端トレンチ６１には，ゲート配線と接続されるダミー電極６２が設けられている。それ以外の終端トレンチ内は，酸化シリコン等の絶縁物で充填されている。ダミー電極６２は，セルエリアと終端エリアとの境界領域での空乏層の広がり方をセルエリアと合わせるために設けられたものである。 In the termination area, a plurality of termination trenches 61 are provided. The bottom of each termination trench is surrounded by a P − floating buried region 52. Further, a dummy electrode 62 connected to the gate wiring is provided in the termination trench 61 adjacent to the cell area. The other termination trench is filled with an insulator such as silicon oxide. The dummy electrode 62 is provided in order to match the spread of the depletion layer in the boundary area between the cell area and the termination area with the cell area.

なお，図３中の破線で図示されたＰ- フローティング埋込み領域５１は，図３中におけるＰ- フローティング埋込み領域５１の厚さ方向の位置を示すためのものであって，実際のＡ−Ａ部の断面には存在しない。 Note that the P − floating buried region 51 shown by a broken line in FIG. 3 is for indicating the position in the thickness direction of the P − floating buried region 51 in FIG. Does not exist in the cross section.

続いて，半導体装置１００の特性について説明する。図４は，ＤＳ間に電圧を印加した際に，Ｎ- ドリフト領域１２とＰ- ボディ領域４１とのＰＮ接合箇所からドレイン電極１０側に向けて広がる空乏層８０の状態遷移を示している。ＤＳ間に電圧が印加されていない時点（図４の（ａ））では，空乏層８０はＮ- ドリフト領域１２とＰ- ボディ領域４１との境界付近に僅かに形成されているのみである。 Next, characteristics of the semiconductor device 100 will be described. FIG. 4 shows the state transition of the depletion layer 80 that spreads from the PN junction between the N − drift region 12 and the P − body region 41 toward the drain electrode 10 when a voltage is applied across the DS. At the time when no voltage is applied between the DSs (FIG. 4A), the depletion layer 80 is only slightly formed near the boundary between the N − drift region 12 and the P − body region 41.

ＤＳ間に電圧を印加すると，空乏層８０が半導体装置の厚さ方向および板面方向に広がり始める。そしてまず始めに，間隔ｄ１が間隔ｄ２よりも狭い（図３参照）ため，空乏層８０の先端がＰ- フローティング埋込み領域５１よりも先にＰ- フローティングボディ領域４２に達する（図４の（ｂ））。すなわち，板面方向に広がる空乏層８０がＰ- フローティングボディ領域４２に達するためのＤＳ間電圧は，厚さ方向に広がる空乏層８０がＰ- フローティング埋込み領域５１に達するためのＤＳ間電圧よりも低い。これにより，Ｐ- ボディ領域４１とＰ- フローティングボディ領域４２との間の電界強度が緩和される。 When a voltage is applied across the DS, the depletion layer 80 begins to spread in the thickness direction and the plate surface direction of the semiconductor device. First, since the interval d1 is narrower than the interval d2 (see FIG. 3), the tip of the depletion layer 80 reaches the P − floating body region 42 before the P − floating buried region 51 (see (b) of FIG. )). That is, the DS voltage for the depletion layer 80 extending in the plate direction to reach the P − floating body region 42 is greater than the DS voltage for the depletion layer 80 extending in the thickness direction to reach the P − floating buried region 51. Low. As a result, the electric field strength between P − body region 41 and P − floating body region 42 is relaxed.

さらに，空乏層８０は，ドレイン電極１０側に向けて広がり続ける（図４の（ｃ））。そして，Ｎ- ドリフト領域１２とＰ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｎ- ドリフト領域１２とＰ- フローティングボディ領域４２との間のＰＮ接合箇所にも電界強度のピークが形成される。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，空乏層８０は，最小径の終端トレンチ６１によってその広がりが遮断されるため，板面方向に広がることができない。そのため，Ｐ- フローティングボディ領域４２の下端部から広がる空乏層８０は，厚さ方向に広がることとなる。 Further, the depletion layer 80 continues to expand toward the drain electrode 10 side ((c) in FIG. 4). In addition to the PN junction portion between the N − drift region 12 and the P − body region 41, the electric field intensity peak is also present at the PN junction portion between the N − drift region 12 and the P − floating body region 42. It is formed. That is, the electric field peak can be formed at two locations, and the maximum withstand voltage can be increased by reducing the maximum peak value. Further, the depletion layer 80 cannot be spread in the plate surface direction because the spread is blocked by the terminal trench 61 having the minimum diameter. Therefore, the depletion layer 80 extending from the lower end of the P − floating body region 42 extends in the thickness direction.

その後，空乏層８０は，ドレイン電極１０側に向けて広がり続けることによりＰ- フローティング埋込み領域５１に達する（図４の（ｄ））。これにより，セルエリアでの高耐圧化が図られる。すなわち，セルエリアでは終端エリアに遅れて電界強度が緩和される。従って，終端エリアの方が確実に高耐圧化が図られており，半導体装置としての耐圧はセルエリアの設計によって決定される。 Thereafter, the depletion layer 80 continues to expand toward the drain electrode 10 side, thereby reaching the P − floating buried region 51 ((d) in FIG. 4). As a result, a high breakdown voltage can be achieved in the cell area. That is, in the cell area, the electric field strength is relaxed after the termination area. Therefore, the withstand voltage is reliably increased in the termination area, and the withstand voltage as a semiconductor device is determined by the design of the cell area.

その後，空乏層８０は，ドレイン電極１０側に向けて広がり続けることでＰ- フローティング埋込み領域５２に達する（図４の（ｅ））。これにより，終端エリアの電界集中がさらに緩和される。すなわち，終端エリアでは，Ｐ- フローティングボディ領域４２とＰ- フローティング埋込み領域５２との２段階のフローティング構造となっており，セルエリアと比較して耐圧の低下がより確実に抑制される。 Thereafter, the depletion layer 80 continues to expand toward the drain electrode 10 side to reach the P − floating buried region 52 ((e) of FIG. 4). This further reduces the electric field concentration in the termination area. That is, the termination area has a two-stage floating structure of the P − floating body region 42 and the P − floating buried region 52, and the breakdown voltage is more reliably suppressed as compared with the cell area.

続いて，半導体装置１００の製造プロセスを説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。これにより，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。 Subsequently, a manufacturing process of the semiconductor device 100 will be described. First, an N − type silicon layer is formed on the N + substrate to be the N + drain region 11 by epitaxial growth. Thereby, a semiconductor substrate having an epitaxial layer on the N + drain region 11 is manufactured.

次に，このＮ- 型シリコン層（エピタキシャル層）の所定の場所に対して不純物（ボロン等）のイオン注入および熱拡散処理を行うことにより，Ｐ- ボディ領域４１およびＰ- フローティングボディ領域４２を形成する。これにより，図５に示すように半導体基板の上面側にＰ- ボディ領域４１およびＰ- フローティングボディ領域４２を有する半導体基板が得られる。 Next, ion implantation of impurities (boron or the like) and thermal diffusion treatment are performed on a predetermined place of the N − type silicon layer (epitaxial layer) to thereby form the P − body region 41 and the P − floating body region 42. Form. As a result, a semiconductor substrate having a P − body region 41 and a P − floating body region 42 on the upper surface side of the semiconductor substrate as shown in FIG. 5 is obtained.

次に，半導体基板上にトレンチ形成用のマスクを形成する。その後，そのマスク材の表面からドライエッチングを行い，半導体基板の一部を掘り下げることによりトレンチ部を形成する。すなわち，図６に示すようにＰ- ボディ領域４１あるいはＰ- フローティングボディ領域４２を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１および終端トレンチ６１がそれぞれ形成される。その後，ＣＤＥ（ケミカルドライエッチング）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化する。なお，酸化膜等で形成されるマスク材は，図６では図示していない。 Next, a trench forming mask is formed on the semiconductor substrate. After that, dry etching is performed from the surface of the mask material, and a trench portion is formed by digging down a part of the semiconductor substrate. That is, as shown in FIG. 6, a gate trench 21 and a termination trench 61 are formed, each penetrating the P − body region 41 or the P − floating body region 42 and having the bottom reaching the N − drift region 12. Thereafter, the wall surface of each trench is smoothed by using an isotropic etching method such as CDE (Chemical Dry Etching). Note that the mask material formed of an oxide film or the like is not shown in FIG.

その後，熱酸化処理を行うことにより，各トレンチの壁面に厚さが５０ｎｍ程度の犠牲酸化膜を形成する。次に，各トレンチの底面から不純物のイオン注入を行う。酸化膜の形成後にイオン注入を行うのは，各トレンチの側壁にイオン注入による影響が残らないようにするためである。イオン注入後は，各トレンチ内の犠牲酸化膜を除去する。   Thereafter, a thermal oxidation process is performed to form a sacrificial oxide film having a thickness of about 50 nm on the wall surface of each trench. Next, impurity ions are implanted from the bottom of each trench. The reason why the ion implantation is performed after the oxide film is formed is to prevent the influence of the ion implantation from remaining on the side wall of each trench. After the ion implantation, the sacrificial oxide film in each trench is removed.

次に，各トレンチ内にＣＶＤ法にて絶縁物（シリコン酸化膜等）２３，６３を堆積させる。具体的に，例えば反応ガスをＴＥＯＳとＯ2 とを含む混合ガスとし，成膜温度を６００℃〜６８０℃とし，減圧ＣＶＤ法によってＴＥＯＳ系の酸化膜を形成する。その後，絶縁物の焼きしめと，Ｐ- フローティング埋込み領域５１およびＰ- フローティング埋込み領域５２の形成とを兼ねて熱拡散処理を行う。これにより，図７に示すようにＮ- ドリフト領域１２内にＰフローティング埋込み領域５１およびＰ- フローティング埋込み領域５２がそれぞれ形成される。なお，絶縁物を堆積させる前に，界面準位の影響を無くすために埋め込み前酸化処理を行ってもよい。 Next, insulators (silicon oxide film or the like) 23, 63 are deposited in each trench by CVD. Specifically, for example, a reactive gas is a mixed gas containing TEOS and O 2 , a film forming temperature is 600 ° C. to 680 ° C., and a TEOS-based oxide film is formed by a low pressure CVD method. Thereafter, a thermal diffusion process is performed for both the baking of the insulator and the formation of the P − floating buried region 51 and the P − floating buried region 52. As a result, a P floating buried region 51 and a P − floating buried region 52 are formed in the N − drift region 12 as shown in FIG. Before depositing the insulator, pre-embedding oxidation treatment may be performed in order to eliminate the influence of the interface state.

次に，半導体基板上にゲート電極形成用のマスクを形成する。その後，各トレンチ内に堆積している絶縁物２３，６３のエッチバックを行う。これにより，図８に示すようにゲートトレンチ２１内の絶縁物２３の一部が除去され，ゲート電極２２を形成するためのスペースが確保される。また，終端トレンチ６１内の絶縁物６３も同様に除去され，ダミー電極６２を形成するためのスペースが確保される。エッチバックの手段としては，例えば高選択比エッチングが可能なＲＩＥ（反応性イオンエッチング）法が用いられる。また，エッチバックに利用するエッチングガスは，エッチングされる材料により適宜選択される。例えば，シリコン酸化膜を除去するには，Ｃ4Ｆ8が使用される。また、エッチングガスにはＯ2 ，Ａｒ等のその他のガスを添加してもよい。 Next, a mask for forming a gate electrode is formed on the semiconductor substrate. Thereafter, the insulators 23 and 63 deposited in each trench are etched back. Thereby, as shown in FIG. 8, a part of the insulator 23 in the gate trench 21 is removed, and a space for forming the gate electrode 22 is secured. In addition, the insulator 63 in the termination trench 61 is similarly removed, and a space for forming the dummy electrode 62 is secured. As an etch back means, for example, an RIE (reactive ion etching) method capable of high selective etching is used. The etching gas used for etch back is appropriately selected depending on the material to be etched. For example, C 4 F 8 is used to remove the silicon oxide film. Further, other gases such as O 2 and Ar may be added to the etching gas.

なお，最小径の終端トレンチ６１以外の終端トレンチ６１上にはマスクが形成されており，絶縁物６３のエッチバックは行われない。すなわち，それらの終端トレンチ６１の内部は，絶縁物６３で充填されたままである。   Note that a mask is formed on the termination trench 61 other than the termination trench 61 having the smallest diameter, and the insulator 63 is not etched back. That is, the inside of the termination trench 61 remains filled with the insulator 63.

次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。同様に，終端トレンチ６１の壁面にも酸化膜が形成される。そして，図９に示すように先の工程にて確保したスペースに導体（ポリシリコン等）を堆積させることで，ゲート電極２２およびダミー電極６２が形成される。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。   Next, an oxide film 24 is formed on the upper surface of the semiconductor substrate and the wall surface of the gate trench 21 by thermal oxidation. This becomes the gate oxide film 24. Similarly, an oxide film is also formed on the wall surface of the termination trench 61. Then, as shown in FIG. 9, the gate electrode 22 and the dummy electrode 62 are formed by depositing a conductor (polysilicon or the like) in the space secured in the previous step. As a method of forming the gate electrode 22, there is a method of depositing a conductor directly in the gate trench 21 or a method of once depositing a high resistance semiconductor and then diffusing impurities into the insulating layer.

さらにその後，ゲート電極の配線等を半導体基板の上面上に形成する。そして，Ｎ+ ソース領域３１の形成，層間絶縁膜３２の堆積，コンタクトホールの形成，ソース電極３０およびドレイン電極１０の形成を経て，図１０に示すような半導体素子１００が作製される。 Thereafter, a wiring for the gate electrode is formed on the upper surface of the semiconductor substrate. Then, through the formation of the N + source region 31, the deposition of the interlayer insulating film 32, the formation of contact holes, the formation of the source electrode 30 and the drain electrode 10, a semiconductor element 100 as shown in FIG. 10 is fabricated.

以上詳細に説明したように第１の形態の半導体装置１００では，ゲートトレンチ２１の長手方向の端部側に，Ｎ- ドリフト領域１２を挟んでＰ- ボディ領域４１と対向するＰ- フローティングボディ領域４２を設けることとしている。そして，Ｐ- ボディ領域４１とＰ- フローティングボディ領域４２との間隔ｄ１を，Ｐ- ボディ領域４１とＰ- フローティング埋込み領域５１との間隔ｄ２よりも狭くすることとしている。これにより，Ｐ- ボディ領域４１とＮ- ドリフト領域１２との間のＰＮ接合箇所からＮ- ドリフト領域１２内に広がる空乏層が，Ｐ- フローティング埋込み領域５１よりもＰ- フローティングボディ領域４２に先に到達する。よって，終端エリアでは，セルエリアよりも確実に電界強度の緩和が図られる。さらに，終端エリアでは，終端トレンチ６１の下方にＰ- フローティング埋込み領域５２が設けられている。これにより，終端エリアでは２段階のフローティング構造となっている。そのため，終端エリアは，セルエリアと比較して高耐圧であり，Ｐ- フローティング埋込み領域５１とＰ- フローティング埋込み領域５２との間隔に多少のばらつきが生じていたとしてもブレイクダウンには至らない。よって，半導体装置１００の耐圧はセルエリアの設計によって決定され，セルエリア内の設計耐圧と異なる耐圧の部位の発生が抑制される。 In the first embodiment of the semiconductor device 100 as described above in detail, in the longitudinal end side of the gate trench 21, N - across the drift region 12 P - P facing the body region 41 - floating body region 42 is provided. The distance d1 between the P − body region 41 and the P − floating body region 42 is made narrower than the distance d2 between the P − body region 41 and the P − floating buried region 51. As a result, a depletion layer extending from the PN junction between the P − body region 41 and the N − drift region 12 into the N − drift region 12 precedes the P − floating body region 42 rather than the P − floating buried region 51. To reach. Therefore, in the terminal area, the electric field intensity can be more reliably reduced than in the cell area. Further, in the termination area, a P − floating buried region 52 is provided below the termination trench 61. As a result, the terminal area has a two-stage floating structure. Therefore, the termination area has a higher breakdown voltage than the cell area, and even if there is some variation in the distance between the P − floating buried region 51 and the P − floating buried region 52, breakdown does not occur. Therefore, the breakdown voltage of the semiconductor device 100 is determined by the design of the cell area, and the generation of a portion having a breakdown voltage different from the design breakdown voltage in the cell area is suppressed.

また，終端エリア内に終端トレンチ６１を設け，空乏層の広がりを遮断することとしている。そのため，空乏層は終端トレンチ６１に沿って下面側に広がることとなる。また，半導体装置１００には，終端トレンチ６１の下方にＰ- フローティング埋込み領域５２が設けられている。そして，空乏層がＰ- フローティング埋込み領域５２に達することによってさらに電界集中を緩和することができている。すなわち，空乏層の板面方向への広がりを抑制しつつ耐圧の低下を防止することができている。よって，終端エリアを大きくすることなく高耐圧化が図られている。 Also, a termination trench 61 is provided in the termination area to block the spread of the depletion layer. Therefore, the depletion layer extends to the lower surface side along the termination trench 61. Further, in the semiconductor device 100, a P − floating buried region 52 is provided below the termination trench 61. Then, the depletion layer reaches the P − floating buried region 52, so that the electric field concentration can be further reduced. That is, it is possible to prevent the breakdown voltage from decreasing while suppressing the spread of the depletion layer in the plate surface direction. Therefore, a high breakdown voltage is achieved without increasing the termination area.

また，第１の形態の半導体装置１００の製造工程では，Ｐ- フローティングボディ領域４２をＰ- ボディ領域４１とともに形成することとしている。よって，Ｐ- フローティングボディ領域４２を形成することによる工程数の増加は生じない。また，Ｐ- フローティング埋込み領域５２をＰ- フローティング埋込み領域５１とともに形成することとしている。また，終端トレンチ６１をゲートトレンチ２１とともに形成することとしている。よって，終端エリアを構成することによる工程数の増加は生じない。また，Ｐ- フローティング埋込み領域５１，５２は，エピタキシャル層を形成した後，各トレンチの底部からイオン注入することにより形成される。すなわち，エピタキシャル成長によるシリコン層の形成を繰り返すことなく各フローティング領域を形成することができる。よって，高耐圧化が図られた絶縁ゲート型半導体装置を簡便に製造することができる。 In the manufacturing process of the semiconductor device 100 of the first embodiment, the P − floating body region 42 is formed together with the P − body region 41. Therefore, an increase in the number of processes due to the formation of the P − floating body region 42 does not occur. Further, the P − floating buried region 52 is formed together with the P − floating buried region 51. Further, the termination trench 61 is formed together with the gate trench 21. Therefore, the number of processes does not increase due to the configuration of the termination area. The P − floating buried regions 51 and 52 are formed by ion implantation from the bottom of each trench after the epitaxial layer is formed. That is, each floating region can be formed without repeating the formation of the silicon layer by epitaxial growth. Therefore, an insulated gate semiconductor device with a high breakdown voltage can be easily manufactured.

なお，半導体装置１００では，ゲートトレンチ２１の長手方向の端部が上面側から見てＰ- フローティングボディ領域４２内に位置しているが，必ずしもＰ- フローティングボディ領域４２内に位置している必要はない。ただし，ゲートトレンチ２１の端部がＰ- フローティングボディ領域４２から離れすぎると，Ｐ- フローティング埋込み領域５１がＰ- フローティング埋込み領域５２から離れすぎることとなり，本発明の効果が得られなくなることが懸念される。また，ゲートトレンチ２１の端部において電界が集中し，耐圧が低下するという新たな問題が発生する可能性がある。そのため，ゲートトレンチ２１の端部は，Ｐ- フローティングボディ領域４２内に位置していることが好ましい。 In the semiconductor device 100, the end portion in the longitudinal direction of the gate trench 21 is located in the P − floating body region 42 as viewed from the upper surface side, but it is not necessarily required to be located in the P − floating body region 42. There is no. However, if the end of the gate trench 21 is too far from the P − floating body region 42, the P − floating buried region 51 is too far from the P − floating buried region 52, and the effect of the present invention may not be obtained. Is done. In addition, there is a possibility that a new problem may occur that the electric field concentrates at the end of the gate trench 21 and the withstand voltage decreases. Therefore, the end of gate trench 21 is preferably located in P − floating body region 42.

［第２の形態］
第２の形態の半導体装置２００は，図１１に示すようにゲート電極２２の端部がＰ- フローティングボディ領域４２にまで達する構造を有している。すなわち，ゲート電極２２がゲート絶縁膜２４を挟んでＮ- ドリフト領域１２と対向する構造を有している。この点，ゲート電極２２の端部がＮ- ドリフト領域１２側に少々はみ出しているだけで，ゲート電極２２とＮ- ドリフト領域１２とが殆ど対向していない第１の形態の半導体装置１００と異なる。 [Second form]
The semiconductor device 200 according to the second embodiment has a structure in which the end of the gate electrode 22 reaches the P − floating body region 42 as shown in FIG. That is, the gate electrode 22 has a structure facing the N − drift region 12 with the gate insulating film 24 interposed therebetween. In this regard, the end portion of the gate electrode 22 the N - only a little protruding the drift region 12 side, the gate electrode 22 and the N - different from the semiconductor device 100 of the first embodiment and the drift region 12 does not face almost .

このようにゲート電極２２が半導体基板の上面側から見てＰ- ボディ領域４１とＰ- フローティングボディ領域４２との間を跨ぐように設けられている場合には，ゲート電極２２がゲート絶縁膜２４を挟んでＮ- ドリフト領域１２と対向する。そして，Ｎ- ドリフト領域１２のうちゲート電極２２と対向している部位では，フィールドプレート効果により空乏層が広がり易くなる。そのため，必ずしも間隔ｄ１を間隔ｄ２よりも狭くする必要はない。すなわち，Ｐ- ボディ領域４１から厚さ方向に広がる空乏層がＰ- フローティング埋込み領域５１に達するまでに，Ｐ- ボディ領域４１から板面方向に広がる空乏層がＰ- フローティングボディ領域４２に達するような間隔ｄ１であれば，間隔ｄ１は間隔ｄ２よりも広くてもよい。そのため，間隔ｄ１は，板面方向に向けて広がる空乏層がＰ- フローティングボディ領域４２に達するためのＤＳ間電圧を考慮して設計すればよい。従って，第２の形態の半導体装置２００は，設計自由度が高い。 Thus, when the gate electrode 22 is provided so as to straddle between the P − body region 41 and the P − floating body region 42 when viewed from the upper surface side of the semiconductor substrate, the gate electrode 22 is provided with the gate insulating film 24. Opposite to the N − drift region 12. In the portion of the N − drift region 12 facing the gate electrode 22, the depletion layer is likely to spread due to the field plate effect. Therefore, it is not always necessary to make the interval d1 narrower than the interval d2. That is, the depletion layer extending from the P − body region 41 in the plate surface direction reaches the P − floating body region 42 until the depletion layer extending in the thickness direction from the P − body region 41 reaches the P − floating buried region 51. If the distance d1 is long, the distance d1 may be wider than the distance d2. Therefore, the distance d1 may be designed in consideration of the voltage between DSs for the depletion layer extending toward the plate surface direction to reach the P − floating body region. Therefore, the semiconductor device 200 of the second embodiment has a high degree of design freedom.

なお，図１２に示すように半導体基板の表面上に，Ｐ- ボディ領域４１とＰ- フローティングボディ領域４２との間を跨ぐようにゲート配線２９を配置したとしても同様である。すなわち，ゲートトレンチ２１の壁面の絶縁膜ではなく，半導体基板の表面に設けられた絶縁膜を挟んでゲート配線２９とＮ- ドリフト領域１２とを対向させる。このような場合であっても，フィールドプレート効果によりゲート配線２９と対向している部位で空乏層が広がり易くなる。そのため，図１２に示した半導体装置２０１であっても，Ｐ- ボディ領域４１から厚さ方向に広がる空乏層がＰ- フローティング埋込み領域５１に達するまでに，Ｐ- ボディ領域４１から板面方向に広がる空乏層がＰ- フローティングボディ領域４２に達するような間隔ｄ１であればよい。 This is the same even if the gate wiring 29 is disposed on the surface of the semiconductor substrate so as to straddle between the P − body region 41 and the P − floating body region 42 as shown in FIG. That is, the gate wiring 29 and the N − drift region 12 are opposed to each other with the insulating film provided on the surface of the semiconductor substrate, not the insulating film on the wall surface of the gate trench 21. Even in such a case, the depletion layer easily spreads at a portion facing the gate wiring 29 due to the field plate effect. Therefore, even in the semiconductor device 201 shown in FIG. 12, P - to reach the floating buried region 51, P - - depletion layer extending in the thickness direction from the body region 41 is P in the plate surface direction from the body region 41 The distance d1 may be such that the expanding depletion layer reaches the P − floating body region 42.

［第３の形態］
第３の形態の半導体装置３００は，図１３に示すようにゲートトレンチ２１の底部を囲むＰ- フローティング埋込み領域５３と，セルエリアを囲むＰ- フローティングボディ領域４３とがゲートトレンチ２１の端部で繋がっている構造を有している。この点，それらのＰ- フローティング領域が別々の領域であって繋がっていない第１の形態の半導体装置１００と異なる。なお，図１３では説明を簡略化するために，ソース電極，ドレイン電極，層間絶縁膜を省略している。 [Third embodiment]
As shown in FIG. 13, the semiconductor device 300 of the third embodiment includes a P − floating buried region 53 surrounding the bottom of the gate trench 21 and a P − floating body region 43 surrounding the cell area at the end of the gate trench 21. It has a connected structure. This is different from the semiconductor device 100 of the first embodiment in which the P − floating regions are separate regions and are not connected. In FIG. 13, the source electrode, the drain electrode, and the interlayer insulating film are omitted in order to simplify the description.

具体的に，半導体装置３００のセルエリアには，Ｐ- ボディ領域４１の下方にＮ- ドリフト領域１２に囲まれたＰ- フローティング埋込み領域５３が形成されている。Ｐ- フローティング埋込み領域５３は，図１３中の正面から見てゲートトレンチ２１の底部を中心とした略円形形状となっている。また，Ｐ- フローティング埋込み領域５３は，ゲートトレンチ２１の底部および端部に沿ってそれらを囲むように設けられている。また，図１３の正面から見て隣り合うＰ- フローティング埋込み領域５３，５３間には，十分なスペースがある。よって，Ｐ- フローティング埋込み領域５３の存在がドレイン電流に対する妨げとなることはない。 Specifically, a P − floating buried region 53 surrounded by the N − drift region 12 is formed below the P − body region 41 in the cell area of the semiconductor device 300. The P − floating buried region 53 has a substantially circular shape centered on the bottom of the gate trench 21 when viewed from the front in FIG. 13. The P − floating buried region 53 is provided so as to surround the bottom and end portions of the gate trench 21. Further, there is a sufficient space between the adjacent P − floating buried regions 53 and 53 as viewed from the front of FIG. Therefore, the presence of the P − floating buried region 53 does not hinder the drain current.

さらに，半導体装置３００の終端エリアの上面側には，セルエリアを取り囲むＰ- フローティングボディ領域４３が設けられている。このＰ- フローティングボディ領域４３は，半導体基板の上面側から見て，Ｎ- ドリフト領域１２を挟んでＰ- ボディ領域４１と対向している。また，Ｐ- ボディ領域４１は，上面以外の面がＮ- ドリフト領域１２に覆われている。そのため，Ｐ- フローティングボディ領域４３とＰ- ボディ領域４１とは繋がっていない。 Further, a P − floating body region 43 surrounding the cell area is provided on the upper surface side of the termination area of the semiconductor device 300. The P − floating body region 43 is opposed to the P − body region 41 with the N − drift region 12 interposed therebetween as viewed from the upper surface side of the semiconductor substrate. The P − body region 41 is covered with the N − drift region 12 except for the upper surface. Therefore, P − floating body region 43 and P − body region 41 are not connected.

また，ゲートトレンチ２１の長手方向の端部は，半導体基板の上面側から見てＰ- フローティングボディ領域４３内に位置している。そのため，Ｐ- フローティング埋込み領域５３がゲートトレンチ２１の底部および端部に沿って設けられていることから，Ｐ- フローティングボディ領域４３とＰ- フローティング埋込み領域５３とが繋がった状態となっている。なお，半導体装置３００のうち，セルエリアに位置する部分では電流経路を確保するためにＰ- フローティング埋込み領域５３，５３間の間隔を十分にとる必要があるが，終端エリアに位置する部分では電流経路とならないためその必要はない。すなわち，Ｐ- フローティングボディ領域４３を分離する必要はない。 Further, the end of the gate trench 21 in the longitudinal direction is located in the P − floating body region 43 when viewed from the upper surface side of the semiconductor substrate. Therefore, since the P − floating buried region 53 is provided along the bottom and end of the gate trench 21, the P − floating body region 43 and the P − floating buried region 53 are connected. In the portion of the semiconductor device 300 located in the cell area, it is necessary to provide a sufficient space between the P − floating buried regions 53 and 53 in order to secure a current path. This is not necessary because it is not a route. That is, it is not necessary to isolate the P − floating body region 43.

図１４は，図１３に示した半導体装置３００のＢ−Ｂ部の断面構造を示す図である。半導体装置３００では，半導体基板の上面側にソース電極３０が，下面側にドレイン電極１０がそれぞれ設けられている。また，ソース電極３０と半導体基板との間には，層間絶縁膜３２が設けられている。なお，図１４中の破線で図示されたＰ- フローティング埋込み領域５３は，Ｐ- フローティング埋込み領域５３の厚さ方向の位置を示すものであって，実際のＢ−Ｂ部の断面には存在しない。 FIG. 14 is a diagram showing a cross-sectional structure of the BB portion of the semiconductor device 300 shown in FIG. In the semiconductor device 300, the source electrode 30 is provided on the upper surface side of the semiconductor substrate, and the drain electrode 10 is provided on the lower surface side. An interlayer insulating film 32 is provided between the source electrode 30 and the semiconductor substrate. Note that the P − floating buried region 53 shown by the broken line in FIG. 14 indicates the position in the thickness direction of the P − floating buried region 53, and does not exist in the cross section of the actual BB portion. .

本形態の半導体装置３００によれば，ゲートトレンチ２１の底部にＰ- フローティング埋込み領域５３が存在することで垂直方向への電界強度のピークを２箇所に分けて高耐圧化を実現するメカニズムを水平方向（Ｓｉ表面付近）まで連続的に適用でき，ゲートトレンチ２１の終端部において，耐圧が低下する箇所を無くすことができる。なお，この効果を最大限に得るためには，Ｐ- ボディ領域４１とＰ- フローティング埋込み領域５３との距離ｄ２と，Ｐ- ボディ領域４１とＰ- フローティングボディ領域４３との距離ｄ１とは，可能な限り等しくする必要がある。 According to the semiconductor device 300 of this embodiment, since the P − floating buried region 53 is present at the bottom of the gate trench 21, a mechanism for realizing a high breakdown voltage by dividing the peak of the electric field strength in the vertical direction into two locations is provided. It can be applied continuously in the direction (near the Si surface), and the portion where the breakdown voltage is reduced can be eliminated at the terminal portion of the gate trench 21. In order to obtain this effect to maximum, P - the distance d2 between the floating buried region 53, P - - a body region 41 P and the body region 41 P - the distance d1 between the floating body region 43, It should be as equal as possible.

次に，半導体装置３００の製造プロセスを説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。その後，このＮ- 型シリコン層の所定の場所に対して不純物のイオン注入および熱拡散処理を行うことにより，Ｐ- ボディ領域４１およびＰ- フローティングボディ領域４３を形成する。これにより，図１５に示すように半導体基板の上面側にＰ- ボディ領域４１およびＰ- フローティングボディ領域４３を有する半導体基板が得られる。 Next, a manufacturing process of the semiconductor device 300 will be described. First, an N − type silicon layer is formed on the N + substrate to be the N + drain region 11 by epitaxial growth. Thereafter, impurity ion implantation and thermal diffusion treatment are performed on predetermined locations of the N − type silicon layer, thereby forming P − body region 41 and P − floating body region 43. As a result, a semiconductor substrate having a P − body region 41 and a P − floating body region 43 on the upper surface side of the semiconductor substrate as shown in FIG. 15 is obtained.

次に，半導体基板上にトレンチ形成用のマスクを形成する。その後，図１６に示すようにそのマスク材の表面からＰ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。また，長手方向の端部がＰ- フローティングボディ領域４３内に位置するようにゲートトレンチ２１を形成する。なお，酸化膜などで形成されるマスク材は，図１６では図示していない。 Next, a trench forming mask is formed on the semiconductor substrate. After that, as shown in FIG. 16, a gate trench 21 is formed which penetrates the P − body region 41 from the surface of the mask material and reaches its bottom to the N − drift region 12. Further, gate trench 21 is formed so that the end in the longitudinal direction is located in P − floating body region 43. Note that the mask material formed of an oxide film or the like is not shown in FIG.

その後，熱酸化処理を行うことにより，ゲートトレンチ２１の壁面に厚さが５０ｎｍ程度の犠牲酸化膜を形成する。次に，ゲートトレンチ２１の底面および端部から不純物のイオン注入を行う。具体的には，図１７に示すようにゲートトレンチ２１の底面と端部にのみ注入されるように角度をつけてイオン注入を行う。イオン注入後は，ゲートトレンチ２１内の犠牲酸化膜を除去する。   Thereafter, a sacrificial oxide film having a thickness of about 50 nm is formed on the wall surface of the gate trench 21 by performing a thermal oxidation process. Next, impurity ions are implanted from the bottom and end portions of the gate trench 21. Specifically, as shown in FIG. 17, ion implantation is performed at an angle so that only the bottom and end portions of the gate trench 21 are implanted. After the ion implantation, the sacrificial oxide film in the gate trench 21 is removed.

次に，ゲートトレンチ２１内にＣＶＤ法にて絶縁物（シリコン酸化膜等）２３を堆積する。その後，絶縁物の焼きしめとＰ- フローティング埋込み領域５３の形成とを兼ねて熱拡散処理を行う。これにより，図１８に示すようにゲートトレンチ２１の底部および端部を包囲するＰフローティング領域５３が形成される。 Next, an insulator (silicon oxide film or the like) 23 is deposited in the gate trench 21 by the CVD method. Thereafter, a thermal diffusion process is performed for both the baking of the insulator and the formation of the P − floating buried region 53. As a result, a P floating region 53 surrounding the bottom and end portions of the gate trench 21 is formed as shown in FIG.

次に，半導体基板上にゲート電極形成用のマスクを形成する。その後，ゲートトレンチ２１内に堆積している絶縁物２３のエッチバックを行う。これにより，図１９に示すようにゲートトレンチ２１内の絶縁物の一部が除去され，ゲート電極２２を形成するためのスペースが確保される。   Next, a mask for forming a gate electrode is formed on the semiconductor substrate. Thereafter, the insulator 23 deposited in the gate trench 21 is etched back. Thereby, as shown in FIG. 19, a part of the insulator in the gate trench 21 is removed, and a space for forming the gate electrode 22 is secured.

次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。そして，図２０に示すように先の工程にて確保したスペースに導体（ポリシリコン等）を堆積させることで，ゲート電極２２が形成される。さらにその後，ゲート電極の配線等を半導体基板の上面上に形成する。そして，Ｎ+ ソース領域３１の形成，層間絶縁膜３２の堆積，コンタクトホールの形成，ソース電極３０およびドレイン電極１０の形成を経て，図２１に示すような半導体素子３００が作製される。 Next, an oxide film 24 is formed on the upper surface of the semiconductor substrate and the wall surface of the gate trench 21 by thermal oxidation. This becomes the gate oxide film 24. Then, as shown in FIG. 20, a gate electrode 22 is formed by depositing a conductor (polysilicon or the like) in the space secured in the previous step. Thereafter, a wiring for the gate electrode is formed on the upper surface of the semiconductor substrate. Then, through the formation of the N + source region 31, the deposition of the interlayer insulating film 32, the formation of contact holes, the formation of the source electrode 30 and the drain electrode 10, a semiconductor element 300 as shown in FIG. 21 is fabricated.

以上詳細に説明したように本形態の半導体装置３００では，ゲートトレンチ２１の長手方向の端部が終端エリアに位置し，Ｐ- フローティング埋込み領域５３，５３の間隔は常に一定である。すなわち，隣接するＰ- フローティング埋込み領域５３同士の間隔にばらつきはない。また，Ｐ- フローティング埋込み領域５３と終端エリアのＰ- フローティングボディ領域４３とが繋がっている。そのため，隣接するＰ- フローティング埋込み領域間の間隔のばらつきの問題は生じない。よって，耐圧の低下が抑制される。 As described above in detail, in the semiconductor device 300 of the present embodiment, the end portion in the longitudinal direction of the gate trench 21 is located in the termination area, and the interval between the P − floating buried regions 53 and 53 is always constant. That is, there is no variation in the interval between adjacent P − floating buried regions 53. Further, the P − floating buried region 53 and the P − floating body region 43 in the termination area are connected. Therefore, there is no problem of variation in the spacing between adjacent P − floating buried regions. Therefore, a decrease in breakdown voltage is suppressed.

また，個々の半導体装置の出来栄えによっては，Ｐ- ボディ領域４１からの空乏層が設計と異なるＰ- フローティング領域に先に到達してしまうことがある。そのため，Ｐ- フローティング埋込み領域５３とＰ- フローティングボディ領域４３とが繋がっていないと，設計とは異なる個所でブレークダウンする可能性がある。しかし，両Ｐ- フローティング領域を繋げておく，すなわち同電位にしておけば，空乏層がどちらのＰ- フローティング領域に先に到達してもブレークダウンする個所が一定となる。つまり，Ｐ- フローティング埋込み領域５３とＰ- フローティングボディ領域４３とを繋げることにより，ブレークダウン個所のばらつきを抑制することができる。 Further, depending on the performance of each semiconductor device, the depletion layer from the P − body region 41 may reach the P − floating region different from the design first. Therefore, if the P − floating buried region 53 and the P − floating body region 43 are not connected, there is a possibility of breakdown at a location different from the design. However, if both P − floating regions are connected, that is, set to the same potential, the portion where the depletion layer breaks down is constant regardless of which P − floating region reaches first. That is, by connecting the P − floating buried region 53 and the P − floating body region 43, it is possible to suppress the variation in the breakdown location.

さらに，本形態の半導体装置３００では，セルエリアのトレンチ２１の長手方向に終端トレンチを形成する必要がない。そのため，セルエリア内のトレンチと終端エリア内のトレンチとの切れ目や繋ぎ目の問題は生じない。また，終端エリアを取り囲む環状の終端トレンチでは，円弧状のトレンチが不可避的に設けられる。この円弧状の部分では，トレンチの幅にばらつきが生じるために絶縁物の埋め込み性が悪い。しかしながら，本形態の半導体装置３００は円弧状の終端トレンチを設ける必要がないため，そのような問題が生じることはなく，トレンチの埋め込みは容易である。なお，本形態の半導体装置３００に第１の形態に示したような終端トレンチ６１を加えた構造や，従来のガードリング構造を組み合わせることでさらなる高耐圧化を図ることも可能である。   Furthermore, in the semiconductor device 300 of this embodiment, it is not necessary to form a termination trench in the longitudinal direction of the trench 21 in the cell area. Therefore, there is no problem of a break or a joint between the trench in the cell area and the trench in the termination area. Moreover, in the annular termination trench surrounding the termination area, an arc-shaped trench is unavoidably provided. In this arc-shaped portion, the width of the trench varies, so that the insulating property is poor. However, since it is not necessary to provide the arc-shaped terminal trench in the semiconductor device 300 of this embodiment, such a problem does not occur and the trench can be easily embedded. It is possible to further increase the breakdown voltage by combining the semiconductor device 300 of this embodiment with a structure in which the termination trench 61 as shown in the first embodiment is added or a conventional guard ring structure.

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。   Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, for each semiconductor region, P-type and N-type may be interchanged. Further, the gate insulating film 24 is not limited to an oxide film, and may be another type of insulating film such as a nitride film or a composite film. Also, the semiconductor is not limited to silicon, but may be other types of semiconductors (SiC, GaN, GaAs, etc.). The insulated gate semiconductor device of the embodiment can also be applied to a conductivity modulation type power MOS using a P type substrate.

また，実施の形態の半導体装置（例えば，図１）では，主表面側において，Ｎ- ドリフト領域１２が終端トレンチ６１を越えて終端エリアまで設けられているが，これに限るものではない。例えば，図２２に示すように終端トレンチ６１に囲まれた領域内にてＮ- ドリフト領域１２が主表面側に位置することとしてもよい。なお，Ｐ- フローティングボディ領域４２は，終端トレンチ６１によってＰ- ボディ領域４１と分離されている。 In the semiconductor device according to the embodiment (for example, FIG. 1), the N − drift region 12 is provided beyond the termination trench 61 to the termination area on the main surface side, but the present invention is not limited to this. For example, as shown in FIG. 22, the N − drift region 12 may be located on the main surface side in the region surrounded by the termination trench 61. The P − floating body region 42 is separated from the P − body region 41 by the termination trench 61.

第１の形態に係る絶縁ゲート型半導体装置の構造を示す平面透視図である。1 is a perspective plan view showing a structure of an insulated gate semiconductor device according to a first embodiment. 第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面斜視図である。It is a cross-sectional perspective view which shows the structure of the insulated gate semiconductor device which concerns on a 1st form. 図２に示した絶縁ゲート型半導体装置のＡ−Ａ部の断面構造を示す図である。It is a figure which shows the cross-section of the AA part of the insulated gate semiconductor device shown in FIG. 図３に示した絶縁ゲート型半導体装置のドリフト領域内に広がる空乏層の状態遷移を示す図である。It is a figure which shows the state transition of the depletion layer extended in the drift region of the insulated gate semiconductor device shown in FIG. 第１の形態の製造工程の出発基板を示す図である。It is a figure which shows the starting board | substrate of the manufacturing process of a 1st form. 第１の形態の製造工程に係るトレンチ形成後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after the trench formation which concerns on the manufacturing process of a 1st form. 第１の形態の製造工程に係る酸化膜ＣＶＤ後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after oxide film CVD which concerns on the manufacturing process of a 1st form. 第１の形態の製造工程に係るエッチバック後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after the etch back which concerns on the manufacturing process of a 1st form. 第１の形態の製造工程に係る導体堆積後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after conductor deposition which concerns on the manufacturing process of a 1st form. 第１の形態の製造工程に係る電極形成後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after the electrode formation which concerns on the manufacturing process of a 1st form. 第２の形態に係る絶縁ゲート型半導体装置の構造を示す斜視断面図である。It is a perspective sectional view showing the structure of the insulated gate semiconductor device concerning the 2nd form. 第２の形態に係る絶縁ゲート型半導体装置の応用例を示す断面図である。It is sectional drawing which shows the application example of the insulated gate semiconductor device which concerns on a 2nd form. 第３の形態に係る絶縁ゲート型半導体装置の構造を示す斜視断面図である。It is a perspective sectional view showing the structure of the insulated gate semiconductor device concerning the 3rd form. 図１３に示した絶縁ゲート型半導体装置のＢ−Ｂ部の断面構造を示す図である。It is a figure which shows the cross-section of the BB part of the insulated gate semiconductor device shown in FIG. 第３の形態の製造工程の出発基板を示す図である。It is a figure which shows the starting board | substrate of the manufacturing process of a 3rd form. 第３の形態の製造工程に係るトレンチ形成後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after trench formation which concerns on the manufacturing process of the 3rd form. 第３の形態の製造工程に係るイオン注入時のイメージを示す図である。It is a figure which shows the image at the time of the ion implantation which concerns on the manufacturing process of a 3rd form. 第３の形態の製造工程に係る酸化膜ＣＶＤ後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after oxide film CVD which concerns on the manufacturing process of the 3rd form. 第３の形態の製造工程に係るエッチバック後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after the etch back which concerns on the manufacturing process of the 3rd form. 第３の形態の製造工程に係る導体堆積後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after the conductor deposition which concerns on the manufacturing process of the 3rd form. 第３の形態の製造工程に係る電極形成後の半導体基板の状態を示す図である。It is a figure which shows the state of the semiconductor substrate after the electrode formation which concerns on the manufacturing process of the 3rd form. 実施の形態に係る絶縁ゲート型半導体装置の変形例を示す平面透視図である。It is a plane perspective view which shows the modification of the insulated gate semiconductor device which concerns on embodiment. 従来の絶縁ゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional insulated gate semiconductor device. 従来の絶縁ゲート型半導体装置の構造（切れ目有り）を示す平面透視図である。It is a plane perspective view which shows the structure (with a cut | interruption) of the conventional insulated gate semiconductor device. 従来の絶縁ゲート型半導体装置の構造（繋ぎ目有り）を示す平面透視図である。It is a plane perspective view which shows the structure (with a joint) of the conventional insulated gate semiconductor device.

符号の説明Explanation of symbols

１０ ドレイン電極
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（第１トレンチ部群，トレンチ部群）
２２ ゲート電極（ゲート電極，導体部）
２３ 堆積絶縁層
２４ ゲート絶縁膜
２９ ゲート配線（導体部）
３０ ソース電極
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
４２ Ｐ- フローティングボディ領域（第２フローティング領域）
４３ Ｐ- フローティングボディ領域（第２フローティング領域）
５１ Ｐ- フローティング埋込み領域（第１フローティング領域）
５２ Ｐ- フローティング埋込み領域（第３フローティング領域）
５３ Ｐ- フローティング埋込み領域（第１フローティング領域）
６１ 終端トレンチ（第２トレンチ部）
６２ ダミー電極
６３ 堆積絶縁層
１００ 絶縁ゲート型半導体装置 10 drain electrode 11 N + drain region 12 N − drift region (drift region)
21 Gate trench (first trench part group, trench part group)
22 Gate electrode (gate electrode, conductor)
23 Deposited insulating layer 24 Gate insulating film 29 Gate wiring (conductor portion)
30 Source electrode 31 N + source region 41 P - body region (body region)
42 P - floating body region (second floating region)
43 P - floating body region (second floating region)
51 P - floating embedded region (first floating region)
52 P - floating embedded region (third floating region)
53 P - floating embedded region (first floating region)
61 Terminal trench (second trench part)
62 Dummy electrode 63 Deposited insulating layer 100 Insulated gate type semiconductor device

Claims (11)

半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，
前記ドリフト領域の上面側に位置し，半導体基板の主表面側から見て前記ボディ領域の周辺に位置するとともに少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ドリフト領域に囲まれるとともに前記第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，その壁面の一部が前記第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部とが設けられ，
前記ボディ領域と前記第２フローティング領域とが対向している部位での前記ボディ領域と前記第２フローティング領域との間隔は，前記ボディ領域と前記第１フローティング領域との間隔よりも狭いことを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device in which a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region are provided. ,
A first floating region that is surrounded by the drift region and at least partially located below the body region and is a second conductivity type semiconductor;
A first trench portion group penetrating the body region in the thickness direction of the semiconductor substrate and having a bottom portion located in the first floating region and incorporating a gate electrode;
A second conductivity type semiconductor which is located on the upper surface side of the drift region, located on the periphery of the body region as seen from the main surface side of the semiconductor substrate, and at least partly facing the body region with the drift region interposed therebetween; A second floating region,
A third floating region surrounded by the drift region and positioned below the second floating region and being a second conductivity type semiconductor;
A second trench penetrating the body region in the thickness direction of the semiconductor substrate, a bottom portion thereof being positioned in the third floating region, and a part of a wall surface of which is opposed to an end portion of each trench of the first trench portion group Are provided, and
An interval between the body region and the second floating region at a portion where the body region and the second floating region face each other is narrower than an interval between the body region and the first floating region. An insulated gate semiconductor device. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，
前記ドリフト領域の上面側に位置し，半導体基板の主表面側から見て前記ボディ領域の周辺に位置するとともに少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ドリフト領域に囲まれるとともに前記第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，その壁面の一部が前記第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部と，
前記第１トレンチ部群のトレンチ部内に位置し，絶縁膜を挟んで前記ボディ領域と前記第２フローティング領域とを隔てるドリフト領域の少なくとも一部と対向する導体部とが設けられていることを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device in which a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region are provided. ,
A first floating region that is surrounded by the drift region and at least partially located below the body region and is a second conductivity type semiconductor;
A first trench portion group penetrating the body region in the thickness direction of the semiconductor substrate and having a bottom portion located in the first floating region and incorporating a gate electrode;
A second conductivity type semiconductor which is located on the upper surface side of the drift region, located on the periphery of the body region as seen from the main surface side of the semiconductor substrate, and at least partly facing the body region with the drift region interposed therebetween; A second floating region,
A third floating region surrounded by the drift region and positioned below the second floating region and being a second conductivity type semiconductor;
A second trench penetrating the body region in the thickness direction of the semiconductor substrate, a bottom portion thereof being positioned in the third floating region, and a part of a wall surface of which is opposed to an end portion of each trench of the first trench portion group Part,
A conductor portion that is located in the trench portion of the first trench portion group and that faces at least a part of a drift region that separates the body region and the second floating region across an insulating film is provided. An insulated gate semiconductor device. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，
前記ドリフト領域の上面側に位置し，半導体基板の主表面側から見て前記ボディ領域の周辺に位置するとともに少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ドリフト領域に囲まれるとともに前記第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，その壁面の一部が前記第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部と，
半導体基板の主表面上に位置し，絶縁膜を挟んで前記ボディ領域と前記第２フローティング領域とを隔てるドリフト領域の少なくとも一部と対向する導体部とが設けられていることを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device in which a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region are provided. ,
A first floating region that is surrounded by the drift region and at least partially located below the body region and is a second conductivity type semiconductor;
A first trench portion group penetrating the body region in the thickness direction of the semiconductor substrate and having a bottom portion located in the first floating region and incorporating a gate electrode;
A second conductivity type semiconductor which is located on the upper surface side of the drift region, located on the periphery of the body region as seen from the main surface side of the semiconductor substrate, and at least partly facing the body region with the drift region interposed therebetween; A second floating region,
A third floating region surrounded by the drift region and positioned below the second floating region and being a second conductivity type semiconductor;
A second trench penetrating the body region in the thickness direction of the semiconductor substrate, a bottom portion thereof being positioned in the third floating region, and a part of a wall surface of which is opposed to an end portion of each trench of the first trench portion group Part,
Insulation characterized in that a conductor portion is provided on the main surface of the semiconductor substrate and opposed to at least a part of a drift region separating the body region and the second floating region with an insulating film interposed therebetween. Gate type semiconductor device. 請求項２または請求項３に記載する絶縁ゲート型半導体装置において，
前記ボディ領域と前記ドリフト領域との接合箇所から前記第２フローティング領域に向けて広がる空乏層が前記第２フローティング領域に達するためのドレイン−ソース間電圧が，前記ボディ領域と前記ドリフト領域との接合箇所から前記第１フローティング領域に向けて広がる空乏層が前記第１フローティング領域に達するためのドレイン−ソース間電圧よりも低くなるように，前記ボディ領域と前記第２フローティング領域との間に所定の間隔が設けられていることを特徴とする絶縁ゲート型半導体装置。 In the insulated gate semiconductor device according to claim 2 or 3,
A drain-source voltage for a depletion layer extending from the junction between the body region and the drift region toward the second floating region to reach the second floating region is a junction between the body region and the drift region. A predetermined depletion layer extending from the location toward the first floating region is lower than a drain-source voltage for reaching the first floating region by a predetermined amount between the body region and the second floating region. An insulated gate semiconductor device, characterized in that an interval is provided. 請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置において，
前記第１トレンチ部群の各トレンチ部は，半導体基板の主表面側から見て，前記ドリフト領域を貫通し，その端部が前記第２フローティング領域内に位置することを特徴とする絶縁ゲート型半導体装置。 In the insulated gate semiconductor device according to any one of claims 1 to 4,
Each of the trench portions of the first trench portion group penetrates the drift region when viewed from the main surface side of the semiconductor substrate, and an end portion thereof is located in the second floating region. Semiconductor device. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ドリフト領域の上面側であって終端エリアに位置し，半導体基板の主表面側から見て少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通し，その底部が前記第１フローティング領域に位置し，その長手方向の端部が前記第２フローティング領域に位置し，ゲート電極を内蔵するトレンチ部群とが設けられていることを特徴とする絶縁ゲート型半導体装置。 In an insulated gate semiconductor device in which a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region are provided. ,
A first floating region that is surrounded by the drift region and at least partially located below the body region and is a second conductivity type semiconductor;
A second conductivity type semiconductor which is located on the upper surface side of the drift region and located in the termination area, and at least a part of the semiconductor substrate faces the body region across the drift region when viewed from the main surface side of the semiconductor substrate. A floating area,
A trench portion group penetrating the body region in the thickness direction of the semiconductor substrate, a bottom portion thereof being located in the first floating region, a longitudinal end portion thereof being located in the second floating region, and incorporating a gate electrode And an insulated gate semiconductor device. 請求項６に記載する絶縁ゲート型半導体装置において，
前記第１フローティング領域と前記第２フローティング領域とが繋がっていることを特徴とする絶縁ゲート型半導体装置。 In the insulated gate semiconductor device according to claim 6,
An insulated gate semiconductor device, wherein the first floating region and the second floating region are connected. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法において，
基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，
前記ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，
前記第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通する第１トレンチ部群と，前記第１不純物注入工程にて形成された第１拡散領域を貫通する第２トレンチ部と形成するトレンチ部形成工程と，
前記トレンチ部形成工程にて形成した第１トレンチ部群の各トレンチ部および第２トレンチ部の各底部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 An insulated gate semiconductor device comprising: a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate; and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region. In the manufacturing method,
Forming a drift region which is a first conductivity type semiconductor on a substrate;
By implanting impurities into the drift region formed in the drift region forming step, the body region that is the second conductivity type semiconductor and the second region at least partially facing the body region with the drift region interposed therebetween. A first impurity implantation step for forming a first diffusion region which is a conductive semiconductor;
A first trench portion group penetrating the body region formed in the first impurity implantation step in a thickness direction of the semiconductor substrate; and a second trench portion penetrating the first diffusion region formed in the first impurity implantation step. A trench part forming step for forming the trench part;
A second diffusion region which is a second conductivity type semiconductor is formed by injecting impurities from each trench portion of the first trench portion group and each bottom portion of the second trench portion formed in the trench portion forming step. A method for manufacturing an insulated gate semiconductor device, comprising: an impurity implantation step. 請求項８に記載する絶縁ゲート型半導体装置の製造方法において，
前記第２不純物注入工程後に，前記トレンチ部形成工程にて形成した第１トレンチ部群の各トレンチ部内に導体を堆積させる導体堆積工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 In the manufacturing method of the insulated gate semiconductor device according to claim 8,
A method of manufacturing an insulated gate semiconductor device, comprising: a conductor deposition step of depositing a conductor in each trench portion of the first trench portion group formed in the trench portion formation step after the second impurity implantation step. 請求項８に記載する絶縁ゲート型半導体装置の製造方法において，
前記第２不純物注入工程後に，半導体基板の主表面上であって前記ボディ領域と前記第１拡散領域とを分離するドリフト領域の少なくとも一部と対向する位置に導体を堆積させる導体堆積工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 In the manufacturing method of the insulated gate semiconductor device according to claim 8,
A conductor deposition step of depositing a conductor on the main surface of the semiconductor substrate at a position facing at least a part of the drift region separating the body region and the first diffusion region after the second impurity implantation step; A method of manufacturing an insulated gate semiconductor device, comprising: 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法において，
基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，
前記ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，
前記第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通するとともに長手方向の端部が第１拡散領域に位置するトレンチ部群を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にて形成した各トレンチ部の底部および長手方向の端部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 An insulated gate semiconductor device comprising: a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate; and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region. In the manufacturing method,
Forming a drift region which is a first conductivity type semiconductor on a substrate;
By implanting impurities into the drift region formed in the drift region forming step, the body region that is the second conductivity type semiconductor and the second region at least partially facing the body region with the drift region interposed therebetween. A first impurity implantation step for forming a first diffusion region which is a conductive semiconductor;
A trench portion forming step of forming a trench portion group penetrating the body region formed in the first impurity implantation step in the thickness direction of the semiconductor substrate and having an end portion in the longitudinal direction located in the first diffusion region;
A second impurity implantation step of forming a second diffusion region, which is a second conductivity type semiconductor, by implanting impurities from the bottom and the longitudinal end of each trench formed in the trench formation process A method of manufacturing an insulated gate semiconductor device, comprising:
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