JP4491307B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は，半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界集中を緩和することにより，高耐圧化と低オン抵抗化との両立を図った半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor device that achieves both high breakdown voltage and low on-resistance by relaxing electric field concentration on a semiconductor layer, and a method for manufacturing the same.

従来から，パワーデバイス用の半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。この半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。   Conventionally, a trench gate type semiconductor device having a trench gate structure has been proposed as a semiconductor device for power devices. In this semiconductor device, there is generally a trade-off relationship between high breakdown voltage and low on-resistance.

この点に着目した半導体装置としては，例えば特許文献１に開示されているものがある。この半導体装置は，概略，図１９に示すように構成されている。すなわち，図１９中の上面側にＮ+ ソース領域３１が設けられ，下側にＮ+ ドレイン領域１１が設けられている。そして，それらの間には上面側から，Ｐボディ領域４１およびＮ- ドリフト領域１２が設けられている。さらに，半導体装置の上面側の一部を掘り込むことで形成されたトレンチ２１が設けられている。また，トレンチ２１には，ゲート電極２２が内蔵されている。また，トレンチ２１から離れた位置にＰフローティング領域５９が設けられている。また，ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ- ボディ領域４１から絶縁されている。 As a semiconductor device focusing on this point, for example, there is one disclosed in Patent Document 1. This semiconductor device is schematically configured as shown in FIG. That is, an N + source region 31 is provided on the upper surface side in FIG. 19, and an N + drain region 11 is provided on the lower side. Between them, a P body region 41 and an N − drift region 12 are provided from the upper surface side. Further, a trench 21 formed by digging a part of the upper surface side of the semiconductor device is provided. In addition, a gate electrode 22 is built in the trench 21. A P floating region 59 is provided at a position away from the trench 21. The gate electrode 22 is insulated from the P − body region 41 by a gate insulating film 24 formed on the wall surface of the trench 21.

この半導体装置９００では，Ｎ- ドリフト領域１２内にＰフローティング領域５９を設けることにより，電界のピークの上昇を抑止することができるとしている。そして，最大ピーク値を低減することで高耐圧化を図ることができるとしている。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができるとしている。 In this semiconductor device 900, by providing the P floating region 59 in the N − drift region 12, an increase in the electric field peak can be suppressed. And, it is said that a high breakdown voltage can be achieved by reducing the maximum peak value. Further, since the withstand voltage is high, the on-resistance can be lowered by increasing the impurity concentration of the N − drift region 12.

また，この他の半導体装置としては，例えば特許文献２に記載されているものがある。この半導体装置は，ドリフト領域内にｐｎｐｎ・・・の順に幅方向に不純物領域をサンドイッチ状に形成したものである。このような構造は，スーパージャンクション構造と呼ばれ，ゲート電圧のスイッチオフ時にドリフト領域の完全空乏化を可能としている。そのため，従来の構造よりも不純物濃度を高くすることができ，低オン抵抗化を図ることができるとしている。
特開平９−１９１１０９号公報 特開２００３−２７３３５５号公報 As another semiconductor device, for example, there is one described in Patent Document 2. In this semiconductor device, impurity regions are formed in a sandwich shape in the width direction in the order of pnpn. Such a structure is called a super-junction structure, and makes it possible to completely deplete the drift region when the gate voltage is switched off. Therefore, the impurity concentration can be made higher than that of the conventional structure, and the on-resistance can be reduced.
JP-A-9-191109 JP 2003-273355 A

しかしながら，前記した従来の半導体装置には，次のような問題があった。特許文献１に開示された半導体装置は，次のような手順で作製される。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型ドリフト領域１２となるＮ- 型シリコン層をエピタキシャル成長により形成する。このときＮ- 型シリコン層は，図１９中のＺの位置まで形成する。次に，Ｐフローティング領域５９をイオン注入等により形成する。次に，再度エピタキシャル成長を行って残りのＮ- 型シリコン層を形成する。これにより，Ｐフローティング領域５９がＮ- ドリフト領域１２に完全に囲まれた半導体装置が形成される。 However, the conventional semiconductor device described above has the following problems. The semiconductor device disclosed in Patent Document 1 is manufactured by the following procedure. First, an N − type silicon layer to be an N − type drift region 12 is formed on an N + substrate to be an N + drain region 11 by epitaxial growth. At this time, the N − type silicon layer is formed up to the position of Z in FIG. Next, a P floating region 59 is formed by ion implantation or the like. Next, epitaxial growth is performed again to form the remaining N − type silicon layer. As a result, a semiconductor device in which the P floating region 59 is completely surrounded by the N − drift region 12 is formed.

すなわち，Ｎ- ドリフト領域１２に完全に囲まれたＰフローティング領域５９を形成する際には，少なくとも２回のＮ- 型シリコン層の形成工程（エピタキシャル成長工程）が必要であり，作製するのに非常に手間がかかる。さらに，Ｐフローティング領域を多段とするには，Ｎ- 型シリコン層の形成工程の他，イオン注入工程，熱拡散工程等を繰り返し行う必要があり，工程数の増加が顕著になる。 That is, when forming the P floating region 59 completely surrounded by the N − drift region 12, at least two N − type silicon layer forming steps (epitaxial growth steps) are required, which is extremely difficult to manufacture. It takes time and effort. Furthermore, in a multi-stage the P floating region, N - other processes forming type silicon layer, it is necessary to repeat the ion implantation process, a thermal diffusion process or the like, increase in the number of steps is remarkable.

そこで，本出願人は，図２０に示すような絶縁ゲート型半導体装置９１０を提案している（特願２００３−３７５０９８号）。この絶縁ゲート型半導体装置９１０では，Ｎ- 型シリコン層の形成後にトレンチの底部からイオンを埋め込むこととしている。これにより，１回のＮ- 型シリコン層の形成工程によって形成可能であり，作製手順が簡素な点で特許文献１の問題を解決している。しかしながら，Ｐフローティング領域を多段とする場合，図２１に示すようにトレンチ２１の底部とＰ- ボディ領域４１と中間に位置するＰフローティング領域５２のサイズがＰフローティング領域５１のサイズと比べて著しく小さい。そのため，耐圧保持機能を十分に発揮することができない。 Therefore, the present applicant has proposed an insulated gate semiconductor device 910 as shown in FIG. 20 (Japanese Patent Application No. 2003-375098). In this insulated gate semiconductor device 910, ions are embedded from the bottom of the trench after the N − type silicon layer is formed. Thus, it can be formed by a single N − -type silicon layer forming process, and the problem of Patent Document 1 is solved in that the manufacturing procedure is simple. However, when the P floating region is multi-staged, the size of the P floating region 52 located between the bottom of the trench 21 and the P − body region 41 is significantly smaller than the size of the P floating region 51 as shown in FIG. . For this reason, the pressure holding function cannot be fully exhibited.

また，特許文献２に開示された半導体装置のようにスーパージャンクション構造を有するものについても，作製するのに非常に手間がかかる。すなわち，エピタキシャル成長，不純物の埋め込み，トレンチ形成等を繰り返す必要があり，工程数が非常に多くなる。   In addition, a semiconductor device having a super junction structure such as the semiconductor device disclosed in Patent Document 2 is very laborious to manufacture. That is, it is necessary to repeat epitaxial growth, impurity implantation, trench formation, and the like, and the number of processes becomes very large.

さらに，高耐圧化を図るためには拡散層のピッチを狭くする必要があるが，現状では２０μｍ以下のピッチとすることは困難である。これは，エピタキシャル成長工程等の熱負荷が高い工程が繰り返し行われることから，拡散層のサイズを細かく制御することが困難なためである。   Furthermore, in order to achieve a high breakdown voltage, it is necessary to narrow the pitch of the diffusion layer, but it is difficult to set the pitch to 20 μm or less at present. This is because it is difficult to finely control the size of the diffusion layer because a process with a high thermal load such as an epitaxial growth process is repeatedly performed.

また，トレンチを形成した後に斜め方向からイオン注入を行うことで，エピタキシャル成長工程の回数を減らして拡散層を形成する技術が開示されている。すなわち，熱負荷を抑制しつつスーパージャンクション構造を有する半導体装置を製造することができる技術が開示されている（例えば，特開２００３−１０１０２２号公報）。しかしながら，斜め方向からイオン注入を行うと，トレンチの開口幅と注入角度によってイオンの到達深さが決まるが，ティルト角が小さくトレンチの側壁に平行に近いと，側壁の酸化膜を通過させることが困難となり，トレンチの側壁に高濃度の不純物注入を行うことができない。また，トレンチが深い場合では，注入角度に制限があり，わずかな角度のずれで反射が生じるため，所望の位置に不純物を注入する際の安定性に欠ける。そのため，不純物を深い場所に正確に埋め込むことができない。一方で，確実に高耐圧化を図るためには拡散層を深くする必要がある。よって，高耐圧化を十分に図ることができていない。   In addition, a technique for forming a diffusion layer by reducing the number of epitaxial growth steps by performing ion implantation from an oblique direction after forming a trench is disclosed. That is, a technique capable of manufacturing a semiconductor device having a super junction structure while suppressing a thermal load is disclosed (for example, Japanese Patent Application Laid-Open No. 2003-101022). However, when ion implantation is performed from an oblique direction, the ion arrival depth is determined by the opening width and implantation angle of the trench. However, if the tilt angle is small and close to the sidewall of the trench, the oxide film on the sidewall can be passed. It becomes difficult, and high concentration impurity implantation cannot be performed on the sidewall of the trench. In addition, when the trench is deep, the implantation angle is limited, and reflection occurs at a slight angle shift, so that stability when implanting impurities at a desired position is lacking. For this reason, the impurities cannot be embedded accurately in a deep place. On the other hand, it is necessary to deepen the diffusion layer in order to ensure high breakdown voltage. Therefore, it is not possible to sufficiently increase the breakdown voltage.

本発明は，前記した従来の半導体装置が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる半導体装置およびその製造方法を提供することにある。   The present invention has been made to solve at least one of the problems of the conventional semiconductor device described above. That is, an object of the present invention is to provide a semiconductor device and a manufacturing method thereof that can be easily manufactured while achieving both high breakdown voltage and low on-resistance.

この課題の解決を目的としてなされた半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とを有する半導体装置であって，ドリフト領域に囲まれ，少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，半導体基板の上面に開口部が設けられ，ボディ領域を貫通するとともにその底部が第１フローティング領域内に位置する第１トレンチ部と，ドリフト領域に囲まれ，第１フローティング領域の下方に位置し，第１フローティング領域と非接触であり，第２導電型半導体である第２フローティング領域と，第１トレンチ部の底部に開口部が設けられ，その底部が第２フローティング領域領域内に位置する第２トレンチ部とを有し，第１トレンチ部内には，絶縁物を堆積してなる堆積絶縁層と，堆積絶縁層上に位置し，ボディ領域と対面するゲート電極とが形成されており，堆積絶縁層は，第２トレンチ部を絶縁物で充填しており，堆積絶縁層の上端は，ボディ領域の下端よりも下方に位置するとともに第１フローティング領域の上端よりも上方に位置することを特徴とするものである。 A semiconductor device for solving this problem includes a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate, and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region. The semiconductor device includes: a first floating region that is surrounded by a drift region, at least partially located below the body region, and is a second conductivity type semiconductor; and an upper surface of the semiconductor substrate. , Penetrating through the body region and having a bottom portion surrounded by the drift region and a first trench portion located in the first floating region, located below the first floating region, and not in contact with the first floating region, An opening is provided at the bottom of the second floating region which is the second conductivity type semiconductor and the first trench portion, and the bottom is within the second floating region. A first insulating layer formed on the first insulating layer, and a gate electrode located on the first insulating layer and facing the body region. The deposited insulating layer fills the second trench portion with an insulator, and the upper end of the deposited insulating layer is located below the lower end of the body region and above the upper end of the first floating region. It is characterized by this.

すなわち，本発明の半導体装置は，ボディ領域の下方にドリフト領域に囲まれた第１フローティング領域を有している。また，第１フローティング領域の下方にドリフト領域に囲まれた第２フローティング領域を有している。すなわち，半導体基板の上下方向（厚さ方向）に，第１フローティング領域と第２フローティング領域とが並んで配置されている。また，第２トレンチ部が第１トレンチ部の底部の一部を開口部としていることから，第１トレンチ部と第２トレンチ部とは一体であって段差状のトレンチ部をなしている。 That is, the semiconductor device of the present invention has the first floating region surrounded by the drift region below the body region. A second floating region surrounded by the drift region is provided below the first floating region. That is, the first floating region and the second floating region are arranged side by side in the vertical direction (thickness direction) of the semiconductor substrate. In addition, since the second trench portion has a part of the bottom of the first trench portion as an opening, the first trench portion and the second trench portion are integrated to form a stepped trench portion.

そして，本発明の半導体装置では，段差状のトレンチ部が形成された半導体基板に対して垂直方向から不純物を埋め込むことにより，第１フローティング領域と第２フローティング領域とを同時に形成することができる。すなわち，数少ない工程で半導体基板の厚さ方向に多層のフローティング領域を形成することができる。また，１回の熱拡散処理により第１フローティング領域と第２フローティング領域とを一度に形成することができることから，半導体基板に対する熱負荷が少なく，各フローティング領域のサイズの制御性が良い。 In the semiconductor device of the present invention , the first floating region and the second floating region can be formed at the same time by burying impurities from the vertical direction with respect to the semiconductor substrate in which the stepped trench portion is formed. That is, a multi-layer floating region can be formed in the thickness direction of the semiconductor substrate with a few steps. Further, since the first floating region and the second floating region can be formed at a time by one thermal diffusion treatment, the thermal load on the semiconductor substrate is small, and the controllability of the size of each floating region is good.

また，本発明の半導体装置では，第１トレンチ部と第２トレンチ部との間に段差が設けられており，その段差部分の下方にもフローティング領域が存在する。そのため，第２フローティング部とボディ領域と中間に位置する第１Ｐフローティング領域のサイズが，段差が設けられていない従来の形態（図２１参照）と比べて大きい。よって，耐圧保持機能を十分に発揮することができる。 In the semiconductor device of the present invention , a step is provided between the first trench portion and the second trench portion, and a floating region also exists below the step portion. Therefore, the size of the first P floating region located in the middle between the second floating portion and the body region is larger than that of the conventional form in which no step is provided (see FIG. 21). Therefore, the withstand voltage holding function can be sufficiently exhibited.

また，本発明の半導体装置の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている半導体装置の製造方法であって，半導体基板の上面にマスク材を形成するマスク形成工程と，マスク材を第１の溝幅でパターニングする第１パターニング工程と，第１パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることによりトレンチ部を形成する第１トレンチ部形成工程と，第１トレンチ部形成工程の後，前記マスク材の溝幅を第１の溝幅よりも広い第２の溝幅に広げる第２パターニング工程と，第２パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることにより，段差状であってその段差部がドリフト領域内に位置決めされるトレンチ部を形成する第２トレンチ部形成工程と，第２トレンチ部形成工程にて形成された段差状のトレンチ部に対して半導体基板の厚さ方向から不純物を注入する不純物注入工程と，不純物注入工程の後，熱拡散処理を行うことで，トレンチ部の段差部に位置し，第２導電型半導体である第１フローティング領域と，トレンチ部の底部に位置し，第１フローティング領域とは非接触であり，第２導電型半導体である第２フローティング領域とを形成するフローティング領域を形成するフローティング領域形成工程と，第２トレンチ部形成工程にて形成された段差状のトレンチ部内に絶縁物を充填して堆積絶縁層を形成し，その堆積絶縁層の上端がボディ領域の下端よりも下方に位置するとともに第１フローティング領域の上端よりも上方に位置するようにその堆積絶縁層の一部を除去し，その堆積絶縁層上にボディ領域と対面するゲート電極を形成するゲート電極形成工程とを含むことを特徴としている。
In addition, the semiconductor device manufacturing method of the present invention includes a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate, and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region. A method for manufacturing a semiconductor device, comprising: a mask forming step for forming a mask material on an upper surface of a semiconductor substrate; a first patterning step for patterning the mask material with a first groove width; and a first patterning step. After the first trench portion forming step of forming a trench portion by digging a part of the semiconductor substrate in the thickness direction, and after the first trench portion forming step, the groove width of the mask material is changed to the first groove width. After the second patterning step for widening the width of the second groove and the second patterning step, a part of the semiconductor substrate is dug down in the thickness direction so that the stepped portion is drifted. A second trench portion forming step for forming a trench portion positioned in the region, and an impurity for injecting impurities from the thickness direction of the semiconductor substrate into the stepped trench portion formed in the second trench portion forming step A thermal diffusion process is performed after the implantation step and the impurity implantation step, so that the first floating region that is the second conductivity type semiconductor and the bottom portion of the trench portion are located at the step portion of the trench portion, A floating region forming step for forming a floating region which is non-contact with the floating region and forms a second floating region which is a second conductivity type semiconductor, and a stepped trench formed in the second trench portion forming step The portion is filled with an insulating material to form a deposited insulating layer, the upper end of the deposited insulating layer is located below the lower end of the body region, and the first float Removing a portion of the deposited insulating layer so as to be positioned above the upper end of the region, is characterized by comprising a gate electrode forming step of forming a gate electrode facing the body region to the deposited insulating layer .

本発明によれば，１回のエピタキシャル成長工程により不純物領域を形成することができる。また，段差状のトレンチを設けることで，１回の熱拡散処理により少なくとも２層の不純物拡散層を同時に形成することができる。そのため，工程が簡素であり，熱負荷が少ない。また，熱負荷が少ないため，不純物拡散層のサイズを細やかに制御することができる。そのため，同一導電型の不純物領域の幅方向のピッチを狭くすることができる。よって，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる半導体装置およびその製造方法が実現されている。   According to the present invention, the impurity region can be formed by one epitaxial growth process. Further, by providing the step-shaped trench, at least two impurity diffusion layers can be simultaneously formed by one thermal diffusion treatment. Therefore, the process is simple and the heat load is small. In addition, since the thermal load is small, the size of the impurity diffusion layer can be finely controlled. Therefore, the pitch in the width direction of impurity regions of the same conductivity type can be reduced. Therefore, a semiconductor device and a manufacturing method thereof that can be easily manufactured while achieving both high breakdown voltage and low on-resistance have been realized.

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（以下，「ＤＳ間」とする）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below in detail with reference to the accompanying drawings. In the present embodiment, the present invention is applied to a power MOS that controls conduction between a drain and a source (hereinafter referred to as “between DS”) by applying a voltage to an insulated gate.

［第１の形態］
第１の形態に係る半導体装置１００は，図１の断面図に示す構造を有している。なお，図１中，図１９で示した従来の半導体装置と同一記号の構成要素は，その構成要素と同一機能を有するものである。また，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。 [First embodiment]
The semiconductor device 100 according to the first embodiment has a structure shown in the sectional view of FIG. In FIG. 1, components having the same symbols as those of the conventional semiconductor device shown in FIG. 19 have the same functions as those components. In this specification, the whole of the starting substrate and the single crystal silicon portion formed by epitaxial growth on the starting substrate is referred to as a semiconductor substrate.

半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１およびコンタクト抵抗を下げるために高濃度に形成されたコンタクトＰ+ 領域３２が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ６．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．２μｍ）である。 In the semiconductor device 100, an N + source region 31 and a contact P + region 32 formed at a high concentration for reducing contact resistance are provided on the upper surface side in FIG. On the other hand, an N + drain region 11 is provided on the lower surface side. Between them, a P − body region 41 and an N − drift region 12 are provided from the upper surface side. The total thickness of the P − body region 41 and the N − drift region 12 (hereinafter referred to as “epitaxial layer”) is approximately 6.5 μm (of which the thickness of the P − body region 41 is approximately 1.2 μm).

また，半導体基板の上面側の一部を掘り込むことにより段差状のゲートトレンチが形成されている。具体的には，開口部の幅が広い上段トレンチ２１と，開口部の幅が狭い下段トレンチ２５とが一体となってゲートトレンチを構成している。すなわち，下段トレンチ２５は，上段トレンチ２１の底部の一部に開口部を有している。上段トレンチ２１の深さはおよそ２．５μｍであり，Ｐ- ボディ領域４１を貫通している。下段トレンチ２５の底部の位置は，半導体基板の上面からおよそ４．０μｍである。また，上段トレンチ２１の開口部の幅はおよそ０．８μｍであり，下段トレンチ２５の開口部の幅はおよそ０．４μｍである。 Further, a step-shaped gate trench is formed by digging a part of the upper surface side of the semiconductor substrate. Specifically, the upper trench 21 having a wide opening and the lower trench 25 having a narrow opening constitute an integrated gate trench. That is, the lower trench 25 has an opening at a part of the bottom of the upper trench 21. Upper trench 21 has a depth of approximately 2.5 μm and penetrates P − body region 41. The position of the bottom of the lower trench 25 is approximately 4.0 μm from the upper surface of the semiconductor substrate. The width of the opening of the upper trench 21 is approximately 0.8 μm, and the width of the opening of the lower trench 25 is approximately 0.4 μm.

また，下段トレンチ２５内は，絶縁物（例えば，酸化シリコン）の堆積による堆積絶縁層２３で充填されている。さらに，上段トレンチ２１内も，その一部が堆積絶縁層２３で充填されている。また，上段トレンチ２１内では，堆積絶縁層２３上に導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置しており，具体的には半導体基板の上面からおよそ１．３μｍの深さに位置している。そして，ゲート電極２２は，上段トレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。 The lower trench 25 is filled with a deposited insulating layer 23 formed by depositing an insulator (for example, silicon oxide). Further, a part of the upper trench 21 is filled with the deposited insulating layer 23. In the upper trench 21, a gate electrode 22 is formed on the deposited insulating layer 23 by depositing a conductor (for example, polysilicon). The lower end of the gate electrode 22 is located below the lower surface of the P − body region 41, and specifically, is located at a depth of about 1.3 μm from the upper surface of the semiconductor substrate. The gate electrode 22 faces the N + source region 31 and the P − body region 41 of the semiconductor substrate via the gate insulating film 24 formed on the wall surface of the upper trench 21. That is, the gate electrode 22 is insulated from the N + source region 31 and the P − body region 41 by the gate insulating film 24.

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールしている。 In the semiconductor device 100 having such a structure, a channel effect is generated in the P − body region 41 by applying a voltage to the gate electrode 22, thereby controlling conduction between the N + source region 31 and the N − drift region 12. is doing.

さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１およびＰフローティング領域５２が形成されている。Ｐフローティング領域５１およびＰフローティング領域５２の断面は，図１の断面図に示したようにそれぞれ略円形形状となっている。また，Ｐフローティング領域５１は，Ｐフローティング領域５２の下方に位置している。そして，下段トレンチ２５の底部がＰフローティング領域５１内に，上段トレンチ２１の底部（段差状のトレンチの段差部）がＰフローティング領域５２内に，それぞれ位置している。 Further, in the semiconductor device 100, a P floating region 51 and a P floating region 52 surrounded by the N − drift region 12 are formed. The cross sections of the P floating region 51 and the P floating region 52 are substantially circular as shown in the cross sectional view of FIG. The P floating area 51 is located below the P floating area 52. The bottom of the lower trench 25 is located in the P floating region 51, and the bottom of the upper trench 21 (the step portion of the stepped trench) is located in the P floating region 52.

上段トレンチ２１の底部の寸法および下段トレンチ２５の底部の寸法は，それぞれの底部を包含するＰフローティング領域のサイズを考慮して，ゲート電圧のスイッチオフ時に電界のピークが均等となる寸法とする。   The dimension of the bottom of the upper trench 21 and the dimension of the bottom of the lower trench 25 are determined so that the peak of the electric field is uniform when the gate voltage is switched off in consideration of the size of the P floating region including each bottom.

また，各上段トレンチ２１は，およそ３．０μｍのピッチで形成されている。さらに，隣り合うＰフローティング領域５２，５２間には，十分なスペース（電流経路）が確保されている。よって，オン状態において，Ｐフローティング領域５２の存在がドレイン電流に対する妨げとなることはない。また，堆積絶縁層２３の上端は，Ｐフローティング領域５２の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５２とは対面していない。   Each upper trench 21 is formed at a pitch of about 3.0 μm. Further, a sufficient space (current path) is secured between the adjacent P floating regions 52 and 52. Therefore, in the ON state, the presence of the P floating region 52 does not hinder the drain current. The upper end of the deposited insulating layer 23 is located above the upper end of the P floating region 52. Therefore, the gate electrode 22 deposited on the deposited insulating layer 23 and the P floating region 52 do not face each other.

本形態の半導体装置１００は，ゲート電極２２を内蔵する上段トレンチ２１の下方にＰフローティング領域５１，５２が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ＤＳ間の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５２に到達すると，Ｐフローティング領域５２がパンチスルー状態となってその電位が固定される。 The semiconductor device 100 according to the present embodiment is provided with P floating regions 51 and 52 below the upper trench 21 in which the gate electrode 22 is embedded. It has the following characteristics. That is, when the gate voltage is switched off, a depletion layer is formed in the N − drift region 12 from the PN junction with the P − body region 41 due to the voltage between DS. And the vicinity of the PN junction location becomes a peak of electric field strength. When the tip of the depletion layer reaches the P floating region 52, the P floating region 52 enters a punch-through state, and its potential is fixed.

さらに，ＤＳ間の印加電圧が高いと，Ｐフローティング領域５２の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５２の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値の低減を図ることができる。 Further, when the applied voltage between the DSs is high, a depletion layer is also formed from the lower end of the P floating region 52. In addition to the PN junction between the P − body region 41 and the vicinity of the lower end portion of the P floating region 52, the electric field strength peaks. That is, electric field peaks can be formed at two locations, and the maximum peak value can be reduced.

また，ＤＳ間の印加電圧がさらに高い場合には，Ｐフローティング領域５２の下端部から空乏層が形成され，その空乏層がＰフローティング領域５１に到達する。そのため，Ｐフローティング領域５１の下端部でも電界強度のピークとなる。従って，電界のピークを３箇所に形成でき，より最大ピーク値の低減を図ることができる。よって，高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。 When the applied voltage between the DSs is higher, a depletion layer is formed from the lower end of the P floating region 52, and the depletion layer reaches the P floating region 51. For this reason, the electric field strength also peaks at the lower end of the P floating region 51. Therefore, electric field peaks can be formed at three locations, and the maximum peak value can be further reduced. Therefore, high breakdown voltage can be achieved. Further, since the withstand voltage is high, the on-resistance can be lowered by increasing the impurity concentration of the N − drift region 12.

なお，Ｐフローティング領域５１とＰ- ボディ領域４１との間に位置するＰフローティング領域の数を増やすほど電界のピーク箇所を多くすることができる。そのため，Ｐフローティング領域の数が多いほど高耐圧化および低オン抵抗化を図ることができる。図２は，Ｐフローティング領域５１とＰ- ボディ領域４１との間に２層のＰフローティング領域５２，５３を設けた半導体装置１１０を示している。すなわち，半導体装置１１０は３層構造のＰフローティング領域を有している。具体的には，上段トレンチ２１の底部を包含するＰフローティング領域５２と，中段トレンチ２６の底部を包含するＰフローティング領域５３と，下段トレンチ２５の底部を包含するＰフローティング領域５１とを有している。この半導体装置１１０では，電界のピークを４箇所に形成でき，より最大ピーク値の低減を図ることができる。 The number of electric field peak points can be increased as the number of P floating regions located between the P floating region 51 and the P − body region 41 is increased. Therefore, the higher the number of P floating regions, the higher the breakdown voltage and the lower the on-resistance. FIG. 2 shows a semiconductor device 110 in which two layers of P floating regions 52 and 53 are provided between the P floating region 51 and the P − body region 41. That is, the semiconductor device 110 has a three-layer P floating region. Specifically, it has a P floating region 52 including the bottom of the upper trench 21, a P floating region 53 including the bottom of the middle trench 26, and a P floating region 51 including the bottom of the lower trench 25. Yes. In the semiconductor device 110, electric field peaks can be formed at four locations, and the maximum peak value can be further reduced.

続いて，図１に示した半導体装置１００の製造プロセスを図３ないし図５により説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，コンタクトＰ+ 領域３２，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ- ボディ領域４１およびＮ+ ソース領域３１が形成される。これにより，図３（ａ）に示すようにＮ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。 Next, a manufacturing process of the semiconductor device 100 shown in FIG. 1 will be described with reference to FIGS. First, an N − type silicon layer is formed on the N + substrate to be the N + drain region 11 by epitaxial growth. This N − -type silicon layer (epitaxial layer) is a portion that becomes each of the N − drift region 12, the contact P + region 32, and the N + source region 31. Then, a P − body region 41 and an N + source region 31 are formed by subsequent ion implantation or the like. As a result, a semiconductor substrate having an epitaxial layer on the N + drain region 11 is produced as shown in FIG.

次に，半導体基板上にＨＴＯ（High Temperatuer Oxide）などのハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する。そして，図３（ｂ）に示すように下段トレンチ２５の幅と同等の溝幅でパターニングを行う。すなわち，下段トレンチ２５に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図３（ｃ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，中間トレンチ２９が形成される。中間トレンチ２９の幅は，下段トレンチ２５の幅と同等である。また，中間トレンチ２９の深さ（半導体基板の上面から中間トレンチ２９の底部までの長さ）は，下段トレンチ２５の深さ（下段トレンチ２５の開口部（上段トレンチ２１の底部）からその底部までの長さ）と同等である。   Next, a hard mask 91 such as HTO (High Temperatuer Oxide) is formed on the semiconductor substrate, and a resist 92 is formed on the hard mask 91. Then, patterning is performed with a groove width equivalent to the width of the lower trench 25 as shown in FIG. That is, patterning of a portion corresponding to the lower trench 25 is performed. Next, after performing mask dry etching, trench dry etching is performed as shown in FIG. The intermediate trench 29 is formed by this dry etching. The width of the intermediate trench 29 is equal to the width of the lower trench 25. The depth of the intermediate trench 29 (the length from the upper surface of the semiconductor substrate to the bottom of the intermediate trench 29) is the depth of the lower trench 25 (from the opening of the lower trench 25 (the bottom of the upper trench 21) to the bottom thereof. Is equivalent to the length).

次に，図３（ｄ）に示すように上段トレンチ２１に相当する部位のパターニングを行う。すなわち，ハードマスク９１の溝幅を上段トレンチ２１の幅と同等となるまで広げる。次に，マスクドライエッチングを行った後，図３（ｅ）に示すように再度トレンチドライエッチングを行う。このドライエッチングにより，半導体基板の一部がその厚さ方向に均等に掘り下げられ，上段トレンチ２１と下段トレンチ２５とが同時に形成される。つまり，段差状のゲートトレンチが形成される。トレンチドライエッチングを行った後，不要なハードマスク９１およびレジスト９２を除去する。   Next, as shown in FIG. 3D, a pattern corresponding to the upper trench 21 is patterned. That is, the groove width of the hard mask 91 is increased until it becomes equal to the width of the upper trench 21. Next, after performing mask dry etching, trench dry etching is performed again as shown in FIG. By this dry etching, a part of the semiconductor substrate is dug down uniformly in the thickness direction, and the upper trench 21 and the lower trench 25 are formed simultaneously. That is, a stepped gate trench is formed. After performing trench dry etching, unnecessary hard mask 91 and resist 92 are removed.

次に，熱酸化処理を行うことにより，上段トレンチ２１および下段トレンチ２５のそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜９３を形成する。犠牲酸化膜９３は，各トレンチの側壁にイオン注入を行わないようにするためのものである。   Next, a sacrificial oxide film 93 having a thickness of about 30 nm is formed on the wall surfaces of the upper trench 21 and the lower trench 25 by performing a thermal oxidation process. The sacrificial oxide film 93 is used to prevent ion implantation from being performed on the side walls of each trench.

次に，図４（ｆ）に示すように各トレンチの底面から不純物のイオン注入を行う。その後，熱拡散処理を行うことにより，図４（ｇ）に示すようにＰフローティング領域５１，５２を形成する。すなわち，１回の熱拡散処理によって２層のＰフローティング領域を同時に形成することができる。その後，ウェットエッチングにて犠牲酸化膜９３を除去する。これにより，図３（ｅ）でのドライエッチングによるダメージ層が除去される。   Next, as shown in FIG. 4F, impurity ions are implanted from the bottom of each trench. Thereafter, by performing thermal diffusion processing, P floating regions 51 and 52 are formed as shown in FIG. That is, two layers of P floating regions can be formed simultaneously by one thermal diffusion process. Thereafter, the sacrificial oxide film 93 is removed by wet etching. Thereby, the damaged layer by dry etching in FIG. 3E is removed.

次に，ＣＤＥ（Chemical Dry Etching）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化した後，５０ｎｍ程度の厚さの熱酸化膜９４を形成する。この熱酸化膜９４により，後述する絶縁膜の埋め込み性が向上するとともに界面準位の影響を排除することが可能となる。なお，シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，熱酸化膜９４を形成する必要はない。   Next, the wall surface of each trench is smoothed by using an isotropic etching method such as CDE (Chemical Dry Etching), and then a thermal oxide film 94 having a thickness of about 50 nm is formed. This thermal oxide film 94 improves the embedding property of an insulating film, which will be described later, and can eliminate the influence of the interface state. If the silicon surface is exposed and the insulator is more embedded, the thermal oxide film 94 need not be formed.

次に，図４（ｈ）に示すようにＣＶＤ（Chemical Vapor Deposition）法によって上段トレンチ２１および下段トレンチ２５内に絶縁膜２３を堆積させる。具体的に絶縁膜（堆積絶縁層）２３としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。   Next, as shown in FIG. 4H, an insulating film 23 is deposited in the upper trench 21 and the lower trench 25 by a CVD (Chemical Vapor Deposition) method. Specifically, as the insulating film (deposited insulating layer) 23, silicon oxide formed by, for example, a low pressure CVD method using TEOS (Tetra-Ethyl-Orso-Silicate) as a raw material or a CVD method using ozone and TEOS as raw materials. Applicable to membranes.

次に，図４（ｉ）に示すように堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。その後，酸化性雰囲気にてアニール処理を行う。具体的には，例えばＨ2 とＯ2 との混合気体の雰囲気中，９００℃〜１０００℃の範囲内の温度により，２０分程度の時間，酸化アニール処理を行う。このアニール処理によって堆積絶縁層２３の緻密化が図られる。さらに，酸化性雰囲気中にてアニール処理を行っていることから，図４（ｊ）に示すようにシリコン表面に沿って５０ｎｍ程度の厚さの熱酸化膜９５が形成される。なお，酸化アニール処理の方法としては，例えば水素燃焼酸化法やドライ酸化法がある。 Next, dry etching is performed on the deposited insulating layer 23 as shown in FIG. Thereby, a part of the deposited insulating layer 23 is removed (etched back), and a space for forming the gate electrode 22 is secured. Thereafter, annealing is performed in an oxidizing atmosphere. Specifically, for example, an oxidation annealing process is performed for about 20 minutes at a temperature in the range of 900 ° C. to 1000 ° C. in an atmosphere of a mixed gas of H 2 and O 2 . By this annealing treatment, the deposited insulating layer 23 is densified. Further, since annealing is performed in an oxidizing atmosphere, a thermal oxide film 95 having a thickness of about 50 nm is formed along the silicon surface as shown in FIG. Examples of the oxidation annealing method include a hydrogen combustion oxidation method and a dry oxidation method.

次に，半導体基板の表面に対して洗浄処理を行う。具体的には，フッ酸系の薬液（例えば，緩衝フッ酸）によるウェットエッチングを行う。この洗浄処理により，図５（ｋ）に示すように酸化アニール処理にて半導体基板の表面に形成された熱酸化膜９５や堆積絶縁層２３の表層部が除去される。これにより，エッチバックにてゲートトレンチ２１の壁面に生じる付着物やダメージ層が熱酸化膜９５とともに除去される。   Next, a cleaning process is performed on the surface of the semiconductor substrate. Specifically, wet etching using a hydrofluoric acid chemical solution (for example, buffered hydrofluoric acid) is performed. By this cleaning process, as shown in FIG. 5 (k), the thermal oxide film 95 formed on the surface of the semiconductor substrate by the oxidation annealing process and the surface layer portion of the deposited insulating layer 23 are removed. As a result, deposits and damage layers generated on the wall surface of the gate trench 21 by etch back are removed together with the thermal oxide film 95.

次に，熱酸化処理を行い，図５（ｌ）に示すようにシリコン表面に膜厚が１００ｎｍ程度の熱酸化膜２４を形成する。この熱酸化膜２４が図１中のゲート酸化膜２４となる。具体的には，Ｈ2 とＯ2 との混合気体の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。 Next, thermal oxidation treatment is performed to form a thermal oxide film 24 having a thickness of about 100 nm on the silicon surface as shown in FIG. This thermal oxide film 24 becomes the gate oxide film 24 in FIG. Specifically, thermal oxidation treatment is performed at a temperature in the range of 900 ° C. to 1100 ° C. in an atmosphere of a mixed gas of H 2 and O 2 .

次に，エッチバックにて確保したスペースに対し，図５（ｍ）に示すようにゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜がゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。 Next, a gate material 22 is deposited in the space secured by etch back as shown in FIG. Specifically, the film formation conditions for the gate material 22 include, for example, a reactive gas mixed gas containing SiH 4 , a film formation temperature of 580 ° C. to 640 ° C., and a polysilicon film having a thickness of about 800 nm by atmospheric pressure CVD. Form. This polysilicon film becomes the gate electrode 22. As a method of forming the gate electrode 22, there is a method of depositing a conductor directly in the gate trench 21 or a method of once depositing a high resistance semiconductor and then diffusing impurities into the insulating layer.

次に，ゲート材２２による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，電極層の表面に酸化膜を形成する。最後に，ソース電極，ドレイン電極等を形成することにより，図１に示したような半導体装置１００が作製される。   Next, the electrode layer made of the gate material 22 is etched. Thereafter, cap oxidation is performed to form an oxide film on the surface of the electrode layer. Finally, a semiconductor device 100 as shown in FIG. 1 is manufactured by forming a source electrode, a drain electrode, and the like.

なお，図２に示した３層構造のＰフローティング領域を有する半導体装置１１０の場合には，図４（ｄ）に示したパターニングおよび図４（ｅ）に示したトレンチドライエッチングを繰り返す。すなわち，パターニングとトレンチドライエッチングとを繰り返し，半導体基板の厚さ方向に２箇所の段差部を有するトレンチを形成する。そして，その段差状のトレンチに対してイオン注入および熱拡散処理を行う。これにより，３層構造のＰフローティング領域が形成される。すなわち，Ｐフローティング領域が３層以上の構造を有する半導体装置であっても，１回の熱拡散処理によってすべてのＰフローティング領域を形成することができる。   In the case of the semiconductor device 110 having the three-layer P floating region shown in FIG. 2, the patterning shown in FIG. 4D and the trench dry etching shown in FIG. 4E are repeated. That is, patterning and trench dry etching are repeated to form a trench having two step portions in the thickness direction of the semiconductor substrate. Then, ion implantation and thermal diffusion treatment are performed on the stepped trench. As a result, a three-layer P floating region is formed. That is, even if the P floating region is a semiconductor device having a structure of three or more layers, all the P floating regions can be formed by one thermal diffusion process.

［第１の形態の応用例］
図１に示した半導体装置１００は，前述した製造プロセスの他，図６に示す製造プロセスによっても作製することができる。本製造プロセスでも図３（ａ）に示す半導体基板を出発材とする点は前述した製造プロセスと同様である。また，その半導体基板上にＨＴＯ等のハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する点も同様である。 [Application example of the first embodiment]
The semiconductor device 100 shown in FIG. 1 can be manufactured by the manufacturing process shown in FIG. 6 in addition to the manufacturing process described above. This manufacturing process is the same as the manufacturing process described above in that the semiconductor substrate shown in FIG. Similarly, a hard mask 91 such as HTO is formed on the semiconductor substrate, and a resist 92 is formed on the hard mask 91.

本製造プロセスでは，まず，図６（ａ）に示すように上段トレンチ２１の幅と同等の溝幅でパターニングを行う。すなわち，上段トレンチ２１に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図６（ｂ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，上段トレンチ２１が形成される。トレンチドライエッチングを行った後，不要なレジスト９２を除去する。   In this manufacturing process, patterning is first performed with a groove width equal to the width of the upper trench 21 as shown in FIG. That is, patterning of a portion corresponding to the upper trench 21 is performed. Next, after performing mask dry etching, trench dry etching is performed as shown in FIG. By this dry etching, the upper trench 21 is formed. After performing trench dry etching, unnecessary resist 92 is removed.

次に，図６（ｃ）に示すようにＣＶＤ法によって上段トレンチ２１内に絶縁膜９６を堆積する。絶縁膜９６としては，例えばＴＥＯＳを原料としたシリコン酸化膜が該当する。このとき絶縁膜９６は，上段トレンチ２１内に下段トレンチ２５の幅と同等の幅の隙間が残るようにシリコン基板の表面に形成される。具体的に，半導体装置１００を製造する際には，０．２μｍ程度の膜厚の絶縁膜９６が形成される。   Next, as shown in FIG. 6C, an insulating film 96 is deposited in the upper trench 21 by the CVD method. As the insulating film 96, for example, a silicon oxide film using TEOS as a raw material corresponds. At this time, the insulating film 96 is formed on the surface of the silicon substrate so that a gap having a width equivalent to the width of the lower trench 25 remains in the upper trench 21. Specifically, when the semiconductor device 100 is manufactured, the insulating film 96 having a thickness of about 0.2 μm is formed.

次に，ドライエッチングを行うことにより，図６（ｄ）に示すように絶縁膜９６の底部を除去する。このドライエッチングの際，上段トレンチ２１の側壁はエッチングレートが遅いためにエッチングが進まない。そのため，上段トレンチ２１の底部およびシリコン基板の表面の絶縁膜９６が除去され，上段トレンチ２１の底部の半導体層が露出する。一方，上段トレンチ２１の側壁の絶縁膜９６は殆どエッチングされずに残される。   Next, dry etching is performed to remove the bottom of the insulating film 96 as shown in FIG. During this dry etching, the etching does not proceed on the side wall of the upper trench 21 because the etching rate is slow. Therefore, the insulating film 96 on the bottom of the upper trench 21 and the surface of the silicon substrate is removed, and the semiconductor layer on the bottom of the upper trench 21 is exposed. On the other hand, the insulating film 96 on the side wall of the upper trench 21 is left without being etched.

次に，図６（ｅ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，上段トレンチ２１の底部のうち半導体層が露出した部分が掘り下げられ，下段トレンチ２５が形成される。トレンチドライエッチングを行った後，不要な絶縁膜９６およびハードマスク９１を除去する。これにより，図６（ｆ）に示すように所望の形状のトレンチが得られる。   Next, trench dry etching is performed as shown in FIG. By this dry etching, the exposed portion of the semiconductor layer in the bottom of the upper trench 21 is dug down, and the lower trench 25 is formed. After performing trench dry etching, unnecessary insulating film 96 and hard mask 91 are removed. As a result, a trench having a desired shape is obtained as shown in FIG.

その後，熱酸化処理を行うことにより，上段トレンチ２１および下段トレンチ２５のそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜９３を形成する。以後は，前述した製造プロセスのうちの図４（ｆ）以降の処理を行うことにより，図１に示したような半導体装置１００が作製される。また，図６（ｃ）に示した酸化膜マスクの形成から図６（ｅ）に示したトレンチドライエッチングまでの処理を繰り返すことにより，３層構造のＰフローティング領域を有する半導体装置１１０を形成することが可能である。   Thereafter, a thermal oxidation process is performed to form a sacrificial oxide film 93 having a thickness of about 30 nm on the respective wall surfaces of the upper trench 21 and the lower trench 25. Thereafter, the semiconductor device 100 as shown in FIG. 1 is manufactured by performing the processing after FIG. 4F in the manufacturing process described above. Further, by repeating the processes from the formation of the oxide film mask shown in FIG. 6C to the trench dry etching shown in FIG. 6E, the semiconductor device 110 having the three-layer P floating region is formed. It is possible.

以上詳細に説明したように第１の形態の半導体装置１００では，段差状のゲートトレンチを設けることとしている。すなわち，上段トレンチ２１と，上段トレンチ２１の底部の一部をさらに掘り込むことにより形成された下段トレンチ２５とを設けることとしている。そして，この段差状のゲートトレンチに対してイオン注入を行うことにより，ゲートトレンチの段差部分（上段トレンチ２１の底部），およびゲートトレンチの底部（下段トレンチ２５の底部）に同時に不純物が埋め込まれる。そして，１回の熱拡散処理によりＰフローティング領域５１およびＰフローティング領域５２が形成される。つまり本形態では，従来の形態のようにエピタキシャル成長工程，イオン注入工程，熱拡散工程等を繰り返すことなく，多層構造のＰフローティング領域を形成することができる。従って，製造工程が簡素である。   As described above in detail, in the semiconductor device 100 of the first embodiment, a step-shaped gate trench is provided. That is, the upper trench 21 and the lower trench 25 formed by further digging a part of the bottom of the upper trench 21 are provided. Impurities are simultaneously buried in the step portion of the gate trench (the bottom portion of the upper trench 21) and the bottom portion of the gate trench (the bottom portion of the lower trench 25) by performing ion implantation on the step-shaped gate trench. Then, the P floating region 51 and the P floating region 52 are formed by one thermal diffusion process. That is, in this embodiment, a P-floating region having a multilayer structure can be formed without repeating the epitaxial growth process, the ion implantation process, the thermal diffusion process, and the like as in the conventional embodiment. Therefore, the manufacturing process is simple.

また，第１の形態の半導体装置１００では，ゲートトレンチが段差状であり，段差部分の下方にもＰフローティング領域が存在する。そのため，ゲートトレンチの底部とＰ- ボディ領域４１と中間に位置するＰフローティング領域５２のサイズが従来の形態（図２１参照）と比べて大きい。よって，耐圧保持機能を十分に発揮することができる。 In the semiconductor device 100 of the first embodiment, the gate trench has a step shape, and a P floating region also exists below the step portion. Therefore, the size of the P floating region 52 located in the middle of the bottom of the gate trench and the P − body region 41 is larger than that of the conventional form (see FIG. 21). Therefore, the withstand voltage holding function can be sufficiently exhibited.

また，ゲートトレンチは，表面側の上段トレンチ２１の幅が広く，内側の下段トレンチ２５の幅が狭い。そのため，絶縁膜２３の埋め込み性がよい。なお，ゲート電極２２から離れている部分，例えば下段トレンチ２５内部にボイド等が発生したとしても素子特性に影響しない。   Further, the gate trench has a wide upper trench 21 on the surface side and a narrow inner lower trench 25. Therefore, the filling property of the insulating film 23 is good. Even if a void or the like is generated in a portion away from the gate electrode 22, for example, in the lower trench 25, the element characteristics are not affected.

また，本形態では，１回の熱拡散処理によって複数のＰフローティング領域を同時に形成している。そのため，熱負荷が少なく，Ｐフローティング領域のサイズの制御性が良い。よって，隣り合うＰフローティング領域間の調節を細やかに行うことができ，半導体基板のコンパクト化が図られる。また，不純物を半導体基板に対して垂直方向からイオン注入により不純物を打ち込むため，トレンチの底部まで確実に不純物を埋め込むことができる。   In this embodiment, a plurality of P floating regions are simultaneously formed by a single thermal diffusion process. Therefore, the thermal load is small and the controllability of the size of the P floating region is good. Therefore, the adjustment between adjacent P floating regions can be performed finely, and the semiconductor substrate can be made compact. Further, since the impurity is implanted by ion implantation from a direction perpendicular to the semiconductor substrate, the impurity can be surely buried up to the bottom of the trench.

また，ゲート電極２２の下方に堆積絶縁層２３が形成されているため，ゲート−ドレイン間の帰還容量（Ｃｇｄ）が小さい。よって，発振の防止や駆動損失の低減を図ることができる。   Further, since the deposited insulating layer 23 is formed below the gate electrode 22, the feedback capacitance (Cgd) between the gate and the drain is small. Therefore, oscillation can be prevented and drive loss can be reduced.

［第２の形態］
第２の形態に係る半導体装置２００は，図７の正面断面図に示す構造を有している。本形態の半導体装置２００の特徴は，半導体装置２００がいわゆるスーパージャンクション構造を有している点である。すなわち，本形態の半導体装置２００では，Ｐ- ボディ領域４１の下方にＰ- ボディ領域４１と繋がっているＰ型拡散領域が設けられ，そのＰ型拡散領域とＮ- ドリフト領域１２とが半導体基板の幅方向に交互に繰り返される構造となっている。この点，Ｐ- ボディ領域４１の下方に位置するＰ型拡散領域がフローティング領域である第１の形態と異なる。 [Second form]
The semiconductor device 200 according to the second embodiment has the structure shown in the front sectional view of FIG. A feature of the semiconductor device 200 of this embodiment is that the semiconductor device 200 has a so-called super junction structure. That is, in the semiconductor device 200 of this embodiment, P - P below the body region 41 - P-type diffusion region is provided in communication with the body region 41, the P-type diffusion region and the N - drift region 12 and the semiconductor substrate The structure is repeated alternately in the width direction. This is different from the first embodiment in which the P-type diffusion region located below the P − body region 41 is a floating region.

半導体装置２００では，第１の形態の半導体装置１００と同様に，Ｎ+ ソース領域３１，Ｎ+ ドレイン領域１１，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。また，半導体装置２００の上面側には，Ｐ- ボディ領域４１を貫通する上段トレンチ２１と，上段トレンチ２１の底部に開口部を有する下段トレンチ２５とが設けられている。すなわち，幅が広い上段トレンチ２１と，幅が狭い下段トレンチ２５とが一体となって段差状のゲートトレンチが構成されている。また，上段トレンチ２１および下段トレンチ２５内には，堆積絶縁層２３が設けられている。さらに，上段トレンチ２１にはゲート電極２２が内蔵されている。 The semiconductor device 200 is provided with an N + source region 31, an N + drain region 11, a P − body region 41, and an N − drift region 12, similarly to the semiconductor device 100 of the first embodiment. On the upper surface side of the semiconductor device 200, an upper trench 21 that penetrates the P − body region 41 and a lower trench 25 having an opening at the bottom of the upper trench 21 are provided. That is, the upper trench 21 having a large width and the lower trench 25 having a small width are integrated to form a stepped gate trench. A deposited insulating layer 23 is provided in the upper trench 21 and the lower trench 25. Furthermore, a gate electrode 22 is built in the upper trench 21.

さらに，半導体装置２００には，Ｎ- ドリフト領域１２に挟まれたＰ拡散領域５４およびＰ拡散領域５５が形成されている。また，Ｐ拡散領域５４は，Ｐ拡散領域５５の下方に位置している。そして，下段トレンチ２５の底部がＰ拡散領域５１内に，上段トレンチ２１の底部（段差状のトレンチの段差部）がＰ拡散領域５５内に，それぞれ位置している。Ｐ拡散領域５４およびＰ拡散領域５５の断面は，それぞれ略円形形状となっているとともにＰ拡散領域５４の上部とＰ拡散領域５５の下部とが繋がった状態となっている。すなわち，Ｐ拡散領域５４とＰ拡散領域５５とは一体のＰ型拡散領域となっている。そして，Ｐ拡散領域５４とＰ拡散領域５５とによって下段トレンチ２５を囲んだ状態となっている。 Further, P diffusion region 54 and P diffusion region 55 sandwiched between N − drift regions 12 are formed in semiconductor device 200. Further, the P diffusion region 54 is located below the P diffusion region 55. The bottom of the lower trench 25 is located in the P diffusion region 51, and the bottom of the upper trench 21 (the step portion of the stepped trench) is located in the P diffusion region 55. The cross sections of the P diffusion region 54 and the P diffusion region 55 are substantially circular, and the upper portion of the P diffusion region 54 and the lower portion of the P diffusion region 55 are connected. That is, the P diffusion region 54 and the P diffusion region 55 are an integral P type diffusion region. The lower trench 25 is surrounded by the P diffusion region 54 and the P diffusion region 55.

また，Ｐ拡散領域５４およびＰ拡散領域５５は，Ｐ- ボディ領域４１とも繋がった状態となっている。図８は，図７のＡ−Ａ断面を示す図，すなわち半導体装置２００を上面から見たときの状態を示す断面図である。また，図９は，図７のＢ−Ｂ断面を示す図，すなわち半導体装置２００を側面から見たときの状態を示す断面図である。なお，図７は，半導体装置２００を正面から見たときの状態を示す断面図である。図８に示すように，半導体装置２００には，上段トレンチ２１の長手方向の端部の周辺に，Ｐ- ボディ領域４１と繋がっているＰ- 拡散層５０が設けられている。また，Ｐ- 拡散層５０は，図９に示すようにＰ拡散領域５５と繋がっている。すなわち，Ｐ- ボディ領域４１，Ｐ拡散領域５４，およびＰ拡散領域５５は，Ｐ- 拡散層５０を介して一体のＰ型拡散領域となっている。 P diffusion region 54 and P diffusion region 55 are also connected to P − body region 41. FIG. 8 is a cross-sectional view showing the AA cross section of FIG. 7, that is, a state when the semiconductor device 200 is viewed from above. FIG. 9 is a cross-sectional view showing a cross section taken along the line B-B of FIG. 7, that is, a state when the semiconductor device 200 is viewed from the side. FIG. 7 is a cross-sectional view showing a state when the semiconductor device 200 is viewed from the front. As shown in FIG. 8, in the semiconductor device 200, a P − diffusion layer 50 connected to the P − body region 41 is provided around the longitudinal end portion of the upper trench 21. Further, the P − diffusion layer 50 is connected to the P diffusion region 55 as shown in FIG. That is, the P − body region 41, the P diffusion region 54, and the P diffusion region 55 form an integral P-type diffusion region via the P − diffusion layer 50.

Ｐ拡散領域５４，５５のサイズおよび濃度は，チャージバランスを考慮して設計する必要がある。具体的には，次の条件式（１）を満たすように設計する。
ｄ１・ｎ１＝ｄ２・ｎ２ （１）
条件式（１）中，ｄ１はＰ拡散領域に挟まれたＮ- ドリフト領域１２の幅（図７の寸法ｄ１）を，ｎ１はＮ- ドリフト領域１２の不純物濃度を，ｄ２はＰ拡散領域の幅（図７の寸法ｄ２）を，ｄ２はＰ拡散領域の不純物濃度をそれぞれ意味している。 The size and concentration of the P diffusion regions 54 and 55 must be designed in consideration of the charge balance. Specifically, it is designed to satisfy the following conditional expression (1).
d1 · n1 = d2 · n2 (1)
In conditional expression (1), d1 is the width of the N − drift region 12 sandwiched between the P diffusion regions (dimension d1 in FIG. 7), n1 is the impurity concentration of the N − drift region 12, and d2 is the P diffusion region. The width (dimension d2 in FIG. 7) and d2 mean the impurity concentration of the P diffusion region, respectively.

なお，本形態の半導体装置２００は，第１の形態の製造プロセスとほぼ同様の製造プロセスにて作製することができる。第１の形態と異なる点は，Ｐ- ボディ領域４１とＰ拡散領域５４と繋げるＰ- 拡散層５０を形成する工程を加えることである。具体的には，フォトリソグラフィ工程を追加し，Ｐ- ボディ領域４１よりも深い拡散処理を行うことより容易に作製することができる。 Note that the semiconductor device 200 of this embodiment can be manufactured by a manufacturing process substantially similar to the manufacturing process of the first embodiment. The difference from the first embodiment is that a step of forming a P − diffusion layer 50 connected to the P − body region 41 and the P diffusion region 54 is added. Specifically, it can be easily manufactured by adding a photolithography process and performing a diffusion treatment deeper than the P − body region 41.

以上詳細に説明したように第２の形態の半導体装置２００では，Ｐ- ボディ領域４１の下方であって半導体基板の厚さ方向にＰ拡散領域５４，５５を繋いで設けることとしている。さらに，Ｐ- ボディ領域４１とＰ拡散領域５４とを繋げて同電位とすることとしている。さらに，そのＰ拡散領域５４，５５とＮ- ドリフト領域１２とが半導体基板の幅方向に交互に繰り返される構造，すなわちスーパージャンクション構造となっている。 As described above in detail, in the semiconductor device 200 of the second embodiment, the P diffusion regions 54 and 55 are connected and provided below the P − body region 41 and in the thickness direction of the semiconductor substrate. Further, the P − body region 41 and the P diffusion region 54 are connected to have the same potential. Further, the P diffusion regions 54 and 55 and the N − drift region 12 are alternately repeated in the width direction of the semiconductor substrate, that is, a super junction structure.

本形態においても，第１の形態と同様に，従来の形態のようにエピタキシャル成長工程，イオン注入工程，熱拡散工程等を繰り返すことなく，多層のＰフローティング領域を形成することができる。従って，製造工程が簡素である。また，１回の熱拡散処理によって複数のＰ拡散領域を同時に形成している。そのため，熱負荷が少なく，Ｐ拡散領域のサイズの制御性が良い。そのことから，隣り合うＰ拡散領域５４，５４のピッチを従来の形態よりも狭くすることができる。よって，従来の形態と比較して，より高耐圧化を図ることができる。特に，低耐圧帯（耐圧２００Ｖ以下）の低オン抵抗デバイスに好適な構造である。   In this embodiment, similarly to the first embodiment, a multilayer P floating region can be formed without repeating the epitaxial growth process, the ion implantation process, the thermal diffusion process, and the like as in the conventional embodiment. Therefore, the manufacturing process is simple. Further, a plurality of P diffusion regions are simultaneously formed by one thermal diffusion process. Therefore, the heat load is small and the controllability of the size of the P diffusion region is good. Therefore, the pitch of the adjacent P diffusion regions 54 and 54 can be made narrower than that of the conventional form. Therefore, a higher breakdown voltage can be achieved compared to the conventional form. In particular, this structure is suitable for a low on-resistance device in a low breakdown voltage zone (withstand voltage 200 V or less).

［第３の形態］
第３の形態に係る半導体装置３００は，図１０の正面断面図に示す構造を有している。本形態の半導体装置３００の特徴は，ゲート電極が内蔵されているトレンチ（ゲートトレンチ）と，スーパージャンクション構造を構成するＰ拡散領域を形成するためのトレンチ（Ｐ拡散領域用トレンチ）とを別体とし，Ｐ拡散領域用トレンチを段差状に設けている点である。この点，ゲートトレンチとＰ拡散領域用トレンチとが一体である第２の形態と異なる。 [Third embodiment]
The semiconductor device 300 according to the third embodiment has the structure shown in the front sectional view of FIG. A feature of the semiconductor device 300 of this embodiment is that a trench (gate trench) in which a gate electrode is incorporated and a trench (P diffusion region trench) for forming a P diffusion region constituting a super junction structure are separated. The trench for the P diffusion region is provided in a step shape. This is different from the second embodiment in which the gate trench and the P diffusion region trench are integrated.

半導体装置３００では，第２の形態の半導体装置２００と同様に，Ｎ+ ソース領域３１，Ｎ+ ドレイン領域１１，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。また，半導体装置３００の上面側の一部を掘り込むことで形成されたトレンチ２７が設けられている。また，トレンチ２７には，ゲート電極２２が内蔵されている。ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ- ボディ領域４１から絶縁されている。 The semiconductor device 300 is provided with an N + source region 31, an N + drain region 11, a P − body region 41 and an N − drift region 12 as in the semiconductor device 200 of the second embodiment. Further, a trench 27 formed by digging a part of the upper surface side of the semiconductor device 300 is provided. In addition, the gate electrode 22 is built in the trench 27. Gate electrode 22 is insulated from P − body region 41 by gate insulating film 24 formed on the wall surface of trench 21.

また，半導体基板には，ゲート電極２２が内蔵されたゲートトレンチ２７の他，ゲートトレンチ２７を挟んだ両側にＰ拡散領域用トレンチが設けられている。このＰ拡散領域用トレンチは，幅が広い上段トレンチ２１と，幅が狭い下段トレンチ２５とによって段差状に構成され，その内部は絶縁物で充填されている。   In addition to the gate trench 27 in which the gate electrode 22 is built, the semiconductor substrate is provided with P diffusion region trenches on both sides of the gate trench 27. This P diffusion region trench is formed in a stepped shape by a wide upper trench 21 and a narrow lower trench 25, and the inside thereof is filled with an insulator.

さらに，半導体装置３００には，Ｎ- ドリフト領域１２に挟まれたＰ拡散領域５４およびＰ拡散領域５５が形成されている。また，Ｐ拡散領域５４は，Ｐ拡散領域５５の下方に位置している。そして，下段トレンチ２５の底部がＰ拡散領域５１内に，上段トレンチ２１の底部（段差状のトレンチの段差部）がＰ拡散領域５５内に，それぞれ位置している。Ｐ拡散領域５４およびＰ拡散領域５５の断面は，それぞれ略円形形状となっているとともにＰ拡散領域５４の上部とＰ拡散領域５５の下部とが繋がった状態となっている。すなわち，Ｐ拡散領域５４とＰ拡散領域５５とは一体のＰ型拡散領域となっている。 Further, P diffusion region 54 and P diffusion region 55 sandwiched between N − drift regions 12 are formed in semiconductor device 300. Further, the P diffusion region 54 is located below the P diffusion region 55. The bottom of the lower trench 25 is located in the P diffusion region 51, and the bottom of the upper trench 21 (the step portion of the stepped trench) is located in the P diffusion region 55. The cross sections of the P diffusion region 54 and the P diffusion region 55 are substantially circular, and the upper portion of the P diffusion region 54 and the lower portion of the P diffusion region 55 are connected. That is, the P diffusion region 54 and the P diffusion region 55 are an integral P type diffusion region.

また，半導体装置３００では，第２の形態の半導体装置と異なり，Ｐ拡散領域５５の上部とＰ- ボディ領域４１の下面とが繋がった状態となっている。すなわち，Ｐ- 拡散層５０を設けるまでもなく，Ｐ拡散領域５５とＰ- ボディ領域４１とは一体のＰ型拡散領域となっている。すなわち，本形態の半導体装置３００は，ゲート電極２２を内蔵するためのトレンチと，Ｐ拡散領域を形成するためのトレンチとを別体としている。そのため，Ｐ拡散領域を形成するためのトレンチをＰ型の不純物領域で取り囲んだとしてもドレイン電流に対する妨げとなることはない。そこで，Ｎ- ドリフト領域１２内の空乏化を確実にするため，Ｐ拡散領域５５の上部とＰ- ボディ領域４１の下面とを繋げている。 Further, in the semiconductor device 300, unlike the semiconductor device of the second embodiment, the upper part of the P diffusion region 55 and the lower surface of the P − body region 41 are connected. That is, it is not necessary to provide the P − diffusion layer 50, and the P diffusion region 55 and the P − body region 41 are an integral P type diffusion region. That is, in the semiconductor device 300 of this embodiment, the trench for incorporating the gate electrode 22 and the trench for forming the P diffusion region are separated. Therefore, even if the trench for forming the P diffusion region is surrounded by the P-type impurity region, it does not hinder the drain current. Therefore, the upper portion of the P diffusion region 55 and the lower surface of the P − body region 41 are connected to ensure depletion in the N − drift region 12.

本形態の半導体装置３００では，Ｐ- ボディ領域４１の下方にＰ- ボディ領域４１と繋がっているＰ拡散領域５４，５５が設けられ，そのＰ拡散領域５４，５５とＮ- ドリフト領域１２とが半導体基板の幅方向に交互に繰り返される構造，いわゆるスーパージャンクション構造となっている。以下，半導体装置３００の製造プロセスについて述べる。 In the semiconductor device 300 of this embodiment, P - downwardly P body region 41 - P diffusion regions 54 and 55 are connected to the body region 41 is provided, and the P diffusion region 54 and 55 N - and the drift region 12 It is a so-called super junction structure that is alternately repeated in the width direction of the semiconductor substrate. Hereinafter, a manufacturing process of the semiconductor device 300 will be described.

まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，エピタキシャル成長工程によりＮ- 型シリコン層を形成する。このエピタキシャル層の不純物濃度は，２．５Ｅ１６／ｃｍ3 である。そして，その後のイオン注入等によりＰ- ボディ領域４１，Ｎ+ ソース領域３１およびコンタクトＰ+ 領域３２を形成する。さらに，ゲートトレンチ２７を形成し，ゲートトレンチ２７内にゲート電極２２を形成する。これにより，図１１（ａ）に示すような半導体基板が作製される。すなわち，各Ｐ拡散領域の形成前に，あらかじめトレンチゲート部を形成しておく。 First, an N − type silicon layer is formed on the N + substrate to be the N + drain region 11 by an epitaxial growth process. The impurity concentration of this epitaxial layer is 2.5E16 / cm 3 . Then, a P − body region 41, an N + source region 31, and a contact P + region 32 are formed by subsequent ion implantation or the like. Further, the gate trench 27 is formed, and the gate electrode 22 is formed in the gate trench 27. As a result, a semiconductor substrate as shown in FIG. That is, a trench gate portion is formed in advance before forming each P diffusion region.

次に，半導体基板上にＨＴＯなどのハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する。そして，下段トレンチ２５に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図１１（ｂ）に示すようにトレンチドライエッチングを行う。このドライエッチングにより，中間トレンチ２９が形成される。中間トレンチ２９の幅は，下段トレンチ２５の幅と同等である。また，中間トレンチ２９の深さ（半導体基板の上面から中間トレンチ２９の底部までの長さ）は，下段トレンチ２５の深さ（下段トレンチ２５の開口部（上段トレンチ２１の底部）からその底部までの長さ）と同等である。   Next, a hard mask 91 such as HTO is formed on the semiconductor substrate, and a resist 92 is formed on the hard mask 91. Then, patterning of a portion corresponding to the lower trench 25 is performed. Next, after performing mask dry etching, trench dry etching is performed as shown in FIG. The intermediate trench 29 is formed by this dry etching. The width of the intermediate trench 29 is equal to the width of the lower trench 25. The depth of the intermediate trench 29 (the length from the upper surface of the semiconductor substrate to the bottom of the intermediate trench 29) is the depth of the lower trench 25 (from the opening of the lower trench 25 (the bottom of the upper trench 21) to the bottom thereof. Is equivalent to the length).

次に，上段トレンチ２１に相当する部位のパターニングを行う。次に，マスクドライエッチングを行った後，図１１（ｃ）に示すように再度トレンチドライエッチングを行う。このドライエッチングにより，パターニングされた部位で半導体基板の厚さ方向に均等に掘り下げられ，上段トレンチ２１と下段トレンチ２５とが同時に形成される。トレンチドライエッチングを行った後，不要なハードマスク９１およびレジスト９２を除去する。   Next, patterning of a portion corresponding to the upper trench 21 is performed. Next, after performing mask dry etching, trench dry etching is performed again as shown in FIG. By this dry etching, the patterned trench is evenly dug in the thickness direction of the semiconductor substrate, and the upper trench 21 and the lower trench 25 are formed simultaneously. After performing trench dry etching, unnecessary hard mask 91 and resist 92 are removed.

次に，熱酸化処理を行うことにより，上段トレンチ２１および下段トレンチ２５のそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜９３を形成する。犠牲酸化膜９３は，各トレンチの側壁にイオン注入を行わないようにするためのものである。   Next, a sacrificial oxide film 93 having a thickness of about 30 nm is formed on the wall surfaces of the upper trench 21 and the lower trench 25 by performing a thermal oxidation process. The sacrificial oxide film 93 is used to prevent ion implantation from being performed on the side walls of each trench.

次に，図１２（ｄ）に示すように各トレンチの底面から不純物のイオン注入を行う。次に，図１２（ｅ）に示すようにＣＶＤ法によってＰ拡散領域用トレンチ内に絶縁膜２３を堆積させる。具体的に絶縁膜（堆積絶縁層）２３としては，例えばＴＥＯＳを原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。なお，本形態では，エッチバック工程がないため，犠牲酸化膜９３は界面準位の影響を排除するため酸化膜（第１の形態では熱酸化膜９４）を兼ねることができる。   Next, as shown in FIG. 12D, impurity ions are implanted from the bottom of each trench. Next, as shown in FIG. 12E, an insulating film 23 is deposited in the P diffusion region trench by the CVD method. Specifically, the insulating film (deposited insulating layer) 23 corresponds to, for example, a silicon oxide film formed by a low pressure CVD method using TEOS as a raw material or a CVD method using ozone and TEOS as raw materials. In this embodiment, since there is no etch back process, the sacrificial oxide film 93 can also serve as an oxide film (thermal oxide film 94 in the first embodiment) in order to eliminate the influence of the interface state.

次に，堆積絶縁層２３のアニール処理を兼ねて熱拡散処理を行うことにより，図１２（ｆ）に示すようにＰ拡散領域５４，５５を形成する。その後，ソース電極，ドレイン電極等を形成することにより，図１０に示したような半導体装置３００が作製される。   Next, by performing a thermal diffusion process also as an annealing process for the deposited insulating layer 23, P diffusion regions 54 and 55 are formed as shown in FIG. Thereafter, by forming a source electrode, a drain electrode, and the like, the semiconductor device 300 as shown in FIG. 10 is manufactured.

なお，シミュレーションにより，半導体装置３００において以下の表１に示す特性が確認された。

Figure 0004491307
The characteristics shown in Table 1 below were confirmed in the semiconductor device 300 by simulation.
Figure 0004491307

以上詳細に説明したように第３の形態の半導体装置３００では，ゲートトレンチと，Ｐ拡散領域用トレンチとを別体とすることとしている。そのため，ゲートトレンチを従来の方法で形成すればよく，作製が容易である。また，第１の形態のように堆積絶縁層２３上にゲート電極を形成する必要がないため，絶縁膜２３の埋め込み性は問題にならない。さらには，Ｐ拡散領域を設計する際，ゲート電極の位置やサイズを考慮する必要がない。そのため，設計自由度が高い。また，ゲート電極２２とＰ拡散領域５４との間の距離が第２の半導体装置２００と比較して長い。そのため，電流経路を確保し易い。   As described above in detail, in the semiconductor device 300 of the third embodiment, the gate trench and the P diffusion region trench are separated. Therefore, the gate trench may be formed by a conventional method and is easy to manufacture. In addition, since it is not necessary to form a gate electrode on the deposited insulating layer 23 as in the first embodiment, the embeddability of the insulating film 23 is not a problem. Furthermore, it is not necessary to consider the position and size of the gate electrode when designing the P diffusion region. Therefore, the design freedom is high. Further, the distance between the gate electrode 22 and the P diffusion region 54 is longer than that of the second semiconductor device 200. Therefore, it is easy to secure a current path.

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。   Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, the gate insulating film 24 is not limited to an oxide film, and may be another type of insulating film such as a nitride film or a composite film. Also, the semiconductor is not limited to silicon, but may be other types of semiconductors (SiC, GaN, GaAs, etc.).

また，実施の形態の半導体装置はトレンチゲート型の半導体装置であるが，本発明の適用範囲はこれに限るものではない。すなわち，図１３に示すようにプレーナ型の半導体装置にも適用可能である。なお，図１３に示した半導体装置４００では，Ｐ拡散領域５６，５７によってスーパージャンクション構造を構成している。   Although the semiconductor device of the embodiment is a trench gate type semiconductor device, the scope of application of the present invention is not limited to this. That is, the present invention can be applied to a planar type semiconductor device as shown in FIG. In the semiconductor device 400 shown in FIG. 13, the P junction regions 56 and 57 constitute a super junction structure.

また，実施の形態の半導体装置は，図１４に示すような伝導度変調型パワーＭＯＳ（ＩＧＢＴ）に対しても適用可能である。   Further, the semiconductor device of the embodiment can also be applied to a conductivity modulation type power MOS (IGBT) as shown in FIG.

また，実施の形態の半導体装置は，伝導度変調型パワーＭＯＳとすることにより，これまでに述べた特性に加え，次のような特性を有している。すなわち，各Ｐフローティング領域にホールが蓄積するため，各Ｐフローティング領域がホールの供給源となる。その結果，Ｎ- ドリフト領域１２の表面領域，具体的にはＰフローティング領域５１よりも上方に位置する領域のホールの濃度を上げることができる。従って，低損失化が図られる。 The semiconductor device according to the embodiment has the following characteristics in addition to the characteristics described so far by adopting a conductivity modulation type power MOS. That is, since holes accumulate in each P floating region, each P floating region becomes a hole supply source. As a result, the concentration of holes in the surface region of the N − drift region 12, specifically, the region located above the P floating region 51 can be increased. Therefore, the loss can be reduced.

また，各Ｐフローティング領域からも空乏層が形成されるため，負荷短絡時の耐圧が向上する。すなわち，Ｐフローティング領域を有しない従来の半導体装置では，負荷短絡時に図１５に示すようにＰ- ボディ領域４１とＮ- ドリフト領域１２との間のＰＮ接合箇所からドレイン側に空乏層１５が形成され，トレンチ２１の下方の領域で電流が流れる。一方，本形態の半導体装置１００では，ゲート電極２２の下に堆積絶縁層２３が形成されており，図１６に示すようにトレンチ２１，２５に沿って電流が流れる。また，各Ｐフローティング領域からも空乏層１５が形成される。従って，負荷短絡時の電流経路が非常に狭い。その結果，短絡電流が低減し，負荷短絡時の耐圧が向上する。 In addition, since a depletion layer is formed also from each P floating region, the breakdown voltage when the load is short-circuited is improved. That is, in the conventional semiconductor device having no P floating region, a depletion layer 15 is formed on the drain side from the PN junction between P − body region 41 and N − drift region 12 as shown in FIG. Current flows in the region below the trench 21. On the other hand, in the semiconductor device 100 of this embodiment, the deposited insulating layer 23 is formed under the gate electrode 22, and current flows along the trenches 21 and 25 as shown in FIG. A depletion layer 15 is also formed from each P floating region. Therefore, the current path when the load is short-circuited is very narrow. As a result, the short-circuit current is reduced and the withstand voltage when the load is short-circuited is improved.

また，図１７あるいは図１８に示すようにＰ- ボディ領域４１とＮ- ドリフト領域１２との間にホールのバリアとして作用するＮホールバリア領域１８が形成されたパワーＭＯＳに対しても適用可能である。このＮホールバリア領域１８が形成されたパワーＭＯＳの場合，Ｎホールバリア領域１８内で空乏層の広がりが狭い。そのため，耐圧が低下してしまうおそれがある。しかしながら，本形態のようにＰフローティング領域を備えたパワーＭＯＳでは，Ｐ- ボディ領域４１とＮ- ドリフト領域１２との間のＰＮ接合箇所から形成される空乏層に加え，Ｐフローティング領域からも空乏層が形成されるため，耐圧の低下が抑制される。 Further, the present invention can also be applied to a power MOS in which an N hole barrier region 18 acting as a hole barrier is formed between the P − body region 41 and the N − drift region 12 as shown in FIG. 17 or FIG. is there. In the case of the power MOS in which the N hole barrier region 18 is formed, the depletion layer spreads narrowly in the N hole barrier region 18. As a result, the breakdown voltage may be reduced. However, in the power MOS having the P floating region as in the present embodiment, the depletion layer is formed from the PN junction portion between the P − body region 41 and the N − drift region 12 and is also depleted from the P floating region. Since the layer is formed, a decrease in breakdown voltage is suppressed.

第１の形態に係る半導体装置の構造（２段構造）を示す断面図である。It is sectional drawing which shows the structure (two-stage structure) of the semiconductor device which concerns on a 1st form. 第１の形態に係る半導体装置の応用例（３段構造）を示す断面図である。It is sectional drawing which shows the application example (three-stage structure) of the semiconductor device which concerns on a 1st form. 図１に示した半導体装置の製造工程を示す図（その１）である。FIG. 2 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1; 図１に示した半導体装置の製造工程を示す図（その２）である。FIG. 4 is a diagram (part 2) illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1; 図１に示した半導体装置の製造工程を示す図（その３）である。FIG. 4 is a diagram (part 3) illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1; 図１に示した半導体装置の製造工程を示す図（応用例）である。FIG. 8 is a diagram (application example) showing a manufacturing process of the semiconductor device shown in FIG. 1; 第２の形態に係る半導体装置の構造を示す正面断面図である。It is front sectional drawing which shows the structure of the semiconductor device which concerns on a 2nd form. 第２の形態に係る半導体装置の構造を示す上面断面図である。It is a top surface sectional view showing the structure of the semiconductor device concerning the 2nd form. 第２の形態に係る半導体装置の構造を示す側面断面図である。It is side surface sectional drawing which shows the structure of the semiconductor device which concerns on a 2nd form. 第３の形態に係る半導体装置の構造を示す正面断面図である。It is front sectional drawing which shows the structure of the semiconductor device which concerns on a 3rd form. 図１０に示した半導体装置の製造工程を示す図（その１）である。FIG. 11 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device depicted in FIG. 10; 図１０に示した半導体装置の製造工程を示す図（その２）である。FIG. 11 is a view (No. 2) showing a manufacturing process of the semiconductor device shown in FIG. 10; 本発明をプレーナ型の半導体装置に適用した例を示す図である。It is a figure which shows the example which applied this invention to the planar type semiconductor device. 本発明を伝導度変調型の半導体装置に適用した例を示す図である。It is a figure which shows the example which applied this invention to the conductivity modulation type semiconductor device. 従来の形態の半導体装置における負荷短絡時の電流経路を示す図である。It is a figure which shows the electric current path at the time of the load short circuit in the semiconductor device of the conventional form. 実施の形態の半導体装置における負荷短絡時の電流経路を示す図である。It is a figure which shows the electric current path at the time of the load short circuit in the semiconductor device of embodiment. ホールバリア層が形成された半導体装置の構造（その１）を示す断面図である。It is sectional drawing which shows the structure (the 1) of the semiconductor device in which the hole barrier layer was formed. ホールバリア層が形成された半導体装置の構造（その２）を示す断面図である。It is sectional drawing which shows the structure (the 2) of the semiconductor device in which the hole barrier layer was formed. 従来の形態に係る半導体装置の構造（その１）を示す断面図である。It is sectional drawing which shows the structure (the 1) of the semiconductor device which concerns on the conventional form. 従来の形態に係る半導体装置の構造（その２）を示す断面図である。It is sectional drawing which shows the structure (the 2) of the semiconductor device which concerns on the conventional form. 従来の形態に係る半導体装置の構造（その３）を示す断面図である。It is sectional drawing which shows the structure (the 3) of the semiconductor device which concerns on the conventional form.

符号の説明Explanation of symbols

１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ 上段トレンチ（第１トレンチ部）
２２ ゲート電極（ゲート電極）
２３ 堆積絶縁層（堆積絶縁層）
２４ ゲート絶縁膜
２５ 下段トレンチ（第２トレンチ部）
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５０ Ｐ- 拡散層
５１ Ｐフローティング領域（第２フローティング領域）
５２ Ｐフローティング領域（第１フローティング領域）
５４ Ｐ拡散領域（第２不純物領域）
５５ Ｐ拡散領域（第１不純物領域）
１００ 半導体装置 11 N + drain region 12 N − drift region (drift region)
21 Upper trench (first trench part)
22 Gate electrode (gate electrode)
23 Deposition insulation layer (Deposition insulation layer)
24 Gate insulating film 25 Lower trench (second trench part)
31 N + source region 41 P - body region (body region)
50 P − diffusion layer 51 P floating region (second floating region)
52 P floating area (first floating area)
54 P diffusion region (second impurity region)
55 P diffusion region (first impurity region)
100 Semiconductor device

Claims (4)

半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とを有する半導体装置において，
前記ドリフト領域に囲まれ，少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
半導体基板の上面に開口部が設けられ，前記ボディ領域を貫通するとともにその底部が前記第１フローティング領域内に位置する第１トレンチ部と，
前記ドリフト領域に囲まれ，前記第１フローティング領域の下方に位置し，前記第１フローティング領域と非接触であり，第２導電型半導体である第２フローティング領域と，
前記第１トレンチ部の底部に開口部が設けられ，その底部が前記第２フローティング領域領域内に位置する第２トレンチ部とを有し，
前記第１トレンチ部内には，
絶縁物を堆積してなる堆積絶縁層と，
前記堆積絶縁層上に位置し，前記ボディ領域と対面するゲート電極とが形成されており，
前記堆積絶縁層は，前記第２トレンチ部を絶縁物で充填しており，
前記堆積絶縁層の上端は，前記ボディ領域の下端よりも下方に位置するとともに前記第１フローティング領域の上端よりも上方に位置することを特徴とする半導体装置。 In a semiconductor device having a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region,
A first floating region that is surrounded by the drift region and at least partially located below the body region and is a second conductivity type semiconductor;
An opening is provided in an upper surface of the semiconductor substrate, and a first trench portion penetrating the body region and having a bottom portion located in the first floating region;
A second floating region that is surrounded by the drift region, is located below the first floating region, is not in contact with the first floating region, and is a second conductivity type semiconductor;
An opening is provided at the bottom of the first trench, and the bottom has a second trench located in the second floating region;
In the first trench part,
A deposited insulating layer formed by depositing an insulator;
A gate electrode located on the deposited insulating layer and facing the body region is formed;
The deposited insulating layer has the second trench portion filled with an insulator,
The semiconductor device according to claim 1, wherein an upper end of the deposited insulating layer is located below the lower end of the body region and above the upper end of the first floating region. 請求項１に記載する半導体装置において，
前記第２トレンチ部の開口部の幅は，前記第１トレンチ部の開口部の幅と比べて狭いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The width of the opening of the second trench part is narrower than the width of the opening of the first trench part. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とを有する半導体装置において，
前記ドリフト領域に囲まれ，少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ドリフト領域に囲まれ，前記第１フローティング領域の下方に位置し，前記第１フローティング領域と非接触であり，第２導電型半導体である第２フローティング領域と，
半導体基板の上面に開口部を有し，その壁面に段差が設けられ，その段差部が前記第１フローティング領域内に位置するとともにその底部が前記第２フローティング領域内に位置し，その開口部の幅が底部の幅より広いトレンチ部とを有し，
前記トレンチ部内には，
絶縁物を堆積してなる堆積絶縁層と，
前記堆積絶縁層上に位置し，前記ボディ領域と対面するゲート電極とが形成されており，
前記堆積絶縁層の上端は，前記ボディ領域の下端よりも下方に位置するとともに前記第１フローティング領域の上端よりも上方に位置することを特徴とする半導体装置。 In a semiconductor device having a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region,
A first floating region that is surrounded by the drift region and at least partially located below the body region and is a second conductivity type semiconductor;
A second floating region that is surrounded by the drift region, is located below the first floating region, is not in contact with the first floating region, and is a second conductivity type semiconductor;
An opening is formed on the upper surface of the semiconductor substrate, and a step is provided on the wall surface. The step is located in the first floating region and the bottom is located in the second floating region. A trench having a width wider than the width of the bottom,
In the trench part,
A deposited insulating layer formed by depositing an insulator;
A gate electrode located on the deposited insulating layer and facing the body region is formed;
The semiconductor device according to claim 1, wherein an upper end of the deposited insulating layer is located below the lower end of the body region and above the upper end of the first floating region. 半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている半導体装置の製造方法において，
半導体基板の上面にマスク材を形成するマスク形成工程と，
前記マスク材を第１の溝幅でパターニングする第１パターニング工程と，
第１パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることによりトレンチ部を形成する第１トレンチ部形成工程と，
第１トレンチ部形成工程の後，前記マスク材の溝幅を第１の溝幅よりも広い第２の溝幅に広げる第２パターニング工程と，
第２パターニング工程の後，半導体基板の一部を厚さ方向に掘り下げることにより，段差状であってその段差部が前記ドリフト領域内に位置決めされるトレンチ部を形成する第２トレンチ部形成工程と，
第２トレンチ部形成工程にて形成された段差状のトレンチ部に対して半導体基板の厚さ方向から不純物を注入する不純物注入工程と，
不純物注入工程の後，熱拡散処理を行うことで，前記トレンチ部の段差部に位置し，第２導電型半導体である第１フローティング領域と，前記トレンチ部の底部に位置し，前記第１フローティング領域とは非接触であり，第２導電型半導体である第２フローティング領域とを形成するフローティング領域形成工程と，
第２トレンチ部形成工程にて形成された段差状のトレンチ部内に絶縁物を充填して堆積絶縁層を形成し，その堆積絶縁層の上端が前記ボディ領域の下端よりも下方に位置するとともに前記第１フローティング領域の上端よりも上方に位置するようにその堆積絶縁層の一部を除去し，その堆積絶縁層上に前記ボディ領域と対面するゲート電極を形成するゲート電極形成工程と，
を含むことを特徴とする半導体装置の製造方法。 In a method of manufacturing a semiconductor device, wherein a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate and a body region that is a second conductivity type semiconductor located on an upper surface side of the drift region are provided. ,
A mask forming step of forming a mask material on the upper surface of the semiconductor substrate;
A first patterning step of patterning the mask material with a first groove width;
After the first patterning step, a first trench portion forming step of forming a trench portion by digging down a part of the semiconductor substrate in the thickness direction;
A second patterning step of expanding the groove width of the mask material to a second groove width wider than the first groove width after the first trench portion forming step;
After the second patterning step, a second trench portion forming step of forming a trench portion having a step shape and positioning the step portion in the drift region by digging a part of the semiconductor substrate in the thickness direction; ,
An impurity implantation step of implanting impurities from the thickness direction of the semiconductor substrate into the step-shaped trench portion formed in the second trench portion formation step;
A thermal diffusion process is performed after the impurity implantation step, so that the first floating region located at the step portion of the trench portion and the bottom portion of the trench portion is located at the bottom portion of the trench portion. A floating region forming step of forming a second floating region that is non-contact with the region and is a second conductivity type semiconductor ;
The stepped trench portion formed in the second trench portion forming step is filled with an insulator to form a deposited insulating layer, and the upper end of the deposited insulating layer is located below the lower end of the body region and A gate electrode forming step of removing a part of the deposited insulating layer so as to be located above the upper end of the first floating region, and forming a gate electrode facing the body region on the deposited insulating layer;
A method for manufacturing a semiconductor device, comprising:
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