JP2006093459A - Trench gate type semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a trench gate type semiconductor device which has a highly precise current sensing function and in which a high breakdown voltage is attained, and to provide a method of manufacturing it. <P>SOLUTION: The semiconductor device 100 includes a main cell 1 and a sense cell 2. The main cell 1 and the sense cell 2 are separated by a separated area 3. The main cell 1 and the sense cell 2 of the semiconductor device 100 become a mechanism which supports a breakdown voltage by P floating regions 51 and 52, in addition to the PN junction of an N<SP>-</SP>drift region 12 and a P<SP>-</SP>body region 41. A breakdown voltage maintaining mechanism equivalent to the main cell 1 and the sense cell 2 is provided even in the separated area 3 of the semiconductor device 100. More particularly, the P floating region 53 and its bottom reach the P floating region 53, and the gate trench 81 which contains a gate electrode 84 is provided. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は，電流センス機能を備えたトレンチゲート型半導体装置およびその製造方法に関する。さらに詳細には，高精度な電流センス機能を備えるとともに高耐圧化が図られたトレンチゲート型半導体装置およびその製造方法に関するものである。   The present invention relates to a trench gate type semiconductor device having a current sensing function and a manufacturing method thereof. More specifically, the present invention relates to a trench gate type semiconductor device having a high-accuracy current sensing function and a high breakdown voltage, and a method for manufacturing the same.

パワーデバイス用の半導体装置では，定格値以上の過電流が流れると接続されている負荷や素子自体が破壊されるおそれがある。そのため，パワーデバイス用の半導体装置では，このような事態を未然に防ぐために電流センス機能が設けられている。   In a power device semiconductor device, when an overcurrent exceeding the rated value flows, the connected load or the element itself may be destroyed. Therefore, a current sensing function is provided in a semiconductor device for power devices in order to prevent such a situation.

電流センス機能付きの半導体装置としては，例えば特許文献１に開示されているものがある。特許文献１に開示された半導体装置では，センスセルとメインセルとの間に不活性セルを配置している。これにより，センスセルからメインセルへ流出する寄生電流を防止し，信頼性が高いセンスセルを形成することができるとしている。   As a semiconductor device with a current sensing function, for example, there is one disclosed in Patent Document 1. In the semiconductor device disclosed in Patent Document 1, an inactive cell is arranged between a sense cell and a main cell. As a result, a parasitic current flowing from the sense cell to the main cell can be prevented and a highly reliable sense cell can be formed.

また，パワーデバイス用の半導体装置として，トレンチゲート構造を有する半導体装置（トレンチゲート型半導体装置）が提案されている。図１１に，トレンチゲート型半導体装置の例を示す。トレンチゲート型半導体装置９００は，図１１中の上面側にＮ+ ソース領域３１が設けられ，下側にＮ+ ドレイン領域１１が設けられている。そして，それらの間には上面側から，Ｐボディ領域４１およびＮ- ドリフト領域１２が設けられている。さらに，半導体装置の上面側からＰボディ領域４１を貫通するトレンチ２１が設けられている。また，トレンチ２１には，ゲート電極２２が内蔵されている。また，ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ- ボディ領域４１から絶縁されている。 As a semiconductor device for power devices, a semiconductor device having a trench gate structure (trench gate type semiconductor device) has been proposed. FIG. 11 shows an example of a trench gate type semiconductor device. In the trench gate type semiconductor device 900, an N + source region 31 is provided on the upper surface side in FIG. 11, and an N + drain region 11 is provided on the lower side. Then, from the upper surface side between them, P body region 41 and N - drift region 12 is provided. Further, a trench 21 penetrating the P body region 41 from the upper surface side of the semiconductor device is provided. In addition, a gate electrode 22 is built in the trench 21. The gate electrode 22 is insulated from the P − body region 41 by a gate insulating film 24 formed on the wall surface of the trench 21.

トレンチゲート型半導体装置９００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールしている。すなわち，ゲート電極２２のオンオフによって図１１中の縦方向に流れる電流を制御している。
特開２０００−３２３７０７号公報 In the trench gate type semiconductor device 900, a channel effect is generated in the P − body region 41 by applying a voltage to the gate electrode 22, thereby controlling conduction between the N + source region 31 and the N − drift region 12. . That is, the current flowing in the vertical direction in FIG. 11 is controlled by turning on and off the gate electrode 22.
JP 2000-323707 A

しかしながら，図１１に示したようなトレンチゲート型半導体装置に電流センス機能を設けると，次のような問題があった。すなわち，従来のデバイス構造では，電流センス比（メインセル電流量／センスセル電流量）が小さくなる傾向がある。例えば，電流センス機能付きのトレンチゲート型半導体装置では，図１２に示すようにセンスセルとメインセルとを分離する領域（以下，「分離エリア」とする）が設けられている。この分離エリアは不活性領域であり，Ｎ+ ソース領域３１が設けられていない。そのため，分離エリアからセンスセルおよびメインセルに電流が流れ込むことになる（図１２中の矢印は電流の流れを示す）。センスセルに流れ込む電流の全体量がメインセルと比較して著しく少ないことから，分離エリアから流れ込む電流の影響が大きくなる。その結果，電流センス比が小さくなると考えられる。 However, when the current sensing function is provided in the trench gate type semiconductor device as shown in FIG. 11, there is the following problem. That is, in the conventional device structure, the current sense ratio (main cell current amount / sense cell current amount) tends to be small. For example, in a trench gate type semiconductor device with a current sensing function, as shown in FIG. 12, a region for separating a sense cell and a main cell (hereinafter referred to as “isolation area”) is provided. This isolation area is an inactive region, and the N + source region 31 is not provided. Therefore, current flows from the separation area into the sense cell and the main cell (the arrow in FIG. 12 indicates the current flow). Since the total amount of current flowing into the sense cell is significantly smaller than that of the main cell, the influence of the current flowing from the separation area is increased. As a result, the current sense ratio is considered to be small.

また，図１１に示したようなトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。そこで，本出願人は，高耐圧化と低オン抵抗化との両立を図るため，図１３に示すような絶縁ゲート型半導体装置９１０を提案している（特願２００３−３７５０９８号）。この絶縁ゲート型半導体装置９１０では，Ｎ- ドリフト領域１２に囲まれるＰフローティング領域５１が設けられている。さらに，トレンチ２１の底部は，Ｐフローティング領域５１内に位置している。 Further, in the trench gate type semiconductor device as shown in FIG. 11, there is generally a trade-off relationship between high breakdown voltage and low on-resistance. Therefore, the present applicant has proposed an insulated gate semiconductor device 910 as shown in FIG. 13 (Japanese Patent Application No. 2003-375098) in order to achieve both high breakdown voltage and low on-resistance. In this insulated gate semiconductor device 910, a P floating region 51 surrounded by the N − drift region 12 is provided. Further, the bottom of the trench 21 is located in the P floating region 51.

図１３に示した半導体装置９１０では，Ｎ- ドリフト領域１２内にＰフローティング領域５１を設けることにより，電界のピークの上昇を抑止することができる。そして，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。 In the semiconductor device 910 shown in FIG. 13, by providing the P floating region 51 in the N − drift region 12, an increase in the electric field peak can be suppressed. A high breakdown voltage can be achieved by reducing the maximum peak value. Further, since a high-voltage, N - can raise the impurity concentration of the drift region 12 achieve low on resistance.

しかしながら，図１３に示した半導体装置９１０に電流センス機能を設けると，次のような問題が生じた。すなわち，半導体装置９１０では，分離エリアとその他の領域とで耐圧保持機構が異なるため，耐圧の低下が懸念される。   However, when the semiconductor device 910 shown in FIG. 13 is provided with a current sensing function, the following problem occurs. That is, in the semiconductor device 910, since the withstand voltage holding mechanism is different between the isolation area and other regions, there is a concern that the withstand voltage may decrease.

つまり，図１１に示したようなトレンチゲート型半導体装置では，ドレイン−ソース間（以下，「ＤＳ間」とする）の耐圧をＰ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層によって支えている。従って，トレンチゲート２１やＰフローティング領域５１の有無は耐圧特性に大きな影響を与えない。しかしながら，図１３に示したトレンチゲート型半導体装置９１０では，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層に加え，Ｐフローティング領域５１とのＰＮ接合箇所から広がる空乏層によっても耐圧を支えている。この耐圧保持機構に違いにより，単にメインセルとセンスセルとを隔離する分離エリアを設けただけでは，設計時の耐圧を確保することができない。 That is, in the trench gate type semiconductor device as shown in FIG. 11, the breakdown voltage between the drain and source (hereinafter referred to as “between DS”) is increased from the PN junction between the P − body region 41 and the N − drift region 12. It is supported by a spreading depletion layer. Therefore, the presence / absence of the trench gate 21 and the P floating region 51 does not greatly affect the breakdown voltage characteristics. However, in the trench gate type semiconductor device 910 shown in FIG. 13, in addition to the depletion layer extending from the PN junction between the P − body region 41 and the N − drift region 12, the depletion extending from the PN junction with the P floating region 51 is performed. The pressure resistance is also supported by the layers. Due to the difference in the withstand voltage holding mechanism, the withstand voltage at the time of design cannot be ensured simply by providing an isolation area for isolating the main cell and the sense cell.

本発明は，前記した従来の技術が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，高精度な電流センス機能を備えるとともに高耐圧化が確実に図られたトレンチゲート型半導体装置およびその製造方法を提供することにある。   The present invention has been made to solve at least one of the problems of the prior art described above. That is, an object of the present invention is to provide a trench gate type semiconductor device having a high-accuracy current sensing function and ensuring a high breakdown voltage, and a method for manufacturing the same.

この課題の解決を目的としてなされたトレンチゲート型半導体装置は，メインセル領域と，センスセル領域と，メインセル領域とセンスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置であって，半導体基板の主表面側に位置し，第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し，第２導電型半導体であるボディ領域と，ドリフト領域に囲まれるとともにメインセル領域内に位置し，第２導電型半導体である第１フローティング領域と，ドリフト領域に囲まれるとともにセンスセル領域内に位置し，第２導電型半導体である第２フローティング領域と，ドリフト領域に囲まれるとともに分離領域内に位置し，第２導電型半導体である第３フローティング領域とを有するものである。   A trench gate type semiconductor device for solving this problem includes a trench cell structure having a main cell region, a sense cell region, and an isolation region for isolating the main cell region and the sense cell region. An apparatus, which is located on the main surface side of a semiconductor substrate and surrounded by a drift region that is a first conductivity type semiconductor, a body region that is a second conductivity type semiconductor, and a drift region that is located on the upper surface side of the drift region And a first floating region that is a second conductivity type semiconductor and is surrounded by a drift region and is located in a sense cell region and a second floating region that is a second conductivity type semiconductor, and a drift A third floating region which is surrounded by the region and located in the isolation region and which is a second conductivity type semiconductor It is intended.

すなわち，本発明のトレンチゲート型半導体装置は，メインセル領域の他，電流検知用のセンスセル領域を備える，いわゆる電流センス機能付きの半導体装置である。このセンスセルは，不活性領域である分離領域によってメインセル領域から隔離されている。そして，メインセル領域内には，ドリフト領域（第１導電型半導体）に囲まれた第１フローティング領域（第２導電型半導体）を，センスセル領域内には，同じくドリフト領域に囲まれた第２フローティング領域（第２導電型半導体）をそれぞれ備え，これらにより電界のピーク点が少なくとも２箇所に形成される耐圧保持機構を有している。さらに，本発明のトレンチゲート型半導体装置は，不活性領域である分離領域内にもドリフト領域に囲まれた第３フローティング領域（第２導電型半導体）を設けている。この第３フローティング領域の存在によって，分離領域の耐圧保持機構をメインセル領域およびセンスセル領域と同等とすることができる。これにより，設計時の耐圧を確保することができ，高耐圧化を確実に図ることができる。   That is, the trench gate type semiconductor device of the present invention is a semiconductor device with a so-called current sensing function, which includes a sense cell region for current detection in addition to the main cell region. This sense cell is isolated from the main cell region by an isolation region which is an inactive region. A first floating region (second conductivity type semiconductor) surrounded by a drift region (first conductivity type semiconductor) is formed in the main cell region, and a second floating region (second conductivity type semiconductor) surrounded by the drift region is also formed in the sense cell region. Floating regions (second conductivity type semiconductors) are provided, respectively, and these have a withstand voltage holding mechanism in which electric field peak points are formed in at least two places. Furthermore, in the trench gate type semiconductor device of the present invention, a third floating region (second conductivity type semiconductor) surrounded by the drift region is also provided in the isolation region which is an inactive region. Due to the presence of the third floating region, the breakdown voltage holding mechanism of the isolation region can be made equivalent to that of the main cell region and the sense cell region. As a result, the withstand voltage at the time of design can be ensured and the withstand voltage can be reliably increased.

また，本発明のトレンチゲート型半導体装置は，分離領域内に第３フローティング領域を設けることにより，分離領域のうち，センスセル領域に電流が流れ込んでしまう領域を狭めることができる。よって，分離領域から流れ込む電流の影響が小さく，第３フローティング領域を有しないトレンチゲート型半導体装置と比較して，電流センス比が正確となる。   In addition, the trench gate type semiconductor device of the present invention can narrow the region of the isolation region where current flows into the sense cell region by providing the third floating region in the isolation region. Therefore, the influence of the current flowing from the isolation region is small, and the current sense ratio is accurate as compared with the trench gate type semiconductor device having no third floating region.

また，本発明のトレンチゲート型半導体装置は，分離領域内に位置し，ゲート電極と電気的に接続するとともにトレンチ構造を有する導体領域を有することとするとよりよい。つまり，分離領域内にもゲート電極を設けることとするとよりよい。   In addition, the trench gate type semiconductor device of the present invention is preferably provided with a conductor region located in the isolation region, electrically connected to the gate electrode and having a trench structure. That is, it is better to provide a gate electrode also in the isolation region.

すなわち，不活性領域である分離領域には，通常，導体であるゲート電極は設けられていない。そのため，空乏層の広がり方や電位分布がメインセル領域やセンスセル領域と異なる。従って，耐圧の低下が懸念される。そこで，分離領域内に導体領域を設け，ゲート電極と同等の電圧を印加することにより，空乏層の厚さや電位分布をメインセル領域やセンスセル領域と同等にする。これにより，分離領域での耐圧の低下を抑制することができる。   That is, the isolation region, which is an inactive region, is usually not provided with a gate electrode that is a conductor. Therefore, the depletion layer spreads and the potential distribution differs from the main cell region and the sense cell region. Therefore, there is a concern that the breakdown voltage will decrease. Therefore, by providing a conductor region in the isolation region and applying a voltage equivalent to that of the gate electrode, the thickness and potential distribution of the depletion layer are made equal to those of the main cell region and the sense cell region. Thereby, it is possible to suppress a decrease in breakdown voltage in the isolation region.

さらに，本発明のトレンチゲート型半導体装置は，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第２フローティング領域に位置し，ゲート電極を内蔵する第２トレンチ部と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第３フローティング領域に位置し，導体領域を内蔵する第３トレンチ部とを有することとするとよりよい。   Furthermore, the trench gate type semiconductor device of the present invention penetrates the body region in the thickness direction of the semiconductor substrate and its bottom is located in the first floating region, and includes a first trench portion containing a gate electrode and a body region. It penetrates in the thickness direction of the semiconductor substrate and its bottom portion is located in the second floating region, penetrates the body region through the second trench portion containing the gate electrode in the thickness direction of the semiconductor substrate, and its bottom portion is third. It is better to have a third trench part located in the floating region and incorporating the conductor region.

すなわち，ドリフト領域内の深い位置にまで深堀りされたトレンチを設けることにより，分離領域からセンスセル領域に流れ込む電流をより確実に抑制することができる。よって，より高精度な電流センス機能を備えることができる。また，トレンチの底部からイオン注入が可能なため，フローティング領域の作製が容易である。   That is, by providing a trench that is deeply deep in the drift region, the current flowing from the isolation region to the sense cell region can be more reliably suppressed. Therefore, a more accurate current sensing function can be provided. In addition, since ions can be implanted from the bottom of the trench, it is easy to produce a floating region.

さらに，本発明のトレンチゲート型半導体装置の，第３フローティング領域の高さ寸法（半導体基板の厚さ方向の寸法）は，第１フローティング領域の高さ寸法や第２フローティング領域の高さ寸法と比較して大きいこととするとよりよい。すなわち，トレンチ構造を有する導体領域の底部は電界集中が起こり易く，絶縁破壊が生じるおそれがある。ところが，分離領域は不活性領域であるため，電流が流れない。そのため，分離領域内で絶縁破壊が生じると，素子破壊を招くおそれがある。そこで，分離領域内の第３フローティング領域のサイズを他の領域内のフローティング領域のサイズよりも大きくすることで分離領域の高耐圧化を図る。つまり，分離領域内に形成される空乏層の厚さをメインセル領域やセンスセル領域よりも厚くすることで高耐圧化を図る。これにより，分離領域内での素子破壊が回避される。   Furthermore, the height dimension of the third floating region (the dimension in the thickness direction of the semiconductor substrate) of the trench gate type semiconductor device of the present invention is the height dimension of the first floating region and the height dimension of the second floating region. It is better if it is large in comparison. That is, electric field concentration is likely to occur at the bottom of the conductor region having a trench structure, which may cause dielectric breakdown. However, since the isolation region is an inactive region, no current flows. For this reason, if dielectric breakdown occurs in the isolation region, there is a risk of element breakdown. Therefore, the breakdown voltage of the isolation region is increased by making the size of the third floating region in the isolation region larger than the size of the floating region in other regions. That is, the breakdown voltage is increased by making the depletion layer formed in the isolation region thicker than the main cell region and the sense cell region. Thereby, element destruction in the isolation region is avoided.

また，分離領域を高耐圧化するための別の手段としては，第３フローティング領域の深さ方向（半導体基板の厚さ方向）の位置が，第１フローティング領域の位置および第２フローティング領域の位置と比較して深いこととしてもよい。第３フローティング領域をこのように配置することで，分離領域内に形成される空乏層の厚さをメインセル領域やセンスセル領域よりも厚くすることができ，結果として分離領域の高耐圧化を図ることができる。   As another means for increasing the breakdown voltage of the isolation region, the position of the third floating region in the depth direction (thickness direction of the semiconductor substrate) is the position of the first floating region and the position of the second floating region. It may be deeper than By arranging the third floating region in this way, the thickness of the depletion layer formed in the isolation region can be made thicker than that of the main cell region and the sense cell region, and as a result, the isolation region can have a high breakdown voltage. be able to.

なお，第３フローティング領域を深い位置に形成するためには，例えば第３トレンチ部の深さを深くすればよい。また，不純物の注入時の加速電圧を高くすることによっても可能である。また，第３トレンチ部の溝幅を第１トレンチ部や第２トレンチ部の溝幅よりも広くすることによっても可能である。   In order to form the third floating region at a deep position, for example, the depth of the third trench portion may be increased. It is also possible to increase the acceleration voltage during impurity implantation. It is also possible to make the groove width of the third trench portion wider than the groove width of the first trench portion or the second trench portion.

また，本発明のトレンチゲート型半導体装置は，分離領域と隣接し，活性領域であるとともに分離領域をメインセル領域とセンスセル領域との少なくとも一方から隔離する第２分離領域を備え，第２分離領域内には，ドリフト領域に囲まれ，第２導電型半導体である第４フローティング領域が設けられ，第４フローティング領域の形態は，第３フローティング領域と略同一であることとするとよりよい。言い換えると，分離領域の周囲に分離領域と同等の耐圧保持機構を有する活性領域を設けることとするとよりよい。   The trench gate type semiconductor device of the present invention includes a second isolation region that is adjacent to the isolation region, is an active region, and isolates the isolation region from at least one of the main cell region and the sense cell region. Inside, a fourth floating region which is surrounded by a drift region and is a second conductivity type semiconductor is provided, and the form of the fourth floating region is preferably substantially the same as the third floating region. In other words, it is better to provide an active region having a breakdown voltage holding mechanism equivalent to that of the isolation region around the isolation region.

第４フローティング領域の形態が略同一であるとは，フローティング領域の寸法や濃度が等しい，さらには半導体基板の厚さ方向の位置が等しいことを意味する。また，ここでいう略同一とは，厳密に等しいことを意味するものではない。つまり，第２分離領域の耐圧が分離領域とほぼ同等となる程度であればよい。   That the fourth floating regions have substantially the same form means that the dimensions and concentration of the floating regions are the same, and that the position of the semiconductor substrate in the thickness direction is the same. Also, the term “substantially identical” does not mean that they are strictly equal. That is, it suffices if the breakdown voltage of the second isolation region is almost equal to that of the isolation region.

すなわち，フローティング領域の形態が異なる領域同士，つまり耐圧保持機構が異なる領域同士の境界周辺では耐圧が低下し易い。そして前述したように，不活性領域である分離領域内で絶縁破壊が生じると，素子破壊を招くおそれがある。そこで，分離領域の周囲には，分離領域と同等の耐圧保持機構を有する第２分離領域を設ける。つまり，耐圧が低下する部位，すなわち耐圧保持機能の変わり目を分離領域から離す。これにより，フローティング領域の形態の変わり目が第２分離領域とメインセル領域（あるいはセンスセル領域）との境界に存在することになる。これらの領域は活性領域であるため，万が一，絶縁破壊が生じたとしても，ブレイクダウン電流が流れることから素子破壊を回避することができる。従って，活性領域である第２分離領域が分離領域とその他の活性領域との間に介在することにより，不活性領域である分離領域での耐圧の低下が抑制されるとともに，結果として素子破壊が回避される。   That is, the breakdown voltage is likely to decrease in the vicinity of the boundary between regions having different forms of floating regions, that is, regions having different breakdown voltage holding mechanisms. As described above, when dielectric breakdown occurs in the isolation region, which is an inactive region, there is a risk of device breakdown. Therefore, a second separation region having a pressure resistance holding mechanism equivalent to that of the separation region is provided around the separation region. That is, the part where the breakdown voltage decreases, that is, the transition of the breakdown voltage holding function is separated from the separation region. As a result, a change in the shape of the floating region exists at the boundary between the second isolation region and the main cell region (or sense cell region). Since these regions are active regions, even if dielectric breakdown occurs, breakdown current flows, so that device breakdown can be avoided. Accordingly, the second isolation region, which is the active region, is interposed between the isolation region and the other active regions, so that the decrease in breakdown voltage in the isolation region, which is the inactive region, is suppressed, and as a result, element breakdown is prevented. Avoided.

また，本発明のトレンチゲート型半導体装置の製造方法は，メインセル領域と，センスセル領域と，メインセル領域とセンスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置の製造方法であって，半導体基板の上面にマスク材を形成し，そのマスク材をパターニングするパターニング工程と，パターニング工程の後に，マスクパターンに従って半導体基板を厚さ方向に掘り下げることにより，分離領域内に，第２導電型半導体であるボディ領域を貫通し，その底部が第１導電型半導体であるドリフト領域まで達するトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程の後に，トレンチ部の底部から不純物を注入することにより，第２導電型半導体であるフローティング領域を形成する不純物注入工程とを含んでいる。   The method for manufacturing a trench gate type semiconductor device according to the present invention includes a main cell region, a sense cell region, and an isolation region that isolates the main cell region and the sense cell region, and has a trench gate structure. In the manufacturing method, a mask material is formed on the upper surface of the semiconductor substrate, and the mask material is patterned, and after the patterning step, the semiconductor substrate is dug in the thickness direction according to the mask pattern to thereby form the inside of the isolation region. In addition, a trench portion forming step of forming a trench portion penetrating through the body region that is the second conductivity type semiconductor and having a bottom portion reaching the drift region that is the first conductivity type semiconductor, and after the trench portion formation step, By injecting impurities from the bottom, the floating region which is the second conductivity type semiconductor is formed. And a impurity implantation step of forming.

すなわち，本発明のトレンチゲート型半導体装置の製造方法では，エピタキシャル成長等により基板上に単結晶半導体領域を形成した後，パターニング工程にてその半導体基板の主表面上に各トレンチ部用のマスクパターンを形成している。さらに，トレンチ部形成工程にて，分離領域内に，数本〜数十本のトレンチ部を形成している。そして，不純物注入工程にて，各トレンチ部の底部から不純物を注入することによりフローティング領域を形成している。すなわち，フローティング領域がドリフト領域等の単結晶半導体領域の形成後に形成されるため，フローティング領域の形成後に再度エピタキシャル成長により単結晶半導体層を形成する必要がない。従って，フローティング領域を有するトレンチゲート型半導体装置を簡便に作製することができる。また，熱負荷が小さいことから，微細化が可能である。   That is, in the method of manufacturing a trench gate type semiconductor device according to the present invention, after a single crystal semiconductor region is formed on a substrate by epitaxial growth or the like, a mask pattern for each trench portion is formed on the main surface of the semiconductor substrate in a patterning step. Forming. Further, several to several tens of trench portions are formed in the isolation region in the trench portion forming step. In the impurity implantation step, the floating region is formed by implanting impurities from the bottom of each trench. That is, since the floating region is formed after the formation of the single crystal semiconductor region such as the drift region, it is not necessary to form the single crystal semiconductor layer again by epitaxial growth after the formation of the floating region. Therefore, a trench gate type semiconductor device having a floating region can be easily manufactured. In addition, miniaturization is possible because the heat load is small.

また，トレンチ部形成工程の際，分離領域内に位置するトレンチ部を形成するとともに，メインセル領域内に位置するトレンチ部とセンスセル領域内に位置するトレンチ部との少なくとも一方を形成することとするとよりよい。これらのトレンチ部を同時に形成することにより，製造工程の簡素化が図られる。また，トレンチ部が同時に形成されることで，分離領域に位置するフローティング領域もメインセル領域やセンスセル領域に位置するフローティング領域とともに形成可能である。よって，分離領域の構成要素を形成することによる工程数の増加は生じない。   Further, in the trench portion forming step, the trench portion located in the isolation region is formed, and at least one of the trench portion located in the main cell region and the trench portion located in the sense cell region is formed. Better. By simultaneously forming these trench portions, the manufacturing process can be simplified. Further, since the trench portion is formed at the same time, the floating region located in the isolation region can be formed together with the floating region located in the main cell region and the sense cell region. Therefore, the number of processes does not increase due to the formation of the separation region components.

また，パターニング工程の際，分離領域内に形成されるトレンチ部の溝幅をメインセル領域およびセンスセル領域内に形成されるトレンチ部の溝幅よりも大きくなるようにパターニングすることとするとよりよい。すなわち，分離領域内のフローティング領域は，メインセル領域内やセンスセル領域内のフローティング領域よりも厚さ方向に深い位置に位置していることが望ましい。通常，フローティング領域の位置を異ならせるためには，パターニング，トレンチ部の形成，不純物の注入等の工程を繰り返し行わなければならず，非常に手間がかかる。しかし，トレンチの溝幅を大きくすることで，マイクロローディング効果により，同じ条件でエッチングした場合であっても，幅が広いトレンチの方が幅が狭いトレンチと比較して深い位置までエッチングすることができる。これにより，１回のトレンチ形成工程で深さが異なるトレンチを形成することができ，工程数の増加を抑制することができる。   Further, in the patterning step, it is better to pattern so that the groove width of the trench portion formed in the isolation region is larger than the groove width of the trench portion formed in the main cell region and the sense cell region. That is, it is desirable that the floating region in the isolation region is located deeper in the thickness direction than the floating regions in the main cell region and the sense cell region. Usually, in order to change the position of the floating region, it is necessary to repeatedly perform processes such as patterning, formation of a trench portion, and implantation of impurities, which is very troublesome. However, by increasing the groove width of the trench, it is possible to etch deeper in a wider trench than in a narrower trench even when etched under the same conditions due to the microloading effect. it can. As a result, trenches having different depths can be formed in one trench formation process, and an increase in the number of processes can be suppressed.

本発明のトレンチゲート型半導体装置では，分離領域内に，第３フローティング領域や，第３トレンチ部や，導体領域を設ける。すなわち，メインセル領域と同等の耐圧保持機構を設ける。これにより，耐圧の低下を抑制している。さらに，第３フローティング領域や第３トレンチ部によって，センスセル領域に流れ込む電流を抑制している。よって，本発明によれば，高精度な電流センス機能を備えるとともに高耐圧化が図られたトレンチゲート型半導体装置およびその製造方法が実現されている。   In the trench gate type semiconductor device of the present invention, the third floating region, the third trench portion, and the conductor region are provided in the isolation region. That is, a pressure resistance holding mechanism equivalent to the main cell region is provided. This suppresses a decrease in breakdown voltage. Further, the current flowing into the sense cell region is suppressed by the third floating region and the third trench portion. Therefore, according to the present invention, a trench gate type semiconductor device having a high-accuracy current sensing function and a high breakdown voltage and a method for manufacturing the same are realized.

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ＤＳ間の導通をコントロールするパワーＭＯＳに本発明を適用したものである。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below in detail with reference to the accompanying drawings. In the present embodiment, the present invention is applied to a power MOS that controls conduction between DSs by applying a voltage to an insulated gate.

［第１の形態］
第１の形態に係る半導体装置１００は，電流センス機能を備えたトレンチゲート型半導体装置であり，図１の平面図に示す構造を有している。半導体装置１００は，メインセル１とセンスセル２とを備え，センスセル２が不活性領域である分離エリア３に取り囲まれる構造となっている。この分離エリア３により，メインセル１とセンスセル２とが隔離されている。なお，センスセル２の配置は，チップの中心に限定するものではなく，チップの端部やその他の領域であってもよい。 [First embodiment]
The semiconductor device 100 according to the first embodiment is a trench gate type semiconductor device having a current sensing function, and has a structure shown in the plan view of FIG. The semiconductor device 100 includes a main cell 1 and a sense cell 2, and the sense cell 2 is surrounded by an isolation area 3 that is an inactive region. By this separation area 3, the main cell 1 and the sense cell 2 are isolated. Note that the arrangement of the sense cells 2 is not limited to the center of the chip, but may be an end portion of the chip or another region.

図２は，図１に示した半導体装置１００中のＡ−Ａ部の断面を示す図である。半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１およびコンタクトＰ+ 領域３２が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。 FIG. 2 is a view showing a cross section of the AA portion in the semiconductor device 100 shown in FIG. In the semiconductor device 100, an N + source region 31 and a contact P + region 32 are provided on the upper surface side in FIG. On the other hand, an N + drain region 11 is provided on the lower surface side. Between them, a P − body region 41 and an N − drift region 12 are provided from the upper surface side.

また，半導体装置１００のメインセル１には，上面側の一部を掘り込むことにより，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ２１が形成されている。ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を挟んで，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。 Further, in the main cell 1 of the semiconductor device 100, a gate trench 21 that penetrates the P − body region 41 is formed by digging a part on the upper surface side. A deposited insulating layer 23 is formed at the bottom of the gate trench 21 by depositing an insulator. Specifically, the deposited insulating layer 23 is formed by depositing silicon oxide. Furthermore, a gate electrode 22 is formed on the deposited insulating layer 23 by depositing a conductor (for example, polysilicon). The lower end of gate electrode 22 is located below the lower surface of P − body region 41. The gate electrode 22 faces the N + source region 31 and the P − body region 41 of the semiconductor substrate with a gate insulating film 24 formed on the wall surface of the gate trench 21 interposed therebetween. That is, the gate electrode 22 is insulated from the N + source region 31 and the P − body region 41 by the gate insulating film 24.

また，半導体装置１００のセンスセル２についても，メインセル１と同様に，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ７１が形成されている。ゲートトレンチ７１は，メインセル１のゲートトレンチ２１と同様の構造を有しており，具体的には堆積絶縁層７３，ゲート電極７２，およびゲート絶縁膜７４が形成されている。 Similarly to the main cell 1, a gate trench 71 formed through the P − body region 41 is also formed in the sense cell 2 of the semiconductor device 100. The gate trench 71 has the same structure as the gate trench 21 of the main cell 1, and specifically, a deposited insulating layer 73, a gate electrode 72, and a gate insulating film 74 are formed.

このような構造を持つ半導体装置１００では，ゲート電極２２およびゲート電極７２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールしている。 In the semiconductor device 100 having such a structure, a channel effect is generated in the P − body region 41 by applying a voltage to the gate electrode 22 and the gate electrode 72, so that the N + source region 31 and the N − drift region 12 are connected. The continuity is controlled.

また，半導体装置１００の分離エリア３についても，メインセル１と同様に，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ８１が形成されている。ゲートトレンチ８１についてもメインセル１のゲートトレンチ２１と同様の構造を有しており，具体的には堆積絶縁層８３，ゲート電極８２，およびゲート絶縁膜８４が形成されている。 Also in the isolation area 3 of the semiconductor device 100, as in the main cell 1, a gate trench 81 that penetrates the P − body region 41 is formed. The gate trench 81 has the same structure as that of the gate trench 21 of the main cell 1, and specifically, a deposited insulating layer 83, a gate electrode 82, and a gate insulating film 84 are formed.

なお，分離エリア３では，不活性領域であることから，Ｎ+ ソース領域３１が設けられていない。一方，コンタクトＰ+ 領域３２については，寄生トランジスタの影響を回避し，アバランシェ耐量を大きくすることや，Ｐ- ボディ領域４１の電位を安定させるために設ける。 Note that in the isolation area 3, since it is an inactive region, the N + source region 31 is not provided. On the other hand, the contact P + region 32 is provided to avoid the influence of the parasitic transistor, to increase the avalanche resistance, and to stabilize the potential of the P − body region 41.

さらに，半導体装置１００のメインセル１には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１は，図２中の正面から見て各ゲートトレンチの底部を中心とした略円形形状となっている。また，隣り合うＰフローティング領域間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径は，堆積絶縁層２３の厚さ以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。なお，センスセル２にはＰフローティング領域５２が，分離エリア３にはＰフローティング領域５３がそれぞれ設けられ，これらについてもメインセル１のＰフローティング領域５１と同様の形態となっている。 Further, a P floating region 51 surrounded by the N − drift region 12 is formed in the main cell 1 of the semiconductor device 100. The P floating region 51 has a substantially circular shape centered on the bottom of each gate trench when viewed from the front in FIG. In addition, there is sufficient space between adjacent P floating regions. Therefore, in the ON state, the presence of the P floating region 51 does not hinder the drain current. Further, the radius of the P floating region 51 is equal to or less than the thickness of the deposited insulating layer 23. Therefore, the upper end of the deposited insulating layer 23 is located above the upper end of the P floating region 51. Therefore, the gate electrode 22 deposited on the deposited insulating layer 23 and the P floating region 51 do not face each other. The sense cell 2 is provided with a P floating region 52, and the isolation area 3 is provided with a P floating region 53. These also have the same form as the P floating region 51 of the main cell 1.

なお，図１中，分離エリア３のゲートトレンチ７１の本数は１本だけであるが，これは図の簡略化のために他のゲートトレンチ７１を省略したためである。すなわち，実際には数本から数十本とまとまった状態で形成されている。同様に，メインセル１およびセンスセル２についても，数本から数十本とまとまった状態で形成されている。   In FIG. 1, the number of the gate trenches 71 in the isolation area 3 is only one. This is because the other gate trenches 71 are omitted for simplification of the drawing. That is, it is actually formed in a state of several to several tens. Similarly, the main cell 1 and the sense cell 2 are also formed in a state of several to several tens.

本形態の半導体装置１００のメインセル１では，ゲート電極２２を内蔵するゲートトレンチ２１の下方にＰフローティング領域５１が設けられていることにより，それを有しないトレンチゲート型半導体装置（図１１参照）と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ＤＳ間の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピーク点となる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１とＰ- ボディ領域４１との間のＮ- ドリフト領域１２が空乏化し，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。これにより，Ｐ- ボディ領域４１との間のＰＮ接合箇所付近の電界のピーク点の上昇が抑制される。また，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍でも電界強度のピーク点が生じる。このように電界強度を２分することにより，高耐圧化を図ることができる。さらに，Ｐフローティング領域５１の段数を増やすことにより，さらなる高耐圧化を図ることができる。また，高耐圧であるため，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。なお，センスセル２および分離エリア３についても同様の耐圧保持機構を有しているため，同様の効果が期待できる。 In the main cell 1 of the semiconductor device 100 of the present embodiment, the P-floating region 51 is provided below the gate trench 21 containing the gate electrode 22, so that a trench gate type semiconductor device that does not have it (see FIG. 11). Compared with, it has the following characteristics. That is, when the gate voltage is switched off, a depletion layer is formed in the N − drift region 12 from the PN junction with the P − body region 41 due to the voltage between DS. The vicinity of the PN junction is the peak point of the electric field strength. When the tip of the depletion layer reaches the P floating region 51, the N − drift region 12 between the P floating region 51 and the P − body region 41 is depleted, and the P floating region 51 enters a punch-through state and the potential is Fixed. Thereby, an increase in the peak point of the electric field in the vicinity of the PN junction with the P − body region 41 is suppressed. In addition, when the applied voltage between the DSs is high, a depletion layer is also formed from the lower end of the P floating region 51. In addition to the PN junction portion between the P − body region 41 and the vicinity of the lower end portion of the P floating region 51, a peak point of the electric field strength is generated. By thus dividing the electric field strength into two, a high breakdown voltage can be achieved. Furthermore, by increasing the number of stages of the P floating region 51, it is possible to further increase the breakdown voltage. Further, since the withstand voltage is high, the on-resistance can be reduced by increasing the impurity concentration of the N − drift region 12. Since the sense cell 2 and the isolation area 3 have the same withstand voltage holding mechanism, the same effect can be expected.

また，本形態の半導体装置１００の分離エリア３では，ゲート電極８２を内蔵するゲートトレンチ８１およびＮ- ドリフト領域１２に囲まれたＰフローティング領域５３を設けることにより，それを有しないトレンチゲート型半導体装置と比較して，次のような特性を有する。すなわち，分離エリア３についてもＰフローティング領域５３を設けることにより，メインセル１と同様に電界のピークの緩和を図ることができ，メインセル１と同等の高耐圧化を図ることができる。さらに，ゲート電極８２を内蔵するゲートトレンチ８１を設けることにより，空乏層の広がり方をメインセル１に近似させることができる。さらに，空乏層の広がり方をよりメインセル１に近似させるため，ゲートトレンチ２１と同等の深さのゲートトレンチ８１を形成する。すなわち，空乏層の広がり方をメインセル１と同等にするためにメインセル１と同様のゲート構造を設ける。このように分離エリア３のゲート機構および耐圧保持機構をメインセル１およびセンスセル２と同等とすることにより，分離エリア３での耐圧の低下を抑制することができる。 Further, in the isolation area 3 of the semiconductor device 100 of the present embodiment, a trench gate type semiconductor without the gate trench 81 including the gate electrode 82 and the P floating region 53 surrounded by the N − drift region 12 is provided. Compared with the device, it has the following characteristics. In other words, by providing the P floating region 53 in the isolation area 3 as well, the peak of the electric field can be mitigated in the same manner as the main cell 1, and a high breakdown voltage equivalent to that of the main cell 1 can be achieved. Furthermore, by providing the gate trench 81 containing the gate electrode 82, it is possible to approximate how the depletion layer spreads to the main cell 1. Further, a gate trench 81 having a depth equivalent to that of the gate trench 21 is formed in order to approximate the spread of the depletion layer to the main cell 1. That is, a gate structure similar to that of the main cell 1 is provided in order to make the depletion layer spread in the same manner as the main cell 1. In this way, by making the gate mechanism and the breakdown voltage holding mechanism of the isolation area 3 equivalent to those of the main cell 1 and the sense cell 2, it is possible to suppress a decrease in breakdown voltage in the isolation area 3.

また，図３に示すように，分離エリア３内に，Ｐフローティング領域５３および底部がＰフローティング領域５３に達するゲートトレンチ８１を設けることにより，従来の構造（図１２）と比較して横方向からの電流の流れを抑制することができる（図３中の矢印は電流の流れを示す）。つまり，従来の構造では，図１２に示した断面において，次の式（１）にて規定される寸法Ｌの範囲内の電子がセンスセル２に流れ込む可能性がある。
Ｌ＝（センスセルの幅）＋（分離エリアの幅／２）×２ （１）
すなわち，広範囲にわたってセンスセル２に電子が流れ込むことになる。電流センス比が設計値よりも小さくなるのはこのためであると考えられる。しかし，本形態の半導体装置１００では，図３に示した断面において，次の式（２）にて規定される寸法Ｗの範囲内の電子がセンスセル２に流れ込む。
Ｗ＝（センスセルの幅）＋（分離エリアとセンスエリアとの間で隣接するＰフローティング領域間の距離／２）×２ （２）
すなわち，寸法Ｌと比較して，寸法Ｗの方がセンスセル２からのはみ出し分が小さい。そのため，分離エリア３から流れ込む電流の影響が小さくなる。その結果，電流センス比は，従来の構造と比較して正確となる。 Further, as shown in FIG. 3, by providing a P floating region 53 and a gate trench 81 whose bottom reaches the P floating region 53 in the isolation area 3, compared with the conventional structure (FIG. 12), the lateral direction can be improved. Current flow can be suppressed (arrows in FIG. 3 indicate current flow). That is, in the conventional structure, in the cross section shown in FIG. 12, there is a possibility that electrons within the dimension L defined by the following formula (1) flow into the sense cell 2.
L = (sense cell width) + (separation area width / 2) × 2 (1)
That is, electrons flow into the sense cell 2 over a wide range. This is considered to be the reason why the current sense ratio becomes smaller than the design value. However, in the semiconductor device 100 of the present embodiment, electrons within the range of the dimension W defined by the following equation (2) flow into the sense cell 2 in the cross section shown in FIG.
W = (width of sense cell) + (distance between adjacent P floating regions between isolation area and sense area / 2) × 2 (2)
That is, compared with the dimension L, the dimension W has a smaller protrusion from the sense cell 2. Therefore, the influence of the current flowing from the separation area 3 is reduced. As a result, the current sense ratio is accurate compared to the conventional structure.

続いて，図１に示した半導体装置１００の製造プロセスを図４および図５により説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ- ボディ領域４１，Ｎ+ ソース領域３１，およびコンタクトＰ+ 領域３２が形成される。これにより，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。 Next, a manufacturing process of the semiconductor device 100 shown in FIG. 1 will be described with reference to FIGS. First, an N − type silicon layer is formed on the N + substrate to be the N + drain region 11 by epitaxial growth. This N − -type silicon layer (epitaxial layer) is a portion that becomes each of the N − drift region 12, the P − body region 41, and the N + source region 31. Then, a P − body region 41, an N + source region 31, and a contact P + region 32 are formed by subsequent ion implantation or the like. Thereby, a semiconductor substrate having an epitaxial layer on the N + drain region 11 is manufactured.

次に，図４（ａ）に示すように，半導体基板上にＨＴＯ（High Temperatuer Oxide）などのハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する。そして，図４（ｂ）に示すように，ゲートトレンチ用のパターニングを行う。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図４（ｃ）に示すようにＰ- ボディ領域４１を貫通するゲートトレンチ２１，７１，８１がまとめて形成される。トレンチドライエッチングを行った後，不要なハードマスク９１およびレジスト９２は除去する。 Next, as shown in FIG. 4A, a hard mask 91 such as HTO (High Temperatuer Oxide) is formed on the semiconductor substrate, and a resist 92 is formed on the hard mask 91. Then, as shown in FIG. 4B, patterning for the gate trench is performed. Next, after performing mask dry etching, trench dry etching is performed. By this trench dry etching, gate trenches 21, 71 and 81 penetrating the P − body region 41 are collectively formed as shown in FIG. After performing trench dry etching, unnecessary hard mask 91 and resist 92 are removed.

次に，熱酸化処理を行うことにより，各ゲートトレンチのそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜を形成する。犠牲酸化膜は，各トレンチの側壁にイオン注入を行わないようにするためのものである。   Next, a sacrificial oxide film having a thickness of about 30 nm is formed on each wall surface of each gate trench by performing thermal oxidation treatment. The sacrificial oxide film is for preventing ion implantation from being performed on the sidewalls of the trenches.

次に，図４（ｄ）に示すように，各トレンチの底面から不純物として例えばボロン（Ｂ）のイオン注入を行う。その後，熱拡散処理を行うことにより，図４（ｅ）に示すようにＰフローティング領域５１，５２，５３がまとめて形成される。すなわち，１回の熱拡散処理によってすべてのエリア内のＰフローティング領域を同時に形成する。その後，ウェットエッチングにて犠牲酸化膜を除去する。これにより，ドライエッチングによるダメージ層が除去される。   Next, as shown in FIG. 4D, for example, boron (B) ions are implanted as impurities from the bottom of each trench. Thereafter, P diffusion regions 51, 52, and 53 are collectively formed as shown in FIG. That is, P floating regions in all areas are simultaneously formed by one thermal diffusion process. Thereafter, the sacrificial oxide film is removed by wet etching. Thereby, the damage layer by dry etching is removed.

次に，ＣＤＥ（Chemical Dry Etching）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化した後，５０ｎｍ程度の厚さの熱酸化膜を形成する。この熱酸化膜により，後述する絶縁膜の埋め込み性が向上するとともに界面準位の影響を排除することが可能となる。なお，シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，熱酸化膜を形成する必要はない。   Next, after smoothing the wall surface of each trench using an isotropic etching method such as CDE (Chemical Dry Etching), a thermal oxide film having a thickness of about 50 nm is formed. This thermal oxide film can improve the filling property of an insulating film, which will be described later, and can eliminate the influence of the interface state. If the silicon surface is exposed and the insulator is more embedded, it is not necessary to form a thermal oxide film.

次に，図５（ｆ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によって各ゲートトレンチ内に絶縁膜２３を堆積する。具体的に絶縁膜２３としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。この絶縁膜２３が，図１中の堆積絶縁層２３，７３，８３となる。   Next, as shown in FIG. 5F, an insulating film 23 is deposited in each gate trench by a CVD (Chemical Vapor Deposition) method. Specifically, the insulating film 23 corresponds to, for example, a silicon oxide film formed by a low pressure CVD method using TEOS (Tetra-Ethyl-Orso-Silicate) as a raw material or a CVD method using ozone and TEOS as raw materials. This insulating film 23 becomes the deposited insulating layers 23, 73, 83 in FIG.

次に，図５（ｇ）に示すように，堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極を形成するためのスペースが確保される。次に，熱酸化処理を行い，図５（ｈ）に示すようにシリコン表面に膜厚が４０ｎｍ〜１００ｎｍの範囲内の熱酸化膜２４を形成する。この熱酸化膜２４が，図１中のゲート酸化膜２４，７４，８４となる。具体的には，Ｈ2 とＯ2 との混合気体の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。 Next, as shown in FIG. 5G, dry etching is performed on the deposited insulating layer 23. Thereby, a part of the deposited insulating layer 23 is removed (etched back), and a space for forming the gate electrode is secured. Next, thermal oxidation treatment is performed to form a thermal oxide film 24 having a film thickness in the range of 40 nm to 100 nm on the silicon surface as shown in FIG. This thermal oxide film 24 becomes the gate oxide films 24, 74, 84 in FIG. Specifically, thermal oxidation treatment is performed at a temperature in the range of 900 ° C. to 1100 ° C. in an atmosphere of a mixed gas of H 2 and O 2 .

次に，エッチバックにて確保したスペースに対し，図５（ｉ）に示すようにゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜が，図１中のゲート電極２２，７２，８２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。 Next, a gate material 22 is deposited in the space secured by the etch back as shown in FIG. Specifically, the film formation conditions for the gate material 22 include, for example, a reactive gas mixed gas containing SiH 4 , a film formation temperature of 580 ° C. to 640 ° C., and a polysilicon film having a thickness of about 800 nm by atmospheric pressure CVD. Form. This polysilicon film becomes the gate electrodes 22, 72 and 82 in FIG. As a method of forming the gate electrode 22, there is a method of depositing a conductor directly in the gate trench 21 or a method of once depositing a high resistance semiconductor and then diffusing impurities into the insulating layer.

次に，ゲート材２２による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，電極層の表面に酸化膜を形成する。最後に，ソース電極，ドレイン電極等を形成することにより，図１に示したようなトレンチゲート型の半導体装置１００が作製される。   Next, the electrode layer made of the gate material 22 is etched. Thereafter, cap oxidation is performed to form an oxide film on the surface of the electrode layer. Finally, the trench gate type semiconductor device 100 as shown in FIG. 1 is manufactured by forming a source electrode, a drain electrode, and the like.

すなわち，本形態の半導体装置１００の作製手順では，１回のエピタキシャル処理，およびエピタキシャル層の形成後の１回の熱拡散処理によってすべてのエリアのＰフローティング領域を作製できる。そのため，熱負荷が小さく，作製工程が簡素である。   That is, in the manufacturing procedure of the semiconductor device 100 of this embodiment, the P floating regions in all areas can be manufactured by one epitaxial process and one thermal diffusion process after the formation of the epitaxial layer. Therefore, the heat load is small and the manufacturing process is simple.

［第２の形態］
第２の形態に係る半導体装置２００は，図６の断面図に示す構造を有している。半導体装置２００の特徴は，分離エリア３のＰフローティング領域５３のサイズが他のエリアのＰフローティング領域のサイズよりも大きいことである。 [Second form]
The semiconductor device 200 according to the second embodiment has a structure shown in the sectional view of FIG. The semiconductor device 200 is characterized in that the size of the P floating region 53 in the isolation area 3 is larger than the size of the P floating region in other areas.

トレンチ型半導体装置では，特にゲート電極の底部に電界が集中し易い。当然，分離エリア３内のゲート電極８２の底部にも電界集中が生じる。また，分離エリア３は不活性領域であるため，Ｎ+ ソース領域３１が設けられていない。このことから，電界がより集中し易い。ところが，分離エリア３は，Ｎ+ ソース領域３１が設けられていないため，ブレイクダウン電流が流れない。従って，分離エリア３内で絶縁破壊が生じると，ゲート酸化膜８４等が破壊されるおそれがある。そこで，分離エリア３内のＰフローティング領域５３のサイズを他の領域内のＰフローティング領域のサイズよりも大きくする。これにより，分離エリア３内の空乏層の厚さが他のエリアの厚さと比べて厚くなる（図６中の点線ｄは，ドレイン電極側に向かって広がるさなかの空乏層の先端を示す。図７乃至図９も同様である）。よって，分離エリア３は，他のエリアと比較して高耐圧となり，分離エリア３での絶縁破壊が抑制される。 In the trench type semiconductor device, the electric field tends to concentrate particularly on the bottom of the gate electrode. Naturally, electric field concentration also occurs at the bottom of the gate electrode 82 in the isolation area 3. Further, since the isolation area 3 is an inactive region, the N + source region 31 is not provided. For this reason, the electric field tends to concentrate more. However, since the N + source region 31 is not provided in the isolation area 3, no breakdown current flows. Therefore, when dielectric breakdown occurs in the isolation area 3, the gate oxide film 84 and the like may be destroyed. Therefore, the size of the P floating region 53 in the separation area 3 is made larger than the size of the P floating region in other regions. As a result, the thickness of the depletion layer in the isolation area 3 becomes thicker than the thickness of the other areas (the dotted line d in FIG. 6 indicates the tip of the depletion layer spreading toward the drain electrode side. The same applies to FIGS. 7 to 9. Therefore, the isolation area 3 has a higher breakdown voltage than other areas, and the dielectric breakdown in the isolation area 3 is suppressed.

なお，Ｎ- ドリフト領域１２の厚さは，少なくとも分離エリア３内に形成される空乏層が広がりきれる厚さを確保する必要がある。そのため，メインセル１やセンスセル２内のＮ- ドリフト領域１２には，空乏層の伸び代が分離エリア３よりも残った状態となる。 Note that the thickness of the N − drift region 12 needs to be ensured so that at least the depletion layer formed in the isolation area 3 can be spread. For this reason, in the N − drift region 12 in the main cell 1 or the sense cell 2, the depletion layer extension margin remains in the isolation area 3.

半導体装置２００の製造プロセスでは，Ｐフローティング領域５３を形成するための不純物のドーズ量をＰフローティング領域５１，５２を形成するためのドーズ量よりも多くする。これに伴い，分離エリア３内のイオン注入をその他のエリアと別に行う。具体的には，図４（ｂ）から図４（ｄ）までのプロセスを繰り返し行う。   In the manufacturing process of the semiconductor device 200, the dose amount of the impurity for forming the P floating region 53 is set larger than the dose amount for forming the P floating regions 51 and 52. Accordingly, ion implantation in the separation area 3 is performed separately from other areas. Specifically, the processes from FIG. 4B to FIG. 4D are repeated.

［第３の形態］
第３の形態に係る半導体装置３００は，図７の断面図に示す構造を有している。半導体装置３００の特徴は，分離エリア３のＰフローティング領域５３の位置が他のエリアのＰフローティング領域の位置よりも深いことである。これにより，第２の形態と同様に，分離エリア３内の空乏層の厚さが他のエリアの厚さと比べて厚くなる。よって，分離エリア３は，他のエリアと比較して高耐圧であり，分離エリア３での絶縁破壊の抑制を図ることができる。 [Third embodiment]
The semiconductor device 300 according to the third embodiment has a structure shown in the sectional view of FIG. The semiconductor device 300 is characterized in that the position of the P floating region 53 in the isolation area 3 is deeper than the position of the P floating region in other areas. As a result, as in the second embodiment, the thickness of the depletion layer in the isolation area 3 becomes thicker than the thickness of other areas. Therefore, the isolation area 3 has a higher breakdown voltage than the other areas, and the dielectric breakdown in the isolation area 3 can be suppressed.

Ｐフローティング領域５３の位置を他のエリアのＰフローティング領域の位置よりも深くするためには，２つの方法が考えられる。１つめの方法は，ゲートトレンチ８１の深さを他のゲートトレンチの深さよりも深くすることである。そのような半導体装置を製造するためには，分離エリア３のトレンチエッチングと，その他のエリアのトレンチエッチングとを別々に行い，それぞれ所定の深さまでトレンチを掘り下げる。具体的には，図４（ｂ）および図４（ｃ）のプロセスを繰り返し行う。この１つめの方法によってトレンチの深さを約２０％深くすることにより，ＤＳ間の耐圧が約１０％高くなる。なお，図７の半導体装置３００は１つめの方法によるものである。   In order to make the position of the P floating region 53 deeper than the position of the P floating region in other areas, two methods are conceivable. The first method is to make the depth of the gate trench 81 deeper than the depth of other gate trenches. In order to manufacture such a semiconductor device, the trench etching of the isolation area 3 and the trench etching of other areas are performed separately, and the trench is dug down to a predetermined depth. Specifically, the processes shown in FIGS. 4B and 4C are repeated. By increasing the trench depth by about 20% by this first method, the breakdown voltage between the DSs is increased by about 10%. Note that the semiconductor device 300 of FIG. 7 is based on the first method.

２つめの方法は，イオン注入時の加速電圧を他のエリアよりも高くすることである。この方法では，Ｐフローティング領域５３を形成するための加速電圧を，Ｐフローティング領域５１，５２を形成するための加速電圧よりも高くする。これに伴い，分離エリア３内のイオン注入をその他のエリアと別に行う。具体的には，図４（ｂ）から図４（ｄ）までのプロセスを繰り返し行う。   The second method is to make the acceleration voltage at the time of ion implantation higher than other areas. In this method, the acceleration voltage for forming the P floating region 53 is set higher than the acceleration voltage for forming the P floating regions 51 and 52. Accordingly, ion implantation in the separation area 3 is performed separately from other areas. Specifically, the processes from FIG. 4B to FIG. 4D are repeated.

［第４の形態］
第４の形態に係る半導体装置４００は，図８の断面図に示す構造を有している。半導体装置４００の特徴は，分離エリア３のゲートトレンチ８１の溝幅が他のエリアのゲートトレンチの溝幅よりも広いことである。すなわち，マイクロローディング効果により，同じ条件でエッチングした場合であっても，溝幅が広いトレンチの方が溝幅が狭いトレンチと比較して深い位置までエッチングされる。これにより，パターニングの際にトレンチの溝幅を広くするだけでトレンチの深さを深くすることができる。よって，第３の形態と同様に，分離エリア３内の空乏層の厚さが他のエリアの厚さと比べて厚くなる。よって，分離エリア３は，他のエリアと比較して高耐圧であり，分離エリア３での絶縁破壊の抑制を図ることができる。 [Fourth form]
The semiconductor device 400 according to the fourth embodiment has the structure shown in the cross-sectional view of FIG. The semiconductor device 400 is characterized in that the groove width of the gate trench 81 in the isolation area 3 is wider than the groove width of the gate trench in other areas. That is, due to the microloading effect, even when etching is performed under the same conditions, a trench having a wider groove is etched to a deeper position than a trench having a narrower groove. As a result, the trench depth can be increased simply by widening the trench width during patterning. Therefore, as in the third embodiment, the thickness of the depletion layer in the isolation area 3 is larger than the thickness of other areas. Therefore, the isolation area 3 has a higher breakdown voltage than the other areas, and the dielectric breakdown in the isolation area 3 can be suppressed.

半導体装置４００の製造プロセスでは，レジストのパターニング時に溝幅が広いパターンと狭いパターンとをパターニングする。すなわち，第１の形態の製造プロセスと比較して，図４（ａ）でのマスクパターンが異なるのみである。すなわち，半導体装置４００では，マスク設計で対応可能であるため，第２の形態あるいは第３の形態と比較して容易に実施することができる。また，工程数も，第２の形態あるいは第３の形態と比較して少ない。   In the manufacturing process of the semiconductor device 400, a pattern having a wide groove width and a narrow pattern are patterned during resist patterning. That is, only the mask pattern in FIG. 4A is different from the manufacturing process of the first embodiment. That is, in the semiconductor device 400, since it is possible to cope with the mask design, it can be easily implemented as compared with the second embodiment or the third embodiment. In addition, the number of steps is also small compared to the second embodiment or the third embodiment.

［第５の形態］
第５の形態に係る半導体装置５００は，図９の断面図に示す構造を有している。半導体装置５００の特徴は，不活性領域である分離エリア３とその他の活性領域とを隔離する境界エリア４を有していることである。具体的には，分離エリア３とメインエリア１との間と，分離エリア３とセンスセル２との間とに介在している。そして，境界エリア４内にも，その他のエリアと同様に，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５４が設けられている。さらに，メインセル１やセンスセル２と同様に，ゲート電極６２を内蔵し，その底部がＰフローティング領域５４内に位置するゲートトレンチ６１が設けられている。また，Ｎ+ ソース領域３１が設けられており，境界エリア４ではゲート電極６２のオンによって縦方向に電流が流れる。すなわち，境界エリア４は，活性領域である。 [Fifth embodiment]
The semiconductor device 500 according to the fifth embodiment has the structure shown in the cross-sectional view of FIG. A feature of the semiconductor device 500 is that it has a boundary area 4 that separates the isolation area 3 which is an inactive area from other active areas. Specifically, it is interposed between the separation area 3 and the main area 1 and between the separation area 3 and the sense cell 2. Also in the boundary area 4, a P floating region 54 surrounded by the N − drift region 12 is provided as in the other areas. Further, similarly to the main cell 1 and the sense cell 2, a gate trench 61 is provided which includes a gate electrode 62 and whose bottom is located in the P floating region 54. Further, an N + source region 31 is provided, and in the boundary area 4, a current flows in the vertical direction when the gate electrode 62 is turned on. That is, the boundary area 4 is an active area.

さらに，境界エリア４内のＰフローティング領域５４は，分離エリア３内のＰフローティング領域５３と同等の深さに位置する。すなわち，第２乃至第４の形態のように空乏層の厚さが異なる部位（具体的には，耐圧保持機構が異なる領域同士の境界周辺）が存在すると，その部位の耐圧が低下する。一方，分離エリア３は，Ｎ+ ソース領域３１が設けられていないことから，ブレイクダウン電流が流れない。そのため，分離エリア３との境界周辺についても絶縁破壊を回避することが好ましい。そこで，分離エリア３と隣接する部位に分離エリア３と同等の耐圧保持機構を有する境界エリア４を設ける。 Further, the P floating region 54 in the boundary area 4 is located at the same depth as the P floating region 53 in the separation area 3. That is, if there is a portion where the thickness of the depletion layer is different (specifically, around the boundary between regions where the pressure resistance holding mechanisms are different) as in the second to fourth embodiments, the breakdown voltage of that portion is lowered. On the other hand, since no N + source region 31 is provided in the isolation area 3, no breakdown current flows. Therefore, it is preferable to avoid dielectric breakdown also around the boundary with the separation area 3. Therefore, a boundary area 4 having a pressure resistance holding mechanism equivalent to that of the separation area 3 is provided in a portion adjacent to the separation area 3.

これにより，空乏層の厚さが異なる部位，すなわち耐圧が低下する部位は活性領域内に存在することになる。そのため，万が一，絶縁破壊が生じたとしてもブレイクダウン電流が流れるため，素子破壊を回避することができる。   As a result, a portion where the thickness of the depletion layer is different, that is, a portion where the breakdown voltage is reduced is present in the active region. Therefore, even if dielectric breakdown occurs, breakdown current flows, so that element breakdown can be avoided.

なお，境界エリア４の耐圧保持機構は，図９に示したものに限るものではない。すなわち，分離エリア３と同等の耐圧保持機構であればよく，境界エリア４の耐圧保持機構は分離エリア３に合わせることになる。例えば，第２の形態で示したようにＰフローティング領域５３のサイズを大きくすることで分離エリア３の耐圧を向上させている場合には，境界エリア４でもＰフローティング領域５４のサイズをＰフローティング領域５３と同程度に大きくすればよい。   In addition, the pressure | voltage resistant holding mechanism of the boundary area 4 is not restricted to what was shown in FIG. That is, any pressure resistance holding mechanism equivalent to that of the separation area 3 may be used, and the pressure resistance holding mechanism in the boundary area 4 is matched to the separation area 3. For example, when the breakdown voltage of the isolation area 3 is improved by increasing the size of the P floating region 53 as shown in the second embodiment, the size of the P floating region 54 is also changed to the P floating region in the boundary area 4. What is necessary is just to make it as large as 53.

以上詳細に説明したように第１の形態の半導体装置１００は，メインセル１とセンスセル２とを隔離する分離エリア３に，メインセル１およびセンスセル２と同等の耐圧保持機構を設けることとしている。具体的には，Ｐフローティング領域５１，５２によって耐圧を支えるメインセル１，センスセル２と同様に，分離エリア３にもＰフローティング領域５３を設けることとしている。これにより，電界強度のピーク点を２箇所に設けることができ，分離エリア３についてもメインセル１およびセンスセル２と同様の高耐圧化を図ることができる。よって，設計時の耐圧を確保することができる。   As described above in detail, in the semiconductor device 100 of the first embodiment, a breakdown voltage holding mechanism equivalent to that of the main cell 1 and the sense cell 2 is provided in the isolation area 3 that isolates the main cell 1 and the sense cell 2. Specifically, the P floating region 53 is provided in the isolation area 3 as well as the main cell 1 and the sense cell 2 that support the breakdown voltage by the P floating regions 51 and 52. Thereby, two peak points of the electric field strength can be provided, and the breakdown voltage can be increased similarly to the main cell 1 and the sense cell 2 in the separation area 3. Therefore, the withstand voltage at the time of design can be ensured.

また，半導体装置１００では，分離エリア３内にもゲート電極８４を設けることとしている。これにより，空乏層の厚さがメインセル１およびセンスセル２と同等になる。よって，分離エリア３での耐圧の低下がより抑制される。   In the semiconductor device 100, the gate electrode 84 is also provided in the isolation area 3. Thereby, the thickness of the depletion layer becomes equal to that of the main cell 1 and the sense cell 2. Therefore, a decrease in breakdown voltage in the separation area 3 is further suppressed.

また，半導体装置１００では，分離エリア３内にもＰフローティング領域５３および底部がＰフローティング領域５３に達するゲートトレンチ８１を設けることとしている。これにより，耐圧保持機構がメインセル１およびセンスセル２に対してより近似し，分離エリア３での耐圧の低下がより抑制される。さらに，ゲートトレンチ８１が横方向の電流の流れを抑制することになる。そのため，分離エリア３から流れ込む電流の影響が小さく，電流センス比が従来の構造と比較して正確となる。   In the semiconductor device 100, the P floating region 53 and the gate trench 81 whose bottom reaches the P floating region 53 are also provided in the isolation area 3. As a result, the breakdown voltage holding mechanism is more approximate to the main cell 1 and the sense cell 2, and a decrease in breakdown voltage in the isolation area 3 is further suppressed. Furthermore, the gate trench 81 suppresses the current flow in the lateral direction. Therefore, the influence of the current flowing from the separation area 3 is small, and the current sense ratio is more accurate than the conventional structure.

また，第２の形態の半導体装置２００では，分離エリア３内のＰフローティング領域５３のサイズを，メインセル１およびセンスセル２よりも大きくすることとしている。これにより，分離エリア３がメインセル１およびセンスセル２よりも確実に高耐圧となる。よって，分離エリア３での絶縁破壊が抑制され，設計時の耐圧を確実に確保することができる。   In the semiconductor device 200 of the second embodiment, the size of the P floating region 53 in the isolation area 3 is made larger than that of the main cell 1 and the sense cell 2. This ensures that the isolation area 3 has a higher breakdown voltage than the main cell 1 and the sense cell 2. Therefore, dielectric breakdown in the separation area 3 is suppressed, and the withstand voltage at the time of design can be ensured reliably.

また，第３の形態の半導体装置３００では，分離エリア３内のＰフローティング領域５３の厚さ方向の位置を，メインセル１およびセンスセル２よりも深くすることとしている。これにより，分離エリア３がメインセル１およびセンスセル２よりも確実に高耐圧となる。よって，半導体装置３００によっても半導体装置２００と同様に，分離エリア３での絶縁破壊が抑制され，設計時の耐圧を確実に確保することができる。   Further, in the semiconductor device 300 of the third embodiment, the position in the thickness direction of the P floating region 53 in the isolation area 3 is made deeper than the main cell 1 and the sense cell 2. This ensures that the isolation area 3 has a higher breakdown voltage than the main cell 1 and the sense cell 2. Therefore, also in the semiconductor device 300, as in the semiconductor device 200, the dielectric breakdown in the isolation area 3 is suppressed, and the withstand voltage at the time of design can be reliably ensured.

また，第４の形態の半導体装置４００では，分離エリア３内のゲートトレンチ８１の溝幅を，メインセル１およびセンスセル２よりも広くすることとしている。これにより，マイクロローディング効果によって，同一のトレンチエッチング工程でゲートトレンチ８１の深さをゲートトレンチ５１，７１よりも深くすることができる。すなわち，半導体装置３００や半導体装置４００よりも簡素な工程により分離エリア３の高耐圧を図ることができる。   In the semiconductor device 400 of the fourth embodiment, the groove width of the gate trench 81 in the isolation area 3 is made wider than that of the main cell 1 and the sense cell 2. Thereby, the depth of the gate trench 81 can be made deeper than that of the gate trenches 51 and 71 in the same trench etching process due to the microloading effect. That is, a high breakdown voltage of the separation area 3 can be achieved by a simpler process than the semiconductor device 300 or the semiconductor device 400.

また，第５の形態の半導体装置５００では，分離エリア３とその他のエリアとを隔離する境界エリア４を設け，境界エリア４の耐圧保持機構を分離エリア３と同等とすることとしている。例えば，境界エリア４内にＰフローティング領域５４を設け，そのサイズおよび厚さ方向の位置を分離エリア３内のＰフローティング領域５３に合わせることとしている。これにより，不活性エリアでの絶縁破壊を確実に防止することができる。さらに，耐圧が低下する位置が活性エリア内となるため，万が一，絶縁破壊が生じたとしても電流の逃げ道は確保される。よって，素子破壊が防止される。   Further, in the semiconductor device 500 of the fifth embodiment, the boundary area 4 that isolates the separation area 3 from other areas is provided, and the withstand voltage holding mechanism of the boundary area 4 is made equal to that of the separation area 3. For example, a P floating region 54 is provided in the boundary area 4, and the size and position in the thickness direction are matched with the P floating region 53 in the separation area 3. As a result, dielectric breakdown in the inactive area can be reliably prevented. Furthermore, since the position where the withstand voltage decreases is within the active area, a current escape path is ensured even if dielectric breakdown occurs. Therefore, element destruction is prevented.

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。   Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, the gate insulating film 24 is not limited to an oxide film, and may be another type of insulating film such as a nitride film or a composite film. Also, the semiconductor is not limited to silicon, but may be other types of semiconductors (SiC, GaN, GaAs, etc.).

また，実施の形態の半導体装置は，図１０に示すような伝導度変調型パワーＭＯＳ（ＩＧＢＴ）に対しても適用可能である。   The semiconductor device of the embodiment can also be applied to a conductivity modulation type power MOS (IGBT) as shown in FIG.

第１の形態に係るトレンチゲート半導体装置の構造を示す平面図である。It is a top view which shows the structure of the trench gate semiconductor device which concerns on a 1st form. 図１の半導体装置におけるＡ−Ａ断面の構造を示す断面図である。FIG. 2 is a cross-sectional view showing the structure of the AA cross section in the semiconductor device of FIG. 1. 第１の形態に係るトレンチゲート型半導体装置の電流の流れを示す図である。It is a figure which shows the flow of the electric current of the trench gate type semiconductor device which concerns on a 1st form. 図１に示したトレンチゲート型半導体装置の製造工程を示す図（その１）である。FIG. 3 is a diagram (part 1) illustrating a manufacturing process of the trench gate type semiconductor device illustrated in FIG. 1; 図１に示したトレンチゲート型半導体装置の製造工程を示す図（その２）である。FIG. 4 is a diagram (part 2) illustrating a manufacturing process of the trench gate type semiconductor device illustrated in FIG. 1; 第２の形態に係るトレンチゲート半導体装置の構造を示す平面図である。It is a top view which shows the structure of the trench gate semiconductor device which concerns on a 2nd form. 第３の形態に係るトレンチゲート半導体装置の構造を示す平面図である。It is a top view which shows the structure of the trench gate semiconductor device which concerns on a 3rd form. 第４の形態に係るトレンチゲート半導体装置の構造を示す平面図である。It is a top view which shows the structure of the trench gate semiconductor device which concerns on a 4th form. 第５の形態に係るトレンチゲート半導体装置の構造を示す平面図である。It is a top view which shows the structure of the trench gate semiconductor device which concerns on a 5th form. 本発明を伝導度変調型の半導体装置に適用した例を示す図である。It is a figure which shows the example which applied this invention to the conductivity modulation type semiconductor device. 従来の形態に係るトレンチゲート型半導体装置のデバイス構造を示す断面図である。It is sectional drawing which shows the device structure of the trench gate type semiconductor device which concerns on the conventional form. 従来の形態に係るトレンチゲート型半導体装置の電流の流れを示す図である。It is a figure which shows the flow of the electric current of the trench gate type semiconductor device which concerns on the conventional form. Ｐフローティング領域を有するトレンチゲート型半導体装置のデバイス構造を示す断面図である。It is sectional drawing which shows the device structure of the trench gate type semiconductor device which has P floating region.

符号の説明Explanation of symbols

１ メインセル（メインセル領域）
２ センスセル（センスセル領域）
３ 分離エリア（分離領域）
４ 境界エリア（第２分離領域）
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（第１トレンチ部）
２２ ゲート電極（ゲート電極）
２３ 堆積絶縁層
２４ ゲート絶縁膜
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（第１フローティング領域）
５２ Ｐフローティング領域（第２フローティング領域）
５３ Ｐフローティング領域（第３フローティング領域）
５４ Ｐフローティング領域（第４フローティング領域）
６１ ゲートトレンチ
６２ ゲート電極
７１ ゲートトレンチ（第２トレンチ部）
７２ ゲート電極（ゲート電極）
８１ ゲートトレンチ（第３トレンチ部）
８２ ゲート電極（導体領域）
１００ 半導体装置（トレンチゲート型半導体装置） 1 Main cell (main cell area)
2 Sense cell (sense cell area)
3 separation area (separation area)
4 border area (second separation area)
11 N + drain region 12 N − drift region (drift region)
21 Gate trench (first trench part)
22 Gate electrode (gate electrode)
23 deposited insulating layer 24 gate insulating film 31 N + source region 41 P - body region (body region)
51 P floating area (first floating area)
52 P floating area (second floating area)
53 P floating area (third floating area)
54 P floating area (fourth floating area)
61 Gate trench 62 Gate electrode 71 Gate trench (second trench portion)
72 Gate electrode (gate electrode)
81 Gate trench (third trench)
82 Gate electrode (conductor area)
100 Semiconductor device (trench gate type semiconductor device)

Claims (11)

メインセル領域と，センスセル領域と，前記メインセル領域と前記センスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置において，
半導体基板の主表面側に位置し，第１導電型半導体であるドリフト領域と，
前記ドリフト領域の上面側に位置し，第２導電型半導体であるボディ領域と，
前記ドリフト領域に囲まれるとともに前記メインセル領域内に位置し，第２導電型半導体である第１フローティング領域と，
前記ドリフト領域に囲まれるとともに前記センスセル領域内に位置し，第２導電型半導体である第２フローティング領域と，
前記ドリフト領域に囲まれるとともに前記分離領域内に位置し，第２導電型半導体である第３フローティング領域とを有することを特徴とするトレンチゲート型半導体装置。 In a trench gate type semiconductor device comprising a main cell region, a sense cell region, and an isolation region separating the main cell region and the sense cell region, and having a trench gate structure,
A drift region located on the main surface side of the semiconductor substrate and being a first conductivity type semiconductor;
A body region located on the upper surface side of the drift region and being a second conductivity type semiconductor;
A first floating region surrounded by the drift region and located in the main cell region and being a second conductivity type semiconductor;
A second floating region surrounded by the drift region and located in the sense cell region and being a second conductivity type semiconductor;
A trench gate type semiconductor device comprising a third floating region which is surrounded by the drift region and located in the isolation region and which is a second conductivity type semiconductor. 請求項１に記載するトレンチゲート型半導体装置において，
前記分離領域内に位置し，ゲート電極と電気的に接続するとともにトレンチ構造を有する導体領域を有することを特徴とするトレンチゲート型半導体装置。 The trench gate type semiconductor device according to claim 1,
A trench gate type semiconductor device having a conductor region located in the isolation region and electrically connected to the gate electrode and having a trench structure. 請求項２に記載するトレンチゲート型半導体装置において，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第２フローティング領域に位置し，ゲート電極を内蔵する第２トレンチ部と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，前記導体領域を内蔵する第３トレンチ部とを有することを特徴とするトレンチゲート型半導体装置。 The trench gate type semiconductor device according to claim 2,
A first trench portion penetrating the body region in a thickness direction of the semiconductor substrate and having a bottom portion located in the first floating region and incorporating a gate electrode;
A second trench portion penetrating the body region in a thickness direction of the semiconductor substrate and having a bottom portion located in the second floating region and incorporating a gate electrode;
A trench gate type semiconductor device comprising: a third trench portion penetrating the body region in a thickness direction of the semiconductor substrate and having a bottom portion located in the third floating region and incorporating the conductor region. 請求項３に記載するトレンチゲート型半導体装置において，
前記第３フローティング領域の高さ寸法は，前記第１フローティング領域の高さ寸法や前記第２フローティング領域の高さ寸法と比較して大きいことを特徴とするトレンチゲート型半導体装置。 In the trench gate type semiconductor device according to claim 3,
A trench gate type semiconductor device, wherein a height dimension of the third floating region is larger than a height dimension of the first floating region and a height dimension of the second floating region. 請求項３に記載するトレンチゲート型半導体装置において，
前記第３フローティング領域の半導体基板の厚さ方向の位置は，前記第１フローティング領域の位置および前記第２フローティング領域の位置と比較して深いことを特徴とするトレンチゲート型半導体装置。 In the trench gate type semiconductor device according to claim 3,
A trench gate type semiconductor device, wherein a position of the third floating region in a thickness direction of the semiconductor substrate is deeper than a position of the first floating region and a position of the second floating region. 請求項５に記載するトレンチゲート型半導体装置において，
前記第３フローティング領域の溝幅は，前記第１フローティング領域の溝幅および前記第２フローティング領域の溝幅と比較して広いことを特徴とするトレンチゲート型半導体装置。 The trench gate type semiconductor device according to claim 5,
A trench gate type semiconductor device, wherein a groove width of the third floating region is wider than a groove width of the first floating region and a groove width of the second floating region. 請求項１から請求項６のいずれか１つに記載するトレンチゲート型半導体装置において，
前記分離領域と隣接し，活性領域であるとともに前記分離領域を前記メインセル領域と前記センスセル領域との少なくとも一方から隔離する第２分離領域を備え，
前記第２分離領域内には，
前記ドリフト領域に囲まれ，第２導電型半導体である第４フローティング領域が設けられ，
前記第４フローティング領域の形態は，前記第３フローティング領域と略同一であることを特徴とするトレンチゲート型半導体装置。 In the trench gate type semiconductor device according to any one of claims 1 to 6,
A second isolation region that is adjacent to the isolation region, is an active region, and isolates the isolation region from at least one of the main cell region and the sense cell region;
In the second separation region,
A fourth floating region which is surrounded by the drift region and is a second conductivity type semiconductor is provided;
The form of the fourth floating region is substantially the same as that of the third floating region. メインセル領域と，センスセル領域と，前記メインセル領域と前記センスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置の製造方法において，
半導体基板の上面にマスク材を形成し，そのマスク材をパターニングするパターニング工程と，
前記パターニング工程の後に，マスクパターンに従って半導体基板を厚さ方向に掘り下げることにより，前記分離領域内に，第２導電型半導体であるボディ領域を貫通し，その底部が第１導電型半導体であるドリフト領域まで達するトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部形成工程の後に，前記トレンチ部の底部から不純物を注入することにより，第２導電型半導体であるフローティング領域を形成する不純物注入工程とを含むことを特徴とするトレンチゲート型半導体装置の製造方法。 In a manufacturing method of a trench gate type semiconductor device having a main cell region, a sense cell region, and an isolation region that isolates the main cell region and the sense cell region, and having a trench gate structure,
A patterning step of forming a mask material on the upper surface of the semiconductor substrate and patterning the mask material;
After the patterning step, the semiconductor substrate is dug in the thickness direction according to the mask pattern, thereby penetrating the body region, which is the second conductivity type semiconductor, into the isolation region, and the bottom of the drift is the first conductivity type semiconductor. A trench portion forming step for forming a trench portion reaching the region;
An impurity implantation step of forming a floating region which is a second conductivity type semiconductor by implanting impurities from the bottom of the trench portion after the trench portion forming step. Production method. 請求項８に記載するトレンチゲート型半導体装置の製造方法において，
前記トレンチ部形成工程では，前記分離領域内に位置するトレンチ部を形成するとともに，前記メインセル領域内に位置するトレンチ部と前記センスセル領域内に位置するトレンチ部との少なくとも一方を形成することを特徴とするトレンチゲート型半導体装置の製造方法。 In the manufacturing method of the trench gate type semiconductor device according to claim 8,
The trench part forming step includes forming a trench part located in the isolation region and forming at least one of a trench part located in the main cell region and a trench part located in the sense cell region. A method for manufacturing a trench gate type semiconductor device. 請求項８または請求項９に記載するトレンチゲート型半導体装置の製造方法において，
前記パターニング工程では，前記分離領域内に形成されるトレンチ部の溝幅を前記メインセル領域および前記センスセル領域内に形成されるトレンチ部の溝幅よりも大きくなるようにパターニングすることを特徴とするトレンチゲート型半導体装置の製造方法。 In the manufacturing method of the trench gate type semiconductor device according to claim 8 or 9,
In the patterning step, patterning is performed such that the groove width of the trench portion formed in the isolation region is larger than the groove width of the trench portion formed in the main cell region and the sense cell region. A method of manufacturing a trench gate type semiconductor device. 請求項８から請求項１０のいずれか１つに記載するトレンチゲート型半導体装置の製造方法において，
前記トレンチ部の中に，その上端が前記フローティング領域の上端よりも上方に位置する絶縁層を形成する絶縁層形成工程と，
前記絶縁層上に導体層を形成する導体層形成工程を含むことを特徴とするトレンチゲート型半導体装置の製造方法。 In the manufacturing method of the trench gate type semiconductor device according to any one of claims 8 to 10,
An insulating layer forming step of forming an insulating layer in the trench portion, the upper end of which is located above the upper end of the floating region;
A method of manufacturing a trench gate type semiconductor device, comprising a conductor layer forming step of forming a conductor layer on the insulating layer.
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