JP6513932B2 - Semiconductor device - Google Patents
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Description
本明細書に開示の技術は、半導体装置に関する。 The technology disclosed herein relates to a semiconductor device.
特許文献1に、絶縁ゲート型の半導体装置が開示されている。この半導体装置の半導体基板の表面には、トレンチが形成されている。トレンチ内に、ゲート絶縁層とゲート電極が配置されている。また、トレンチの底面を覆っている絶縁層に接する位置に、p型フローティング領域が形成されている。半導体装置をオフした場合にp型フローティング領域からその周囲に空乏層が伸びることで、半導体装置の高耐圧化が図られている。 Patent Document 1 discloses an insulated gate semiconductor device. A trench is formed on the surface of the semiconductor substrate of this semiconductor device. A gate insulating layer and a gate electrode are disposed in the trench. In addition, a p-type floating region is formed at a position in contact with the insulating layer covering the bottom of the trench. When the semiconductor device is turned off, the depletion layer extends from the p-type floating region to the periphery thereof, thereby achieving a high breakdown voltage of the semiconductor device.
特許文献1のようにトレンチを有する絶縁ゲート型の半導体装置において、トレンチをその長手方向に分離することが必要となる場合がある。例えば、半導体基板の表面にボンディングパッドを設ける場合には、ボンディングによる衝撃がトレンチに加わることを防止するために、トレンチが存在しない位置にボンディングパッドを設けることがある。このために、トレンチをその長手方向に分離することでトレンチが存在しない領域を設けたい場合がある。また、その他にも、トレンチを長手方向に分離したい場合がある。しかしながら、トレンチを長手方向に分離すると、p型フローティング領域から分離されたトレンチの間の領域に空乏層が伸展し難くなり、この領域で電界が集中し易くなる。このため、半導体装置の耐圧が低下する。したがって、トレンチを長手方向に分離することが困難であった。 In an insulated gate semiconductor device having a trench as in Patent Document 1, it may be necessary to separate the trenches in the longitudinal direction. For example, in the case of providing a bonding pad on the surface of a semiconductor substrate, the bonding pad may be provided at a position where the trench does not exist in order to prevent a shock due to bonding from being applied to the trench. For this purpose, it may be desirable to separate the trenches in their longitudinal direction to provide an area in which the trenches do not exist. There are also other cases where it is desirable to separate the trenches longitudinally. However, when the trenches are separated in the longitudinal direction, the depletion layer does not easily extend in the region between the trenches separated from the p-type floating region, and the electric field tends to be concentrated in this region. Therefore, the withstand voltage of the semiconductor device is reduced. Therefore, it has been difficult to separate the trenches in the longitudinal direction.
本明細書が開示する半導体装置は、半導体基板と、ゲート絶縁層と、ゲート電極を有する。半導体基板は、表面と裏面を有する。前記半導体基板の前記表面に、ゲートトレンチが形成されている。ゲートトレンチは、第1トレンチと、前記第1トレンチから分離されているとともに前記表面において前記第1トレンチの長手方向の延長線上を伸びている第2トレンチを有する。前記ゲート絶縁層は、前記ゲートトレンチの内面を覆っている。前記ゲート電極は、前記ゲートトレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されている。前記半導体基板は、前記第1トレンチに隣接する第1素子領域と、前記第2トレンチに隣接する第2素子領域を有している。第1素子領域と第2素子領域の各々は、第1領域と、ボディ領域と、第2領域と、底部領域を有している。前記第1領域は、前記ゲートトレンチの長手方向に沿って伸びる前記ゲートトレンチの側面を覆う前記ゲート絶縁層の側面部に接しており、前記表面に露出する第1導電型の領域である。前記ボディ領域は、前記第1領域の裏面側で前記側面部に接している第2導電型の領域である。前記第2領域は、前記ボディ領域の裏面側で前記側面部に接しており、前記ボディ領域によって前記第1領域から分離されている第1導電型の領域である。前記底部領域は、前記ゲートトレンチの底面を覆う前記ゲート絶縁層の底面部に接しており、前記第2領域によって前記ボディ領域から分離されている第2導電型の領域である。前記半導体基板は、前記第1トレンチと前記第2トレンチの間に配置されているとともに前記第1素子領域の前記ボディ領域及び前記第2素子領域の前記ボディ領域から分離されており、前記表面から前記第1素子領域の前記ボディ領域及び前記第2素子領域の前記ボディ領域の何れよりも深い位置まで伸びている第2導電型の分離領域をさらに有している。 A semiconductor device disclosed in this specification includes a semiconductor substrate, a gate insulating layer, and a gate electrode. The semiconductor substrate has a front surface and a back surface. A gate trench is formed on the surface of the semiconductor substrate. The gate trench has a first trench and a second trench separated from the first trench and extending on a longitudinal extension of the first trench at the surface. The gate insulating layer covers the inner surface of the gate trench. The gate electrode is disposed in the gate trench and is insulated from the semiconductor substrate by the gate insulating layer. The semiconductor substrate has a first element region adjacent to the first trench and a second element region adjacent to the second trench. Each of the first element region and the second element region has a first region, a body region, a second region, and a bottom region. The first region is in contact with the side surface portion of the gate insulating layer covering the side surface of the gate trench extending along the longitudinal direction of the gate trench, and is a region of the first conductive type exposed to the surface. The body region is a region of a second conductivity type in contact with the side surface portion on the back surface side of the first region. The second region is a region of the first conductivity type that is in contact with the side surface portion on the back surface side of the body region and is separated from the first region by the body region. The bottom region is a region of a second conductivity type that is in contact with the bottom of the gate insulating layer covering the bottom of the gate trench and is separated from the body region by the second region. The semiconductor substrate is disposed between the first trench and the second trench and is separated from the body region of the first element region and the body region of the second element region from the surface The semiconductor device further includes a separation region of a second conductivity type extending to a position deeper than any of the body region of the first element region and the body region of the second element region.
なお、分離領域は、第1素子領域の底部領域と繋がっていてもよい。また、分離領域は、第2素子領域の底部領域と繋がっていてもよい。また、上記の「第1導電型」は、n型とp型の何れか一方を意味し、上記の「第2導電型」はn型とp型のうちの第1導電型とは異なる方を意味する。 The separation region may be connected to the bottom region of the first element region. Also, the separation region may be connected to the bottom region of the second element region. The above "first conductivity type" means either n-type or p-type, and the above "second conductivity type" is different from the first conductivity type of n-type and p-type Means
この半導体装置がオフすると、第1素子領域と第2素子領域の各々において、ボディ領域から第2領域内に空乏層が伸展する。この空乏層が底部領域に到達すると、底部領域からその周囲の第2領域内に空乏層が進展する。各底部領域から伸びる空乏層が分離領域に到達すると、分離領域からその周囲に空乏層が伸展する。分離領域から伸びる空乏層によって、第1トレンチと第2トレンチの間の半導体領域が空乏化する。このため、この領域で高い電界が生じることを防止することができる。したがって、この半導体装置は、高い耐圧を有する。 When the semiconductor device is turned off, a depletion layer extends from the body region to the second region in each of the first element region and the second element region. When this depletion layer reaches the bottom region, the depletion layer develops from the bottom region into the surrounding second region. When the depletion layer extending from each bottom region reaches the separation region, the depletion layer extends from the separation region to the periphery thereof. The depletion layer extending from the isolation region depletes the semiconductor region between the first trench and the second trench. Therefore, generation of a high electric field in this region can be prevented. Therefore, this semiconductor device has a high withstand voltage.
図3〜5に示すように、実施例1に係る半導体装置10は、半導体基板12と、半導体基板12の表面12a及び裏面12bに形成された電極、絶縁層等を有している。半導体基板12は、4H型のSiCにより構成されている。なお、以下では、半導体基板12の厚み方向をz方向といい、半導体基板12の表面12aに平行な一方向をx方向といい、x方向とz方向に対して直交する方向をy方向という。
As shown in FIGS. 3 to 5, the
図3〜5に示すように、半導体基板12の裏面12bには、ドレイン電極84が形成されている。ドレイン電極84は、裏面12bの略全域を覆っている。
As shown in FIGS. 3 to 5, the
図1に示すように、半導体基板12の表面12aには、環状に伸びる外周トレンチ60が形成されている。外周トレンチ60に囲まれた範囲内の半導体基板12の表面12aには、ゲートパッド62と、ソース電極80a、80bが形成されている。ソース電極80aとソース電極80bは、y方向に間隔を開けて配列されている。ゲートパッド62は、ソース電極80aとソース電極80bの間に配置されており、x方向に長く伸びている。ゲートパッド62は、ソース電極80a、80bから分離されている。
As shown in FIG. 1, an outer
図2は、表面の電極及び絶縁層等を省略した半導体装置10の表面を示している。図2に示すように、ソース電極80aの下部の半導体基板12の表面12aには、複数のトレンチ34aが形成されている。各トレンチ34aは、y方向に長く伸びている。複数のトレンチ34aは、x方向に間隔を開けて配列されている。後に詳述するが、ソース電極80aの下部には、複数のトレンチ34aをゲートとして用いるスイッチング素子が形成されている。以下では、ソース電極80aの下部の半導体領域(スイッチング素子が形成されている領域)を、第1素子領域90aと呼ぶ。
FIG. 2 shows the surface of the
また、ソース電極80bの下部の半導体基板12の表面12aには、複数のトレンチ34bが形成されている。各トレンチ34bは、y方向に長く伸びている。複数のトレンチ34bは、x方向に間隔を開けて配列されている。後に詳述するが、ソース電極80bの下部には、複数のトレンチ34bをゲートとして用いるスイッチング素子が形成されている。以下では、ソース電極80bの下部の半導体領域(スイッチング素子が形成されている領域)を、第2素子領域90bと呼ぶ。表面12aにおいて、第2素子領域90b内の各トレンチ34bは、第1素子領域90a内の対応するトレンチ34aの延長線上を伸びている。すなわち、一組のトレンチ34aとトレンチ34bは、表面12aにおいて1つの直線上を伸びるように配置されている。第1素子領域90aと第2素子領域90bの間の領域(すなわち、図1のゲートパッド62の下部の領域)には、トレンチが形成されていない。すなわち、第1素子領域90aと第2素子領域90bの間の領域によって、第2素子領域90b内のトレンチ34bは、第1素子領域90a内のトレンチ34aから分離されている。
Further, a plurality of
次に、第1素子領域90aの構造について説明する。図3に示すように、各トレンチ34a内には、ゲート絶縁層38と、ゲート電極35が形成されている。ゲート絶縁層38は、底部絶縁層38aと側部絶縁膜38bを有している。底部絶縁層38aは、トレンチ34の底部に形成された厚い絶縁層である。底部絶縁層38aの上側のトレンチ34の側面は、側部絶縁膜38bによって覆われている。底部絶縁層38aの上側のトレンチ34内には、ゲート電極35が配置されている。ゲート電極35は、側部絶縁膜38b及び底部絶縁層38aによって、半導体基板12から絶縁されている。ゲート電極35の表面は、層間絶縁層36によって覆われている。ゲート電極35は、層間絶縁層36によってソース電極80aから絶縁されている。
Next, the structure of the
図3に示すように、第1素子領域90a内の半導体基板12には、ソース領域22、ボディ領域26、ドリフト領域28、ドレイン領域30及び底部領域32が形成されている。
As shown in FIG. 3, a
ソース領域22は、第1素子領域90a内に複数個形成されている。ソース領域22は、n型領域である。ソース領域22は、トレンチ34aに対してx方向に隣接する位置に形成されている。ソース領域22は、トレンチ34aの側面を覆う側部絶縁膜38bに接している。より詳細には、ソース領域22は、y方向(トレンチ34aの長手方向)に沿って伸びるトレンチ34aの側面を覆っている側部絶縁膜38bに接している。ソース領域22は、半導体基板12の表面12aに露出する範囲に形成されている。ソース領域22は、ソース電極80aに対してオーミック接触している。
A plurality of
ボディ領域26は、ソース領域22の側方及び下側に形成されており、ソース領域22に接している。ボディ領域26は、p型領域である。ボディ領域26は、ソース領域22が形成されていない位置において半導体基板12の表面12aに露出している。ボディ領域26は、表面12a近傍において高いp型不純物濃度を有しており、ソース電極80aに対してオーミック接触している。ボディ領域26は、ソース領域22の下側で側部絶縁膜38bに接している。より詳細には、ボディ領域26は、y方向(トレンチ34aの長手方向)に沿って伸びるトレンチ34aの側面を覆っている側部絶縁膜38bに接している。ボディ領域26は、ソース領域22よりも下側において低いp型不純物濃度を有している。
The
ドリフト領域28は、低濃度にn型不純物を含むn型領域である。ドリフト領域28のn型不純物濃度は、ソース領域22のn型不純物濃度よりも低い。ドリフト領域28は、ボディ領域26の下側に形成されている。ドリフト領域28は、ボディ領域26に接しており、ボディ領域26によってソース領域22から分離されている。ドリフト領域28は、ボディ領域26の下側で側部絶縁膜38bに接している。より詳細には、ドリフト領域28は、y方向(トレンチ34aの長手方向)に沿って伸びるトレンチ34aの側面を覆っている側部絶縁膜38bに接している。
The
上述したソース領域22、ボディ領域26及びドリフト領域28は、側部絶縁膜38bを介してゲート電極35に対向している。
The
ドレイン領域30は、高濃度にn型不純物を含むn型領域である。ドレイン領域30のn型不純物濃度は、ドリフト領域28のn型不純物濃度よりも高い。ドレイン領域30は、ドリフト領域28の下側に形成されている。ドレイン領域30は、ドリフト領域28に接しており、ドリフト領域28によってボディ領域26から分離されている。ドレイン領域30は、半導体基板12の裏面12bに露出する範囲に形成されている。ドレイン領域30は、ドレイン電極84に対してオーミック接触している。
The
底部領域32は、p型領域である。底部領域32は、各トレンチ34の底面(すなわち、底部絶縁層38aの下端)に接している。底部領域32は、トレンチ34の底面の全域に接している。底部領域32の周囲は、ドリフト領域28に囲まれている。各底部領域32は、ドリフト領域28によって、互いに分離されている。また、各底部領域32は、ドリフト領域28によって、ボディ領域26から分離されている。底部領域32は、いずれの電極にも接続されておらず、底部領域32の電位は浮遊電位とされている。なお、底部領域32は、半導体基板12にAl(アルミニウム)を注入することによって形成されたp型領域である。
次に、第2素子領域90bの構造について説明する。第2素子領域90bは、第1素子領域90aと略同様の構造を有している。第2素子領域90b内の各トレンチ34b内には、ゲート絶縁層38と、ゲート電極35が形成されている。第2素子領域90b内の半導体基板12には、ソース領域22、ボディ領域26、ドリフト領域28、ドレイン領域30及び底部領域32が形成されている。第2素子領域90bの断面構造(すなわち、図1のA−A線における断面構造)は、図3と等しい。
Next, the structure of the
図4、5に示すように、第1素子領域90aと第2素子領域90bの間の領域(以下、境界領域92という)内の半導体基板12の表面12aは、層間絶縁層40に覆われている。ゲートパッド62は、層間絶縁層40上に形成されている。層間絶縁層40によって、ゲートパッド62が半導体基板12から絶縁されている。図4に示すように、ゲートパッド62は、配線層42を介して各ゲート電極35に接続されている。
As shown in FIGS. 4 and 5, the
図4、5に示すように、ゲートパッド62の下部には、p型の分離領域64が形成されている。図2に示すように、分離領域64は、第1素子領域90aと第2素子領域90bの間をx方向に沿って伸びている。すなわち、分離領域64は、ゲートパッド62に沿って伸びている。分離領域64は、半導体基板12の表面12aに露出している。図4に示すように、分離領域64は、表面12aから第1素子領域90a内の底部領域32の下端及び第2素子領域90b内の底部領域32の下端よりも下側(すなわち、深い位置)まで伸びている。なお、分離領域64は、半導体基板12にB(ボロン)を注入することによって形成されたp型領域である。BはAlに比べて半導体基板12中における拡散係数が大きい。したがって、Bのイオン注入によって、分離領域64のように表面から深い位置まで分布するp型領域を形成することができる。
As shown in FIGS. 4 and 5, a p-
図4、5に示すように、ドリフト領域28及びドレイン領域30は、分離領域64の下側を通って、第1素子領域90aから第2素子領域90bに跨って形成されている。すなわち、分離領域64の下側には、ドリフト領域28とドレイン領域30が形成されている。また、分離領域64の側方にも、ドリフト領域28が形成されている。図4に示すように、分離領域64と各トレンチ34a、34bの間には、ドリフト領域28が形成されている。ドリフト領域28によって、分離領域64は、各底部領域32から分離されている。また、図5に示すように、分離領域64と各ボディ領域26の間には、ドリフト領域28が形成されている。ドリフト領域28によって、分離領域64は各ボディ領域26から分離されている。
As shown in FIGS. 4 and 5, the
図4に示すように、分離領域64と第1素子領域90aの底部領域32の間の距離L1は、分離領域64と第2素子領域90bの底部領域32の間の距離L2と略等しい。また、本実施形態では、分離領域64が第1素子領域90aの底部領域32と第2素子領域90bの底部領域32の間に配置されている。したがって、距離L1と距離L2の両方は、トレンチ34aとトレンチ34bの間の距離L3の半分よりも短い。
As shown in FIG. 4, the distance L1 between the
また、図4では、トレンチ34a、34bに接するボディ領域26の位置が破線により示されている。図4に示すように、第1素子領域90a内におけるボディ領域26と底部領域32の間の距離L4は、第2素子領域90b内におけるボディ領域26と底部領域32の間の距離L5と略等しい。また、分離領域64と第1素子領域90aのボディ領域26との間の距離L6は、分離領域64と第2素子領域90bのボディ領域26との間の距離L7と略等しい。本実施形態では、距離L4と距離L5の両方が、距離L6と距離L7の何れよりも短い。
Further, in FIG. 4, the positions of the
ゲートパッド62には、ワイヤーがボンディングされる。ゲートパッド62の表面が平坦であるので、ゲートパッド62に好適にワイヤーをボンディングすることができる。すなわち、図3に示すように、第1素子領域90a及び第2素子領域90b内の半導体装置10の表面は、凹凸を有している。これは、第1素子領域90a及び第2素子領域90b内にトレンチ34a、34bが形成されているためである。これに対し、図4、5に示すように、第1素子領域90aと第2素子領域90bの間の境界領域92では、トレンチ34が形成されていないので、半導体基板12の表面12aが平坦である。このような平坦な表面12aの上部にゲートパッド62が形成されているので、ゲートパッド62の表面も平坦となっている。したがって、ゲートパッド62に好適にワイヤーをボンディングすることができる。
A wire is bonded to the
また、ゲートパッド62の下部にトレンチ34が形成されていないので、ワイヤーボンディング時にゲートパッド62に加わる衝撃が、各トレンチ34に伝わり難い。これによって、半導体装置10の高い信頼性が確保されている。
In addition, since the trenches 34 are not formed under the
次に、半導体装置10の動作について説明する。第1素子領域90a及び第2素子領域90b内には、ソース領域22、ボディ領域26、ドリフト領域28、ドレイン領域30、ゲート電極35及びゲート絶縁層38等によって、nチャネル型のMOSFETが形成されている。半導体装置10を動作させる際には、ドレイン電極84に、ソース電極80a、80bよりも高い電位を印加する。ソース電極80aとソース電極80bには、略同じ電位が印加される。さらに、ゲート電極35に閾値以上の電位を印加すると、第1素子領域90a内のMOSFET及び第2素子領域90b内のMOSFETがオンする。すなわち、側部絶縁膜38bに接する範囲のボディ領域26にチャネルが形成される。これにより、ソース電極80a、80bから、ソース領域22、チャネル、ドリフト領域28及びドレイン領域30を経由して、ドレイン電極84に向かって電子が流れる。
Next, the operation of the
ゲート電極35の電位を閾値未満の電位に低下させると、チャネルが消失し、第1素子領域90a内及び第2素子領域90b内のMOSFETがオフする。すると、第1素子領域90a及び第2素子領域90bの各々において、ボディ領域26とドリフト領域28の境界部のpn接合からドリフト領域28内に空乏層が広がる。ボディ領域26から伸びる空乏層は、底部領域32に到達する。すると、底部領域32からその周囲のドリフト領域28内に空乏層が広がる。第1素子領域90a及び第2素子領域90bの底部領域32から伸びる空乏層は、分離領域64に到達する。すると、分離領域64からその下側のドリフト領域28内に空乏層が広がる。これによって、第1素子領域90aの底部領域32から伸びる空乏層と、第2素子領域90bの底部領域32から伸びる空乏層と、分離領域64から伸びる空乏層が互いに繋がり、境界領域92内のドリフト領域28が空乏化される。図6の点線76は、空乏層が伸展するあるタイミングにおける空乏層の下端の位置を示している。すなわち、点線76よりも上側のドリフト領域28に、空乏層が広がっている。図6に示すように、MOSFETがオフすると、第1素子領域90aと第2素子領域90bと境界領域92に跨って空乏層76が伸びる。このように、分離領域64から伸びる空乏層によって、第1素子領域90aと第2素子領域90bの間の境界領域92が空乏化される。このため、境界領域92で高い電界が生じることが防止される。したがって、この半導体装置10は、高い耐圧を有している。
When the potential of the
また、上述したように距離L4、L5が距離L6、L7より短いことで、分離領域64の近傍での電界をより緩和することができる。すなわち、仮に距離L6、L7が距離L4、L5よりも短いと、ボディ領域26から伸びる空乏層が、底部領域32よりも先に分離領域64に到達する。すると、分離領域64の電位がボディ領域26の電位に近い電位となる。これに対し、本実施形態では、距離L4、L5が距離L6、L7より短いので、ボディ領域26から伸びる空乏層が、分離領域64よりも先に底部領域32に到達する。このため、空乏層は、ボディ領域26から、底部領域32を経由して分離領域64まで伸びる。このため、分離領域64がボディ領域26よりも十分に高い電位となる。これによって、分離領域64の下側のドリフト領域28で高い電界が発生することがさらに抑制される。これによっても、半導体装置10の耐圧の向上が図られている。
Further, as described above, when the distances L4 and L5 are shorter than the distances L6 and L7, the electric field in the vicinity of the
また、半導体装置10の動作時には、ゲートパッド62の電位が変化する。仮にゲートパッド62の下部にスイッチング素子が形成されていると、ゲートパッド62の電位の変化の影響によりスイッチング素子の動作が不安定となる場合がある。これに対し、本実施形態の半導体装置10では、ゲートパッド62の下部にスイッチング素子(すなわち、トレンチ34等のゲート構造)が形成されていないので、スイッチング素子の動作が不安定となることが防止される。
Further, when the
なお、上述した実施形態では、図6に示すように、分離領域64が、表面12aから各底部領域32の下端よりも下側の位置まで伸びていた。しかしながら、図7に示すように、分離領域64が、底部領域32よりも上側にのみ形成されていてもよい。このような構成においては、分離領域64と各底部領域32の間の距離L1、L2を、トレンチ34aとトレンチ34bの間の距離L3の半分よりも短くすることが好ましい。このように距離L1、L2を設定することで、各底部領域32から伸びる空乏層が互いに繋がるよりも先に、各底部領域32から伸びる空乏層が分離領域64に到達し、分離領域64から周囲に空乏層が伸びる。このため、分離領域64が存在しない場合に比べて、第1素子領域90aと第2素子領域90bの間により速く空乏層を伸展させることができ、境界領域92内の電界がより効果的に抑制される。但し、分離領域64が各底部領域32よりも上側に位置していると、図7の凹部72に示すように、分離領域64の下部において空乏層76が上側に凹状に分布する。このように空乏層76に凹部72が形成されると、凹部72内で電界が集中しやすい。このような凹部72が形成されることを防止するために、分離領域64は、各トレンチ34a、34bの底部よりも下側まで伸びていることが好ましい。また、第1素子領域90a、第2素子領域90b及び分離領域64の下側の空乏層の位置(厚み方向の位置)が同一であると、電界の集中を最も緩和することができる。しかしながら、これらの空乏層の位置を同一とすることは実用上困難である。したがって、図6のように、分離領域64が各底部領域32の下端よりも下側まで伸びていることがより好ましい。この構成によれば、図6の凸部74に示すように、分離領域64の下側で空乏層76が下側に突出する。このように凸部74が形成される場合には、図7のように凹部72が形成される場合に比べて電界集中を抑制することができる。
In the embodiment described above, as shown in FIG. 6, the
また、上述した実施形態の半導体装置10では、分離領域64が各底部領域32から分離されていた。しかしながら、図8に示すように、分離領域64が各底部領域32と繋がっていてもよい。このような構成の場合、ボディ領域26から伸びる空乏層が底部領域32に到達したときに、各底部領域32と分離領域64の全体から略同時に周囲のドリフト領域28に向かって空乏層が伸びる。したがって、この構成でも、第1素子領域90aと第2素子領域90bの間に効果的に空乏層を伸展させることができる。
Further, in the
また、上述した実施形態では、底部領域32の電位が浮遊電位とされていた。しかしながら、底部領域32が、所定の固定電位に接続されていてもよい。
In the embodiment described above, the potential of the
上述した実施形態と請求項の各要素の関係について説明する。実施形態の第1素子領域90aは請求項の第1素子領域の一例である。実施形態の第1素子領域90bは請求項の第2素子領域の一例である。実施形態のy方向は請求項の長手方向の一例である。実施形態の側部絶縁膜38bは請求項の「ゲートトレンチの長手方向に沿って伸びるゲートトレンチの側面を覆っているゲート絶縁層の側面部」の一例である。実施形態の底部絶縁層38aは請求項の「ゲートトレンチの底面を覆っているゲート絶縁層の底面部」の一例である。実施形態のソース領域22は請求項の第1領域の一例である。実施形態のドリフト領域28は請求項の第2領域の一例である。実施形態の距離L1は、請求項の「分離領域と第1素子領域の底部領域の間の距離」の一例である。実施形態の距離L2は、請求項の「分離領域と第2素子領域の底部領域の間の距離」の一例である。実施形態の距離L3は、請求項の「第1トレンチと第2トレンチの間の距離」の一例である。実施形態の距離L4は、請求項の「第1素子領域のボディ領域から第1素子領域の底部領域の間の距離」の一例である。実施形態の距離L5は、請求項の「第2素子領域のボディ領域から第2素子領域の底部領域の間の距離」の一例である。実施形態の距離L6は、請求項の「分離領域と第1素子領域のボディ領域の間の距離」の一例である。実施形態の距離L7は、請求項の「分離領域と第2素子領域のボディ領域の間の距離」の一例である。
The relationship between the above-described embodiment and each element of the claims will be described. The
本明細書が開示する半導体装置の構成を、以下に列挙する。分離領域が、第1素子領域の底部領域から分離されているとともに第2素子領域の底部領域から分離されている。分離領域と第1素子領域の底部領域の間の距離、及び、分離領域と第2素子領域の底部領域の間の距離の両方が、第1トレンチと第2トレンチの間の距離の半分よりも短い。 The configurations of the semiconductor devices disclosed in the present specification are listed below. The separation region is separated from the bottom region of the first element region and separated from the bottom region of the second element region. Both the distance between the isolation region and the bottom region of the first element region and the distance between the isolation region and the bottom region of the second element region are more than half the distance between the first trench and the second trench. short.
本明明細書が開示する一例の半導体装置では、分離領域が、半導体基板の表面から、第1トレンチの底面及び第2トレンチの底面の何れよりも深い位置まで伸びている。 In the example semiconductor device disclosed in the present specification, the isolation region extends from the surface of the semiconductor substrate to a position deeper than any of the bottom of the first trench and the bottom of the second trench.
なお、上記の「深い位置」は、本明細書において、半導体基板の表面から遠い位置を意味する。 In the present specification, the above-mentioned "deep position" means a position far from the surface of the semiconductor substrate.
この構成によれば、底部領域から分離領域に空乏層が繋がり易くなる。 According to this configuration, the depletion layer can be easily connected from the bottom region to the isolation region.
本明細書が開示する一例の半導体装置では、第1素子領域のボディ領域から第1素子領域の底部領域の間の距離、及び、第2素子領域のボディ領域から第2素子領域の底部領域の間の距離の両方が、分離領域と第1素子領域のボディ領域の間の距離、及び、分離領域と第2素子領域のボディ領域の間の距離の何れよりも短い。 In one example of the semiconductor device disclosed in the present specification, the distance between the body region of the first element region and the bottom region of the first element region, and the body region of the second element region to the bottom region of the second element region. Both of the distances between them are shorter than both of the distance between the separation region and the body region of the first element region and the distance between the separation region and the body region of the second element region.
この構成によれば、ボディ領域から伸びる空乏層が、分離領域に到達するより前に、底部領域に到達する。すなわち、空乏層が、ボディ領域から、底部領域を経由して、分離領域に伸びる。このように空乏層を伸展させることで、分離領域とボディ領域の間に電位差を生じさせることができ、分離領域の周囲での電界集中をより抑制することができる。 According to this configuration, the depletion layer extending from the body region reaches the bottom region before reaching the separation region. That is, the depletion layer extends from the body region, via the bottom region, to the isolation region. By extending the depletion layer in this manner, a potential difference can be generated between the separation region and the body region, and electric field concentration around the separation region can be further suppressed.
本明細書が開示する一例の半導体装置では、分離領域が、半導体基板の表面から、第1素子領域の底部領域の裏面側の端部及び第2素子領域の底部領域の裏面側の端部の何れよりも深い位置まで伸びている。 In the semiconductor device according to an example disclosed in this specification, the separation region is an end portion on the back surface side of the bottom region of the first element region and an end portion on the back surface side of the bottom region of the second device region It extends to a deeper position than either.
分離領域の裏面側の端部が底部領域の裏面側の端部よりも浅い位置(半導体基板の表面に近い位置)に配置されていると、分離領域の近傍で空乏層が凹状に分布し、電界が集中する。上記のように分離領域が各底部領域の裏面側の端部よりも深い位置まで伸びていると、分離領域の近傍で空乏層が凸状に分布し、電界集中を抑制することができる。 When the end on the back surface side of the separation region is disposed at a position shallower than the end on the back surface side of the bottom region (closer to the surface of the semiconductor substrate), the depletion layer is distributed concavely in the vicinity of the separation region, The electric field is concentrated. As described above, when the separation region extends to a position deeper than the end on the back surface side of each bottom region, the depletion layer is distributed in a convex shape in the vicinity of the separation region, and electric field concentration can be suppressed.
本明細書が開示する一例の半導体装置では、第1トレンチと第2トレンチの間の表面上に層間絶縁層が形成されており、層間絶縁層上にボンディングパッドが形成されている。 In the example semiconductor device disclosed in the present specification, the interlayer insulating layer is formed on the surface between the first trench and the second trench, and the bonding pad is formed on the interlayer insulating layer.
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
As mentioned above, although embodiment was described in detail, these are only examples and do not limit the range of a claim. The art set forth in the claims includes various variations and modifications of the specific examples illustrated above.
The technical elements described in the present specification or the drawings exhibit technical usefulness singly or in various combinations, and are not limited to the combinations described in the claims at the time of application. In addition, the techniques illustrated in the present specification or the drawings simultaneously achieve a plurality of purposes, and achieving one of the purposes itself has technical utility.
10:半導体装置
12:半導体基板
22:ソース領域
26:ボディ領域
28:ドリフト領域
30:ドレイン領域
32:底部領域
34a、34b:トレンチ
35:ゲート電極
38:ゲート絶縁層
62:ゲートパッド
64:分離領域
80a、80b:ソース電極
84:ドレイン電極
90a:第1素子領域
90b:第2素子領域
92:境界領域
10: semiconductor device 12: semiconductor substrate 22: source region 26: body region 28: drift region 30: drain region 32:
Claims (5)
表面と裏面を有する半導体基板と、
前記表面に形成されているゲートトレンチであって、第1トレンチと、前記第1トレンチから分離されているとともに前記表面において前記第1トレンチの長手方向の延長線上を伸びている第2トレンチを有するゲートトレンチと、
前記ゲートトレンチの内面を覆っているゲート絶縁層と、
前記ゲートトレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極、
を有し、
前記半導体基板が、前記第1トレンチに隣接する第1素子領域と、前記第2トレンチに隣接する第2素子領域を有しており、
第1素子領域と第2素子領域の各々が、
前記ゲートトレンチの長手方向に沿って伸びる前記ゲートトレンチの側面を覆っている前記ゲート絶縁層の側面部に接しており、前記表面に露出する第1導電型の第1領域と、
前記第1領域の裏面側で前記側面部に接している第2導電型のボディ領域と、
前記ボディ領域の裏面側で前記側面部に接しており、前記ボディ領域によって前記第1領域から分離されている第1導電型の第2領域と、
前記ゲートトレンチの底面を覆っている前記ゲート絶縁層の底面部に接しており、前記第2領域によって前記ボディ領域から分離されている第2導電型の底部領域、
を有しており、
前記半導体基板が、前記第1トレンチと前記第2トレンチの間に配置されており、前記第1素子領域の前記ボディ領域及び前記第2素子領域の前記ボディ領域から分離されており、前記第1素子領域の前記底部領域及び前記第2素子領域の前記底部領域から分離されており、前記表面から前記第1素子領域の前記ボディ領域及び前記第2素子領域の前記ボディ領域の何れよりも深い位置まで伸びている第2導電型の分離領域をさらに有し、
前記第1素子領域の前記ボディ領域から前記第1素子領域の前記底部領域の間の距離、及び、前記第2素子領域の前記ボディ領域から前記第2素子領域の前記底部領域の間の距離の両方が、前記分離領域と前記第1素子領域の前記ボディ領域の間の距離、及び、前記分離領域と前記第2素子領域の前記ボディ領域の間の距離の何れよりも短い、
半導体装置。 A semiconductor device,
A semiconductor substrate having a front surface and a back surface;
A gate trench formed on the surface, comprising: a first trench; and a second trench separated from the first trench and extending on a longitudinal extension of the first trench on the surface. With the gate trench,
A gate insulating layer covering the inner surface of the gate trench;
A gate electrode disposed in the gate trench and insulated from the semiconductor substrate by the gate insulating layer;
Have
The semiconductor substrate has a first element region adjacent to the first trench and a second element region adjacent to the second trench,
Each of the first element region and the second element region is
A first region of a first conductivity type that is in contact with the side surface portion of the gate insulating layer covering the side surface of the gate trench that extends along the longitudinal direction of the gate trench, and exposed to the surface;
A body region of a second conductivity type in contact with the side surface portion on the back surface side of the first region;
A second region of a first conductivity type, which is in contact with the side surface on the back side of the body region and is separated from the first region by the body region;
A bottom region of a second conductivity type, in contact with the bottom portion of the gate insulating layer covering the bottom surface of the gate trench, separated from the body region by the second region;
And have
The semiconductor substrate is disposed between the first trench and the second trench, and is separated from the body region of the first element region and the body region of the second element region. A position separated from the bottom region of the element region and the bottom region of the second element region and deeper than any of the body region of the first element region and the body region of the second element region from the surface further have a separation region of a second conductivity type extends to,
A distance between the body region of the first element region to the bottom region of the first element region, and a distance between the body region of the second element region to the bottom region of the second element region Both are shorter than any of the distance between the separation region and the body region of the first element region and the distance between the separation region and the body region of the second element region,
Semiconductor device.
前記分離領域と前記第1素子領域の前記底部領域の間の距離、及び、前記分離領域と前記第2素子領域の前記底部領域の間の距離の両方が、前記第1トレンチと前記第2トレンチの間の距離の半分よりも短い請求項1の半導体装置。 The separation region is separated from the bottom region of the first element region and separated from the bottom region of the second element region,
Both the distance between the separation region and the bottom region of the first element region and the distance between the separation region and the bottom region of the second element region are the first trench and the second trench. The semiconductor device of claim 1, wherein the semiconductor device is shorter than half the distance between the two.
前記層間絶縁層上に、ボンディングパッドが形成されている、
請求項1〜4のいずれか一項の半導体装置。
An interlayer insulating layer is formed on the surface between the first trench and the second trench,
Bonding pads are formed on the interlayer insulating layer,
The semiconductor device of any one of claims 1 to 4 .
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