JP5758824B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

Semiconductor device and manufacturing method of semiconductor device Download PDF

Info

Publication number
JP5758824B2
JP5758824B2 JP2012057175A JP2012057175A JP5758824B2 JP 5758824 B2 JP5758824 B2 JP 5758824B2 JP 2012057175 A JP2012057175 A JP 2012057175A JP 2012057175 A JP2012057175 A JP 2012057175A JP 5758824 B2 JP5758824 B2 JP 5758824B2
Authority
JP
Japan
Prior art keywords
termination
region
trench
semiconductor device
trenches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012057175A
Other languages
Japanese (ja)
Other versions
JP2013191734A (en
Inventor
秀史 高谷
秀史 高谷
成雅 副島
成雅 副島
渡辺　行彦
行彦 渡辺
榊原　純
純 榊原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Priority to JP2012057175A priority Critical patent/JP5758824B2/en
Publication of JP2013191734A publication Critical patent/JP2013191734A/en
Application granted granted Critical
Publication of JP5758824B2 publication Critical patent/JP5758824B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書に開示の技術は、半導体装置の耐圧を向上する技術に関する。特に、シリコンカーバイド（以下、ＳｉＣと略す）の半導体基板を用いた半導体装置であって、半導体構造（例えば、ＭＯＳＦＥＴ構造、ＩＧＢＴ構造あるいはダイオード構造等）が作り込まれているセルエリアと、セルエリアを取り囲んで拡がっている終端絶縁領域（終端エリア）とを有する半導体装置の耐圧を向上することができる技術に関する。   The technology disclosed in this specification relates to a technology for improving the breakdown voltage of a semiconductor device. In particular, a semiconductor device using a silicon carbide (hereinafter abbreviated as SiC) semiconductor substrate, in which a semiconductor structure (for example, a MOSFET structure, an IGBT structure, or a diode structure) is formed, and a cell area The present invention relates to a technique capable of improving the withstand voltage of a semiconductor device having a terminal insulating region (termination area) that surrounds and extends.

第２導電型（例えばｎ型）のドリフト領域の表面に、第１導電型（例えばｐ型）のボディ領域が積層されている半導体基板に、半導体装置として機能する半導体構造（ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード等）を作り込む技術が発達している。この種の半導体装置では、ＭＯＳＦＥＴやＩＧＢＴやダイオード等として機能する半導体構造が作り込まれている範囲（セルエリア）の外側に、セルエリアを取り囲む終端絶縁領域（終端エリア）を形成することによって、半導体装置の耐圧が高められることが知られている。   A semiconductor structure (MOSFET, IGBT, diode) that functions as a semiconductor device on a semiconductor substrate in which a body region of the first conductivity type (for example, p-type) is stacked on the surface of the drift region of the second conductivity type (for example, n-type) Etc.) has been developed. In this type of semiconductor device, by forming a termination insulating region (termination area) surrounding the cell area outside a range (cell area) in which a semiconductor structure that functions as a MOSFET, IGBT, diode, or the like is formed, It is known that the breakdown voltage of a semiconductor device can be increased.

特許文献１には、半導体装置の耐圧を高める技術として、トレンチの底部にフローティング領域を形成する構造が開示されている。この構造では、半導体基板には、ｎ型ドリフト領域の上面にｐ型のボディ領域が積層されている。また、セルエリアの外周に環状にトレンチが形成される。トレンチは半導体基板の上面からボディ領域を貫通して形成されており、トレンチの底部はドリフト層に到達している。トレンチの底部には、ｐ型のフローティング領域が形成されている。この構造では、ゲート電圧のスイッチオフ時に、ｐ型のフローティング領域の下端部からｎ型のドレイン領域に向けて空乏層が広がっていく。すなわち、フローティング領域によってドリフト領域の空乏化を促進することができる。これにより、半導体装置の高耐圧化を図ることができる。   Patent Document 1 discloses a structure in which a floating region is formed at the bottom of a trench as a technique for increasing the breakdown voltage of a semiconductor device. In this structure, a p-type body region is stacked on the upper surface of the n-type drift region in the semiconductor substrate. In addition, a trench is formed in an annular shape on the outer periphery of the cell area. The trench is formed through the body region from the upper surface of the semiconductor substrate, and the bottom of the trench reaches the drift layer. A p-type floating region is formed at the bottom of the trench. In this structure, when the gate voltage is switched off, the depletion layer spreads from the lower end of the p-type floating region toward the n-type drain region. That is, depletion of the drift region can be promoted by the floating region. As a result, the breakdown voltage of the semiconductor device can be increased.

なお、上記技術に関連して、特許文献２が開示されている。
特許４５３８２１１号公報 特開２０１１−１１４０２８号公報 Patent Document 2 is disclosed in relation to the above technique.
Japanese Patent No. 4538211 JP 2011-114028 A

特許文献１に開示の半導体装置をＳｉＣ基板を用いて作成した場合には、最外周のフローティング領域の近傍に、空乏層の分布プロファイルの曲率半径が小さい部分が存在する場合がある。空乏層の分布プロファイルにおいて、曲率半径が小さい部分（曲がり具合がきつい部分）には、電界が集中し易い。電解集中が生じると、最外周のフローティング領域でブレークダウンが発生することになるため、半導体装置の高耐圧化を図ることが困難となる。   When the semiconductor device disclosed in Patent Document 1 is manufactured using a SiC substrate, there may be a portion where the radius of curvature of the distribution profile of the depletion layer is small near the outermost floating region. In the distribution profile of the depletion layer, the electric field tends to concentrate on a portion having a small curvature radius (a portion where the bending is tight). When electrolytic concentration occurs, breakdown occurs in the outermost floating region, making it difficult to increase the breakdown voltage of the semiconductor device.

本明細書に開示の技術は、半導体装置の耐圧を高めることができる新規な耐圧構造を提供する。   The technology disclosed in this specification provides a novel withstand voltage structure that can increase the withstand voltage of a semiconductor device.

本明細書に開示される半導体装置は、セルエリアと、そのセルエリアを取囲んでいる終端エリアを有するＳｉＣの半導体基板を備えている。終端エリアは、１又は複数の終端トレンチと、１又は複数の拡散領域とを備えている。１又は複数の終端トレンチはセルエリアを取囲んでいる。１又は複数の終端トレンチは、その最外周側に第１の終端トレンチを有している。第１の終端トレンチより内周側の領域の半導体基板では、第２導電型のドリフト領域の表面に第１導電型のボディ領域が積層されている。１又は複数の終端トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達すると共に、その内部に絶縁層が形成されている。１又は複数の終端トレンチのそれぞれの底部には、ドリフト領域に囲まれるとともに第１導電型であるフローティング領域が形成されている。第１の終端トレンチより外周側の領域の半導体基板では、ボディ領域が形成されていない。１又は複数の拡散領域は、第１導電型であり、第１の終端トレンチより外周側の領域に形成されている。１又は複数の拡散領域は、半導体装置を平面視したときに１又は複数の終端トレンチを取り囲んでいるとともに、半導体基板の表面から下方側へ伸びている形状を有している。１又は複数の拡散領域の下端部の位置は、フローティング領域の位置よりも上方であって、ボディ領域の下端部よりも下方である。   The semiconductor device disclosed in this specification includes a SiC semiconductor substrate having a cell area and a termination area surrounding the cell area. The termination area includes one or more termination trenches and one or more diffusion regions. One or more termination trenches surround the cell area. The one or more termination trenches have a first termination trench on the outermost periphery side. In the semiconductor substrate in the region on the inner periphery side from the first termination trench, the first conductivity type body region is stacked on the surface of the second conductivity type drift region. The one or more termination trenches penetrate the body region from the surface of the semiconductor substrate to reach the drift region, and an insulating layer is formed therein. At the bottom of each of the one or more termination trenches, a floating region that is surrounded by the drift region and is of the first conductivity type is formed. The body region is not formed in the semiconductor substrate in the outer peripheral region from the first termination trench. The one or more diffusion regions are of the first conductivity type and are formed in a region on the outer peripheral side from the first termination trench. The one or more diffusion regions surround the one or more termination trenches when the semiconductor device is viewed in plan and have a shape extending downward from the surface of the semiconductor substrate. The position of the lower end of the one or more diffusion regions is above the position of the floating region and below the lower end of the body region.

上記の半導体装置では、最外周側の第１の終端トレンチのさらに外周側に、拡散領域が形成されている。また拡散領域は第１導電型であり、第２導電型のドリフト領域と接している。よって、拡散領域からドレイン領域に向けて空乏層を広げることができる。また、拡散領域の下端部の位置は、ボディ領域の下端部よりも下方に配置されている。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層を、拡散領域から拡がる空乏層と繋げることができる。また、拡散領域の下端部の位置は、フローティング領域の位置よりも上方に位置している。これにより、半導体装置の内周側から外周側に向かうに従って、徐々に半導体基板の内部から表面に向かうように、空乏層の分布プロファイルの曲率半径を大きくする（分布を滑らかにする）ことができる。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域の部分に、電界が集中してしまう事態を防止できる。よって、半導体装置の高耐圧化を図ることが可能となる。   In the above semiconductor device, a diffusion region is formed on the outer peripheral side of the first terminal trench on the outermost peripheral side. The diffusion region is of the first conductivity type and is in contact with the drift region of the second conductivity type. Therefore, the depletion layer can be expanded from the diffusion region toward the drain region. Moreover, the position of the lower end part of the diffusion region is arranged below the lower end part of the body region. Thereby, the depletion layer extending from the floating region provided at the bottom of the first terminal trench on the outermost peripheral side can be connected to the depletion layer extending from the diffusion region. In addition, the position of the lower end of the diffusion region is located above the position of the floating region. As a result, the radius of curvature of the distribution profile of the depletion layer can be increased (smooth distribution) from the inside to the surface of the semiconductor substrate as it goes from the inner periphery to the outer periphery. . Thereby, the situation where an electric field concentrates on the part of the floating area | region provided in the bottom part of the 1st termination | terminus trench of the outermost periphery side can be prevented. Therefore, it is possible to increase the breakdown voltage of the semiconductor device.

半導体装置を示す平面図である。It is a top view which shows a semiconductor device. 図１のII−II線の断面図である。It is sectional drawing of the II-II line of FIG. 本明細書に開示の半導体装置における空乏層の分布プロファイルを示す図である。It is a figure which shows the distribution profile of the depletion layer in the semiconductor device disclosed by this specification. 比較説明用の半導体装置における空乏層の分布プロファイルを示す図である。It is a figure which shows the distribution profile of the depletion layer in the semiconductor device for comparative explanation. 半導体装置の製造プロセスを示す図である。It is a figure which shows the manufacturing process of a semiconductor device. 半導体装置の製造プロセスを示す図である。It is a figure which shows the manufacturing process of a semiconductor device.

以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。   The main features of the embodiments described below are listed. The technical elements described below are independent technical elements and exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Absent.

（特徴１）終端エリアは、複数の終端トレンチを有していてもよい。複数の終端トレンチは、第１の終端トレンチの内周側に隣接して配置されている第２の終端トレンチを有していてもよい。第１の終端トレンチの外周側に隣接して配置されている拡散領域と第１の終端トレンチとの間の第１距離は、第１の終端トレンチと第２の終端トレンチとの間の第２距離よりも小さくてもよい。第１距離が第２距離よりも小さいことによって、最外周側の第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層を、拡散領域から拡がる空乏層と繋げやすくすることができる。よって、最外周側の第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくすることができる。これにより、第１の終端トレンチのフローティング領域に、電界が集中してしまう事態を防止できる。   (Feature 1) The termination area may have a plurality of termination trenches. The plurality of termination trenches may have a second termination trench disposed adjacent to the inner peripheral side of the first termination trench. The first distance between the diffusion region disposed adjacent to the outer peripheral side of the first termination trench and the first termination trench is a second distance between the first termination trench and the second termination trench. It may be smaller than the distance. When the first distance is smaller than the second distance, the depletion layer extending from the floating region provided at the bottom of the first termination trench on the outermost peripheral side can be easily connected to the depletion layer extending from the diffusion region. . Therefore, the radius of curvature of the distribution profile of the depletion layer in the vicinity of the floating region provided at the bottom of the first terminal trench on the outermost peripheral side can be increased. Thereby, the situation where an electric field concentrates on the floating area | region of a 1st termination | terminus trench can be prevented.

（特徴２）拡散領域の数は、終端トレンチの数よりも多くてもよい。これにより、拡散領域から拡がる空乏層を、半導体装置の内周側から外周側に向かうに従って、徐々に半導体基板の内部から表面に向かうように形成することができる。よって、最外周側の第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくすることができる。   (Feature 2) The number of diffusion regions may be larger than the number of termination trenches. Thereby, the depletion layer spreading from the diffusion region can be formed so as to gradually go from the inside of the semiconductor substrate to the surface as it goes from the inner circumference side to the outer circumference side of the semiconductor device. Therefore, the radius of curvature of the distribution profile of the depletion layer in the vicinity of the floating region provided at the bottom of the first terminal trench on the outermost peripheral side can be increased.

（特徴３）拡散領域の不純物濃度は、フローティング領域の不純物濃度よりも低くてもよい。拡散領域の下端部の位置は、フローティング領域の位置よりも上方に位置している。また、拡散領域の不純物濃度がフローティング領域の不純物濃度よりも低いため、フローティング領域から拡がる空乏層よりも拡散領域から拡がる空乏層をより拡がりやすくすることができる。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層の下端部の位置と、拡散領域から拡がる空乏層の下端部の位置との深さ方向の差を縮小することができるため、フローティング領域から拡がる空乏層と拡散領域から拡がる空乏層とが繋がる部分における空乏層の分布プロファイルの曲率半径を、大きくすることができる。   (Feature 3) The impurity concentration of the diffusion region may be lower than the impurity concentration of the floating region. The position of the lower end portion of the diffusion region is located above the position of the floating region. Further, since the impurity concentration of the diffusion region is lower than the impurity concentration of the floating region, the depletion layer extending from the diffusion region can be more easily expanded than the depletion layer extending from the floating region. Thereby, the difference in the depth direction between the position of the lower end portion of the depletion layer extending from the floating region provided at the bottom of the first terminal trench on the outermost peripheral side and the position of the lower end portion of the depletion layer extending from the diffusion region Therefore, the radius of curvature of the distribution profile of the depletion layer in the portion where the depletion layer extending from the floating region and the depletion layer extending from the diffusion region are connected can be increased.

（特徴４）終端エリアが形成されている領域の表面が絶縁層で被覆されていてもよい。１又は複数の拡散領域が形成されている部分の絶縁層の表面が導電層で被覆されていてもよい。導電層がソース電極と接続されていてもよい。拡散領域が形成されている部分の上方には、絶縁層を介して導電層が形成されている。また導電層には、ソース電極に印加される電位と同電位の電位が印加されている。これにより、フィールドプレート構造を形成することができる。そして、拡散領域が形成されている部分にフィールドプレート構造を形成することで、終端トレンチが形成されている部分にフィールドプレート構造を形成する場合に比して、導電層の下方に存在する絶縁層の厚さを薄くすることができる。よって、フィールドプレートが奏する、半導体中に形成される空乏層を拡げて電界集中を防止する効果を、より高めることができる。   (Feature 4) The surface of the region where the termination area is formed may be covered with an insulating layer. The surface of the insulating layer in a portion where one or a plurality of diffusion regions are formed may be covered with a conductive layer. The conductive layer may be connected to the source electrode. A conductive layer is formed above the portion where the diffusion region is formed via an insulating layer. In addition, a potential having the same potential as that applied to the source electrode is applied to the conductive layer. Thereby, a field plate structure can be formed. Then, by forming the field plate structure in the portion where the diffusion region is formed, the insulating layer existing below the conductive layer is compared with the case where the field plate structure is formed in the portion where the termination trench is formed. Can be made thinner. Therefore, the effect of preventing electric field concentration by expanding the depletion layer formed in the semiconductor, which is produced by the field plate, can be further enhanced.

（特徴５）複数の終端トレンチは、第２の終端トレンチの内周側に隣接して配置されている第３の終端トレンチを有していてもよい。前記第２距離は、第２の終端トレンチと第３の終端トレンチとの間の第３距離よりも小さくてもよい。第２の終端トレンチと第１の終端トレンチとを近づけることによって、第２の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層が、第１の終端トレンチの底部に設けられているフローティング領域から拡がる空乏層に与える影響を、より大きくすることができる。これにより、第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくする効果を得ることができる。   (Feature 5) The plurality of termination trenches may include a third termination trench disposed adjacent to the inner peripheral side of the second termination trench. The second distance may be smaller than a third distance between the second termination trench and the third termination trench. By bringing the second termination trench and the first termination trench close to each other, a depletion layer extending from the floating region provided at the bottom of the second termination trench is provided at the bottom of the first termination trench. The influence on the depletion layer extending from the region can be further increased. As a result, the effect of increasing the radius of curvature of the distribution profile of the depletion layer in the vicinity of the floating region provided at the bottom of the first termination trench can be obtained.

（特徴６）ボディ領域は不純物打ち込みにより形成されており、拡散領域に打ち込まれる不純物の原子質量は、ボディ領域に打ち込まれる不純物の原子質量よりも小さくてもよい。不純物を打ち込む際の注入深さは、加速電圧や不純物の原子質量によって決まる。同じ加速電圧の場合は、不純物の原子質量が軽いほど深く注入される。これにより、拡散領域の下端部の位置を、ボディ領域の下端部よりも下方にすることができる。   (Feature 6) The body region is formed by impurity implantation, and the atomic mass of the impurity implanted into the diffusion region may be smaller than the atomic mass of the impurity implanted into the body region. The implantation depth when implanting the impurity is determined by the acceleration voltage and the atomic mass of the impurity. In the case of the same acceleration voltage, the impurity is implanted deeper as the atomic mass of the impurity is lighter. Thereby, the position of the lower end part of a diffusion area | region can be made below rather than the lower end part of a body area | region.

（特徴７）拡散領域に打ち込まれる不純物はボロンであり、ボディ領域に打ち込まれる不純物はアルミニウムであってもよい。ボロンの原子質量は、アルミニウムの原子質量よりも小さい。これにより、拡散領域の下端部の位置を、ボディ領域の下端部よりも下方にすることができる。   (Feature 7) The impurity implanted into the diffusion region may be boron, and the impurity implanted into the body region may be aluminum. The atomic mass of boron is smaller than the atomic mass of aluminum. Thereby, the position of the lower end part of a diffusion area | region can be made below rather than the lower end part of a body area | region.

（特徴８）拡散領域の数は、終端トレンチの数の２倍以上であってもよい。これにより、最外周側の第１の終端トレンチの底部に設けられているフローティング領域近傍における空乏層の分布プロファイルの曲率半径を、大きくすることができる。   (Feature 8) The number of diffusion regions may be twice or more the number of termination trenches. Thereby, the curvature radius of the distribution profile of the depletion layer in the vicinity of the floating region provided at the bottom of the first terminal trench on the outermost peripheral side can be increased.

以下、図面を参照しつつ本発明を具現化した半導体装置の実施例を詳細に説明する。図１は、第１実施例の半導体装置１００の平面図である。図２は、図１のII−II線の断面図である。なお正確には、図２のI−I線の断面図が図１に該当する。ただし、図１において、ドリフト領域１１２に対するハッチングは省略されている。   Embodiments of a semiconductor device embodying the present invention will be described below in detail with reference to the drawings. FIG. 1 is a plan view of a semiconductor device 100 according to the first embodiment. 2 is a cross-sectional view taken along line II-II in FIG. To be precise, the cross-sectional view taken along the line II in FIG. 2 corresponds to FIG. However, in FIG. 1, hatching with respect to the drift region 112 is omitted.

半導体装置１００は、図１に示すように、外周１０４を有する半導体基板１０２を利用して製造されている。半導体基板１０２は、トランジスタ動作をする半導体構造が作り込まれているセルエリア１０５（図１中の破線で示す枠Ｘ内）と、そのセルエリア１０５を取り囲む終端エリア１０７に区分されている。   As shown in FIG. 1, the semiconductor device 100 is manufactured using a semiconductor substrate 102 having an outer periphery 104. The semiconductor substrate 102 is divided into a cell area 105 (inside a frame X indicated by a broken line in FIG. 1) in which a semiconductor structure that operates as a transistor is formed, and a termination area 107 that surrounds the cell area 105.

セルエリア１０５には、６本のメイントレンチ１１３が、図１の上下方向に伸びるように形成されている。なおメイントレンチ１１３の本数は６本に限られず、任意の数に設定することが可能である。終端エリア１０７には、セルエリア１０５を囲むように伸びる３重の終端トレンチ１６１〜１６３が形成されている。終端トレンチ１６１〜１６３は、外周１０４に沿ってセルエリア１０５を一巡する閉ループ形状となっている。また終端エリア１０７には、終端トレンチ１６１〜１６３を囲むように伸びる６重の拡散領域１８１〜１８６が形成されている。拡散領域１８１〜１８６は、外周１０４に沿って終端トレンチ１６１〜１６３を一巡する閉ループ形状となっている。   In the cell area 105, six main trenches 113 are formed so as to extend in the vertical direction of FIG. Note that the number of main trenches 113 is not limited to six and can be set to an arbitrary number. In the termination area 107, triple termination trenches 161 to 163 extending so as to surround the cell area 105 are formed. The termination trenches 161 to 163 have a closed loop shape that goes around the cell area 105 along the outer periphery 104. Further, in the termination area 107, six-fold diffusion regions 181 to 186 extending so as to surround the termination trenches 161 to 163 are formed. The diffusion regions 181 to 186 have a closed loop shape that goes around the termination trenches 161 to 163 along the outer periphery 104.

図２を参照して、半導体装置１００の内部構造を説明する。半導体装置１００は、シリコンカーバイド（以下、ＳｉＣと略す）が用いられた半導体装置である。セルエリア１０５の構造について説明する。図２に示すように、セルエリア１０５では、裏面側から表面側（図の下側から上側）に向けて、ｎ＋ドレイン領域１１１、ｎ−ドリフト領域１１２、ｐ−ボディ領域１４１の順に積層されている。ボディ領域１４１は、イオン注入により形成されている。注入されるイオン種は、例えばアルミニウム（Ａｌ）であってもよい。   The internal structure of the semiconductor device 100 will be described with reference to FIG. The semiconductor device 100 is a semiconductor device using silicon carbide (hereinafter abbreviated as SiC). The structure of the cell area 105 will be described. As shown in FIG. 2, in the cell area 105, the n + drain region 111, the n− drift region 112, and the p− body region 141 are stacked in this order from the back surface side to the front surface side (from the lower side to the upper side in the figure). Yes. The body region 141 is formed by ion implantation. The ion species to be implanted may be, for example, aluminum (Al).

メイントレンチ１１３は、半導体基板１０２の表面１０１からボディ領域１４１を貫通してドリフト領域１１２に達している。隣接するメイントレンチ１１３同士の間隔は均一である。各々のメイントレンチ１１３の側壁は、ゲート酸化膜で被覆されている。また各々のメイントレンチ１１３の底面には、酸化膜１７１ａが埋め込まれている。各々のメイントレンチ１１３には、ゲート酸化膜および酸化膜１７１ａによって半導体基板１０２から絶縁された状態で、ゲート電極１２２が埋め込まれている。ゲート電極１２２の材料は、ポリシリコンである。各々のゲート電極１２２は、ボディ領域１４１の表面からボディ領域１４１を貫通してドリフト領域１１２の深さにまで達している。   The main trench 113 reaches the drift region 112 from the surface 101 of the semiconductor substrate 102 through the body region 141. The interval between adjacent main trenches 113 is uniform. The side wall of each main trench 113 is covered with a gate oxide film. An oxide film 171a is embedded in the bottom surface of each main trench 113. In each main trench 113, a gate electrode 122 is embedded in a state of being insulated from the semiconductor substrate 102 by a gate oxide film and an oxide film 171a. The material of the gate electrode 122 is polysilicon. Each gate electrode 122 extends from the surface of the body region 141 to the depth of the drift region 112 through the body region 141.

半導体基板１０２の表面１０１において、メイントレンチ１１３に隣接する位置には、ｎ＋ソース領域１３１が形成されている。また、ソース領域１３１同士の間隙には、ｐ＋ボディコンタクト領域１３２が形成されている。ソース領域１３１とボディコンタクト領域１３２の表面には、ソース電極１３３が形成されている。ソース電極１３３はソース配線Ｓに接続されている。なお、終端トレンチ１６１によって取り囲まれた領域の外側には、ソース電極１３３が形成されていない。   On the surface 101 of the semiconductor substrate 102, an n + source region 131 is formed at a position adjacent to the main trench 113. A p + body contact region 132 is formed in the gap between the source regions 131. A source electrode 133 is formed on the surfaces of the source region 131 and the body contact region 132. The source electrode 133 is connected to the source line S. Note that the source electrode 133 is not formed outside the region surrounded by the termination trench 161.

ゲート電極１２２は、ゲート配線Ｇに接続されている。ゲート電極１２２にはゲート電圧が印加される。ゲート電極１２２は、ソース電極１３３とソース配線Ｓから絶縁されている。ゲート電圧は、セルエリア１０５に電流を流すか否かを制御するための電圧である。ｎ＋ドレイン領域１１１は、ドレイン配線Ｄに接続されている。ドレイン配線Ｄはプラスの電位に接続され、ソース配線Ｓは接地されて用いられる。セルエリア１０５内には、ソース領域１３１とボディ領域１４１とドリフト領域１１２とドレイン領域１１１とゲート電極１２２によって、縦型のパワーＭＯＳＦＥＴトランジスタ構造が形成されている。   The gate electrode 122 is connected to the gate wiring G. A gate voltage is applied to the gate electrode 122. The gate electrode 122 is insulated from the source electrode 133 and the source wiring S. The gate voltage is a voltage for controlling whether or not a current flows through the cell area 105. The n + drain region 111 is connected to the drain wiring D. The drain wiring D is connected to a positive potential, and the source wiring S is grounded. A vertical power MOSFET transistor structure is formed in the cell area 105 by the source region 131, the body region 141, the drift region 112, the drain region 111, and the gate electrode 122.

各メイントレンチ１１３の底面に沿って、ｐ型不純物を含むフローティング領域１５１が形成されている。フローティング領域１５１は、ドリフト領域１１２内のメイントレンチ１１３の底面を囲む範囲に形成されている。フローティング領域１５１の断面は、メイントレンチの底面を中心とする略円形となっており、その直径はメイントレンチ１１３の幅よりも大きい。フローティング領域１５１は、メイントレンチ１１３の側面よりも側方に張り出した形状を有している。ただし、隣接するフローティング領域１５１同士はつながっていない。隣接するフローティング領域１５１の間には、十分なスペースがある。よって、半導体装置１００のオン状態において、フローティング領域１５１の存在がドレイン電流に対する妨げとなることはない。また、ドリフト領域１１２の上端は、フローティング領域１５１の上端よりも上方に位置している。フローティング領域１５１は、イオン注入により形成されている。注入されるイオン種は、例えばボロン（Ｂ）であってもよい。フローティング領域１５１のｐ型不純物の濃度は、半導体装置の分野において一般的に用いられる不純物の濃度よりも高くてもよい。例えば、フローティング領域１５１のｐ型不純物の濃度は、１×１０１８（ｃｍ−３）以上であってもよい。フローティング領域１５１のｐ型不純物の濃度を高くすると、フローティング領域１５１近傍でブレークダウンが発生しやすくなる場合があるが、拡散領域１８１〜１８６が存在していることによって、フローティング領域１５１近傍でのブレークダウンの発生を防止することができる。 A floating region 151 containing a p-type impurity is formed along the bottom surface of each main trench 113. The floating region 151 is formed in a range surrounding the bottom surface of the main trench 113 in the drift region 112. The cross section of the floating region 151 has a substantially circular shape centered on the bottom surface of the main trench, and the diameter thereof is larger than the width of the main trench 113. The floating region 151 has a shape projecting laterally from the side surface of the main trench 113. However, adjacent floating regions 151 are not connected to each other. There is sufficient space between adjacent floating regions 151. Therefore, in the on state of the semiconductor device 100, the presence of the floating region 151 does not hinder the drain current. The upper end of the drift region 112 is located above the upper end of the floating region 151. The floating region 151 is formed by ion implantation. The ion species to be implanted may be boron (B), for example. The concentration of p-type impurities in floating region 151 may be higher than the concentration of impurities generally used in the field of semiconductor devices. For example, the concentration of the p-type impurity in the floating region 151 may be 1 × 10 18 (cm −3 ) or more. When the concentration of the p-type impurity in the floating region 151 is increased, breakdown may easily occur in the vicinity of the floating region 151. However, since the diffusion regions 181 to 186 exist, the break in the vicinity of the floating region 151 occurs. The occurrence of down can be prevented.

終端エリア１０７の構造について説明する。終端エリア１０７は、内周側終端エリア１０７ａと、外周側終端エリア１０７ｂを備えている。内周側終端エリア１０７ａは、終端トレンチ１６１〜１６３を備えているエリアである。外周側終端エリア１０７ｂは、拡散領域１８１〜１８６を備えているエリアである。   The structure of the termination area 107 will be described. The termination area 107 includes an inner circumferential termination area 107a and an outer circumferential termination area 107b. The inner peripheral side termination area 107a is an area provided with termination trenches 161-163. The outer peripheral side termination area 107b is an area provided with diffusion regions 181 to 186.

内周側終端エリア１０７ａの構造について説明する。図２に示すように、内周側終端エリア１０７ａでは、裏面側から表面側（図の下側から上側）に向けて、ドレイン領域１１１、ドリフト領域１１２、ボディ領域１４１の順に積層されている。ボディ領域１４１は、イオン注入により形成されている。終端トレンチ１６１〜１６３は、半導体基板１０２の表面１０１からボディ領域１４１を貫通して、ドリフト領域１１２に達している。終端トレンチ１６１〜１６３の深さは、互いに同一とされている。また終端トレンチ１６１〜１６３の深さは、メイントレンチ１１３と同じ深さとされている。終端トレンチ１６１〜１６３の内部には、酸化膜１７１が埋め込まれている。また内周側終端エリア１０７ａ内の半導体基板１０２の表面１０１は、酸化膜１７１によって被覆されている。   The structure of the inner peripheral side termination area 107a will be described. As shown in FIG. 2, in the inner peripheral side termination area 107a, the drain region 111, the drift region 112, and the body region 141 are laminated in this order from the back surface side to the front surface side (from the lower side to the upper side in the figure). The body region 141 is formed by ion implantation. The termination trenches 161 to 163 penetrate the body region 141 from the surface 101 of the semiconductor substrate 102 and reach the drift region 112. The depths of the termination trenches 161 to 163 are the same. Further, the depths of the termination trenches 161 to 163 are the same as those of the main trench 113. An oxide film 171 is embedded in the termination trenches 161 to 163. Further, the surface 101 of the semiconductor substrate 102 in the inner peripheral side termination area 107 a is covered with an oxide film 171.

終端トレンチ１６１〜１６３の各々の底面に沿って、ｐ型不純物を含むフローティング領域１５１が形成されている。フローティング領域１５１の断面は、終端トレンチ１６１〜１６３の底面を中心とする略円形となっており、その直径は終端トレンチ１６１〜１６３の幅よりも大きい。フローティング領域１５１は、終端トレンチ１６１〜１６３の側面よりも側方に張り出した形状を有している。ただし、隣接するフローティング領域１５１同士はつながっていない。   A floating region 151 containing a p-type impurity is formed along the bottom surface of each of termination trenches 161 to 163. The cross section of the floating region 151 has a substantially circular shape centered on the bottom surfaces of the termination trenches 161 to 163, and the diameter thereof is larger than the width of the termination trenches 161 to 163. The floating region 151 has a shape projecting laterally from the side surfaces of the termination trenches 161 to 163. However, adjacent floating regions 151 are not connected to each other.

終端トレンチ１６３は、最外周側の終端トレンチである。終端トレンチ１６２は、終端トレンチ１６３の内周側に隣接して配置されている終端トレンチである。終端トレンチ１６１は、最内周側の終端トレンチである。終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２は、終端トレンチ１６２と終端トレンチ１６１との間の距離Ｗ３よりも小さい。   The termination trench 163 is a termination trench on the outermost peripheral side. The termination trench 162 is a termination trench disposed adjacent to the inner peripheral side of the termination trench 163. The termination trench 161 is a termination trench on the innermost peripheral side. The distance W2 between the termination trench 163 and the termination trench 162 is smaller than the distance W3 between the termination trench 162 and the termination trench 161.

外周側終端エリア１０７ｂの構造について説明する。図２に示すように、外周側終端エリア１０７ｂでは、裏面側から表面側（図の下側から上側）に向けて、ドレイン領域１１１、ドリフト領域１１２の順に積層されている。外周側終端エリア１０７ｂには、ボディ領域が形成されていない。外周側終端エリア１０７ｂには、拡散領域１８１〜１８６が形成されている。拡散領域１８１〜１８６は、半導体基板１０２の表面１０１から下方側へ伸びている形状を有している。拡散領域１８１〜１８６は、ｐ型不純物を含む領域である。拡散領域１８１〜１８６は、イオン注入により形成されている。注入されるイオン種は、例えばボロン（Ｂ）であってもよい。拡散領域１８１〜１８６の数（６個）は、終端トレンチ１６１〜１６３の数（３個）の２倍の数とされている。ｐ型拡散領域１８１〜１８６が終端トレンチ１６１〜１６３の外周をリング状に取り囲むように形成されているため、ｐ型拡散領域１８１〜１８６によって、ＦＬＲ（Field Limiting Ring）構造が形成される。   The structure of the outer peripheral side termination area 107b will be described. As shown in FIG. 2, in the outer peripheral side termination area 107b, the drain region 111 and the drift region 112 are laminated in this order from the back surface side to the front surface side (from the lower side to the upper side in the figure). No body region is formed in the outer peripheral end area 107b. Diffusion regions 181 to 186 are formed in the outer peripheral side termination area 107b. The diffusion regions 181 to 186 have a shape extending downward from the surface 101 of the semiconductor substrate 102. The diffusion regions 181 to 186 are regions containing p-type impurities. The diffusion regions 181 to 186 are formed by ion implantation. The ion species to be implanted may be boron (B), for example. The number of diffusion regions 181 to 186 (six) is twice the number of termination trenches 161 to 163 (three). Since the p-type diffusion regions 181 to 186 are formed so as to surround the outer periphery of the termination trenches 161 to 163 in a ring shape, an FLR (Field Limiting Ring) structure is formed by the p-type diffusion regions 181 to 186.

拡散領域１８１〜１８６の深さは、互いに同一とされている。拡散領域１８１〜１８６の下端部の位置Ｐ１は、フローティング領域１５１の位置Ｐ２よりも上方側に位置している。また位置Ｐ１は、ボディ領域１４１の下端部の位置Ｐ３よりも下方側に位置している。拡散領域１８１は、最内周側の拡散領域である。拡散領域１８１は、終端トレンチ１６３に隣接して配置されている。拡散領域１８１と終端トレンチ１６３との間の距離Ｗ１は、終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２よりも小さい。   The diffusion regions 181 to 186 have the same depth. The position P1 at the lower end of the diffusion regions 181 to 186 is located above the position P2 of the floating region 151. The position P1 is located below the position P3 of the lower end portion of the body region 141. The diffusion region 181 is a diffusion region on the innermost peripheral side. The diffusion region 181 is disposed adjacent to the termination trench 163. A distance W 1 between the diffusion region 181 and the termination trench 163 is smaller than a distance W 2 between the termination trench 163 and the termination trench 162.

外周側終端エリア１０７ｂ内の半導体基板１０２の表面１０１は、酸化膜１７１によって被覆されている。外周側終端エリア１０７ｂ内の酸化膜１７１の表面には、導電層１９０が形成されている。導電層１９０は、ソース配線Ｓに接続されているため、導電層１９０には、ソース電極１３３と同一の電圧が印加されている。これにより、外周側終端エリア１０７ｂの表面部に、フィールドプレート構造が形成されている。   The surface 101 of the semiconductor substrate 102 in the outer peripheral side termination area 107 b is covered with an oxide film 171. A conductive layer 190 is formed on the surface of the oxide film 171 in the outer peripheral side termination area 107b. Since the conductive layer 190 is connected to the source wiring S, the same voltage as the source electrode 133 is applied to the conductive layer 190. Thus, a field plate structure is formed on the surface portion of the outer peripheral side termination area 107b.

半導体装置１００の動作を説明する。半導体装置１００は、ソース配線Ｓが接地されてＧＮＤ電位に維持され、ドレイン配線Ｄに正の電圧が印加された状態で用いられる。ゲート電極１２２に正の電圧を加えると、ゲート電極１２２に向かい合う領域において、ボディ領域１４１が反転し、チャネルが形成され、ソース領域１３１とドレイン領域１１１の間が導通する。ゲート電極１２２に正の電圧を加えなければ、ソース領域１３１とドレイン領域１１１の間に電流が流れない。これにより半導体装置１００は、トランジスタ動作をする。   The operation of the semiconductor device 100 will be described. The semiconductor device 100 is used in a state where the source line S is grounded and maintained at the GND potential, and a positive voltage is applied to the drain line D. When a positive voltage is applied to the gate electrode 122, the body region 141 is inverted in the region facing the gate electrode 122, a channel is formed, and the source region 131 and the drain region 111 are electrically connected. Unless a positive voltage is applied to the gate electrode 122, no current flows between the source region 131 and the drain region 111. As a result, the semiconductor device 100 operates as a transistor.

本明細書に開示されている半導体装置１００の効果を説明する。図３および図４を用いて、拡散領域１８１〜１８６による耐圧向上の効果を説明する。図３の半導体装置１００は、拡散領域１８１〜１８６が形成されている、本明細書に開示の半導体装置である。一方、図４に示す半導体装置１００ａは、拡散領域が形成されていない、比較説明用の半導体装置である。図３および図４では、内周側終端エリア１０７ａと外周側終端エリア１０７ｂとの境界近傍の断面における、空乏層の広がりを示している。図３および図４では、ゲート電圧のスイッチオフ後、空乏層が伸びきった状態について示している。また、半導体装置に逆バイアス電圧が印加されている場合について示している。   Effects of the semiconductor device 100 disclosed in this specification will be described. With reference to FIGS. 3 and 4, the effect of improving the breakdown voltage by the diffusion regions 181 to 186 will be described. The semiconductor device 100 of FIG. 3 is a semiconductor device disclosed in this specification in which diffusion regions 181 to 186 are formed. On the other hand, the semiconductor device 100a shown in FIG. 4 is a semiconductor device for comparative explanation in which no diffusion region is formed. 3 and 4 show the spread of the depletion layer in the cross section near the boundary between the inner peripheral end area 107a and the outer peripheral end area 107b. 3 and 4 show a state in which the depletion layer is fully extended after the gate voltage is switched off. Further, the case where a reverse bias voltage is applied to the semiconductor device is shown.

図４の比較説明用の半導体装置１００ａにおいて、ドリフト領域１１２内では、ドリフト領域１１２とボディ領域１４１とのＰＮ接合部から空乏層が形成されるとともに、ドリフト領域１１２とフローティング領域１５１とのＰＮ接合部から空乏層が形成される。そして、複数のフローティング領域１５１の各々から形成された空乏層は、互いに繋がる。すると図４に示すように、空乏層が分布プロファイルＲ１（図４）のように分布する。空乏層の分布プロファイルＲ１では、最外周の終端トレンチ１６３のフローティング領域１５１の近傍に、分布プロファイルＲ１の曲率半径が小さい（曲がり具合がきつい）領域Ａ１が存在する。空乏層の分布プロファイルにおいて、曲率半径が小さい部分には電界が集中し易いため、領域Ａ１の近傍で電解集中が生じる。すると、最外周の終端トレンチ１６３のフローティング領域１５１でブレークダウンが発生することになるため、半導体装置１００ａの高耐圧化を図ることが困難となる場合がある。   In the semiconductor device 100 a for comparative explanation in FIG. 4, in the drift region 112, a depletion layer is formed from a PN junction between the drift region 112 and the body region 141, and a PN junction between the drift region 112 and the floating region 151. A depletion layer is formed from the part. The depletion layers formed from each of the plurality of floating regions 151 are connected to each other. Then, as shown in FIG. 4, a depletion layer is distributed like distribution profile R1 (FIG. 4). In the distribution profile R1 of the depletion layer, a region A1 in which the radius of curvature of the distribution profile R1 is small (the bending degree is tight) exists in the vicinity of the floating region 151 of the outermost termination trench 163. In the distribution profile of the depletion layer, the electric field tends to concentrate on the portion where the radius of curvature is small. As a result, breakdown occurs in the floating region 151 of the outermost termination trench 163, which may make it difficult to increase the breakdown voltage of the semiconductor device 100a.

一方、図３の本明細書に開示されている半導体装置１００では、終端トレンチ１６３の外周側に拡散領域１８１〜１８６が形成されている。また拡散領域１８１〜１８６はｐ型の半導体領域であり、ｎ型のドリフト領域１１２とＰＮ接合している。よって、拡散領域１８１〜１８６からドリフト領域１１２に向けて空乏層を広げることができる。また、拡散領域１８１〜１８６の下端部の位置Ｐ１は、ボディ領域１４１の下端部の位置Ｐ３よりも下方に配置されている。これにより、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層を、拡散領域１８１〜１８６から拡がる空乏層と繋げることができる。すると図３に示すように、空乏層が分布プロファイルＲ２（図３）のように分布する。空乏層の分布プロファイルＲ２は、内周側終端エリア１０７ａから外周側終端エリア１０７ｂに向かうに従って、徐々に半導体基板１０２の内部から表面１０１に向かうようなプロファイルを有している。これにより、最外周の終端トレンチ１６３のフローティング領域１５１の近傍の領域Ａ２における分布プロファイルＲ２の曲率半径を、前述の領域Ａ１における分布プロファイルＲ１の曲率半径よりも大きくする（曲がり具合を緩く、滑らかにする）ことができる。よって、最外周の終端トレンチ１６３のフローティング領域１５１での電界集中を緩和することができる。最外周の終端トレンチ１６３の近傍でブレークダウンが発生してしまう事態を防止することができるため、半導体装置１００の高耐圧化を図ることが可能となる。   On the other hand, in the semiconductor device 100 disclosed in this specification in FIG. 3, diffusion regions 181 to 186 are formed on the outer peripheral side of the termination trench 163. The diffusion regions 181 to 186 are p-type semiconductor regions and are PN-junction with the n-type drift region 112. Therefore, the depletion layer can be expanded from the diffusion regions 181 to 186 toward the drift region 112. Further, the position P1 of the lower end portion of the diffusion regions 181 to 186 is disposed below the position P3 of the lower end portion of the body region 141. Thereby, the depletion layer extending from the floating region 151 provided at the bottom of the outermost peripheral termination trench 163 can be connected to the depletion layer extending from the diffusion regions 181 to 186. Then, as shown in FIG. 3, a depletion layer is distributed like distribution profile R2 (FIG. 3). The distribution profile R2 of the depletion layer has a profile that gradually goes from the inside of the semiconductor substrate 102 to the surface 101 as it goes from the inner peripheral side termination area 107a to the outer peripheral side termination area 107b. Thereby, the radius of curvature of the distribution profile R2 in the region A2 in the vicinity of the floating region 151 of the outermost terminal trench 163 is made larger than the radius of curvature of the distribution profile R1 in the region A1 described above (the degree of bending is loose and smooth). can do. Therefore, the electric field concentration in the floating region 151 of the outermost terminal trench 163 can be reduced. Since it is possible to prevent a breakdown from occurring in the vicinity of the outermost termination trench 163, it is possible to increase the breakdown voltage of the semiconductor device 100.

本明細書に開示されている半導体装置１００では、拡散領域１８１と終端トレンチ１６３との間の距離Ｗ１が、終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２よりも小さい。これにより、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層を、拡散領域１８１〜１８６から拡がる空乏層と繋げやすくすることができる。よって、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１近傍における、空乏層の分布プロファイルＲ２の曲率半径を、大きくすることができる。これにより、終端トレンチ１６３のフローティング領域１５１に、電界が集中してしまう事態を防止できる。   In the semiconductor device 100 disclosed in this specification, the distance W1 between the diffusion region 181 and the termination trench 163 is smaller than the distance W2 between the termination trench 163 and the termination trench 162. As a result, the depletion layer extending from the floating region 151 provided at the bottom of the outermost termination trench 163 can be easily connected to the depletion layer extending from the diffusion regions 181 to 186. Therefore, the radius of curvature of the distribution profile R2 of the depletion layer in the vicinity of the floating region 151 provided at the bottom of the termination trench 163 on the outermost peripheral side can be increased. Thereby, the situation where an electric field concentrates on the floating region 151 of the termination | terminus trench 163 can be prevented.

本明細書に開示されている半導体装置１００では、拡散領域１８１〜１８６の数（６個）は、終端トレンチ１６１〜１６３の数（３個）の２倍とされている。これにより、外周側終端エリア１０７ｂにおいて、拡散領域１８１〜１８６から拡がる空乏層を、半導体装置１００の内周側から外周側に向かうに従って、徐々に半導体基板の内部から表面１０１に向かうように形成することができる。よって、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１近傍における、空乏層の分布プロファイルＲ２の曲率半径を、大きくすることができる。   In the semiconductor device 100 disclosed in this specification, the number of diffusion regions 181 to 186 (six) is twice the number of termination trenches 161 to 163 (three). Thereby, in the outer peripheral side termination area 107b, a depletion layer extending from the diffusion regions 181 to 186 is formed so as to gradually go from the inside of the semiconductor substrate toward the surface 101 as it goes from the inner peripheral side to the outer peripheral side of the semiconductor device 100. be able to. Therefore, the radius of curvature of the distribution profile R2 of the depletion layer in the vicinity of the floating region 151 provided at the bottom of the termination trench 163 on the outermost peripheral side can be increased.

本明細書に開示されている半導体装置１００では、外周側終端エリア１０７ｂ内の半導体基板１０２の表面１０１には、酸化膜１７１を介して導電層１９０が形成されている。また導電層１９０には、ソース配線Ｓに印加される電位と同電位の電位が印加されている。これにより、フィールドプレート構造を形成することができるため、外周側終端エリア１０７ｂ内のドリフト領域１１２の空乏化を促進することができる。また、内周側終端エリア１０７ａにフィールドプレート構造を形成する場合には、導電層１９０の下方に存在する絶縁層の厚さは、表面１０１を被覆する酸化膜１７１の厚さと終端トレンチに埋め込まれている酸化膜１７１の厚さの合計値となる。一方、本明細書に開示されている半導体装置１００では、外周側終端エリア１０７ｂにフィールドプレート構造を形成しているため、導電層１９０の下方に存在する絶縁層の厚さは、表面１０１を被覆する酸化膜１７１の厚さのみとすることができる。これにより、内周側終端エリア１０７ａにフィールドプレート構造を形成する場合に比して、導電層１９０の下方に存在する絶縁層の厚さを薄くすることができるため、フィールドプレートが奏する効果をより高めることが可能となる。   In the semiconductor device 100 disclosed in this specification, a conductive layer 190 is formed on the surface 101 of the semiconductor substrate 102 in the outer peripheral side termination area 107b with an oxide film 171 interposed. In addition, a potential having the same potential as that applied to the source wiring S is applied to the conductive layer 190. Thereby, since a field plate structure can be formed, depletion of drift region 112 in outer peripheral side termination area 107b can be promoted. When the field plate structure is formed in the inner peripheral side termination area 107a, the thickness of the insulating layer existing below the conductive layer 190 is embedded in the thickness of the oxide film 171 covering the surface 101 and the termination trench. This is the total thickness of the oxide film 171. On the other hand, in the semiconductor device 100 disclosed in this specification, since the field plate structure is formed in the outer peripheral side termination area 107b, the thickness of the insulating layer existing below the conductive layer 190 covers the surface 101. Only the thickness of the oxide film 171 to be formed can be set. As a result, the thickness of the insulating layer existing below the conductive layer 190 can be reduced as compared with the case where the field plate structure is formed in the inner peripheral side termination area 107a. It becomes possible to raise.

本明細書に開示されている半導体装置１００では、終端トレンチ１６３と終端トレンチ１６２との間の距離Ｗ２は、終端トレンチ１６２と終端トレンチ１６１との間の距離Ｗ３よりも小さい。終端トレンチ１６２と終端トレンチ１６３との距離を近づけることによって、終端トレンチ１６２の底部に設けられているフローティング領域１５１から拡がる空乏層が、終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層に与える影響を、より大きくすることができる。これにより、終端トレンチ１６３の底部に設けられているフローティング領域１５１近傍における、空乏層の分布プロファイルＲ２の曲率半径を、大きくする効果を得ることができる。   In the semiconductor device 100 disclosed in this specification, the distance W2 between the termination trench 163 and the termination trench 162 is smaller than the distance W3 between the termination trench 162 and the termination trench 161. By reducing the distance between the termination trench 162 and the termination trench 163, the depletion layer extending from the floating region 151 provided at the bottom of the termination trench 162 is depleted from the floating region 151 provided at the bottom of the termination trench 163. The influence on the layer can be made larger. Thereby, an effect of increasing the radius of curvature of the distribution profile R2 of the depletion layer in the vicinity of the floating region 151 provided at the bottom of the termination trench 163 can be obtained.

半導体装置１００の製造プロセスを図５および図６を用いて説明する。図５および図６は、図１のII−II線の断面図である。まず、半導体基板１０２の表面１０１に、ＣＶＤ（Chemical Vapor Deposition）法によって酸化膜層を形成し、酸化膜層の上面にレジスト層を形成する。そしてフォトエッチング技術により、セルエリア１０５および内周側終端エリア１０７ａに対応した開口部を酸化膜層に形成する。なお、フォトエッチング技術とは、フォトリソグラフィからＲＩＥ等のエッチングまでの一連の処理を意味する。フォトエッチング技術では従来公知の方法を用いることができるため、ここでは詳細な説明を省略する。次に、酸化膜層をマスクとして、セルエリア１０５および内周側終端エリア１０７ａの全面に、アルミニウムイオンを注入する。これにより、セルエリア１０５および内周側終端エリア１０７ａには、ドリフト領域１１２上にボディ領域１４１が形成される。なお、外周側終端エリア１０７ｂには、ボディ領域１４１が形成されない。   A manufacturing process of the semiconductor device 100 will be described with reference to FIGS. 5 and 6 are cross-sectional views taken along the line II-II in FIG. First, an oxide film layer is formed on the surface 101 of the semiconductor substrate 102 by a CVD (Chemical Vapor Deposition) method, and a resist layer is formed on the upper surface of the oxide film layer. Then, an opening corresponding to the cell area 105 and the inner peripheral end area 107a is formed in the oxide film layer by a photoetching technique. The photoetching technique means a series of processes from photolithography to etching such as RIE. Since a conventionally known method can be used in the photoetching technique, a detailed description is omitted here. Next, aluminum ions are implanted into the entire surface of the cell area 105 and the inner peripheral side termination area 107a using the oxide film layer as a mask. Thus, body region 141 is formed on drift region 112 in cell area 105 and inner peripheral side termination area 107a. Note that the body region 141 is not formed in the outer peripheral side termination area 107b.

ソース領域１３１およびボディコンタクト領域１３２が形成される。フォトエッチング技術により、セルエリア１０５に複数のメイントレンチ１１３が形成され、内周側終端エリア１０７ａに終端トレンチ１６１〜１６３が形成される。これにより、図５に示す構造が形成される。   A source region 131 and a body contact region 132 are formed. By the photoetching technique, a plurality of main trenches 113 are formed in the cell area 105, and termination trenches 161 to 163 are formed in the inner circumferential side termination area 107a. Thereby, the structure shown in FIG. 5 is formed.

半導体基板１０２の表面１０１に、酸化膜層２０１を形成する。フォトエッチング技術を用いて、メイントレンチ１１３および終端トレンチ１６１〜１６３に対応した開口部を、酸化膜層２０１に形成する。酸化膜層２０１をマスクとして、メイントレンチ１１３および終端トレンチ１６１〜１６３を形成する領域に、ボロンイオンを注入する。これにより図６に示すように、終端トレンチ１６１〜１６３の各々の底面にフローティング領域１５１が形成されるとともに、拡散領域１８１〜１８６が形成される。   An oxide film layer 201 is formed on the surface 101 of the semiconductor substrate 102. Openings corresponding to the main trench 113 and the termination trenches 161 to 163 are formed in the oxide film layer 201 using a photoetching technique. Boron ions are implanted into regions where the main trench 113 and the termination trenches 161 to 163 are to be formed using the oxide film layer 201 as a mask. As a result, as shown in FIG. 6, floating regions 151 are formed on the bottom surfaces of the termination trenches 161 to 163, and diffusion regions 181 to 186 are formed.

酸化膜層２０１を除去した後に、ＣＶＤ法によって、半導体基板１０２の表面１０１の全面に所定厚さの酸化膜１７１が堆積される。これにより、メイントレンチ１１３および終端トレンチ１６１〜１６３の内部に、酸化膜１７１が埋め込まれる。酸化膜１７１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＢＰＳＧ（Boron Phosphor Silicate Glass）、ＳＯＧ（Spin on Glass）を原料として用いても良い。フォトエッチング技術により、セルエリア１０５内のボディ領域１４１の表面が露出される。また、メイントレンチ１１３内に充填されている酸化膜１７１ａの高さ調節が行なわれる。メイントレンチ１１３の壁面に、熱酸化工程によって熱酸化膜が形成される。これにより、ゲート酸化膜が形成される。次に、メイントレンチ１１３がポリシリコンで充填されることで、ゲート電極１２２が形成される。最後にソース電極１３３、導電層１９０、およびドレイン電極を形成することにより、図２に示した半導体装置１００が完成する。   After removing the oxide film layer 201, an oxide film 171 having a predetermined thickness is deposited on the entire surface 101 of the semiconductor substrate 102 by a CVD method. As a result, the oxide film 171 is embedded in the main trench 113 and the termination trenches 161 to 163. For the oxide film 171, for example, TEOS (Tetra Ethyl Ortho Silicate), BPSG (Boron Phosphor Silicate Glass), or SOG (Spin on Glass) may be used as a raw material. The surface of the body region 141 in the cell area 105 is exposed by the photoetching technique. In addition, the height of the oxide film 171a filled in the main trench 113 is adjusted. A thermal oxide film is formed on the wall surface of the main trench 113 by a thermal oxidation process. Thereby, a gate oxide film is formed. Next, the gate electrode 122 is formed by filling the main trench 113 with polysilicon. Finally, the source electrode 133, the conductive layer 190, and the drain electrode are formed, whereby the semiconductor device 100 shown in FIG. 2 is completed.

本明細書に開示されている半導体装置１００の製造プロセスにより得られる効果を説明する。本明細書に開示されている製造プロセスでは、終端トレンチ１６１〜１６３の各々の底面に形成されるフローティング領域１５１と、拡散領域１８１〜１８６とを、１回のイオン注入工程で同時に形成することができる。よって、拡散領域１８１〜１８６を形成するための追加工程は不要であるため、半導体装置１００の製造工程を簡略化することができる。   The effects obtained by the manufacturing process of the semiconductor device 100 disclosed in this specification will be described. In the manufacturing process disclosed in this specification, the floating region 151 formed on the bottom surface of each of the termination trenches 161 to 163 and the diffusion regions 181 to 186 may be simultaneously formed in one ion implantation step. it can. Therefore, an additional process for forming the diffusion regions 181 to 186 is not necessary, and the manufacturing process of the semiconductor device 100 can be simplified.

不純物を打ち込む際の注入深さは、加速電圧が同等である場合には、不純物の原子質量が小さいほど深くすることができる。本明細書に開示されている半導体装置１００の製造プロセスでは、拡散領域１８１〜１８６に打ち込まれる不純物（ボロン）の原子質量は、ボディ領域１４１に打ち込まれる不純物（アルミニウム）の原子質量よりも小さくされている。これにより、拡散領域１８１〜１８６の下端部の位置Ｐ１を、ボディ領域１４１の下端部の位置Ｐ３よりも下方にすることができる。   The implantation depth for implanting the impurity can be increased as the atomic mass of the impurity is smaller when the acceleration voltage is the same. In the manufacturing process of the semiconductor device 100 disclosed in this specification, the atomic mass of the impurity (boron) implanted into the diffusion regions 181 to 186 is made smaller than the atomic mass of the impurity (aluminum) implanted into the body region 141. ing. Thereby, the position P1 of the lower end part of the diffusion regions 181 to 186 can be set lower than the position P3 of the lower end part of the body region 141.

以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。   As mentioned above, although the specific example of the technique disclosed by this specification was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.

拡散領域１８１〜１８６のｐ型不純物の濃度は、フローティング領域１５１のｐ型不純物の濃度より低くてもよい。拡散領域１８１〜１８６の下端部の位置Ｐ１は、フローティング領域１５１の位置Ｐ２よりも上方に位置している。ここで、拡散領域１８１〜１８６の不純物濃度がフローティング領域１５１の不純物濃度よりも低いと、拡散領域１８１〜１８６から拡がる空乏層の方を、フローティング領域１５１から拡がる空乏層よりも拡がりやすくすることができる。これにより、最外周側の終端トレンチ１６３の底部に設けられているフローティング領域１５１から拡がる空乏層の下端部の位置と、拡散領域１８１〜１８６から拡がる空乏層の下端部の位置との深さ方向の差を縮小することができる。よって、フローティング領域１５１から拡がる空乏層と拡散領域１８１〜１８６から拡がる空乏層とが繋がる部分（終端トレンチ１６３と拡散領域１８１との間の領域）における空乏層の分布プロファイルの曲率半径を、大きくすることができる。また、拡散領域１８１〜１８６のｐ型不純物の濃度を低下させるほど、拡散領域１８１〜１８６へのイオン注入工程に必要な作業時間を減少させることや、イオン注入時に発生してしまう結晶欠陥を減少させることができる。   The concentration of the p-type impurity in the diffusion regions 181 to 186 may be lower than the concentration of the p-type impurity in the floating region 151. The position P1 at the lower end of the diffusion regions 181 to 186 is located above the position P2 of the floating region 151. Here, if the impurity concentration of the diffusion regions 181 to 186 is lower than the impurity concentration of the floating region 151, the depletion layer extending from the diffusion regions 181 to 186 may be more easily expanded than the depletion layer extending from the floating region 151. it can. Thereby, the depth direction between the position of the lower end portion of the depletion layer extending from the floating region 151 provided at the bottom of the outermost termination trench 163 and the position of the lower end portion of the depletion layer extending from the diffusion regions 181 to 186 Can be reduced. Therefore, the radius of curvature of the distribution profile of the depletion layer in the portion where the depletion layer extending from the floating region 151 and the depletion layer extending from the diffusion regions 181 to 186 are connected (region between the termination trench 163 and the diffusion region 181) is increased. be able to. Further, as the concentration of the p-type impurity in the diffusion regions 181 to 186 is lowered, the work time required for the ion implantation process into the diffusion regions 181 to 186 is reduced and the crystal defects that are generated during the ion implantation are reduced. Can be made.

拡散領域１８１〜１８６の数（６個）が、終端トレンチ１６１〜１６３の数（３個）の２倍である場合を説明したが、この形態に限られず、２倍以上の数であってもよい。拡散領域の数を増加させるほど、拡散領域から拡がる空乏層の分布プロファイルを滑らかにすることができる。   Although the case where the number (6) of the diffusion regions 181 to 186 is twice the number (3) of the termination trenches 161 to 163 has been described, the present invention is not limited to this configuration, and even if the number is twice or more Good. As the number of diffusion regions is increased, the distribution profile of the depletion layer extending from the diffusion regions can be smoothed.

半導体装置１００の製造に使用される半導体はＳｉＣに限らない。ＧａＮ、ＧａＡｓ等の他の種類の半導体であってもよい。また、本実施形態はパワーＭＯＳＦＥＴ構造について説明したが、この形態に限られない。本明細書に開示の技術をＩＧＢＴ構造に適用しても、同様の効果を得ることができる。   The semiconductor used for manufacturing the semiconductor device 100 is not limited to SiC. Other types of semiconductors such as GaN and GaAs may be used. Moreover, although this embodiment demonstrated the power MOSFET structure, it is not restricted to this form. Even if the technique disclosed in this specification is applied to the IGBT structure, the same effect can be obtained.

また本明細書に実施例として開示した半導体装置１００では、終端トレンチが３個形成されており、拡散領域が６個形成されているが、この数に限られない。終端トレンチや拡散領域の数を増加させるほど、耐圧を向上させることができる。一方、終端トレンチや拡散領域の数を増加させるほど、終端エリア１０７のスペースが広くなり、半導体装置１００全体のコンパクト化の妨げとなる。よって、終端トレンチおよび拡散領域の数は、必要な耐圧に合わせて決定することが好ましい。   Further, in the semiconductor device 100 disclosed as an example in the present specification, three termination trenches are formed and six diffusion regions are formed, but the number is not limited thereto. The breakdown voltage can be improved as the number of termination trenches and diffusion regions is increased. On the other hand, as the number of termination trenches and diffusion regions is increased, the space of the termination area 107 becomes wider, which hinders downsizing of the entire semiconductor device 100. Therefore, it is preferable to determine the number of termination trenches and diffusion regions according to the required breakdown voltage.

また、各半導体領域については、Ｐ型とＮ型とを入れ替えてもよい。また、絶縁領域については、酸化膜に限らず、窒化膜等の他の種類の絶縁膜でもよいし、複合膜でもよい。   Further, for each semiconductor region, the P-type and the N-type may be interchanged. The insulating region is not limited to the oxide film, and may be another type of insulating film such as a nitride film or a composite film.

なお、一枚の半導体基板に一個の半導体装置１００のみが形成されるとは限られない。一枚の半導体基板に複数個の半導体装置１００が形成されることもある。あるいは一枚の半導体基板に半導体装置１００とその他の半導体装置が一緒に形成されることもある。この場合の終端エリア１０７は、半導体装置１００を形成するセルアリア１０５を取り囲む範囲であり、必ずしも半導体基板の外周に沿って伸びる範囲であるとは限られない。   Note that only one semiconductor device 100 is not necessarily formed on one semiconductor substrate. A plurality of semiconductor devices 100 may be formed on one semiconductor substrate. Alternatively, the semiconductor device 100 and other semiconductor devices may be formed together on one semiconductor substrate. The termination area 107 in this case is a range that surrounds the cell area 105 that forms the semiconductor device 100, and is not necessarily a range that extends along the outer periphery of the semiconductor substrate.

本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

１００： 半導体装置、１０２： 半導体基板、１０５： セルエリア、１０７： 終端エリア、１１１： ドレイン領域、１１２： ドリフト領域、１１３： メイントレンチ、１２２： ゲート電極、１３３： ソース電極、１４１： ボディ領域、１５１：フローティング領域、１６１〜１６３：終端トレンチ、１７１：酸化膜   DESCRIPTION OF SYMBOLS 100: Semiconductor device, 102: Semiconductor substrate, 105: Cell area, 107: Termination area, 111: Drain region, 112: Drift region, 113: Main trench, 122: Gate electrode, 133: Source electrode, 141: Body region 151: Floating region, 161-163: Termination trench, 171: Oxide film

Claims (6)

セルエリア｛１０５｝と、そのセルエリアを取囲んでいる終端エリア｛１０７｝を有するＳｉＣの半導体基板を備えており、
終端エリアは、１又は複数の終端トレンチ｛１６１−１６３｝と、１又は複数の拡散領域とを備えており、
１又は複数の終端トレンチ｛１６１−１６３｝はセルエリアを取囲んでおり、
１又は複数の終端トレンチは、その最外周側に第１の終端トレンチ｛１６３｝を有しており、
第１の終端トレンチより内周側の領域の半導体基板では、第２導電型｛ｎ型｝のドリフト領域｛１１２｝の表面に第１導電型｛ｐ型｝のボディ領域｛１４１｝が積層されており、
１又は複数の終端トレンチは、半導体基板の表面からボディ領域を貫通してドリフト領域に達すると共に、その内部に絶縁層｛１７１｝が形成されており、
１又は複数の終端トレンチのそれぞれの底部には、ドリフト領域に囲まれるとともに第１導電型｛ｐ型｝であるフローティング領域｛１５１｝が形成されており、
第１の終端トレンチより外周側の領域の半導体基板では、ボディ領域が形成されておらず、
１又は複数の拡散領域は、第１導電型｛ｐ型｝であり、第１の終端トレンチより外周側の領域に形成されており、
１又は複数の拡散領域は、半導体装置を平面視したときに１又は複数の終端トレンチを取り囲んでいるとともに、半導体基板の表面から下方側へ伸びている形状を有しており、
１又は複数の拡散領域の下端部の位置は、フローティング領域の位置よりも上方であって、ボディ領域の下端部よりも下方であることを特徴とする半導体装置。 A SiC semiconductor substrate having a cell area {105} and a termination area {107} surrounding the cell area;
The termination area comprises one or more termination trenches {161-163} and one or more diffusion regions,
One or more termination trenches {161-163} surround the cell area;
The one or more termination trenches have a first termination trench {163} on the outermost periphery side,
In the semiconductor substrate in the region on the inner periphery side from the first termination trench, the body region {141} of the first conductivity type {p-type} is stacked on the surface of the drift region {112} of the second conductivity type {n-type}. And
The one or more termination trenches penetrate the body region from the surface of the semiconductor substrate to reach the drift region, and an insulating layer {171} is formed therein,
At the bottom of each of the one or more termination trenches, a floating region {151} surrounded by the drift region and having the first conductivity type {p-type} is formed.
In the semiconductor substrate in the region on the outer peripheral side from the first termination trench, the body region is not formed,
The one or more diffusion regions are of the first conductivity type {p-type} and are formed in the outer peripheral region from the first termination trench,
The one or more diffusion regions surround the one or more termination trenches when the semiconductor device is viewed in plan, and have a shape extending downward from the surface of the semiconductor substrate,
A semiconductor device characterized in that the position of the lower end of one or more diffusion regions is above the position of the floating region and below the lower end of the body region. 終端エリアは、複数の終端トレンチ｛１６１−１６３｝を有しており、
複数の終端トレンチは、第１の終端トレンチ｛１６３｝の内周側に隣接して配置されている第２の終端トレンチ｛１６２｝を有しており、
第１の終端トレンチの外周側に隣接して配置されている拡散領域と第１の終端トレンチとの間の第１距離｛Ｗ１｝は、第１の終端トレンチと第２の終端トレンチとの間の第２距離｛Ｗ２｝よりも小さいことを特徴とする請求項１に記載の半導体装置。 The termination area has a plurality of termination trenches {161-163},
The plurality of termination trenches have a second termination trench {162} disposed adjacent to the inner peripheral side of the first termination trench {163},
The first distance {W1} between the diffusion region arranged adjacent to the outer peripheral side of the first termination trench and the first termination trench is between the first termination trench and the second termination trench. The semiconductor device according to claim 1, wherein the semiconductor device is smaller than the second distance {W2}. 拡散領域の数は、終端トレンチの数よりも多いことを特徴とする請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the number of diffusion regions is greater than the number of termination trenches. 拡散領域の不純物濃度は、フローティング領域の不純物濃度よりも低いことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the impurity concentration of the diffusion region is lower than the impurity concentration of the floating region. 終端エリアが形成されている領域の表面が絶縁層で被覆されており、
１又は複数の拡散領域が形成されている部分の絶縁層の表面が導電層｛１９０｝で被覆されており、
導電層がソース電極と接続されていることを特徴とする請求項１または２に記載の半導体装置。 The surface of the region where the termination area is formed is covered with an insulating layer,
The surface of the part of the insulating layer where the one or more diffusion regions are formed is covered with the conductive layer {190},
The semiconductor device according to claim 1, wherein the conductive layer is connected to the source electrode. 複数の終端トレンチは、第２の終端トレンチ｛１６２｝の内周側に隣接して配置されている第３の終端トレンチ｛１６１｝を有しており、
前記第２距離は、第２の終端トレンチと第３の終端トレンチとの間の第３距離｛Ｗ３｝よりも小さいことを特徴とする請求項２に記載の半導体装置。 The plurality of termination trenches have a third termination trench {161} disposed adjacent to the inner peripheral side of the second termination trench {162}.
3. The semiconductor device according to claim 2, wherein the second distance is smaller than a third distance {W3} between the second termination trench and the third termination trench.
JP2012057175A 2012-03-14 2012-03-14 Semiconductor device and manufacturing method of semiconductor device Expired - Fee Related JP5758824B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012057175A JP5758824B2 (en) 2012-03-14 2012-03-14 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012057175A JP5758824B2 (en) 2012-03-14 2012-03-14 Semiconductor device and manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2013191734A JP2013191734A (en) 2013-09-26
JP5758824B2 true JP5758824B2 (en) 2015-08-05

Family

ID=49391696

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012057175A Expired - Fee Related JP5758824B2 (en) 2012-03-14 2012-03-14 Semiconductor device and manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5758824B2 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6231396B2 (en) * 2014-02-10 2017-11-15 トヨタ自動車株式会社 Semiconductor device and manufacturing method of semiconductor device
JP6193163B2 (en) * 2014-03-25 2017-09-06 トヨタ自動車株式会社 Insulated gate semiconductor device
JP6231422B2 (en) 2014-04-09 2017-11-15 トヨタ自動車株式会社 Semiconductor device
JP6513932B2 (en) * 2014-11-17 2019-05-15 トヨタ自動車株式会社 Semiconductor device
JP6367760B2 (en) 2015-06-11 2018-08-01 トヨタ自動車株式会社 Insulated gate type switching device and manufacturing method thereof
CN110931548A (en) * 2019-12-16 2020-03-27 安建科技(深圳)有限公司 Semiconductor device structure and manufacturing method thereof
CN113948577A (en) * 2021-10-15 2022-01-18 捷捷微电(无锡)科技有限公司 High-reliability MOSFET integrated circuit chip and preparation method thereof
CN117711938B (en) * 2024-02-05 2024-06-14 深圳腾睿微电子科技有限公司 Isolation groove type terminal IGBT device and manufacturing method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4414863B2 (en) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 Insulated gate semiconductor device and manufacturing method thereof
JP5206541B2 (en) * 2008-04-01 2013-06-12 株式会社デンソー Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2013191734A (en) 2013-09-26

Similar Documents

Publication Publication Date Title
JP5758824B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5633992B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5569162B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5449094B2 (en) Semiconductor device
JP5136578B2 (en) Semiconductor device
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
JP4735235B2 (en) Insulated gate semiconductor device and manufacturing method thereof
JP5878331B2 (en) Semiconductor device and manufacturing method thereof
JP2006128507A (en) Insulated-gate semiconductor device and manufacturing method thereof
JP2007189192A (en) Semiconductor device
JP5795452B1 (en) Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and method for designing silicon carbide semiconductor device
TWI633674B (en) Semiconductor device and manufacturing method of semiconductor device
JP2013058575A (en) Semiconductor device and manufacturing method of the same
JP7420485B2 (en) Silicon carbide semiconductor device and its manufacturing method
JP2016021547A (en) Semiconductor device manufacturing method
US20080227269A1 (en) Termination trench structure for mosgated device and process for its manufacture
JP2011044508A (en) Semiconductor device for electric power
KR20160016519A (en) Semiconductor device
JP2015037188A (en) Power semiconductor element and method of manufacturing the same
JP2009141185A (en) Semiconductor device, and manufacturing method thereof
JP2010192691A (en) Semiconductor device
JP2012160601A (en) Manufacturing method of semiconductor device
JP6521851B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20230065815A1 (en) Semiconductor device and method for manufacturing the same
JP2009043795A (en) Semiconductor apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140609

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150514

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150604

R151 Written notification of patent or utility model registration

Ref document number: 5758824

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees