JP6760134B2

JP6760134B2 - Semiconductor device

Info

Publication number: JP6760134B2
Application number: JP2017038703A
Authority: JP
Inventors: 鈴木　隆司; 隆司鈴木; 山本　剛; 剛山本; 英一竹谷; 健太合田; 峻丞原田
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 2017-03-01
Filing date: 2017-03-01
Publication date: 2020-09-23
Anticipated expiration: 2037-03-01
Also published as: JP2018147937A

Description

本明細書が開示する技術は、半導体装置に関する。 The techniques disclosed herein relate to semiconductor devices.

半導体装置は、機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備えることが多い。このような半導体装置の終端耐圧構造としては、周辺部に対応する範囲の半導体基板の表層部に設けられている複数のガードリング領域が広く採用されている。特許文献１〜４には、複数のガードリング領域が採用された半導体装置が例示されている。 A semiconductor device often includes a semiconductor substrate partitioned between an element portion provided with a functional structure and a peripheral portion provided with a terminal withstand voltage structure. As the terminal withstand voltage structure of such a semiconductor device, a plurality of guard ring regions provided on the surface layer portion of the semiconductor substrate in a range corresponding to the peripheral portion are widely adopted. Patent Documents 1 to 4 exemplify semiconductor devices in which a plurality of guard ring regions are adopted.

特開２０１５−３２６６４号公報JP-A-2015-32664 特開２０１５−２０７７０２号公報Japanese Unexamined Patent Publication No. 2015-207702 特開２０１５−２０７７０３号公報Japanese Unexamined Patent Publication No. 2015-207703 特開２００８−１４７３６１号公報Japanese Unexamined Patent Publication No. 2008-147361

素子部の機能構造を介して順方向電流が流れた後に逆バイアスが印加されると、素子部から周辺部に向けて空乏層が広がる。この空乏層の伸展に伴って、半導体基板内に残存していたキャリアが排出される。半導体基板内に残存しているキャリア量が多いと、空乏層が伸展する速度が遅くなり、半導体基板の周辺部の局所で電界集中が生じる。複数のガードリング領域が設けられている半導体装置では、隣り合うガードリング領域の間の領域において、ガードリング領域とドリフト領域で構成されるｐｎ接合が高い曲率半径を有して存在していることから、その領域で電界が集中することがある。このため、隣り合うガードリング領域の間の領域において、電界集中に起因したダイナミックアバランシェ現象が発生することがある。隣り合うガードリング領域の間でダイナミックアバランシェ現象が発生すると、アバランシェ電流が半導体基板の表面を集中して流れることから、ジュール熱による熱破損が懸念される。 When a reverse bias is applied after a forward current flows through the functional structure of the element portion, the depletion layer spreads from the element portion to the peripheral portion. With the expansion of the depletion layer, the carriers remaining in the semiconductor substrate are discharged. If the amount of carriers remaining in the semiconductor substrate is large, the rate of extension of the depletion layer becomes slow, and electric field concentration occurs locally in the peripheral portion of the semiconductor substrate. In a semiconductor device provided with a plurality of guard ring regions, a pn junction composed of a guard ring region and a drift region exists with a high radius of curvature in a region between adjacent guard ring regions. Therefore, the electric field may be concentrated in that region. Therefore, a dynamic avalanche phenomenon due to electric field concentration may occur in the region between adjacent guard ring regions. When a dynamic avalanche phenomenon occurs between adjacent guard ring regions, the avalanche current flows concentrated on the surface of the semiconductor substrate, so there is a concern about thermal damage due to Joule heat.

このように、複数のガードリング領域が採用された半導体装置が高いアバランシェ耐量を有するためには、隣り合うガードリング領域の間の領域、即ち、半導体基板の表面部における電界集中を緩和することが肝要である。しかしながら、半導体基板の表面部の電界集中を緩和しただけでは、半導体基板の基板内部においてダイナミックアバランシェ現象が発生することが懸念される。このため、高いアバランシェ耐量を有するためには、半導体基板の基板内部の電界集中も緩和することが肝要である。本明細書は、高いアバランシェ耐量を有する半導体装置を提供することを目的とする。 As described above, in order for the semiconductor device having a plurality of guard ring regions to have a high avalanche withstand capability, it is necessary to relax the electric field concentration in the region between the adjacent guard ring regions, that is, on the surface portion of the semiconductor substrate. It is essential. However, there is a concern that a dynamic avalanche phenomenon may occur inside the semiconductor substrate simply by relaxing the electric field concentration on the surface of the semiconductor substrate. Therefore, in order to have a high avalanche withstand capability, it is important to alleviate the electric field concentration inside the semiconductor substrate. It is an object of the present specification to provide a semiconductor device having a high avalanche withstand capability.

本明細書が開示する半導体装置としては、ダイオード、ＭＯＳＦＥＴ又はＩＧＢＴが例示される。半導体装置は、機能構造が設けられている素子部と終端耐圧構造が設けられている周辺部に区画されている半導体基板を備えることができる。半導体基板の材料としては、特に限定されるものではないが、シリコン、炭化珪素又は窒化物半導体が例示される。機能構造としては、特に限定されるものではないが、ＭＯＳ構造が例示される。機能構造は、第１導電型の素子部側ドリフト領域と第２導電型の表面領域を有することができる。素子部側ドリフト領域は、半導体基板内に設けられている。表面領域は、半導体基板の表層部に設けられており、素子部側ドリフト領域上に配置されている。表面領域は、アノード領域、ボディ領域又はベース領域と称されることがある。終端耐圧構造は、複数の埋込み絶縁膜と第１導電型の周辺部側ドリフト領域と第２導電型の複数のガードリング領域と第２導電型の第２導電型埋込み領域を有することができる。複数の埋込み絶縁膜は、半導体基板の表面上に設けられており、素子部から離れる方向に沿って間隔を置いて配置されている。複数の埋込み絶縁膜は、半導体基板の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する。周辺部側ドリフト領域は、半導体基板内に設けられている。複数のガードリング領域は、半導体基板の表層部に設けられている。複数のガードリング領域の各々は、隣り合う埋込み絶縁膜の間に配置されている。第２導電型埋込み領域は、半導体基板内に設けられており、埋込み絶縁膜から離れて配置されている。この半導体装置では、隣り合うガードリング領域の間に埋込み絶縁膜が設けられているので、隣り合うガードリング領域の間の領域、即ち、半導体基板の表面部における電界集中が緩和され、その領域でダイナミックアバランシェ現象が発生することが抑制される。さらに、この半導体装置によると、第２導電型埋込み領域と周辺部ドリフト領域のｐｎ接合から伸びる空乏層によって半導体基板の周辺部の基板内部において空乏化が促進される。これにより、半導体基板の周辺部の基板内部の電界が緩和され、半導体装置は高いアバランシェ耐量を有することができる。 Examples of the semiconductor device disclosed in the present specification include a diode, a MOSFET, and an IGBT. The semiconductor device can include a semiconductor substrate partitioned between an element portion provided with a functional structure and a peripheral portion provided with a terminal withstand voltage structure. The material of the semiconductor substrate is not particularly limited, and examples thereof include silicon, silicon carbide, and nitride semiconductors. The functional structure is not particularly limited, but a MOS structure is exemplified. The functional structure can have a first conductive type element portion side drift region and a second conductive type surface region. The element portion side drift region is provided in the semiconductor substrate. The surface region is provided on the surface layer portion of the semiconductor substrate, and is arranged on the element portion side drift region. The surface region may be referred to as the anode region, body region or base region. The terminal pressure resistant structure can have a plurality of embedded insulating films, a peripheral drift region of the first conductive type, a plurality of guard ring regions of the second conductive type, and a second conductive type embedded region of the second conductive type. The plurality of embedded insulating films are provided on the surface of the semiconductor substrate, and are arranged at intervals along the direction away from the element portion. The plurality of embedded insulating films have an insulator filled in a plurality of shallow trenches formed on the surface of the semiconductor substrate. The peripheral side drift region is provided in the semiconductor substrate. The plurality of guard ring regions are provided on the surface layer portion of the semiconductor substrate. Each of the plurality of guard ring regions is arranged between adjacent embedded insulating films. The second conductive type embedded region is provided in the semiconductor substrate and is arranged away from the embedded insulating film. In this semiconductor device, since the embedded insulating film is provided between the adjacent guard ring regions, the electric field concentration in the region between the adjacent guard ring regions, that is, the surface portion of the semiconductor substrate is relaxed, and in that region. The occurrence of the dynamic avalanche phenomenon is suppressed. Further, according to this semiconductor device, the depletion layer extending from the pn junction between the second conductive type embedded region and the peripheral drift region promotes depletion inside the substrate in the peripheral portion of the semiconductor substrate. As a result, the electric field inside the substrate in the peripheral portion of the semiconductor substrate is relaxed, and the semiconductor device can have a high avalanche withstand capability.

上記半導体装置では、第２導電型埋込み領域が表面領域に接していてもよい。この半導体装置では、第２導電型埋込み領域の電位が安定するので、逆バイアスが印加されたときに、第２導電型埋込み領域と周辺部ドリフト領域のｐｎ接合から空乏層が素早く伸びることができる。 In the above semiconductor device, the second conductive type embedded region may be in contact with the surface region. In this semiconductor device, since the potential of the second conductive type embedded region is stable, the depletion layer can be quickly extended from the pn junction between the second conductive type embedded region and the peripheral drift region when a reverse bias is applied. ..

上記半導体装置では、複数のガードリング領域が複数の埋込み絶縁膜よりも深く形成されていてもよい。この場合、第２導電型埋込み領域が、複数のガードリング領域に接していてもよい。この半導体装置では、複数のガードリング領域の直下に第２導電型埋込み領域が配置されているので、複数のガードリング領域の周囲の電界を良好に緩和することができる。 In the semiconductor device, the plurality of guard ring regions may be formed deeper than the plurality of embedded insulating films. In this case, the second conductive type embedded region may be in contact with a plurality of guard ring regions. In this semiconductor device, since the second conductive type embedded region is arranged directly under the plurality of guard ring regions, the electric field around the plurality of guard ring regions can be satisfactorily relaxed.

上記半導体装置では、第２導電型埋込み領域の不純物濃度が複数のガードリング領域の不純物濃度よりも薄くてもよい。この半導体装置では、第２導電型埋込み領域が良好に空乏化されるので、半導体基板の周辺部の基板内部の電界が良好に緩和される。 In the above semiconductor device, the impurity concentration in the second conductive type embedded region may be lower than the impurity concentration in the plurality of guard ring regions. In this semiconductor device, since the second conductive type embedded region is satisfactorily depleted, the electric field inside the substrate in the peripheral portion of the semiconductor substrate is satisfactorily relaxed.

上記半導体装置では、終端耐圧構造がさらに、半導体基板上に延設して設けられており、ガードリング領域に接するフィールドプレート電極を有していてもよい。このようなフィールドプレート電極を有していると、外部電荷による耐圧変動が抑えられる。 In the above semiconductor device, a terminal withstand voltage structure may be further extended on the semiconductor substrate and may have a field plate electrode in contact with the guard ring region. When such a field plate electrode is provided, fluctuations in withstand voltage due to external charges can be suppressed.

半導体装置の要部断面図を模式的に示す。The cross-sectional view of the main part of the semiconductor device is schematically shown.

図１に示されるように、半導体装置１は、シリコン単結晶からなる半導体基板１０を備える。半導体基板１０は、ＭＯＳ構造が設けられている素子部１０Ａと終端耐圧構造が設けられている周辺部１０Ｂに区画されている。周辺部１０Ｂは、半導体基板１０の表面に対して直交する方向から観測したときに（以下、「平面視したときに」という）、素子部１０Ａの周囲を一巡するように配置されている。なお、素子部１０Ａは、後述するボディ領域１３が存在する範囲として特定される。このため、素子部１０Ａと周辺部１０Ｂの境界は、ボディ領域１３の側面の位置に対応する。 As shown in FIG. 1, the semiconductor device 1 includes a semiconductor substrate 10 made of a silicon single crystal. The semiconductor substrate 10 is partitioned into an element portion 10A provided with a MOS structure and a peripheral portion 10B provided with a terminal withstand voltage structure. The peripheral portion 10B is arranged so as to make a round around the element portion 10A when observed from a direction orthogonal to the surface of the semiconductor substrate 10 (hereinafter, referred to as “when viewed in a plane”). The element unit 10A is specified as a range in which the body region 13 described later exists. Therefore, the boundary between the element portion 10A and the peripheral portion 10B corresponds to the position of the side surface of the body region 13.

半導体装置１は、ドレイン電極２、ソース電極３及びトレンチゲート４を備える。ドレイン電極２は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０の裏面に接触する。ソース電極３は、素子部１０Ａに対応する範囲の半導体基板１０の表面に接触する。トレンチゲート４は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に形成されているゲートトレンチ内に設けられている。図１では、１つのトレンチゲート４のみが図示されているが、実際には、複数のトレンチゲート４が素子部１０Ａに設けられている。それらトレンチゲート４は、半導体基板１０を平面視したときに、例えばストライプ状又は格子状のレイアウトを有する。 The semiconductor device 1 includes a drain electrode 2, a source electrode 3, and a trench gate 4. The drain electrode 2 comes into contact with the back surface of the semiconductor substrate 10 in a range corresponding to both the element portion 10A and the peripheral portion 10B. The source electrode 3 comes into contact with the surface of the semiconductor substrate 10 in the range corresponding to the element portion 10A. The trench gate 4 is provided in the gate trench formed on the surface layer portion of the semiconductor substrate 10 in the range corresponding to the element portion 10A. In FIG. 1, only one trench gate 4 is shown, but in reality, a plurality of trench gates 4 are provided in the element portion 10A. The trench gates 4 have, for example, a striped or grid-like layout when the semiconductor substrate 10 is viewed in a plan view.

半導体基板１０は、ｎ⁺型のドレイン領域１１、ｎ型のドリフト領域１２、ｐ⁺型のボディ領域１３、ｎ⁺型のソース領域１４、ｐ⁺⁺型のボディコンタクト領域１５、ｐ⁺⁺型のガードリング領域１６、ｐ型のｐ型埋込み領域１７、ｎ⁺型の終端等電位領域１８及びｎ型のｎ型分散領域１９を有する。 The semiconductor substrate 10 includes an n ⁺ type drain region 11, an n type drift region 12, a p ⁺ type body region 13, an n ⁺ type source region 14, a p ⁺⁺ type body contact region 15, and a p ⁺⁺ type. It has a guard ring region 16, a p-type p-type embedded region 17, an n ⁺ -type terminal equipotential region 18, and an n-type n-type dispersion region 19.

ドレイン領域１１は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０の裏層部に設けられている。ドレイン領域１１は、半導体基板１０の裏面に露出しており、ドレイン電極２にオーミック接触する。 The drain region 11 is provided on the back layer portion of the semiconductor substrate 10 in a range corresponding to both the element portion 10A and the peripheral portion 10B. The drain region 11 is exposed on the back surface of the semiconductor substrate 10 and makes ohmic contact with the drain electrode 2.

ドリフト領域１２は、素子部１０Ａ及び周辺部１０Ｂの双方に対応する範囲の半導体基板１０内に設けられており、ドレイン領域１１上に配置されている。ドリフト領域１２は、素子部１０Ａにおいて、ドレイン領域１１とボディ領域１３の間に配置されて両者を隔てており、ドレイン領域１１とボディ領域１３に接触する。ドリフト領域１２は、周辺部１０Ｂにおいて、ドレイン領域１１とｐ型埋込み領域１７の間に配置されて両者を隔てており、ドレイン領域１１と終端等電位領域１８の間に配置されて両者を隔てており、ドレイン領域１１とｐ型埋込み領域１７と終端等電位領域１８に接触する。 The drift region 12 is provided in the semiconductor substrate 10 in a range corresponding to both the element portion 10A and the peripheral portion 10B, and is arranged on the drain region 11. The drift region 12 is arranged between the drain region 11 and the body region 13 in the element portion 10A to separate the drift region 12, and comes into contact with the drain region 11 and the body region 13. The drift region 12 is arranged between the drain region 11 and the p-type embedded region 17 in the peripheral portion 10B to separate them, and is arranged between the drain region 11 and the terminal equipotential region 18 to separate the two. It comes into contact with the drain region 11, the p-type embedded region 17, and the terminal equipotential region 18.

ボディ領域１３は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に設けられており、ドリフト領域１２上に配置されている。ボディ領域１３は、ドリフト領域１２とソース領域１４の間に配置されて両者を隔てており、ドリフト領域１２とソース領域１４とボディコンタクト領域１５に接触する。ボディ領域１３は、本明細書で開示する表面領域の一例である。 The body region 13 is provided on the surface layer portion of the semiconductor substrate 10 in the range corresponding to the element portion 10A, and is arranged on the drift region 12. The body region 13 is arranged between the drift region 12 and the source region 14 to separate them, and comes into contact with the drift region 12, the source region 14, and the body contact region 15. The body region 13 is an example of a surface region disclosed herein.

ソース領域１４は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に設けられており、ボディ領域１３上に配置されている。ソース領域１４は、トレンチゲート４の側面に接触するとともに、ボディ領域１３とボディコンタクト領域１５にも接触する。ソース領域１４は、半導体基板１０の表面に露出しており、ソース電極３にオーミック接触する。 The source region 14 is provided on the surface layer portion of the semiconductor substrate 10 in the range corresponding to the element portion 10A, and is arranged on the body region 13. The source region 14 contacts the side surface of the trench gate 4 and also contacts the body region 13 and the body contact region 15. The source region 14 is exposed on the surface of the semiconductor substrate 10 and makes ohmic contact with the source electrode 3.

ボディコンタクト領域１５は、素子部１０Ａに対応する範囲の半導体基板１０の表層部に設けられており、ボディ領域１３上に配置されている。ボディコンタクト領域１５は、ボディ領域１３とソース領域１４に接触する。ボディコンタクト領域１５は、半導体基板１０の表面に露出しており、ソース電極３にオーミック接触する。 The body contact region 15 is provided on the surface layer portion of the semiconductor substrate 10 in the range corresponding to the element portion 10A, and is arranged on the body region 13. The body contact region 15 contacts the body region 13 and the source region 14. The body contact region 15 is exposed on the surface of the semiconductor substrate 10 and makes ohmic contact with the source electrode 3.

トレンチゲート４は、半導体基板１０の表面から深さ方向に伸びるゲートトレンチ内に設けられており、ゲート電極４ａ及びゲート電極４ａを被覆するゲート絶縁膜４ｂを有する。トレンチゲート４は、ソース領域１４及びボディ領域１３を貫通してドリフト領域１２に達する。トレンチゲート４のゲート電極４ａは、ドリフト領域１２とソース領域１４を隔てているボディ領域１３にゲート絶縁膜４ｂを介して対向する。このゲート電極４ａが対向するボディ領域１３は、チャネルが形成される領域である。このように、半導体基板１０の素子部１０Ａには、トレンチゲート４、ドリフト領域１２、ボディ領域１３及びソース領域１４で構成されるＭＯＳ構造が設けられている。ＭＯＳ構造はドリフト領域１２とボディ領域１３で構成されるｐｎダイオードを内蔵しており、このｐｎダイオードが還流ダイオードとして動作する。 The trench gate 4 is provided in a gate trench extending in the depth direction from the surface of the semiconductor substrate 10, and has a gate electrode 4a and a gate insulating film 4b that covers the gate electrode 4a. The trench gate 4 penetrates the source region 14 and the body region 13 and reaches the drift region 12. The gate electrode 4a of the trench gate 4 faces the body region 13 that separates the drift region 12 and the source region 14 via the gate insulating film 4b. The body region 13 on which the gate electrode 4a faces is a region where a channel is formed. As described above, the element portion 10A of the semiconductor substrate 10 is provided with a MOS structure composed of a trench gate 4, a drift region 12, a body region 13, and a source region 14. The MOS structure incorporates a pn diode composed of a drift region 12 and a body region 13, and this pn diode operates as a freewheeling diode.

複数のガードリング領域１６は、周辺部１０Ｂに対応する範囲の半導体基板１０の表層部に設けられており、ｐ型埋込み領域１７上に配置されている。複数のガードリング領域１６は、ｐ型埋込み領域１７とｎ型分散領域１９と後述する埋込み絶縁膜５に接触する。複数のガードリング領域１６は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。また、複数のガードリング領域１６の各々は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。複数のガードリング領域１６は、半導体基板１０の表面に露出しており、後述するフィールドプレート電極７に接触する。複数のガードリング領域１６は、リサーフ領域１７を介してボディ領域１３に電気的に接続されている。このため、複数のガードリング領域１６は、電気的にフローティングではない。 The plurality of guard ring regions 16 are provided on the surface layer portion of the semiconductor substrate 10 in the range corresponding to the peripheral portion 10B, and are arranged on the p-type embedded region 17. The plurality of guard ring regions 16 come into contact with the p-type embedded region 17, the n-type dispersion region 19, and the embedded insulating film 5 described later. The plurality of guard ring regions 16 are arranged at intervals along a direction away from the element portion 10A (left-right direction on the paper surface). Further, each of the plurality of guard ring regions 16 is arranged so as to make a round around the element portion 10A when viewed in a plan view. The plurality of guard ring regions 16 are exposed on the surface of the semiconductor substrate 10 and come into contact with the field plate electrodes 7 described later. The plurality of guard ring regions 16 are electrically connected to the body region 13 via the resurf region 17. Therefore, the plurality of guard ring regions 16 are not electrically floating.

ｐ型埋込み領域１７は、周辺部１０Ｂに対応する範囲の半導体基板１０内に設けられており、ドリフト領域１２上に配置されている。ｐ型埋込み領域１７は、ドリフト領域１２とボディ領域１３と複数のガードリング領域１６とｎ型分散領域１９に接触する。ｐ型埋込み領域１７は、平板状の形態を有しており、素子部１０Ａから離れる方向（紙面左右方向）に沿って延びており、一端がボディ領域１３に接触する。ｐ型埋込み領域１７は、平面視したときに、ボディ領域１３から複数のガードリング領域１６を超えてガードリング領域１６と終端等電位領域１８の間の位置まで延びている。ｐ型埋込み領域１７は、ドリフト領域１２によってドレイン領域１１から隔てられているとともに、ｎ型分散領域１９によって後述する埋込み絶縁膜５から隔てられている。ｐ型埋込み領域１７の下面は、ボディ領域１３の下面よりも深い位置に存在する。ｐ型埋込み領域１７は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。ｐ型埋込み領域１７は、面内方向の不純物濃度の分布が均一である。ｐ型埋込み領域１７の不純物濃度は、複数のガードリング領域１６及びボディ領域１３の不純物濃度よりも薄い。 The p-type embedded region 17 is provided in the semiconductor substrate 10 in the range corresponding to the peripheral portion 10B, and is arranged on the drift region 12. The p-type embedded region 17 contacts the drift region 12, the body region 13, the plurality of guard ring regions 16, and the n-type dispersion region 19. The p-type embedded region 17 has a flat plate shape, extends along a direction away from the element portion 10A (left-right direction on the paper surface), and one end contacts the body region 13. When viewed in a plan view, the p-type embedded region 17 extends from the body region 13 beyond the plurality of guard ring regions 16 to a position between the guard ring region 16 and the terminal equipotential region 18. The p-type embedded region 17 is separated from the drain region 11 by the drift region 12, and is separated from the embedded insulating film 5 described later by the n-type dispersion region 19. The lower surface of the p-type embedded region 17 exists at a position deeper than the lower surface of the body region 13. The p-type embedded region 17 is arranged so as to make a round around the element portion 10A when viewed in a plan view. In the p-type embedded region 17, the distribution of impurity concentration in the in-plane direction is uniform. The impurity concentration of the p-type embedded region 17 is lower than the impurity concentration of the plurality of guard ring regions 16 and the body region 13.

終端等電位領域１８は、周辺部１０Ｂの終端に対応する範囲の半導体基板１０の表層部に設けられており、ドリフト領域１２上に配置されている。終端等電位領域１８は、ドリフト領域１２に接触する。終端等電位領域１８は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。終端等電位領域１８は、半導体基板１０の表面に露出しており、後述する終端電極８に接触する。 The end equipotential region 18 is provided on the surface layer portion of the semiconductor substrate 10 in the range corresponding to the end of the peripheral portion 10B, and is arranged on the drift region 12. The terminal equipotential region 18 contacts the drift region 12. The terminal equipotential region 18 is arranged so as to make a round around the element portion 10A when viewed in a plan view. The terminal equipotential region 18 is exposed on the surface of the semiconductor substrate 10 and comes into contact with the terminal electrode 8 described later.

複数のｎ型分散領域１９は、周辺部１０Ｂに対応する範囲の半導体基板１０の表層部に設けられており、ｐ型埋込み領域１７上に配置されている。複数のｎ型分散領域１９のうちの最も素子部１０Ａに配置されているｎ型分散領域１９は、ボディ領域１３とボディコンタクト領域１５とガードリング領域１６とｐ型埋込み領域１７と後述する埋込み領域５に接触する。複数のｎ型分散領域１９のうちの最も終端側に配置されているｎ型分散領域１９は、ドリフト領域１２とガードリング領域１６とｐ型埋込み領域１７と後述する埋込み領域５に接触する。これら以外のｎ型分散領域１９は、ガードリング領域１６とｐ型埋込み領域１７と後述する埋込み領域５に接触する。複数のｎ型分散領域１９は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。また、複数のｎ型分散領域１９の各々は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。複数のｎ型分散領域１９の不純物濃度は、ドリフト領域１２の不純物濃度よりも濃い。複数のｎ型分散領域１９のうちの最も終端側に配置されているｎ型分散領域１９以外のｎ型分散領域１９は、その電位がフローティングである。このようなフローティングのｎ型分散領域１９とｐ型埋込み領域１７は、スーパージャンクション構造を構成することができる。 The plurality of n-type dispersion regions 19 are provided on the surface layer portion of the semiconductor substrate 10 in the range corresponding to the peripheral portion 10B, and are arranged on the p-type embedded region 17. The n-type dispersion region 19 arranged in the most element portion 10A of the plurality of n-type dispersion regions 19 includes a body region 13, a body contact region 15, a guard ring region 16, a p-type embedding region 17, and an embedding region described later. Contact 5. The n-type dispersion region 19 arranged on the most terminal side of the plurality of n-type dispersion regions 19 contacts the drift region 12, the guard ring region 16, the p-type embedding region 17, and the embedding region 5 described later. The n-type dispersion region 19 other than these comes into contact with the guard ring region 16, the p-type embedding region 17, and the embedding region 5, which will be described later. The plurality of n-type dispersion regions 19 are arranged at intervals along a direction away from the element portion 10A (left-right direction on the paper surface). Further, each of the plurality of n-type dispersion regions 19 is arranged so as to make a round around the element unit 10A when viewed in a plan view. The impurity concentration of the plurality of n-type dispersion regions 19 is higher than the impurity concentration of the drift region 12. The potential of the n-type dispersion region 19 other than the n-type dispersion region 19 arranged on the most terminal side of the plurality of n-type dispersion regions 19 is floating. Such a floating n-type dispersion region 19 and a p-type embedded region 17 can form a super junction structure.

図１に示されるように、半導体装置１はさらに、複数の埋込み絶縁膜５、層間絶縁膜６、複数のフィールドプレート電極７及び終端電極８を備える。 As shown in FIG. 1, the semiconductor device 1 further includes a plurality of embedded insulating films 5, an interlayer insulating film 6, a plurality of field plate electrodes 7, and a terminal electrode 8.

複数の埋込み絶縁膜５の各々は、周辺部１０Ｂに対応する範囲の半導体基板１０の表面に形成されている複数のシャロートレンチに充填されている絶縁体を有する。このように、複数の埋込み絶縁膜５は、シャロー・トレンチ・アイソレーション（ＳＴＩ）の構造を有する。複数の埋込み絶縁膜５は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。また、複数の埋込み絶縁膜５の各々は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。複数の埋込み絶縁膜５のうちの一部は、隣り合うガードリング領域１６の間に配置されている。換言すると、複数のガードリング領域１６の各々は、隣り合う埋込み絶縁膜５の間に配置されている。複数のガードリング領域１６は、埋込み絶縁膜５よりも深く形成されている。 Each of the plurality of embedded insulating films 5 has an insulator filled in a plurality of shallow trenches formed on the surface of the semiconductor substrate 10 in a range corresponding to the peripheral portion 10B. As described above, the plurality of embedded insulating films 5 have a shallow trench isolation (STI) structure. The plurality of embedded insulating films 5 are arranged at intervals along a direction away from the element portion 10A (left-right direction on the paper surface). Further, each of the plurality of embedded insulating films 5 is arranged so as to go around the element portion 10A when viewed in a plan view. A part of the plurality of embedded insulating films 5 is arranged between adjacent guard ring regions 16. In other words, each of the plurality of guard ring regions 16 is arranged between the adjacent embedded insulating films 5. The plurality of guard ring regions 16 are formed deeper than the embedded insulating film 5.

層間絶縁膜６は、周辺部１０Ｂに対応する範囲の半導体基板１０上に設けられている。層間絶縁膜６には複数の貫通孔が形成されており、その貫通孔を介してフィールドプレート電極７とガードリング領域１６が接触する。 The interlayer insulating film 6 is provided on the semiconductor substrate 10 in a range corresponding to the peripheral portion 10B. A plurality of through holes are formed in the interlayer insulating film 6, and the field plate electrode 7 and the guard ring region 16 come into contact with each other through the through holes.

複数のフィールドプレート電極７は、周辺部１０Ｂに対応する範囲の層間絶縁膜６上に延設されている。複数のフィールドプレート電極７は、素子部１０Ａから離れる方向（紙面左右方向）に沿って間隔を置いて配置されている。また、複数のフィールドプレート電極７の各々は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。複数のフィールドプレート電極７の各々は、複数のガードリング領域１６の各々に対応して配置されており、複数のガードリング領域１６の各々に接触する。複数のフィールドプレート電極７の電位は、フローティングである。図示省略しているが、半導体基板１０の周辺部１０Ｂ上には、層間絶縁膜６及びフィールドプレート電極７を覆うようにモールド樹脂が形成される。複数のフィールドプレート電極７は、そのモールド樹脂に付着した水分等によってモールド樹脂内に侵入した外部電荷が半導体基板１０内にまで侵入するのを防止することができる。これにより、半導体基板１０の周辺部１０Ｂにおける局所的なチャージバランスの崩れが抑制され、半導体装置１の耐圧低下が抑制される。 The plurality of field plate electrodes 7 are extended on the interlayer insulating film 6 in a range corresponding to the peripheral portion 10B. The plurality of field plate electrodes 7 are arranged at intervals along a direction away from the element portion 10A (left-right direction on the paper surface). Further, each of the plurality of field plate electrodes 7 is arranged so as to go around the element portion 10A when viewed in a plan view. Each of the plurality of field plate electrodes 7 is arranged corresponding to each of the plurality of guard ring regions 16 and contacts each of the plurality of guard ring regions 16. The potentials of the plurality of field plate electrodes 7 are floating. Although not shown, a mold resin is formed on the peripheral portion 10B of the semiconductor substrate 10 so as to cover the interlayer insulating film 6 and the field plate electrode 7. The plurality of field plate electrodes 7 can prevent external charges that have penetrated into the mold resin due to moisture or the like adhering to the mold resin from penetrating into the semiconductor substrate 10. As a result, the local charge balance disruption in the peripheral portion 10B of the semiconductor substrate 10 is suppressed, and the withstand voltage reduction of the semiconductor device 1 is suppressed.

終端電極８は、周辺部１０Ｂの終端に対応する範囲の半導体基板１０の表面上に設けられている。終端電極８は、平面視したときに、素子部１０Ａの周囲を一巡するように配置されている。終端電極８は、終端等電位領域１８に対応して配置されており、終端等電位領域１８に接触する。終端電極８の電位は、ドレイン電極２と同一である。 The terminal electrode 8 is provided on the surface of the semiconductor substrate 10 in a range corresponding to the terminal of the peripheral portion 10B. The terminal electrode 8 is arranged so as to make a round around the element portion 10A when viewed in a plan view. The terminal electrode 8 is arranged corresponding to the terminal equipotential region 18 and comes into contact with the terminal equipotential region 18. The potential of the terminal electrode 8 is the same as that of the drain electrode 2.

次に、半導体装置１の動作について説明する。ドレイン電極２に正電圧が印加され、ソース電極３に接地電圧が印加され、ゲート電極４ａに正電圧が印加されると、ゲート電極４ａが対向するボディ領域１３にチャネルが形成され、ソース領域１４、チャネル、ドリフト領域１２及びドレイン領域１１を経由して、ソース電極３からドレイン電極２に向かって電子が流れる。このように、ドレイン電極２からソース電極３に向けて電流が流れるモードはオンモードである。一方、ドレイン電極２に正電圧が印加され、ソース電極３に接地電圧が印加され、ゲート電極４ａに接地電圧が印加されると、ゲート電極４ａが対向するボディ領域１３にチャネルが形成されず、電流は遮断される。このように、ドレイン電極２からソース電極３に向けて電流が流れないモードはオフモードである。半導体装置１は、オンモードとオフモードを切り換えることでスイッチング素子として動作することができる。 Next, the operation of the semiconductor device 1 will be described. When a positive voltage is applied to the drain electrode 2, a ground voltage is applied to the source electrode 3, and a positive voltage is applied to the gate electrode 4a, a channel is formed in the body region 13 facing the gate electrode 4a, and the source region 14 , The electrons flow from the source electrode 3 toward the drain electrode 2 via the channel, the drift region 12, and the drain region 11. As described above, the mode in which the current flows from the drain electrode 2 to the source electrode 3 is the on mode. On the other hand, when a positive voltage is applied to the drain electrode 2, a grounding voltage is applied to the source electrode 3, and a grounding voltage is applied to the gate electrode 4a, a channel is not formed in the body region 13 facing the gate electrode 4a. The current is cut off. As described above, the mode in which the current does not flow from the drain electrode 2 to the source electrode 3 is the off mode. The semiconductor device 1 can operate as a switching element by switching between the on mode and the off mode.

例えば、半導体装置１がインバータ回路に用いられた場合、モータ等の負荷を流れる負荷電流が、素子部１０ＡのＭＯＳ構造に内蔵するｐｎダイオード（ドリフト領域１２とボディ領域１３で構成される）を介して還流する還流モードが存在する。この還流モードでは、ソース電極３がドレイン電極２よりも正となる電圧が印加されており、内蔵ダイオードには順方向電流が流れる。その後、半導体装置１がオフモードに切り替わり、ドレイン電極２がソース電極３よりも正となる逆バイアスが印加される。このような還流モードからオフモードへの遷移期間に、周辺部１０Ｂにダイナミックアバランシェ現象が発生することがある。半導体装置１は、このようなダイナミックアバランシェ現象に対策することができる。 For example, when the semiconductor device 1 is used in an inverter circuit, the load current flowing through the load of the motor or the like passes through a pn diode (composed of a drift region 12 and a body region 13) built in the MOS structure of the element unit 10A. There is a reflux mode that refluxes. In this reflux mode, a voltage that makes the source electrode 3 more positive than that of the drain electrode 2 is applied, and a forward current flows through the built-in diode. After that, the semiconductor device 1 is switched to the off mode, and a reverse bias is applied so that the drain electrode 2 is more positive than the source electrode 3. During the transition period from the reflux mode to the off mode, a dynamic avalanche phenomenon may occur in the peripheral portion 10B. The semiconductor device 1 can deal with such a dynamic avalanche phenomenon.

還流モードからオフモードへの遷移期間では、素子部１０Ａにおいて、ドリフト領域１２とボディ領域１３のｐｎ接合からドリフト領域１２内に向けて空乏層が広がる。この空乏層は、素子部１０Ａから周辺部１０Ｂに向けて広がる。素子部１０Ａから広がる空乏層は、周辺部１０Ｂにおいて、素子部１０Ａから離れる方向（紙面左右方向）に沿って、複数のガードリング領域１６の各々に順に到達することにより、周辺部１０Ｂの広範囲に広がることができる。特に、半導体装置１では、周辺部１０Ｂにｐ型埋込み領域１７が設けられており、このｐ型埋込み領域１７とドリフト領域１２のｐｎ接合から広がる空乏層も加わることで、空乏層が周辺部１０Ｂの広範囲に素早く形成される。 During the transition period from the reflux mode to the off mode, the depletion layer spreads from the pn junction between the drift region 12 and the body region 13 toward the inside of the drift region 12 in the element unit 10A. This depletion layer spreads from the element portion 10A toward the peripheral portion 10B. The depletion layer spreading from the element portion 10A reaches a wide range of the peripheral portion 10B in the peripheral portion 10B by sequentially reaching each of the plurality of guard ring regions 16 along the direction away from the element portion 10A (left-right direction on the paper surface). Can spread. In particular, in the semiconductor device 1, a p-type embedded region 17 is provided in the peripheral portion 10B, and the depletion layer becomes the peripheral portion 10B by adding the depletion layer extending from the pn junction between the p-type embedded region 17 and the drift region 12. Is quickly formed over a wide area.

半導体装置１では、埋込み絶縁膜５が隣り合うガードリング領域１６の間に設けられており、さらにｐ型埋込み領域１７及びｎ型分散領域１９が設けられている。仮に、埋込み絶縁膜５、ｐ型埋込み領域１７及びｎ型分散領域１９が設けられていないとすると、隣り合うガードリング領域１６の間の領域では、ガードリング領域１６とドリフト領域１２で構成されるｐｎ接合が小さい曲率半径を有して存在していることから、電界が集中しており、その電界集中に起因したダイナミックアバランシェ現象が発生する。隣り合うガードリング領域１６の間でダイナミックアバランシェ現象が発生すると、アバランシェ電流が半導体基板の表面を集中して流れ、ジュール熱による熱破損が懸念される。 In the semiconductor device 1, an embedded insulating film 5 is provided between adjacent guard ring regions 16, and a p-type embedded region 17 and an n-type dispersion region 19 are further provided. Assuming that the embedded insulating film 5, the p-type embedded region 17, and the n-type dispersion region 19 are not provided, the region between the adjacent guard ring regions 16 is composed of the guard ring region 16 and the drift region 12. Since the pn junction exists with a small radius of curvature, the electric field is concentrated, and the dynamic avalanche phenomenon caused by the electric field concentration occurs. When the dynamic avalanche phenomenon occurs between the adjacent guard ring regions 16, the avalanche current flows concentrated on the surface of the semiconductor substrate, and there is a concern about thermal damage due to Joule heat.

半導体装置１では、隣り合うガードリング領域１６の間に埋込み絶縁膜５が設けられているので、隣り合うガードリング領域１６の間の領域において電界集中が緩和され、その領域でダイナミックアバランシェ現象が発生することが抑制される。これにより、半導体装置１では、電界の集中する領域が半導体基板１０の表面から基板内部に移動する。半導体装置１ではさらに、半導体基板１０内にｐ型埋込み領域１７が設けられていることにより、還流モードからオフモードへの遷移期間において半導体基板１０の基板内部に空乏層が素早く形成されており、半導体基板１０の基板内部の電界が緩和される。このように、半導体装置１では、半導体基板１０の表面部及び基板内部の双方においてダイナミックアバランシェ現象の発生が抑えられる。これにより、半導体装置は高いアバランシェ耐量を有することができる。なお、半導体装置１では、ｐ型埋込み領域１７の下面とドリフト領域１２のｐｎ接合面近傍が電界集中箇所となり、高いサージ電圧が印加されたときには、このｐｎ接合面近傍でダイナミックアバランシェ現象が生じ得る。このように半導体装置１では、ダイナミックアバランシェ現象の発生個所が半導体基板１０の深い位置に移動しており、ダイナミックアバランシェ現象が発生したとしても、アバランシェ電流が半導体基板１０内を拡散して流れることができる。この点でも、半導体装置１は、高いアバランシェ耐量を有することができる。 In the semiconductor device 1, since the embedded insulating film 5 is provided between the adjacent guard ring regions 16, the electric field concentration is relaxed in the region between the adjacent guard ring regions 16, and the dynamic avalanche phenomenon occurs in that region. Is suppressed. As a result, in the semiconductor device 1, the region where the electric field is concentrated moves from the surface of the semiconductor substrate 10 to the inside of the substrate. Further, in the semiconductor device 1, since the p-type embedded region 17 is provided in the semiconductor substrate 10, a depletion layer is quickly formed inside the substrate of the semiconductor substrate 10 during the transition period from the reflux mode to the off mode. The electric field inside the semiconductor substrate 10 is relaxed. As described above, in the semiconductor device 1, the occurrence of the dynamic avalanche phenomenon is suppressed both on the surface portion of the semiconductor substrate 10 and inside the substrate. As a result, the semiconductor device can have a high avalanche withstand capability. In the semiconductor device 1, the lower surface of the p-type embedded region 17 and the vicinity of the pn junction surface of the drift region 12 are electric field concentration points, and when a high surge voltage is applied, a dynamic avalanche phenomenon may occur near the pn junction surface. .. As described above, in the semiconductor device 1, the location where the dynamic avalanche phenomenon occurs moves to a deep position of the semiconductor substrate 10, and even if the dynamic avalanche phenomenon occurs, the avalanche current may diffuse and flow in the semiconductor substrate 10. it can. In this respect as well, the semiconductor device 1 can have a high avalanche withstand capability.

半導体装置１では、ｐ型埋込み領域１７がボディ領域１３に接触している。これにより、ｐ型埋込み領域１７の電位が安定するので、還流モードからオフモードへの遷移期間において、ｐ型埋込み領域１７とドリフト領域１２のｐｎ接合から空乏層が素早く形成される。 In the semiconductor device 1, the p-type embedded region 17 is in contact with the body region 13. As a result, the potential of the p-type embedded region 17 is stabilized, so that a depletion layer is quickly formed from the pn junction between the p-type embedded region 17 and the drift region 12 during the transition period from the reflux mode to the off mode.

半導体装置１では、ｐ型埋込み領域１７が複数のガードリング領域１６に接触している。これにより、複数のガードリング領域１６の直下にｐ型埋込み領域１７が配置されているので、複数のガードリング領域１６の周囲の電界を良好に緩和することができる。さらに、ｐ型埋込み領域１７とｎ型分散領域１９がスーパージャンクション構造を構成しているので、複数のガードリング領域１６の周囲の電界を極めて良好に緩和することができる。また、素子部１０Ａから広がる空乏層が、ｐ型埋込み領域１７とドリフト領域１２のｐｎ接合から広がる空乏層に良好に繋がることができる。これにより、素子部１０Ａから広がる空乏層が、複数のガードリング領域１６の各々に素早く到達することができる。したがって、半導体装置１では、還流モードからオフモードへの遷移期間において、空乏層が周辺部１０Ｂの広範囲に素早く形成され、ダイナミックアバランシェ現象の発生が良好に抑えられる。 In the semiconductor device 1, the p-type embedded region 17 is in contact with the plurality of guard ring regions 16. As a result, since the p-type embedded region 17 is arranged directly below the plurality of guard ring regions 16, the electric field around the plurality of guard ring regions 16 can be satisfactorily relaxed. Further, since the p-type embedded region 17 and the n-type dispersed region 19 form a super junction structure, the electric field around the plurality of guard ring regions 16 can be relaxed extremely well. Further, the depletion layer extending from the element portion 10A can be satisfactorily connected to the depletion layer extending from the pn junction between the p-type embedded region 17 and the drift region 12. As a result, the depletion layer extending from the element portion 10A can quickly reach each of the plurality of guard ring regions 16. Therefore, in the semiconductor device 1, the depletion layer is quickly formed over a wide area of the peripheral portion 10B during the transition period from the reflux mode to the off mode, and the occurrence of the dynamic avalanche phenomenon is satisfactorily suppressed.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the present invention have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１：半導体装置
２：ドレイン電極
３：ソース電極
４：トレンチゲート
４ａ：ゲート電極
４ｂ：ゲート絶縁膜
５：埋込み絶縁膜
６：層間絶縁膜
７：フィールドプレート電極
８：終端電極
１０：半導体基板
１０Ａ：素子部
１０Ｂ：周辺部
１１：ドレイン領域
１２：ドリフト領域
１３：ボディ領域
１４：ソース領域
１５：ボディコンタクト領域
１６：ガードリング領域
１７：ｐ型埋込み領域
１８：終端等電位領域 1: Semiconductor device 2: Drain electrode 3: Source electrode 4: Trench gate 4a: Gate electrode 4b: Gate insulating film 5: Embedded insulating film 6: Interlayer insulating film 7: Field plate electrode 8: Termination electrode 10: Semiconductor substrate 10A: Element part 10B: Peripheral part 11: Drain area 12: Drift area 13: Body area 14: Source area 15: Body contact area 16: Guard ring area 17: p-type embedded area 18: Terminal isopotential area

Claims

It is a semiconductor device
It is provided with a semiconductor substrate partitioned between an element portion provided with a functional structure and a peripheral portion provided with a terminal withstand voltage structure.
The functional structure is
The first conductive type element portion side drift region provided in the semiconductor substrate and
A second conductive type surface region provided on the surface layer portion of the semiconductor substrate and arranged on the element portion side drift region, and
It has a body contact region that is provided on the surface layer portion of the semiconductor substrate, is arranged on the surface region, and is in contact with a surface electrode provided on the surface of the semiconductor substrate. Ori,
The terminal withstand voltage structure is
A plurality of embedded insulating films provided on the surface of the semiconductor substrate and arranged at intervals along a direction away from the element portion, and a plurality of embedded insulating films formed on the surface of the semiconductor substrate. Multiple embedded insulating films with insulators filled in shallow trenches,
A drift region on the peripheral side of the first conductive type provided in the semiconductor substrate, and
A plurality of second conductive type guard ring regions provided on the surface layer portion of the semiconductor substrate, each of which is arranged between the adjacent embedded insulating films, and a plurality of guard ring regions.
Wherein provided in the semiconductor substrate, and have a, a second conductivity type buried region of the second conductivity type which is disposed away from said buried insulating film,
The body contact region is exposed on the side surface of the surface region on the peripheral side.
A semiconductor device in which the embedded insulating film is arranged away from the side surface of the surface region on the peripheral portion side .

The semiconductor device according to claim 1, wherein the second conductive type embedded region is in contact with the surface region.

The plurality of guard ring regions are formed deeper than the plurality of embedded insulating films.
The semiconductor device according to claim 1 or 2, wherein the second conductive type embedded region is in contact with the plurality of guard ring regions.

The terminal withstand voltage structure further
It is provided on the surface layer portion of the semiconductor substrate, and has a plurality of first conductive type dispersion regions arranged on the second conductive type embedded region.
The plurality of guard ring regions and the plurality of dispersion regions are alternately arranged along a direction away from the element portion.
The third aspect of the present invention, wherein the dispersion region arranged on the element portion side of the plurality of dispersion regions is arranged between the side surface on the peripheral portion side of the surface region and the embedded insulating film. Semiconductor device.

The semiconductor device according to claim 4, wherein the impurity concentration in the plurality of dispersion regions is higher than the impurity concentration in the peripheral drift region.

The semiconductor device according to any one of claims 1 to 5 , wherein the impurity concentration in the second conductive type embedded region is lower than the impurity concentration in the plurality of guard ring regions.

The semiconductor device according to any one of claims 1 to 6 , wherein the terminal withstand voltage structure is further extended on the semiconductor substrate and has a field plate electrode in contact with the guard ring region.