JP5767857B2 - Trench-type MOSFET and manufacturing method thereof - Google Patents

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Description

本発明は、トレンチ型ＭＯＳＦＥＴ及びその製造方法に関するものである。 The present invention relates to a trench MOSFET and a manufacturing method thereof.

従来、ｎ型炭化ケイ素半導体基板の表面に、絶縁膜を介して導電体層が埋め込まれたトレンチを有する縦型ＭＯＳＦＥＴが知られている。
図１０は、従来のトレンチ構造型のＭＯＳＦＥＴ１を示す断面図であり、ｎ型のＳｉＣ半導体基板２上にｎ型の低濃度のドリフト層３及びｐ型のボディ層４が順次積層され、このボディ層４を貫通してドリフト層３に至るトレンチ５が形成され、このトレンチ５の両側には、ソースコンタクト領域６及びボディーコンタクト領域７が形成され、トレンチ５内には、ゲート絶縁膜８を介してゲート電極９が埋め込まれ、ゲート絶縁膜８及びゲート電極９を覆うように層間絶縁膜１０が形成されている。そして、ソースコンタクト領域６、ボディーコンタクト領域７及び層間絶縁膜１０を覆うようにソース電極１１が形成され、ＳｉＣ半導体基板２の裏面にはドレイン電極１２が形成されている。 Conventionally, a vertical MOSFET having a trench in which a conductor layer is embedded via an insulating film on the surface of an n-type silicon carbide semiconductor substrate is known.
FIG. 10 is a cross-sectional view showing a conventional MOSFET 1 having a trench structure, and an n-type low-concentration drift layer 3 and a p-type body layer 4 are sequentially stacked on an n-type SiC semiconductor substrate 2. A trench 5 penetrating the layer 4 and reaching the drift layer 3 is formed. A source contact region 6 and a body contact region 7 are formed on both sides of the trench 5, and a gate insulating film 8 is interposed in the trench 5. A gate electrode 9 is embedded, and an interlayer insulating film 10 is formed so as to cover the gate insulating film 8 and the gate electrode 9. A source electrode 11 is formed so as to cover the source contact region 6, the body contact region 7 and the interlayer insulating film 10, and a drain electrode 12 is formed on the back surface of the SiC semiconductor substrate 2.

ところで、従来のトレンチ構造型のＭＯＳＦＥＴでは、トレンチの底部に過剰な電界が印加されることにより、この底部のゲート絶縁膜が破壊されるという問題点があった。
そこで、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチ以外に、このトレンチより深い第２のトレンチを形成し、この第２のトレンチの内面をｐ型のイオン注入領域で覆った構造（特許文献１）、この構造の変形例として、ｐ型のイオン注入領域の上にエピタキシャル再成長層を形成した構造のＭＯＳＦＥＴ（特許文献２）が提案されている。 By the way, the conventional trench structure type MOSFET has a problem that the gate insulating film at the bottom is destroyed by applying an excessive electric field to the bottom of the trench.
Therefore, in addition to the trench in which the gate electrode is buried via the gate insulating film, a second trench deeper than the trench is formed, and the inner surface of the second trench is covered with a p-type ion implantation region (patent) As a modification of this structure, a MOSFET having a structure in which an epitaxial regrowth layer is formed on a p-type ion implantation region has been proposed (Patent Document 2).

また、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチ以外に、このトレンチより深い第２のトレンチを形成し、この第２のトレンチの内壁面にショットキー接触を設けた構造のＭＯＳＦＥＴ（特許文献３）が提案されている。
さらに、この第２のトレンチ内に白金等の貴金属からなるコンタクトメタルを成膜してショットキー接触を形成した構造（特許文献４）が提案されている。 In addition to the trench in which the gate electrode is buried via the gate insulating film, a MOSFET having a structure in which a second trench deeper than the trench is formed and a Schottky contact is provided on the inner wall surface of the second trench (patented) Document 3) has been proposed.
Furthermore, a structure (Patent Document 4) in which a contact metal made of a noble metal such as platinum is formed in the second trench to form a Schottky contact has been proposed.

特開平１１−１７１７６号公報Japanese Patent Laid-Open No. 11-17176 特表２０００−５０９５５９号公報JP 2000-509559 A 特開２００９−２７８０６７号公報JP 2009-278067 A 特開２００９−３０２５１０号公報JP 2009-302510 A

ところで、特許文献１に記載された構造では、第２のトレンチの内面全体をｐ型のイオン注入領域で覆わなければならず、そのため、特殊なイオン注入が必要になり、一般的ではない。
また、特許文献２に記載された構造では、ｐ型のイオン注入領域の上に、さらにエピタキシャル再成長層を形成しなければならず、特殊なイオン注入に加えてエピタキシャル再成長が必要になる。 By the way, in the structure described in Patent Document 1, the entire inner surface of the second trench must be covered with a p-type ion implantation region, which requires special ion implantation and is not general.
In the structure described in Patent Document 2, an epitaxial regrowth layer must be further formed on the p-type ion implantation region, and epitaxial regrowth is required in addition to special ion implantation.

また、特許文献３、４に記載された構造では、ＳｉＣ半導体基板を用いていることから、オーム性接触を得るためには高温のコンタクトアニール処理が必要であるが、第２のトレンチの内壁面に形成されたショットキー障壁は、一般に、高温のコンタクトアニール処理を経ると整流性を失うという問題点がある。このような問題を避けるには、第２のトレンチを形成して高温のコンタクトアニール処理を施した後に、第２のトレンチ内にコンタクトメタルを成膜するという手順をとることが考えられる。
具体的には、特許文献３、４の構造を実現するプロセスとして、ボディ領域、ソースコンタクト領域及びボディーコンタクト領域を形成したＳｉＣ基板上に、第１及び第２のトレンチを形成し、この第１のトレンチ内壁面にゲート酸化膜を成膜し、このゲート酸化膜の上にゲート電極を埋め込み、このゲート電極上に層間絶縁膜を成膜し、さらに、コンタクトメタルを成膜しパターニングして、第２のトレンチの内壁面からコンタクトメタルを除去してコンタクトアニールを施し、その後、第２のトレンチの内壁面にショットキーメタルを成膜し、コンタクトメタルとショットキーメタルの上にＡｌ等の金属を成膜する、というプロセスを採用可能とも考えられる。
しかしながら、上記のようなプロセスを採用した場合、第２のトレンチの内壁面からコンタクトメタルを除去する際に内壁面にコンタクトメタルが残ってしまうと、次のコンタクトアニールを施す工程において、コンタクトメタルが第２のトレンチの内壁面に接触している部分で意図せず障壁高さの低いショットキー接触が形成されてしまうこととなり、この障壁高さの低いショットキー接触が原因でリーク電流が増大し、実効的な耐圧が低下する虞がある。 Further, in the structures described in Patent Documents 3 and 4, since a SiC semiconductor substrate is used, a high-temperature contact annealing process is required to obtain ohmic contact, but the inner wall surface of the second trench In general, the Schottky barrier formed in (1) has a problem that the rectifying property is lost after a high-temperature contact annealing process. In order to avoid such a problem, it is conceivable to take a procedure of forming a contact metal in the second trench after forming the second trench and performing a high-temperature contact annealing treatment.
Specifically, as a process for realizing the structures of Patent Documents 3 and 4, first and second trenches are formed on a SiC substrate on which a body region, a source contact region, and a body contact region are formed. A gate oxide film is formed on the inner wall surface of the trench, a gate electrode is embedded on the gate oxide film, an interlayer insulating film is formed on the gate electrode, a contact metal is further formed and patterned, The contact metal is removed from the inner wall surface of the second trench and contact annealing is performed. Thereafter, a Schottky metal is formed on the inner wall surface of the second trench, and a metal such as Al is formed on the contact metal and the Schottky metal. It may be possible to adopt a process of forming a film.
However, when the above process is adopted, if the contact metal remains on the inner wall surface when the contact metal is removed from the inner wall surface of the second trench, the contact metal is removed in the next contact annealing step. A Schottky contact with a low barrier height is unintentionally formed at a portion in contact with the inner wall surface of the second trench, and the leakage current increases due to the Schottky contact with the low barrier height. There is a risk that the effective withstand voltage will decrease.

本発明は、上記の課題を解決するためになされたものであって、ゲート絶縁膜に過剰な電界が印加されないようにするために、特殊なイオン注入やエピタキシャル再成長を用いることなく、障壁高さが低いショットキー障壁が形成される虞もないトレンチ型ＭＯＳＦＥＴ及びその製造方法を提供することを目的とする。 The present invention has been made in order to solve the above-described problems. In order to prevent an excessive electric field from being applied to the gate insulating film, the barrier height is increased without using special ion implantation or epitaxial regrowth. It is an object of the present invention to provide a trench MOSFET and a method for manufacturing the same that do not cause a low Schottky barrier to be formed.

本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、第１導電型の炭化ケイ素半導体基板の一主面に、絶縁膜を介して導電体層が埋め込まれた第１のトレンチを形成し、前記第１のトレンチの両側に、前記第１のトレンチより深さが深い第２のトレンチを形成し、前記第２のトレンチの底部に高濃度の第２導電型の半導体領域を形成するとともに、前記第２のトレンチの内壁に絶縁膜を形成し、前記絶縁膜が形成された前記第２のトレンチ内に前記半導体領域と非整流性接触する導電体層を埋め込む構成とすれば、第２のトレンチの底部の半導体領域と第２のトレンチの側面のＭＯＳ構造により第２のトレンチの間隙がピンチオフされ、よって、第１のトレンチに形成された第１の絶縁膜に過剰な電界が印加される虞が無くなり、さらに、第２のトレンチの内壁に形成された第２の絶縁膜により、ショットキー障壁の高さが低下する虞が無くなり、第２のトレンチの間隙の半導体領域との間のリーク電流が抑制され、実効的な耐圧が低下することもないことを見出し、本発明を完成するに至った。   As a result of intensive studies in order to solve the above-mentioned problems, the present inventor has obtained a first conductive layer embedded in one main surface of a first conductivity type silicon carbide semiconductor substrate via an insulating film. A trench is formed, a second trench having a depth greater than that of the first trench is formed on both sides of the first trench, and a high-concentration second conductivity type semiconductor region is formed at the bottom of the second trench. And an insulating film is formed on the inner wall of the second trench, and a conductor layer that is in non-rectifying contact with the semiconductor region is embedded in the second trench in which the insulating film is formed. For example, the gap between the second trenches is pinched off by the MOS structure of the semiconductor region at the bottom of the second trench and the side surface of the second trench, so that the first insulating film formed in the first trench has an excessive amount. There is no risk of an electric field being applied Further, the second insulating film formed on the inner wall of the second trench eliminates the possibility that the height of the Schottky barrier is lowered, and the leakage current between the semiconductor region in the gap of the second trench is suppressed. As a result, the inventors have found that the effective breakdown voltage does not decrease, and have completed the present invention.

すなわち、本発明の請求項１記載の第１導電型の基板部と前記基板部よりも不純物濃度が低いドリフト層とが積層された第１導電型の炭化ケイ素半導体基板と、前記基板部の表面のうち前記ドリフト層と反対側の表面に形成されたドレイン電極と、前記ドリフト層上に位置する第２導電型のボディ層と、少なくとも前記ボディ層を貫通し、前記ドリフト層まで延ばして形成され、第１の絶縁膜を介してゲート電極である第１の導電体層が埋め込まれた第１のトレンチと、前記第１のトレンチの両側に形成され、前記第１のトレンチより深さが深い第２のトレンチと、前記第２のトレンチの底部に形成された高濃度の第２導電型の半導体領域と、前記第２のトレンチの底部を除く内壁に形成された第２の絶縁膜と、ソース電極として、前記第２の絶縁膜が形成された前記第２のトレンチ内に埋め込まれ、前記第２のトレンチの底部において前記半導体領域と非整流性接触する第２の導電体層と、を備えることを特徴とする。 That is, a first conductivity type silicon carbide semiconductor substrate in which a first conductivity type substrate portion according to claim 1 of the present invention and a drift layer having an impurity concentration lower than that of the substrate portion are laminated, and a surface of the substrate portion A drain electrode formed on the surface opposite to the drift layer, a body layer of a second conductivity type located on the drift layer, and extending through the body layer and extending to the drift layer. a first trench first conductive layer is buried a gate electrode via the first insulating film, formed on both sides of the first trench, is deeper than the first trench a second trench, said second high-concentration second conductivity type semiconductor region formed on the bottom of the trench, a second insulating film formed on the inner wall except the bottom of the second trench, as the source electrode, the second An insulating film embedded in the inside the second trench formed, characterized in that it comprises a second conductor layer contacting the semiconductor region and the non-rectifying at the bottom of the second trench.

このトレンチ型ＭＯＳＦＥＴでは、第１のトレンチの両側に、この第１のトレンチより深さが深い第２のトレンチを形成し、この第２のトレンチの底部に高濃度の第２導電型の半導体領域を形成し、さらに、この第２のトレンチの内壁に第２の絶縁膜を形成し、この第２の絶縁膜が形成された第２のトレンチ内に第２の導電体層を埋め込む。
これにより、第２のトレンチの底部の半導体領域と第２のトレンチの側面のＭＯＳ構造により第２のトレンチの間隙がピンチオフされ、よって、第１のトレンチに形成された第１の絶縁膜に過剰な電界が印加される虞が無くなる。
また、第２のトレンチの内壁に第２の絶縁膜を形成したことにより、この第２の絶縁膜が第２のトレンチの間隙の半導体領域との間のリーク電流を抑制する。
これにより、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。 In this trench MOSFET , a second trench having a depth deeper than that of the first trench is formed on both sides of the first trench, and a high-concentration second conductivity type semiconductor region is formed at the bottom of the second trench. Furthermore, a second insulating film is formed on the inner wall of the second trench, and a second conductor layer is embedded in the second trench in which the second insulating film is formed.
As a result, the gap between the second trenches is pinched off by the MOS structure on the side of the second trench and the semiconductor region at the bottom of the second trench, so that the first insulating film formed in the first trench is excessive. There is no possibility of applying a strong electric field.
In addition, since the second insulating film is formed on the inner wall of the second trench, the second insulating film suppresses the leakage current between the semiconductor region in the gap of the second trench.
Thereby, there is no possibility that the height of the Schottky barrier is lowered as in the case where the Schottky barrier is provided, and there is no possibility that the effective breakdown voltage is reduced due to an increase in leakage current.

請求項２記載のトレンチ型ＭＯＳＦＥＴは、請求項１記載のトレンチ型ＭＯＳＦＥＴにおいて、前記炭化ケイ素半導体基板の一主面上かつ前記第１のトレンチの両側に第１導電型の高濃度領域が形成され、前記第１導電型の高濃度領域の外側に第２導電型の高濃度領域が形成され、前記第２導電型の高濃度領域は、前記第１導電型の高濃度領域より下方に位置していることを特徴とする。 Trench MOSFET of claim 2, in the trench MOSFET of claim 1 wherein, the high concentration region of the first conductivity type is formed on both sides of the one main surface on and above the silicon carbide semiconductor substrate a first trench A second conductivity type high concentration region is formed outside the first conductivity type high concentration region, and the second conductivity type high concentration region is located below the first conductivity type high concentration region. It is characterized by.

このトレンチ型ＭＯＳＦＥＴでは、第２導電型の高濃度領域を、第１導電型の高濃度領域より下方に位置したことにより、第２導電型の高濃度領域と第２のトレンチとをセルフアラインで形成することが可能になり、工程を簡略化することが可能になる。 In this trench MOSFET , the second conductivity type high concentration region is positioned below the first conductivity type high concentration region, so that the second conductivity type high concentration region and the second trench are self-aligned. It becomes possible to form, and it becomes possible to simplify a process.

請求項３記載のトレンチ型ＭＯＳＦＥＴは、請求項２記載のトレンチ型ＭＯＳＦＥＴにおいて、前記一主面の法線方向から見た場合の前記第１導電型の高濃度領域と前記第２導電型の高濃度領域との境界は、前記第２のトレンチが前記一主面に沿って延在する方向に対して傾斜していることを特徴とする。 Trench MOSFET according to claim 3, wherein, in the trench MOSFET of claim 2, wherein the high of the high concentration region and the second conductivity type of said first conductivity type when viewed from the normal direction of the one main surface The boundary with the concentration region is characterized in that the second trench is inclined with respect to the direction in which the second trench extends along the one main surface.

このトレンチ型ＭＯＳＦＥＴでは、一主面の法線方向から見た場合の第１導電型の高濃度領域と第２導電型の高濃度領域との境界を、第２のトレンチが前記一主面に沿って延在する方向に対して傾斜したことにより、第２導電型の高濃度領域の面積を十分に確保した状態で、この第２導電型の高濃度領域を前記一主面に収めることが可能になる。 In this trench MOSFET , the boundary between the first conductivity type high-concentration region and the second conductivity type high-concentration region when viewed from the normal direction of the one main surface, the second trench is located on the one main surface. By tilting with respect to the extending direction, the second conductivity type high concentration region can be accommodated on the one main surface in a state in which the area of the second conductivity type high concentration region is sufficiently secured. It becomes possible.

請求項４記載のトレンチ型ＭＯＳＦＥＴの製造方法は、第１導電型の基板部と前記基板部よりも不純物濃度が低いドリフト層とが積層された第１導電型の炭化ケイ素半導体基板と、前記基板部の表面のうち前記ドリフト層と反対側の表面に形成されたドレイン電極と、前記ドリフト層上に位置する第２導電型のボディ層と、少なくとも前記ボディ層を貫通し、前記ドリフト層まで延ばして形成され、第１の絶縁膜を介してゲート電極である第１の導電体層が埋め込まれた第１のトレンチと、前記第１のトレンチの両側に形成され、前記第１のトレンチより深さが深い第２のトレンチと、前記第２のトレンチの底部に形成された高濃度の第２導電型の半導体領域と、前記第２のトレンチの底部を除く内壁に形成された第２の絶縁膜と、ソース電極として、前記第２の絶縁膜が形成された前記第２のトレンチ内に埋め込まれ、前記第２のトレンチの底部において前記半導体領域と非整流性接触する第２の導電体層と、を備えるトレンチ型ＭＯＳＦＥＴの製造方法であって、前記炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、前記第１のマスクの両側に第２のマスクを形成し、前記第１のマスク及び前記第２のマスクをマスクとして前記一主面上の前記第１のトレンチを形成すべき領域の両側に前記第２のトレンチを形成する工程と、を有することを特徴とする。 5. The method of manufacturing a trench MOSFET according to claim 4 , wherein the first conductivity type silicon carbide semiconductor substrate in which a first conductivity type substrate portion and a drift layer having an impurity concentration lower than that of the substrate portion are laminated, and the substrate. A drain electrode formed on a surface opposite to the drift layer, a second conductivity type body layer located on the drift layer, and at least the body layer and extending to the drift layer formed Te, a first trench first conductive layer is buried a gate electrode via the first insulating film, formed on both sides of the first trench, deep than said first trench and the deep second trench is, the high concentration second conductivity type semiconductor region formed on the bottom of the second trench, a second insulating formed on the inner wall except the bottom of the second trench and the film, the source power As the second insulating film is buried in the inside the second trench formed, trenches and a second conductive layer contacting the semiconductor region and the non-rectifying at the bottom of the second trench A method of manufacturing a type MOSFET , comprising a step of forming a high-concentration second conductivity type semiconductor region on a main surface of the silicon carbide semiconductor substrate with a first mask, and a second on both sides of the first mask. Forming the second trench on both sides of a region where the first trench is to be formed on the one main surface using the first mask and the second mask as a mask; It is characterized by having.

このトレンチ型ＭＯＳＦＥＴの製造方法では、炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、第１のマスクの両側に第２のマスクを形成し、第１のマスク及び第２のマスクをマスクとして一主面上の第１のトレンチを形成すべき領域の両側に第２のトレンチを形成する工程と、を有することにより、高濃度の第１導電型の半導体領域と、第２のトレンチとを、セルフアラインで形成することが可能になる。また、これらの工程では、特殊なイオン注入やエピタキシャル再成長の工程が不要になる。これにより、工程の短縮、製造設備の簡単化及び製造コストの削減が可能になる。 In this method of manufacturing a trench MOSFET , a step of forming a high-concentration second conductivity type semiconductor region with a first mask on one main surface of a silicon carbide semiconductor substrate, and a second mask on both sides of the first mask And forming a second trench on both sides of a region where the first trench on one main surface is to be formed using the first mask and the second mask as a mask. The semiconductor region of the first conductivity type and the second trench can be formed by self-alignment. In these processes, special ion implantation and epitaxial regrowth processes are not required. As a result, the process can be shortened, the manufacturing equipment can be simplified, and the manufacturing cost can be reduced.

本発明の請求項１記載のトレンチ型ＭＯＳＦＥＴによれば、第１のトレンチの両側に、この第１のトレンチより深さが深い第２のトレンチを形成し、この第２のトレンチの底部に高濃度の第２導電型の半導体領域を形成し、さらに、この第２のトレンチの内壁に第２の絶縁膜を形成し、この第２の絶縁膜が形成された第２のトレンチ内に第２の導電体層を埋め込んだので、第２のトレンチの底部の半導体領域と第２のトレンチの側面のＭＯＳ構造により第２のトレンチの間隙がピンチオフされ、第１のトレンチに形成された第１の絶縁膜に過剰な電界が印加されるのを防止することができる。 According to the trench MOSFET of the first aspect of the present invention, the second trench having a depth deeper than the first trench is formed on both sides of the first trench, and a high height is formed at the bottom of the second trench. A second conductivity type semiconductor region having a concentration is formed, a second insulating film is formed on the inner wall of the second trench, and a second trench is formed in the second trench in which the second insulating film is formed. Since the conductive layer is embedded, the gap between the second trench is pinched off by the MOS structure on the side of the second trench and the semiconductor region at the bottom of the second trench, and the first trench formed in the first trench is formed. It is possible to prevent an excessive electric field from being applied to the insulating film.

また、第２のトレンチの内壁に第２の絶縁膜を形成したので、この第２の絶縁膜により第２のトレンチの間隙の半導体領域との間のリーク電流を抑制することができる。
したがって、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなくなり、リーク電流が増大して実効的な耐圧が低下する虞もなくなる。 In addition, since the second insulating film is formed on the inner wall of the second trench, the leakage current between the second insulating film and the semiconductor region in the gap of the second trench can be suppressed.
Therefore, there is no possibility that the height of the Schottky barrier is lowered as in the case where the Schottky barrier is provided, and there is no possibility that the leakage current increases and the effective breakdown voltage is reduced.

請求項２記載のトレンチ型ＭＯＳＦＥＴによれば、炭化ケイ素半導体基板の一主面上かつ第１のトレンチの両側に第１導電型の高濃度領域を形成し、この第１導電型の高濃度領域の外側に第２導電型の高濃度領域を形成し、この第２導電型の高濃度領域を第１導電型の高濃度領域より下方に位置したので、第２導電型の高濃度領域と第２のトレンチとをセルフアラインで形成することができる。したがって、工程を簡略化することができる。 According to the trench type MOSFET of the second aspect, the high concentration region of the first conductivity type is formed on one main surface of the silicon carbide semiconductor substrate and on both sides of the first trench, and the high concentration region of the first conductivity type is formed. The second conductivity type high concentration region is formed outside the second conductivity type, and the second conductivity type high concentration region is located below the first conductivity type high concentration region. Two trenches can be formed by self-alignment. Therefore, the process can be simplified.

請求項３記載のトレンチ型ＭＯＳＦＥＴによれば、一主面の法線方向から見た場合の第１導電型の高濃度領域と第２導電型の高濃度領域との境界を、第２のトレンチが一主面に沿って延在する方向に対して傾斜したので、第２導電型の高濃度領域の面積を十分に確保した状態で、この第２導電型の高濃度領域を一主面に収めることができる。 According to the trench type MOSFET of the third aspect, the boundary between the high conductivity region of the first conductivity type and the high concentration region of the second conductivity type when viewed from the normal direction of the one main surface is defined as the second trench. Is inclined with respect to the direction extending along one main surface, so that the second conductivity type high-concentration region is formed on one main surface in a state in which the area of the second conductivity type high-concentration region is sufficiently secured. Can fit.

請求項４記載のトレンチ型ＭＯＳＦＥＴの製造方法によれば、炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、第１のマスクの両側に第２のマスクを形成し、第１のマスク及び第２のマスクをマスクとして一主面上の第１のトレンチを形成すべき領域の両側に第２のトレンチを形成する工程と、を有するので、高濃度の第２導電型の半導体領域と、第２のトレンチとを、セルフアラインで形成することができる。
また、これらの工程では、特殊なイオン注入やエピタキシャル再成長の工程が不要になるので、工程の短縮、製造設備の簡単化及び製造コストの削減を図ることができる。 According to a method for manufacturing a trench MOSFET according to claim 4, a step of forming a high-concentration second conductivity type semiconductor region with a first mask on one main surface of a silicon carbide semiconductor substrate; Forming a second mask on both sides and forming a second trench on both sides of a region where the first trench on one main surface is to be formed using the first mask and the second mask as a mask; Therefore, the high-concentration second conductivity type semiconductor region and the second trench can be formed by self-alignment.
In these steps, special ion implantation and epitaxial regrowth steps are not required, so that the process can be shortened, the manufacturing equipment can be simplified, and the manufacturing cost can be reduced.

本発明の第１の実施形態のトレンチ型ＭＯＳＦＥＴを示す平面図である。It is a top view which shows the trench type MOSFET of the 1st Embodiment of this invention. 図１のＡ−Ａ線に沿う断面図である。It is sectional drawing which follows the AA line of FIG. 本発明の第１の実施形態のトレンチ型ＭＯＳＦＥＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the trench type MOSFET of the 1st Embodiment of this invention. 本発明の第１の実施形態のトレンチ型ＭＯＳＦＥＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the trench type MOSFET of the 1st Embodiment of this invention. 本発明の第１の実施形態のトレンチ型ＭＯＳＦＥＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the trench type MOSFET of the 1st Embodiment of this invention. 本発明の第２の実施形態のトレンチ型ＭＯＳＦＥＴを示す平面図である。It is a top view which shows the trench type MOSFET of the 2nd Embodiment of this invention. 図６のＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 本発明の第２の実施形態のトレンチ型ＭＯＳＦＥＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the trench type MOSFET of the 2nd Embodiment of this invention. 本発明の第２の実施形態のトレンチ型ＭＯＳＦＥＴの製造方法を示す過程図である。It is process drawing which shows the manufacturing method of the trench type MOSFET of the 2nd Embodiment of this invention. 従来のトレンチ構造型のＭＯＳＦＥＴを示す断面図である。It is sectional drawing which shows the conventional MOSFET of a trench structure type.

本発明のトレンチ型ＭＯＳＦＥＴ及びその製造方法を実施するための形態について説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。 An embodiment for carrying out the trench MOSFET and the manufacturing method thereof according to the present invention will be described.
This embodiment is specifically described for better understanding of the gist of the invention, and does not limit the present invention unless otherwise specified.

［第１の実施形態］
図１は、本発明の第１の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図、図２は、図１のＡ−Ａ線に沿う断面図である。
図において、符号２１は本実施形態のＭＯＳＦＥＴであり、ｎ型（第１導電型）の高濃度のドレイン領域であるＳｉＣ基板２２上に、例えば不純物濃度が７×１０１５ｃｍ−３のｎ型の低濃度のドリフト層２３、例えば不純物濃度が２×１０１７ｃｍ−３のｐ型（第２導電型）のボディ層２４が順次積層された構成である。
このＳｉＣ半導体基板２２の表面（一主面）側には、（第１の）トレンチ２６が形成され、このトレンチ２６内には、ゲート絶縁膜（第１の絶縁膜）２７を介してゲート電極（第１の導電体層）２８が埋め込まれ、ゲート絶縁膜２７及びゲート電極２８を覆うように層間絶縁膜２９が形成されている。このトレンチ２６の両側には、このトレンチ２６より深さが深い（第２の）トレンチ３０が形成されている。 [First Embodiment]
FIG. 1 is a plan view showing a trench structure type MOSFET according to the first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line AA of FIG.
In the figure, reference numeral 21 denotes the MOSFET of the present embodiment, and an n-type having an impurity concentration of 7 × 10 15 cm −3 , for example, on an SiC substrate 22 which is an n-type (first conductivity type) high-concentration drain region. The low concentration drift layer 23, for example, a p-type (second conductivity type) body layer 24 having an impurity concentration of 2 × 10 17 cm −3 is sequentially laminated.
A (first) trench 26 is formed on the surface (one main surface) side of the SiC semiconductor substrate 22, and a gate electrode is interposed in the trench 26 via a gate insulating film (first insulating film) 27. A (first conductor layer) 28 is embedded, and an interlayer insulating film 29 is formed so as to cover the gate insulating film 27 and the gate electrode 28. On both sides of the trench 26, a (second) trench 30 having a depth deeper than the trench 26 is formed.

このボディ層２４上の第１のトレンチ２６の上端部の両側の平面視帯状の領域３１には、例えば不純物濃度が２×１０２０ｃｍ−３のｎ型の高濃度のソースコンタクト領域（第１導電型の高濃度領域）３２が略帯状に形成され、この平面視帯状の領域３１内かつソースコンタクト領域３２の外側には、平面視直角二等辺三角形の例えば不純物濃度が５×１０１９ｃｍ−３のｐ型の高濃度のボディーコンタクト領域（第２導電型の高濃度領域）３３が形成されている。
このＳｉＣ半導体基板２２の表面の法線方向（図１中、紙面に垂直な方向）から見た場合のソースコンタクト領域３２とボディーコンタクト領域３３との境界３４は、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜している。 A planar band-like region 31 on both sides of the upper end portion of the first trench 26 on the body layer 24 has an n-type high-concentration source contact region (first impurity concentration of 2 × 10 20 cm −3 , for example) high concentration region) 32 of the conductivity type is formed in a substantially belt-like, on the outside of the plan view zone area 31 within and the source contact region 32, for example, an impurity concentration in a plan view an isosceles right triangle 5 × 10 19 cm - 3 p-type high concentration body contact regions (second conductivity type high concentration regions) 33 are formed.
The boundary 34 between the source contact region 32 and the body contact region 33 when viewed from the normal direction of the surface of the SiC semiconductor substrate 22 (in the direction perpendicular to the paper surface in FIG. 1), the trench 30 is located on the SiC semiconductor substrate 22. It is inclined at 45 ° with respect to the direction extending along the surface (the arrow direction in FIG. 1).

一方、トレンチ３０の底部には、例えば不純物濃度が５×１０１９ｃｍ−３の高濃度のｐ型の半導体層（半導体領域）４１が形成されるとともに、このトレンチ３０の内壁に側壁絶縁膜（第２の絶縁膜）４２が形成され、さらに、このトレンチ３０内には半導体層４１と非整流性接触する金属性導電体層（第２の導電体層）４３が埋め込まれている。
この金属性導電体層４３は、チタン、アルミニウム等の導電性金属により構成されている。
そして、層間絶縁膜２９、ソースコンタクト領域３２、ボディーコンタクト領域３３及び金属性導電体層４３を覆うようにソース電極４４が形成され、さらに、ＳｉＣ半導体基板２２の裏面にはドレイン電極４５が形成されている。 On the other hand, a high-concentration p-type semiconductor layer (semiconductor region) 41 having an impurity concentration of 5 × 10 19 cm −3 is formed at the bottom of the trench 30, and a sidewall insulating film ( A second insulating film 42 is formed, and a metal conductor layer (second conductor layer) 43 that is in non-rectifying contact with the semiconductor layer 41 is buried in the trench 30.
The metallic conductor layer 43 is made of a conductive metal such as titanium or aluminum.
A source electrode 44 is formed so as to cover the interlayer insulating film 29, the source contact region 32, the body contact region 33 and the metallic conductor layer 43, and a drain electrode 45 is formed on the back surface of the SiC semiconductor substrate 22. ing.

このＭＯＳＦＥＴ２１では、トレンチ２６の両側に、このトレンチ２６より深さが深いトレンチ３０を形成し、このトレンチ３０の底部に高濃度のｐ型の半導体層４１を形成し、さらに、このトレンチ３０の内壁に側壁絶縁膜４２を形成し、この側壁絶縁膜４２が形成されたトレンチ３０内に半導体層４１と非整流性接触する金属性導電体層４３を埋め込んだので、半導体層４１とトレンチ３０の側面のＭＯＳ構造によりトレンチ３０の間隙がピンチオフされ、よって、トレンチ３０に形成されたゲート絶縁膜２７に過剰な電界が印加される虞が無くなる。   In this MOSFET 21, a trench 30 having a depth deeper than that of the trench 26 is formed on both sides of the trench 26, a high-concentration p-type semiconductor layer 41 is formed at the bottom of the trench 30, and the inner wall of the trench 30 is further formed. A side wall insulating film 42 is formed on the side wall, and the metal conductor layer 43 that is in non-rectifying contact with the semiconductor layer 41 is embedded in the trench 30 in which the side wall insulating film 42 is formed. With the MOS structure, the gap of the trench 30 is pinched off, so that there is no possibility that an excessive electric field is applied to the gate insulating film 27 formed in the trench 30.

また、トレンチ３０の内壁に側壁絶縁膜４２を形成したことにより、この側壁絶縁膜４２がトレンチ３０の間隙の半導体層４１との間のリーク電流を抑制する。
これにより、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。 Further, since the sidewall insulating film 42 is formed on the inner wall of the trench 30, the sidewall insulating film 42 suppresses a leakage current between the semiconductor layer 41 in the gap of the trench 30.
Thereby, there is no possibility that the height of the Schottky barrier is lowered as in the case where the Schottky barrier is provided, and there is no possibility that the effective breakdown voltage is reduced due to an increase in leakage current.

また、ソースコンタクト領域３２とボディーコンタクト領域３３との境界３４を、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜したことにより、ボディーコンタクト領域３３の面積を十分に確保した状態で、このボディーコンタクト領域３３をＳｉＣ半導体基板２２の表面の平面視帯状の領域３１に収めることが可能になる。   In addition, the boundary 34 between the source contact region 32 and the body contact region 33 is inclined at 45 ° with respect to the direction in which the trench 30 extends along the surface of the SiC semiconductor substrate 22 (the arrow direction in FIG. 1). Thus, the body contact region 33 can be accommodated in the band-like region 31 on the surface of the SiC semiconductor substrate 22 in a state where the area of the body contact region 33 is sufficiently secured.

次に、本実施形態のＭＯＳＦＥＴ２１の製造方法について、図３乃至図５に基づき説明する。
まず、図３（ａ）に示すように、ＳｉＣ基板２２上に、エピタキシャル成長によりｎ型の低濃度のドリフト層２３、エピタキシャル成長またはイオン注入によりｐ型のボディ層２４を順次形成した後、リンのイオン注入によりソースコンタクト領域５１を形成し、アルミニウムのイオン注入によりボディーコンタクト領域５２を形成する。
ここで、後述するトレンチエッチングの際にイオン注入領域が酸化やサイドエッチング等により変形する虞がある場合には、ここで、一旦、活性化アニール処理を施してもよい。 Next, a method for manufacturing the MOSFET 21 of the present embodiment will be described with reference to FIGS.
First, as shown in FIG. 3A, an n-type low-concentration drift layer 23 is formed on a SiC substrate 22 by epitaxial growth, and a p-type body layer 24 is sequentially formed by epitaxial growth or ion implantation. A source contact region 51 is formed by implantation, and a body contact region 52 is formed by ion implantation of aluminum.
Here, if there is a possibility that the ion-implanted region is deformed by oxidation, side etching or the like at the time of trench etching, which will be described later, activation annealing treatment may be performed once.

次いで、図３（ｂ）に示すように、ソースコンタクト領域５１及びボディーコンタクト領域５２を覆うようにプロテクション層５３を成膜し、このプロテクション層５３をパターニングしてボディーコンタクト領域５２上の所定位置にトレンチ３０形成用の開口を形成し、これをマスクとして、ボディーコンタクト領域５２の所定位置に、ボディーコンタクト領域５２及びボディ層２４を貫通してドリフト層２３に達するトレンチ３０を形成する。   Next, as shown in FIG. 3B, a protection layer 53 is formed so as to cover the source contact region 51 and the body contact region 52, and this protection layer 53 is patterned to be placed at a predetermined position on the body contact region 52. An opening for forming the trench 30 is formed, and using this as a mask, the trench 30 that penetrates the body contact region 52 and the body layer 24 and reaches the drift layer 23 is formed at a predetermined position of the body contact region 52.

次いで、図３（ｃ）に示すように、トレンチ３０内及びプロテクション層５３を覆うように側壁保護膜５４を形成する。
次いで、側壁保護膜５４のうちトレンチ３０の底部のみを除去し、残った側壁保護膜５４及びプロテクション層５３をマスクとして、トレンチ３０の底部にアルミニウムのイオン注入により高濃度のｐ型の半導体層４１を形成する。その後、側壁保護膜５４及びプロテクション層５３を除去する。 Next, as shown in FIG. 3C, a sidewall protective film 54 is formed so as to cover the trench 30 and the protection layer 53.
Next, only the bottom of the trench 30 is removed from the sidewall protective film 54, and the remaining sidewall protective film 54 and the protection layer 53 are used as a mask to implant a high concentration p-type semiconductor layer 41 into the bottom of the trench 30 by ion implantation of aluminum. Form. Thereafter, the sidewall protective film 54 and the protection layer 53 are removed.

次いで、図４（ａ）に示すように、ソースコンタクト領域５１のトレンチ２６を形成すべき位置に開口を有するマスクを用いて、ソースコンタクト領域５１及びボディ層２４を貫通してドリフト層２３に達する深さが浅いトレンチ２６を形成する。これにより、ソースコンタクト領域５１はソースコンタクト領域３２となり、ボディーコンタクト領域５２はボディーコンタクト領域３３となる。
このトレンチ２６を形成した後、必要に応じてトレンチ形状改善アニールを施してもよい。 Next, as shown in FIG. 4A, the drift layer 23 is reached through the source contact region 51 and the body layer 24 using a mask having an opening at a position where the trench 26 of the source contact region 51 is to be formed. A trench 26 having a shallow depth is formed. As a result, the source contact region 51 becomes the source contact region 32 and the body contact region 52 becomes the body contact region 33.
After forming the trench 26, trench shape improvement annealing may be performed as necessary.

次いで、活性化アニール処理を施す。活性化アニール処理は、Ａｒガス単独の雰囲気、またはＡｒガスにＳｉＨ４等を微量添加した雰囲気中、１６５０℃〜１８００℃にて行う。
この活性化アニール処理は、上記のトレンチ形状改善アニールと兼用してもよい。また、トレンチ２６の形状と干渉する場合には、側壁保護膜５４を除去した後に活性化アニール処理を行ってもよい。 Next, activation annealing is performed. The activation annealing treatment is performed at 1650 ° C. to 1800 ° C. in an atmosphere of Ar gas alone or an atmosphere in which a small amount of SiH 4 or the like is added to Ar gas.
This activation annealing treatment may be combined with the trench shape improvement annealing described above. In the case of interference with the shape of the trench 26, the activation annealing treatment may be performed after the side wall protective film 54 is removed.

次いで、図４（ｂ）に示すように、熱処理により、トレンチ２６、３０内及びソースコンタクト領域３２及びボディーコンタクト領域３３を覆うように酸化膜６１を形成し、この酸化膜６１上にポリシリコン６２を成膜する。この成膜後、必要に応じて熱処理を施してもよい。
この場合、トレンチ３０の開口の面積は、トレンチ２６の開口の面積より広いので、トレンチ２６内はポリシリコン６２で完全に埋められているものの、トレンチ３０内は完全に埋められていない。そこで、等方性エッチングによりエッチバックを行うと、トレンチ３０内のポリシリコン６２はエッチバックにより消滅する。よって、図４（ｃ）に示すように、トレンチ２６内には、ゲート絶縁膜２７を介してポリシリコン６２からなるゲート電極２８が埋め込まれることとなる。 Next, as shown in FIG. 4B, an oxide film 61 is formed by heat treatment so as to cover the trenches 26 and 30, the source contact region 32, and the body contact region 33, and polysilicon 62 is formed on the oxide film 61. Is deposited. After the film formation, heat treatment may be performed as necessary.
In this case, since the area of the opening of the trench 30 is larger than the area of the opening of the trench 26, the trench 26 is completely filled with the polysilicon 62, but the trench 30 is not completely filled. Therefore, when etch back is performed by isotropic etching, the polysilicon 62 in the trench 30 disappears by etch back. Therefore, as shown in FIG. 4C, the gate electrode 28 made of the polysilicon 62 is buried in the trench 26 via the gate insulating film 27.

次いで、図５（ａ）に示すように、トレンチ３０内、ゲート絶縁膜２７、ゲート電極２８、ソースコンタクト領域３２及びボディーコンタクト領域３３を覆うように、プラズマＣＶＤ等を用いて酸化ケイ素（ＳｉＯ２）からなる絶縁膜６４を形成する。このとき、トレンチ３０内には、所定の厚み、例えば０．５μｍの絶縁膜が形成され、ゲート電極２８上には、それより厚みのある絶縁膜が形成されることとなる。ゲート電極２８上の絶縁膜は層間絶縁膜２９として利用される。
次いで、絶縁膜６４上にポリシリコン６５を成膜させ、次いで、このポリシリコン６５にエッチバックを施し、トレンチ３０内にポリシリコン６５を埋め込む。
次いで、絶縁膜６４及びポリシリコン６５上に、フォトレジストによりコンタクトホール用マスク６６を形成する（図５（ａ））。 Next, as shown in FIG. 5A, silicon oxide (SiO 2) is used by plasma CVD or the like so as to cover the trench 30, the gate insulating film 27, the gate electrode 28, the source contact region 32, and the body contact region 33. Is formed. At this time, an insulating film having a predetermined thickness, for example, 0.5 μm, is formed in the trench 30, and an insulating film having a larger thickness is formed on the gate electrode 28. The insulating film on the gate electrode 28 is used as an interlayer insulating film 29.
Next, a polysilicon 65 is formed on the insulating film 64, and then the polysilicon 65 is etched back to bury the polysilicon 65 in the trench 30.
Next, a contact hole mask 66 is formed on the insulating film 64 and the polysilicon 65 with a photoresist (FIG. 5A).

次いで、コンタクトホール用マスク６６を用いてポリシリコン６５をエッチングにより除去し、次いで、ドライエッチングを用いたＳｉＯ２の異方性エッチングにより絶縁膜６４やマスク６６に対して選択的にエッチングし、トレンチ３０の底部、ソースコンタクト領域３２の一部及びボディーコンタクト領域３３上の絶縁膜を除去し、図５（ｂ）に示すように、半導体層４１を露出させる。
これにより、ゲート絶縁膜２７及びゲート電極２８を覆う絶縁膜は層間絶縁膜２９となり、トレンチ３０内の絶縁膜は側壁絶縁膜４２となる。 Next, the polysilicon 65 is removed by etching using the contact hole mask 66, and then selectively etched with respect to the insulating film 64 and the mask 66 by anisotropic etching of SiO 2 using dry etching. The insulating film on the bottom of 30, a part of the source contact region 32 and the body contact region 33 is removed, and the semiconductor layer 41 is exposed as shown in FIG.
As a result, the insulating film covering the gate insulating film 27 and the gate electrode 28 becomes the interlayer insulating film 29, and the insulating film in the trench 30 becomes the sidewall insulating film 42.

次いで、層間絶縁膜２９上、ソースコンタクト領域３２（の一部）上、及びボディーコンタクト領域３３上、並びにトレンチ３０内にチタン、ニッケル等の導電性金属を成膜した後、例えば、１０００℃といった高温で熱処理することにより、ソースコンタクト領域３２、ボディーコンタクト領域３３、及び半導体層４１に非整流性接触するソース電極４４と金属性導電体層４３（の最下部）とを形成する。
裏面にも同様にして、ドレイン電極４５（の一部）を成膜する。このドレイン電極４５における熱処理は、上記の導電性金属の熱処理と同時におこなってもよい。
次いで、表面にさらにチタン、アルミニウム等の導電性金属を成膜することにより、ソース電極４４及びトレンチ３０内の金属性導電体層４３を形成する。
裏面にさらに導電性金属を成膜することにより、ドレイン電極４５（の残り）を形成する。
以上により、本実施形態のＭＯＳＦＥＴ２１を作製することができる。 Next, after a conductive metal such as titanium or nickel is formed on the interlayer insulating film 29, the source contact region 32 (a part), the body contact region 33, and the trench 30, for example, 1000 ° C. By performing a heat treatment at a high temperature, the source contact region 32, the body contact region 33, and the source electrode 44 and the metallic conductor layer 43 (the lowermost portion) in non-rectifying contact with the semiconductor layer 41 are formed.
Similarly, a drain electrode 45 (a part) is formed on the back surface. The heat treatment in the drain electrode 45 may be performed simultaneously with the heat treatment of the conductive metal.
Next, a conductive metal such as titanium or aluminum is further formed on the surface to form the source electrode 44 and the metal conductor layer 43 in the trench 30.
The drain electrode 45 (remaining) is formed by further forming a conductive metal film on the back surface.
As described above, the MOSFET 21 of this embodiment can be manufactured.

本実施形態のトレンチ構造型のＭＯＳＦＥＴ２１によれば、ＳｉＣ半導体基板２２にトレンチ２６を形成し、このトレンチ２６内にゲート絶縁膜２７を介してゲート電極２８を埋め込み、このトレンチ２６の両側に、このトレンチ２６より深さが深いトレンチ３０を形成し、このトレンチ３０の底部に高濃度のｐ型の半導体層４１を形成し、このトレンチ３０の内壁に側壁絶縁膜４２を形成し、さらに、このトレンチ３０内に半導体層４１と非整流性接触する金属性導電体層４３を埋め込んだので、トレンチ３０の底部の半導体層４１と側面のＭＯＳ構造によりトレンチ３０の間隙がピンチオフされることとなり、よって、トレンチ２６に形成されたゲート絶縁膜２７に過剰な電界が印加されるのを防止することができる。   According to the trench structure type MOSFET 21 of the present embodiment, the trench 26 is formed in the SiC semiconductor substrate 22, and the gate electrode 28 is embedded in the trench 26 via the gate insulating film 27. A trench 30 deeper than the trench 26 is formed, a high-concentration p-type semiconductor layer 41 is formed at the bottom of the trench 30, a sidewall insulating film 42 is formed on the inner wall of the trench 30, and the trench Since the metal conductor layer 43 that is in non-rectifying contact with the semiconductor layer 41 is embedded in the semiconductor layer 41, the gap between the trench 30 is pinched off by the semiconductor layer 41 at the bottom of the trench 30 and the MOS structure on the side surface. It is possible to prevent an excessive electric field from being applied to the gate insulating film 27 formed in the trench 26.

トレンチ３０の内壁に側壁絶縁膜４２を形成したので、この側壁絶縁膜４２によりトレンチ３０の間隙の半導体層４１との間のリーク電流を抑制することができる。したがって、ショットキー障壁を設けた場合のようにショットキー障壁の高さが低くなる虞がなく、リーク電流が増大して実効的な耐圧が低下する虞もない。   Since the sidewall insulating film 42 is formed on the inner wall of the trench 30, the sidewall insulating film 42 can suppress a leakage current between the semiconductor layer 41 in the gap of the trench 30. Therefore, there is no possibility that the height of the Schottky barrier is lowered as in the case where the Schottky barrier is provided, and there is no possibility that the effective breakdown voltage is reduced due to an increase in leakage current.

ソースコンタクト領域３２とボディーコンタクト領域３３との境界３４を、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°となるように傾斜させたので、ボディーコンタクト領域３３の面積を十分に確保した状態で、このボディーコンタクト領域３３をＳｉＣ半導体基板２２の表面の平面視帯状の領域３１に収めることができる。   The boundary 34 between the source contact region 32 and the body contact region 33 is inclined so as to be 45 ° with respect to the direction in which the trench 30 extends along the surface of the SiC semiconductor substrate 22 (the arrow direction in FIG. 1). Therefore, the body contact region 33 can be accommodated in the band-like region 31 in plan view on the surface of the SiC semiconductor substrate 22 with a sufficient area of the body contact region 33 secured.

本実施形態のトレンチ構造型のＭＯＳＦＥＴ２１の製造方法によれば、トレンチ２６内にゲート電極２８を埋め込む前に、トレンチ３０を、その底部がトレンチ２６の底部より下方に位置するように形成して、その底部にｐ型の半導体領域４１を形成することができる。   According to the method for manufacturing the trench structure type MOSFET 21 of the present embodiment, before the gate electrode 28 is embedded in the trench 26, the trench 30 is formed so that the bottom thereof is positioned below the bottom of the trench 26, A p-type semiconductor region 41 can be formed at the bottom.

［第２の実施形態］
図６は、本発明の第２の実施形態のトレンチ構造型のＭＯＳＦＥＴを示す平面図、図７は、図６のＢ−Ｂ線に沿う断面図である。
本実施形態のトレンチ構造型のＭＯＳＦＥＴ７１の構成が第１の実施形態のＭＯＳＦＥＴ２１と異なる点は、第１の実施形態のＭＯＳＦＥＴ２１では、ソースコンタクト領域３２とボディーコンタクト領域３３とを同一平面上に形成し、かつ、ソースコンタクト領域３２とボディーコンタクト領域３３との境界３４を、トレンチ３０がＳｉＣ半導体基板２２の表面に沿って延在する方向（図１中、矢印方向）に対して４５°に傾斜させたのに対し、本実施形態のＭＯＳＦＥＴ７１では、トレンチ２６の上端部の両側の平面視帯状の領域３１に、ｎ型の高濃度のソースコンタクト領域（第１導電型の高濃度領域）７２及びｐ型の高濃度のボディーコンタクト領域（第２導電型の高濃度領域）７３を、その延在方向（図６中、矢印方向）に互いに平行となるように、かつ、その延在方向の断面が段差となるように形成した点であり、その他の構成については第１の実施形態のＭＯＳＦＥＴ２１と全く同様である。 [Second Embodiment]
FIG. 6 is a plan view showing a trench structure type MOSFET according to the second embodiment of the present invention, and FIG. 7 is a cross-sectional view taken along line BB of FIG.
The configuration of the trench structure type MOSFET 71 of the present embodiment is different from the MOSFET 21 of the first embodiment in that the source contact region 32 and the body contact region 33 are formed on the same plane in the MOSFET 21 of the first embodiment. In addition, the boundary 34 between the source contact region 32 and the body contact region 33 is inclined by 45 ° with respect to the direction in which the trench 30 extends along the surface of the SiC semiconductor substrate 22 (the arrow direction in FIG. 1). On the other hand, in the MOSFET 71 of this embodiment, the n-type high concentration source contact region (first conductivity type high concentration region) 72 and p are formed in the band-like region 31 on both sides of the upper end of the trench 26. A high-concentration body contact region (second conductivity type high-concentration region) 73 of the mold is mutually connected in the extending direction (the arrow direction in FIG. 6). As a row, and is the point where the extending direction of the cross section is formed to have a step, the other elements are exactly the same as MOSFET21 of the first embodiment.

次に、本実施形態のＭＯＳＦＥＴ７１の製造方法について、図８及び図９に基づき説明する。
まず、図８（ａ）に示すように、ＳｉＣ基板２２上に、ｎ型の低濃度のドリフト層２３、エピタキシャル成長またはイオン注入によりｐ型のボディ層２４を順次形成した後、リンのイオン注入によりソースコンタクト領域５１を形成する。
ここで、後述するＳｉＣエッチングの際にイオン注入領域が酸化やサイドエッチング等により変質・変形する虞がある場合には、ここで、一旦、活性化アニール処理を施してもよい。 Next, a method for manufacturing the MOSFET 71 of this embodiment will be described with reference to FIGS.
First, as shown in FIG. 8A, an n-type low-concentration drift layer 23 and a p-type body layer 24 are sequentially formed on an SiC substrate 22 by epitaxial growth or ion implantation, and then by phosphorus ion implantation. A source contact region 51 is formed.
Here, if there is a possibility that the ion-implanted region may be altered or deformed by oxidation, side etching, or the like during SiC etching, which will be described later, activation annealing treatment may be performed once.

次いで、ソースコンタクト領域５１上に、ＳｉＯ２からなる第１のマスク８１、ＳｉＮからなるエッチストップ膜８２、ＳｉＯ２からなる第２のマスク８３を順次成膜する。
次いで、これら第１のマスク８１、エッチストップ膜８２及び第２のマスク８３を、ソースコンタクト領域５１のうちボディーコンタクト領域７３に対応する位置を含む外側の領域の表面が露出するようにパターニングし、マスク８４とする。 Then, on the source contact region 51 are sequentially deposited a second mask 83 consisting of the etch stop film 82, SiO 2 composed of the first mask 81, SiN composed of SiO 2.
Next, the first mask 81, the etch stop film 82, and the second mask 83 are patterned so that the surface of the outer region including the position corresponding to the body contact region 73 in the source contact region 51 is exposed, The mask 84 is used.

次いで、図８（ｂ）に示すように、ソースコンタクト領域５１の露出した部分をエッチングし、ボディ層２４のうちボディーコンタクト領域７３となる領域の表面を露出させる。
次いで、ＳｉＯ２からなる膜を成膜し、その後エッチバックして第３のマスク８５とする。この場合、開口８６は、第３のマスク８５を形成したときに、マスク８４の開口部のうち、上記のＳｉＯ２の開口部の側面での厚みに相当する部分を除いた部分に自動的に形成されることとなる。それゆえに、ボディーコンタクト領域７３とトレンチ３０は、セルフアラインすることとなる。 Next, as shown in FIG. 8B, the exposed portion of the source contact region 51 is etched to expose the surface of the region that becomes the body contact region 73 in the body layer 24.
Next, a film made of SiO 2 is formed, and then etched back to form a third mask 85. In this case, when the third mask 85 is formed, the opening 86 is automatically formed in a portion excluding a portion corresponding to the thickness of the side surface of the opening portion of the SiO 2 in the opening portion of the mask 84. Will be formed. Therefore, the body contact region 73 and the trench 30 are self-aligned.

次いで、図８（ｃ）に示すように、第３のマスク８５を用いて、ボディ層２４の所定位置に、このボディ層２４を貫通してドリフト層２３に達するトレンチ３０を形成する。
次いで、図９（ａ）に示すように、側壁保護膜を成膜後、エッチバックし、トレンチ３０の側壁に側壁保護膜５４を形成するとともに、トレンチ３０の底部及びボディ層２４のうちボディーコンタクト領域７３となる領域の表面を露出させる。 Next, as shown in FIG. 8C, a trench 30 reaching the drift layer 23 through the body layer 24 is formed at a predetermined position of the body layer 24 using the third mask 85.
Next, as shown in FIG. 9A, a sidewall protective film is formed and etched back to form a sidewall protective film 54 on the sidewall of the trench 30, and the body contact in the bottom of the trench 30 and the body layer 24. The surface of the region to be the region 73 is exposed.

次いで、図９（ｂ）に示すように、第１のマスク８１及びエッチストップ膜８２をマスクとして、ボディ層２４の露出した部分及びトレンチ３０の底部にイオン注入を行い、ボディ層２４の露出した部分にボディーコンタクト領域７３を、トレンチ３０の底部に半導体層４１を、それぞれ形成する。
次いで、熱リン酸を用いてエッチストップ膜８２を除去し、ＢＨＦを用いて側壁保護膜５４及び第１のマスク８１を除去する。 Next, as shown in FIG. 9B, ion implantation is performed on the exposed portion of the body layer 24 and the bottom portion of the trench 30 using the first mask 81 and the etch stop film 82 as a mask, so that the body layer 24 is exposed. A body contact region 73 is formed at a portion, and a semiconductor layer 41 is formed at the bottom of the trench 30.
Next, the etch stop film 82 is removed using hot phosphoric acid, and the sidewall protective film 54 and the first mask 81 are removed using BHF.

以降の工程を、図４（ａ）以降に示される第１の実施形態の製造方法に準じて行うことにより、本実施形態のＭＯＳＦＥＴ７１を得ることができる。
ただし、ＳｉＯ２の異方性エッチングによりコンタクトホールを開口する際に、ソースコンタクト領域７２の表面のみではなく、ソースコンタクト領域７２より下方に位置するボディーコンタクト領域７３の表面をも露出させる必要があるので、エッチバックの量は増加する。 The MOSFET 71 of this embodiment can be obtained by performing the subsequent steps according to the manufacturing method of the first embodiment shown in FIG.
However, when the contact hole is opened by anisotropic etching of SiO 2 , it is necessary to expose not only the surface of the source contact region 72 but also the surface of the body contact region 73 located below the source contact region 72. Therefore, the amount of etch back increases.

本実施形態のトレンチ構造型のＭＯＳＦＥＴ７１においても、第１の実施形態のＭＯＳＦＥＴ２１と同様の作用・効果を奏することができる。
さらに、第３のマスク８５を用いて、ボディ層２４の所定位置にトレンチ３０を形成し、次いで、このトレンチ３０の側壁に側壁保護膜５４を形成し、マスク８４及び側壁保護膜５４をマスクとしてイオン注入を行い、ボディーコンタクト領域７３及び半導体層４１をそれぞれ形成するので、ボディーコンタクト領域７３及び半導体層４１を同時に形成することができる。したがって、工程を簡略化することができる。 Also in the trench structure type MOSFET 71 of the present embodiment, the same operations and effects as the MOSFET 21 of the first embodiment can be achieved.
Further, using the third mask 85, the trench 30 is formed at a predetermined position of the body layer 24. Next, the sidewall protective film 54 is formed on the sidewall of the trench 30, and the mask 84 and the sidewall protective film 54 are used as a mask. Since the body contact region 73 and the semiconductor layer 41 are formed by performing ion implantation, the body contact region 73 and the semiconductor layer 41 can be formed simultaneously. Therefore, the process can be simplified.

また、上記のようにボディーコンタクト領域７３とトレンチ３０がセルフアラインになるので、ボディーコンタクト領域７３の面積を十分に確保した状態で、このボディーコンタクト領域７３をＳｉＣ半導体基板２２の表面の平面視帯状の領域３１に収めることができる。   In addition, since body contact region 73 and trench 30 are self-aligned as described above, body contact region 73 is shaped like a band in plan view on the surface of SiC semiconductor substrate 22 with a sufficient area of body contact region 73 secured. Can be accommodated in the region 31.

なお、本発明のＭＯＳＦＥＴ２１、７１では、トレンチ３０内に金属性導電体層４３を埋め込んだ構成としたが、金属性導電体層４３の替わりに導電性のポリシリコンを埋め込んだ構成としてもよい。
また、金属性導電体層４３に加えて、ソース電極４４をも導電性のポリシリコンとしてもよい。 In the MOSFETs 21 and 71 of the present invention, the metal conductor layer 43 is embedded in the trench 30, but a conductive polysilicon may be embedded instead of the metal conductor layer 43.
Further, in addition to the metal conductor layer 43, the source electrode 44 may also be made of conductive polysilicon.

１ ＭＯＳＦＥＴ
２ ＳｉＣ半導体基板
３ ドリフト層
４ ボディ層
５ トレンチ
６ ソースコンタクト領域
７ ボディーコンタクト領域
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ ソース電極
１２ ドレイン電極
２１ ＭＯＳＦＥＴ
２２ ＳｉＣ基板
２３ ドリフト層
２４ ボディ層
２６ （第１の）トレンチ
２７ ゲート絶縁膜（第１の絶縁膜）
２８ ゲート電極（第１の導電体層）
２９ 層間絶縁膜
３０ （第２の）トレンチ
３２ ソースコンタクト領域（第１導電型の高濃度領域）
３３ ボディーコンタクト領域（第２導電型の高濃度領域）
３４ 境界
４１ 半導体層（半導体領域）
４２ 側壁絶縁膜（第２の絶縁膜）
４３ 金属性導電体層（第２の導電体層）
４４ ソース電極
４５ ドレイン電極
５１ ソースコンタクト領域
５２ ボディーコンタクト領域
５３ プロテクション層
５４ 側壁保護膜
６１ 酸化膜
６２ ポリシリコン
６４ 絶縁膜
６５ ポリシリコン
６６ マスク
７１ ＭＯＳＦＥＴ
７２ ソースコンタクト領域（第１導電型の高濃度領域）
７３ ボディーコンタクト領域（第２導電型の高濃度領域）
８１ マスク
８２ エッチストップ膜
８３ マスク
８４ マスク
８５ マスク
８６ 開口 1 MOSFET
2 SiC semiconductor substrate 3 Drift layer 4 Body layer 5 Trench 6 Source contact region 7 Body contact region 8 Gate insulating film 9 Gate electrode 10 Interlayer insulating film 11 Source electrode 12 Drain electrode 21 MOSFET
22 SiC substrate 23 Drift layer 24 Body layer 26 (first) trench 27 Gate insulating film (first insulating film)
28 Gate electrode (first conductor layer)
29 Interlayer insulating film 30 (second) trench 32 Source contact region (first conductivity type high concentration region)
33 Body contact region (second conductivity type high concentration region)
34 Boundary 41 Semiconductor layer (semiconductor region)
42 Side wall insulating film (second insulating film)
43 Metallic conductor layer (second conductor layer)
44 Source electrode 45 Drain electrode 51 Source contact region 52 Body contact region 53 Protection layer 54 Side wall protective film 61 Oxide film 62 Polysilicon 64 Insulating film 65 Polysilicon 66 Mask 71 MOSFET
72 Source contact region (first conductivity type high concentration region)
73 Body contact region (second conductivity type high concentration region)
81 Mask 82 Etch Stop Film 83 Mask 84 Mask 85 Mask 86 Opening

Claims (4)

第１導電型の基板部と前記基板部よりも不純物濃度が低いドリフト層とが積層された第１導電型の炭化ケイ素半導体基板と、
前記基板部の表面のうち前記ドリフト層と反対側の表面に形成されたドレイン電極と、
前記ドリフト層上に位置する第２導電型のボディ層と、
少なくとも前記ボディ層を貫通し、前記ドリフト層まで延ばして形成され、第１の絶縁膜を介してゲート電極である第１の導電体層が埋め込まれた第１のトレンチと、
前記第１のトレンチの両側に形成され、前記第１のトレンチより深さが深い第２のトレンチと、
前記第２のトレンチの底部に形成された高濃度の第２導電型の半導体領域と、
前記第２のトレンチの底部を除く内壁に形成された第２の絶縁膜と、
ソース電極として、前記第２の絶縁膜が形成された前記第２のトレンチ内に埋め込まれ、前記第２のトレンチの底部において前記半導体領域と非整流性接触する第２の導電体層と、
を備えることを特徴とするトレンチ型ＭＯＳＦＥＴ。 A first conductivity type silicon carbide semiconductor substrate in which a first conductivity type substrate portion and a drift layer having an impurity concentration lower than that of the substrate portion are stacked ;
A drain electrode formed on the surface of the substrate portion on the opposite side of the drift layer;
A second conductivity type body layer located on the drift layer;
A first trench penetrating at least through the body layer and extending to the drift layer and having a first conductive layer as a gate electrode embedded through a first insulating film ;
A second trench formed on both sides of the first trench and deeper than the first trench ;
A high-concentration second-conductivity-type semiconductor region formed at the bottom of the second trench ;
A second insulating film formed on the inner wall excluding the bottom of the second trench ;
A second conductor layer embedded in the second trench formed with the second insulating film as a source electrode and in non-rectifying contact with the semiconductor region at the bottom of the second trench ;
Trench MOSFET, characterized in that it comprises a. 前記炭化ケイ素半導体基板の一主面上かつ前記第１のトレンチの両側に第１導電型の高濃度領域が形成され、前記第１導電型の高濃度領域の外側に第２導電型の高濃度領域が形成され、
前記第２導電型の高濃度領域は、前記第１導電型の高濃度領域より下方に位置していることを特徴とする請求項１記載のトレンチ型ＭＯＳＦＥＴ。 A high concentration region of the first conductivity type is formed on one main surface of the silicon carbide semiconductor substrate and on both sides of the first trench, and a high concentration of the second conductivity type is formed outside the high concentration region of the first conductivity type. A region is formed,
2. The trench type MOSFET according to claim 1, wherein the high-concentration region of the second conductivity type is located below the high-concentration region of the first conductivity type . 前記一主面の法線方向から見た場合の前記第１導電型の高濃度領域と前記第２導電型の高濃度領域との境界は、前記第２のトレンチが前記一主面に沿って延在する方向に対して傾斜していることを特徴とする請求項２記載のトレンチ型ＭＯＳＦＥＴ。 The boundary between the high-concentration region of the first conductivity type and the high-concentration region of the second conductivity type when viewed from the normal direction of the one main surface is such that the second trench extends along the one main surface. The trench MOSFET according to claim 2 , wherein the trench MOSFET is inclined with respect to the extending direction. 第１導電型の基板部と前記基板部よりも不純物濃度が低いドリフト層とが積層された第１導電型の炭化ケイ素半導体基板と、前記基板部の表面のうち前記ドリフト層と反対側の表面に形成されたドレイン電極と、前記ドリフト層上に位置する第２導電型のボディ層と、少なくとも前記ボディ層を貫通し、前記ドリフト層まで延ばして形成され、第１の絶縁膜を介してゲート電極である第１の導電体層が埋め込まれた第１のトレンチと、前記第１のトレンチの両側に形成され、前記第１のトレンチより深さが深い第２のトレンチと、前記第２のトレンチの底部に形成された高濃度の第２導電型の半導体領域と、前記第２のトレンチの底部を除く内壁に形成された第２の絶縁膜と、ソース電極として、前記第２の絶縁膜が形成された前記第２のトレンチ内に埋め込まれ、前記第２のトレンチの底部において前記半導体領域と非整流性接触する第２の導電体層と、を備えるトレンチ型ＭＯＳＦＥＴの製造方法であって、
前記炭化ケイ素半導体基板の一主面に第１のマスクにより高濃度の第２導電型の半導体領域を形成する工程と、
前記第１のマスクの両側に第２のマスクを形成し、前記第１のマスク及び前記第２のマスクをマスクとして前記一主面上の前記第１のトレンチを形成すべき領域の両側に前記第２のトレンチを形成する工程と、
を有することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。 A first conductivity type silicon carbide semiconductor substrate in which a first conductivity type substrate portion and a drift layer having an impurity concentration lower than that of the substrate portion are stacked, and a surface of the substrate portion opposite to the drift layer A drain electrode formed on the drift layer, a body layer of a second conductivity type located on the drift layer, and extending at least through the body layer and extending to the drift layer, and the gate through the first insulating film a first trench first conductive layer is an electrode is embedded, wherein formed on both sides of the first trench, said first is deeper than the trench second trench, the second a high-concentration second conductivity type semiconductor region formed on the bottom of the trench, a second insulating film formed on the inner wall except the bottom of the second trench, a source electrode, the second insulating film The second thread formed with Embedded in inches, a manufacturing method of the second trench MOSFET comprising: a second conductive layer, the said contact semiconductor region and a non-rectifying at the bottom of the trench,
Forming a high-concentration second-conductivity-type semiconductor region on a main surface of the silicon carbide semiconductor substrate with a first mask;
A second mask is formed on both sides of the first mask, and the first trench on the one main surface is formed on both sides of a region where the first trench is to be formed using the first mask and the second mask as a mask. Forming a second trench;
A method of manufacturing a trench MOSFET , comprising:
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6092749B2 (en) * 2013-10-17 2017-03-08 新電元工業株式会社 Semiconductor device and manufacturing method of semiconductor device
WO2016006263A1 (en) * 2014-07-11 2016-01-14 新電元工業株式会社 Semiconductor device and method for producing semiconductor device
JP5833274B1 (en) * 2014-09-24 2015-12-16 新電元工業株式会社 Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and method for designing silicon carbide semiconductor device
WO2016046900A1 (en) * 2014-09-24 2016-03-31 新電元工業株式会社 Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and method for designing silicon carbide semiconductor device
CN105977157A (en) * 2016-07-25 2016-09-28 吉林华微电子股份有限公司 IGBT device manufacturing method and device
CN106098561A (en) * 2016-07-25 2016-11-09 吉林华微电子股份有限公司 The manufacture method of a kind of MOSFET element and device thereof
CN113597661A (en) * 2019-03-29 2021-11-02 京瓷株式会社 Semiconductor device and method for manufacturing semiconductor device
CN112397506A (en) * 2019-08-13 2021-02-23 南通尚阳通集成电路有限公司 Trench gate power device and manufacturing method thereof
CN113690303A (en) * 2020-05-18 2021-11-23 华润微电子（重庆）有限公司 Semiconductor device and method for manufacturing the same
CN114512532A (en) * 2020-11-16 2022-05-17 苏州东微半导体股份有限公司 Semiconductor device with a plurality of transistors
CN114512531A (en) * 2020-11-16 2022-05-17 苏州东微半导体股份有限公司 Silicon carbide device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63151070A (en) * 1986-12-16 1988-06-23 Matsushita Electric Ind Co Ltd Semiconductor device
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JP3371763B2 (en) * 1997-06-24 2003-01-27 株式会社日立製作所 Silicon carbide semiconductor device
JP4500530B2 (en) * 2003-11-05 2010-07-14 トヨタ自動車株式会社 Insulated gate semiconductor device and manufacturing method thereof
JP4734968B2 (en) * 2005-03-04 2011-07-27 トヨタ自動車株式会社 Insulated gate semiconductor device

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