JP6984347B2

JP6984347B2 - Semiconductor device

Info

Publication number: JP6984347B2
Application number: JP2017226360A
Authority: JP
Inventors: 勇介小林; 学武井; 信介原田; 直之大瀬
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2017-11-24
Filing date: 2017-11-24
Publication date: 2021-12-17
Anticipated expiration: 2037-11-24
Also published as: JP2019096794A

Description

この発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、シリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いたパワー半導体装置では、低オン抵抗化が求められている。例えば、縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては、半導体チップのおもて面上に平板状にＭＯＳゲートを設けたプレーナゲート構造に比べて構造的に低オン抵抗特性を得やすいトレンチゲート構造が採用されている。トレンチゲート構造は、半導体チップのおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、セルピッチの短縮により低オン抵抗化が可能である。 Conventionally, a power semiconductor device using a semiconductor having a wider bandgap than silicon (hereinafter referred to as a wide bandgap semiconductor) is required to have a low on-resistance. For example, in a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor), it is structurally lower than a planar gate structure in which a MOS gate is provided in a flat plate shape on the front surface of a semiconductor chip. A trench gate structure that makes it easy to obtain on-resistance characteristics is adopted. The trench gate structure is a MOS gate structure in which a MOS gate is embedded in a trench formed on the front surface of a semiconductor chip, and low on-resistance can be achieved by shortening the cell pitch.

従来のトレンチゲート型ＭＯＳＦＥＴについて、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１４は、従来の半導体装置の構造を示す断面図である。図１４に示すトレンチゲート型ＭＯＳＦＥＴは、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１上にｎ^-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層を順にエピタキシャル成長させた、炭化珪素からなる半導体基板（以下、炭化珪素基板とする）１１０を用いて作製されている。炭化珪素基板１１０のおもて面からトレンチ（以下、ゲートトレンチとする）１０７の底面よりもドレイン側に深い位置に、第１，２ｐ⁺型領域１２１，１２２が選択的に設けられている。 A case where silicon carbide (SiC) is used as a wide bandgap semiconductor will be described as an example of a conventional trench gate type MOSFET. FIG. 14 is a cross-sectional view showing the structure of a conventional semiconductor device. The trench gate MOSFET shown in FIG. 14 has an ^n- type drift region 102 and a p-type base region 104 ^{on an n +} type support substrate (hereinafter referred to as an n ⁺ type silicon carbide substrate) 101 made of silicon carbide. It is manufactured by using a semiconductor substrate (hereinafter referred to as a silicon carbide substrate) 110 made of silicon carbide, in which silicon layers are epitaxially grown in order. ^{The first and second p +} type regions 121 and 122 are selectively provided at positions deeper on the drain side than the bottom surface of the trench (hereinafter referred to as a gate trench) 107 from the front surface of the silicon carbide substrate 110.

第１ｐ⁺型領域１２１は、ゲートトレンチ１０７の底面を覆う。第２ｐ⁺型領域１２２は、隣り合うゲートトレンチ１０７間（メサ領域）に、ゲートトレンチ１０７から離して選択的に設けられている。これら第１，２ｐ⁺型領域１２１，１２２を設けることで、オフ時にゲート絶縁膜にかかる電界が抑制される。このため、耐圧（耐電圧）を維持した状態で、セルピッチを短縮して低オン抵抗化が可能である。１つのゲートトレンチ１０７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域と、で１つの単位セル（素子の構成単位）が構成される。符号１０３，１０５，１０６，１０８，１０９，１１１〜１１３は、それぞれｎ型電流拡散領域、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。 The first p ⁺ type region 121 covers the bottom surface of the gate trench 107. The second p ⁺ type region 122 is selectively provided between adjacent gate trenches 107 (mesa region) apart from the gate trench 107. By providing the first and second p ⁺ type regions 121 and 122, the electric field applied to the gate insulating film at the time of off is suppressed. Therefore, it is possible to shorten the cell pitch and reduce the on-resistance while maintaining the withstand voltage (withstand voltage). One unit cell (constituent unit of an element) is composed of a MOS gate in one gate trench 107 and a mesa region adjacent to each other across the MOS gate. Reference numerals 103, 105, 106, 108, 109, 111-113 are an n-type current diffusion region, an n ⁺ type source region, a p ⁺⁺ type contact region, a gate insulating film, a gate electrode, an interlayer insulating film, a source electrode, and the like. It is a drain electrode.

従来、部品点数を削減してコストダウンを図るために、外付けのショットキーバリアダイオード（ＳＢＤ：ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）の代用として、トレンチゲート型ＭＯＳＦＥＴの内部に形成される寄生ダイオード（ボディーダイオード）を用いることが知られている。しかしながら、外付けのＳＢＤの代用として、トレンチゲート型ＭＯＳＦＥＴのボディーダイオードを用いる場合、ボディーダイオードの劣化やターンオン損失増加が生じる。この問題を回避するために、トレンチゲート型ＭＯＳＦＥＴを作製した同一の半導体チップに、トレンチ型ＳＢＤを内蔵させることが提案されている。 Conventionally, in order to reduce the number of parts and reduce costs, a parasitic diode (body diode) formed inside a trench gate type MOSFET is used as a substitute for an external Schottky Barrier Diode (SBD). It is known to be used. However, when a body diode of a trench gate type MOSFET is used as a substitute for an external SBD, deterioration of the body diode and an increase in turn-on loss occur. In order to avoid this problem, it has been proposed to incorporate the trench type SBD in the same semiconductor chip in which the trench gate type MOSFET is manufactured.

同一の半導体チップにトレンチ型ＳＢＤを内蔵した従来のトレンチゲート型ＭＯＳＦＥＴについて説明する。図１５は、従来の半導体装置の構造の別の一例を示す断面図である。図１５に示す従来の半導体装置が図１４に示す従来の半導体装置と異なる点は、トレンチゲート型ＭＯＳＦＥＴ１３１の隣り合うゲートトレンチ１０７間に、トレンチ型ＳＢＤ１３２が内蔵されている点である。トレンチ型ＳＢＤ１３２は、ゲートトレンチ１０７間のトレンチ１４１と、このトレンチ１４１の内部に埋め込まれた導電層１４２と、を備え、トレンチ１４１の側壁に沿って形成される導電層１４２とｎ型電流拡散領域１０３とのショットキー接合１４３で構成される。 A conventional trench gate type MOSFET in which a trench type SBD is built in the same semiconductor chip will be described. FIG. 15 is a cross-sectional view showing another example of the structure of a conventional semiconductor device. The conventional semiconductor device shown in FIG. 15 differs from the conventional semiconductor device shown in FIG. 14 in that the trench type SBD 132 is built in between the adjacent gate trenches 107 of the trench gate type MOSFET 131. The trench type SBD 132 includes a trench 141 between the gate trench 107 and a conductive layer 142 embedded inside the trench 141, and the conductive layer 142 and an n-type current diffusion region formed along the side wall of the trench 141. It is composed of a Schottky junction 143 with 103.

トレンチ１４１の底面１４１ａおよび底面コーナー部１４１ｂには、ゲートトレンチ１０７の底面と同様に、トレンチゲート型ＭＯＳＦＥＴ１３１のオフ時に電界が集中する。このため、トレンチ１４１の底面１４１ａおよび底面コーナー部１４１ｂを第１ｐ⁺型領域１２１で覆うことで、当該箇所での電界集中を緩和させている。すなわち、このトレンチ１４１の底面１４１ａおよび底面コーナー部１４１ｂに沿った部分は、トレンチ型ＳＢＤ１３２を形成しない無効領域となっている。ゲートトレンチ１４１の底面コーナー部１４１ｂとは、ゲートトレンチ１４１の底面１４１ａと側壁１４１ｃとの境界であり、所定曲率で湾曲した円弧状となっている。第２ｐ⁺型領域は設けられていない。 Similar to the bottom surface of the gate trench 107, an electric field is concentrated on the bottom surface 141a and the bottom surface corner portion 141b of the trench 141 when the trench gate type MOSFET 131 is turned off. Therefore, by covering the bottom surface 141a and the bottom surface corner portion 141b of the trench 141 with the first p ⁺ type region 121, the electric field concentration at the location is relaxed. That is, the portion of the trench 141 along the bottom surface 141a and the bottom surface corner portion 141b is an invalid region that does not form the trench type SBD 132. The bottom corner portion 141b of the gate trench 141 is a boundary between the bottom surface 141a and the side wall 141c of the gate trench 141, and has an arc shape curved with a predetermined curvature. The second p ⁺ type region is not provided.

同一の半導体チップにトレンチ型ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴとして、ソースコンタクト用のトレンチの底面でバリアメタルとｐ^-型ベース領域とのショットキー接合を形成した装置が提案されている（例えば、下記特許文献１（第００３１〜００３２段落、第１図）参照。）。下記特許文献１では、ソース電極からバリアメタル、ｐ^-型ベース領域、ｎ^-型チャネル領域、ｎ型ドリフト領域、ｎ⁺型基板を経由してドレイン電極に至る経路をショットキーバリアダイオードにして、内蔵ダイオードの逆回復特性を改善している。 As a trench gate type MOSFET in which a trench type SBD is built in the same semiconductor chip, a device in which a Schottky junction between a ^{barrier metal and a p-type base region is formed at the bottom surface of a trench for source contact has been proposed (for example).} See Patent Document 1 below (paragraphs 0031 to 0032, Fig. 1). In Patent Document 1 below, a Schottky barrier diode is used as a path from the source electrode to the drain electrode via the barrier metal, p ^- type base region, n ^- type channel region, n-type drift region, and n ^{+ type substrate.} The reverse recovery characteristics of the built-in diode have been improved.

また、同一の半導体チップにトレンチ型ＳＢＤを内蔵した別のトレンチゲート型ＭＯＳＦＥＴとして、ゲートトレンチよりも深いトレンチにショットキー電極を埋め込んで半導体基板との間にショットキー接合を形成した装置が提案されている（下記特許文献２（第００７０〜００７１段落、第９図）参照。）。下記特許文献２では、ショットキー電極を埋め込んだトレンチの間の半導体部を、ショットキー電極から伸びる空乏層により低い印加電圧でピンチオフする領域に設計し、ピンチオフするときの電界を著しく超えた電界がゲートトレンチ底面に印加されることを防止している。 Further, as another trench gate type MOSFET in which a trench type SBD is built in the same semiconductor chip, a device in which a Schottky electrode is embedded in a trench deeper than the gate trench to form a Schottky junction with a semiconductor substrate has been proposed. (See Patent Document 2 below (paragraphs 0070 to 0071, FIG. 9)). In Patent Document 2 below, the semiconductor portion between the trenches in which the Schottky electrodes are embedded is designed in a region where the depletion layer extending from the Schottky electrodes pinches off at a low applied voltage, and the electric field significantly exceeds the electric field at the time of pinch-off. It prevents it from being applied to the bottom surface of the gate trench.

特開２０１１−００９３８７号公報Japanese Unexamined Patent Publication No. 2011-09387 特開２０１０−２５９２７８号公報Japanese Unexamined Patent Publication No. 2010-259278

しかしながら、上述した図１５に示す従来の半導体装置において、ショットキー接合１４３面でのショットキー障壁の高さはトレンチ１４１の内壁の面方位によって異なる（図１２参照）。例えば、図１３に示すように、トレンチ１４１の底面コーナー部１４１ｂの曲率のばらつきや、トレンチ１４１の深さのばらつき等により、トレンチ１４１の底面コーナー部１４１ｂの湾曲している部分１４４が第１ｐ⁺型領域１２１で覆われない虞がある。この場合、トレンチ１４１の側壁１４１ｃと底面コーナー部１４１ｂとで面方位が異なるため、異なる面方位にわたってショットキー接合１４３が形成される。 However, in the conventional semiconductor device shown in FIG. 15 described above, the height of the Schottky barrier at the Schottky junction 143 plane differs depending on the plane orientation of the inner wall of the trench 141 (see FIG. 12). ^{For example, as shown in FIG. 13, the curved portion 144 of the bottom corner portion 141b of the trench 141 is the first p +} due to variations in the curvature of the bottom corner portion 141b of the trench 141, variations in the depth of the trench 141, and the like. It may not be covered by the mold region 121. In this case, since the surface orientations of the side wall 141c of the trench 141 and the bottom corner portion 141b are different, the Schottky junction 143 is formed over the different surface orientations.

図１２は、面方位ごとのショットキー障壁の高さを示す特性図である。図１２には、半導体材料として炭化珪素を用い、導電層１４２がチタン（Ｔｉ）層である場合の、Ｓｉ面、Ｃ面およびｍ面でのショットキー障壁の高さを示すが、導電層１４２を他の金属材料やポリシリコン（ｐｏｌｙ−Ｓｉ）で形成した場合も図１２と同様の特性を示す。図１２の横軸は導電層１４２を形成した後に行うアニールの温度であり、縦軸はショットキー接合１４３面でのショットキー障壁の高さである。Ｓｉ面は（０００１）面である。Ｃ面は（０００−１）面である。ｍ面は、Ｃ面に垂直な｛１−１００｝面の総称であり、（１０−１０）面、（−１０１０）面、（１−１００）面、（−１１００）面、（０１−１０）面および（０−１１０）面である。図１３は、図１５の従来の半導体装置において製造ばらつきが生じた状態を示す説明図である。 FIG. 12 is a characteristic diagram showing the height of the Schottky barrier for each plane direction. FIG. 12 shows the height of the shotkey barrier on the Si surface, the C surface, and the m surface when silicon carbide is used as the semiconductor material and the conductive layer 142 is a titanium (Ti) layer. The same characteristics as in FIG. 12 are exhibited when the silicon is formed of another metal material or polysilicon (poly-Si). The horizontal axis of FIG. 12 is the temperature of annealing performed after forming the conductive layer 142, and the vertical axis is the height of the Schottky barrier at the Schottky junction 143 plane. The Si plane is a (0001) plane. The C plane is the (000-1) plane. The m-plane is a general term for {1-100} planes perpendicular to the C-plane, and is a (10-10) plane, a (-1010) plane, a (1-100) plane, a (-1100) plane, and a (01-10) plane. ) Plane and (0-110) plane. FIG. 13 is an explanatory diagram showing a state in which manufacturing variations occur in the conventional semiconductor device of FIG.

異なる面方位にショットキー接合１４３が形成された場合、トレンチ型ＳＢＤ１３２の１つの単位セルに障壁高さの異なる複数のショットキー障壁が存在することとなり、次の２つの問題が生じる。１つ目は、Ｓｉ面やＣ面に形成されたショットキー接合１４３でショットキー障壁高さが低くなるため、トレンチ型ＳＢＤ１３２のオフ時にリーク（漏れ）電流が増加して耐圧が低下するという問題である。２つ目は、トレンチ型ＳＢＤ１３２のオンオフ特性が悪くなる等、ショットキー特性が安定しないという問題である。 When the Schottky junction 143 is formed in different plane directions, a plurality of Schottky barriers having different barrier heights exist in one unit cell of the trench type SBD132, which causes the following two problems. The first problem is that the Schottky barrier height is lowered by the Schottky junction 143 formed on the Si surface and the C surface, so that the leakage current increases and the withstand voltage decreases when the trench type SBD132 is turned off. Is. The second problem is that the Schottky characteristics are not stable, such as the on / off characteristics of the trench type SBD132 being deteriorated.

この発明は、上述した従来技術による問題点を解消するため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができる半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device capable of preventing a decrease in withstand voltage and stably obtaining a predetermined Schottky characteristic in order to solve the above-mentioned problems caused by the prior art.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。複数のトレンチは、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。前記第１半導体層の内部に、前記第２半導体層と離して、前記トレンチの底面を覆う第２半導体領域が選択的に設けられている。複数の前記トレンチのうちの一部の第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。複数の前記トレンチのうちの、前記第１トレンチ以外の第２トレンチの内部に、前記第２トレンチの底面コーナー部を覆う絶縁層が設けられている。前記第２トレンチの内部において、前記絶縁層上に導電層が設けられている。第１電極は、前記第２半導体層、前記第１半導体領域および前記導電層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。ショットキーバリアダイオードは、前記導電層と前記第１半導体層とのショットキー接合で構成されている。 In order to solve the above-mentioned problems and achieve the object of the present invention, the semiconductor device according to the present invention has the following features. A first conductive type first semiconductor layer made of a semiconductor having a bandgap wider than that of silicon is provided on the front surface of a semiconductor substrate made of a semiconductor having a bandgap wider than that of silicon. A second conductive type second semiconductor layer made of a semiconductor having a bandgap wider than that of silicon is provided on the opposite side of the first semiconductor layer with respect to the semiconductor substrate side. A first conductive type first semiconductor region is selectively provided inside the second semiconductor layer. The plurality of trenches penetrate the first semiconductor region and the second semiconductor layer and reach the first semiconductor layer. A second semiconductor region that covers the bottom surface of the trench is selectively provided inside the first semiconductor layer, apart from the second semiconductor layer. A gate electrode is provided inside the first trench, which is a part of the plurality of trenches, via a gate insulating film. An insulating layer covering the bottom corner portion of the second trench is provided inside the second trench other than the first trench among the plurality of trenches. Inside the second trench, a conductive layer is provided on the insulating layer. The first electrode is electrically connected to the second semiconductor layer, the first semiconductor region, and the conductive layer. The second electrode is provided on the back surface of the semiconductor substrate. The Schottky barrier diode is composed of a Schottky junction between the conductive layer and the first semiconductor layer.

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁層は、前記第２トレンチの内部において前記第２トレンチの底面および底面コーナー部を覆うことを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-described invention, the insulating layer covers the bottom surface and the bottom corner portion of the second trench inside the second trench.

また、この発明にかかる半導体装置は、上述した発明において、前記ショットキー接合は前記第２トレンチの側壁のみに形成されていることを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the Schottky junction is formed only on the side wall of the second trench.

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の内部に、前記第２半導体層に接して、かつ当該第２半導体層との界面から前記トレンチの底面よりも前記第２電極側に深い位置に達する、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域をさらに備える。前記ショットキーバリアダイオードは、前記導電層と前記第３半導体領域とのショットキー接合で構成されていることを特徴とする。 Further, in the above-described invention, the semiconductor device according to the present invention is in contact with the second semiconductor layer inside the first semiconductor layer, and from the interface with the second semiconductor layer to the bottom surface of the trench. A first conductive type third semiconductor region having a higher impurity concentration than the first semiconductor layer, which reaches a deep position on the second electrode side, is further provided. The Schottky barrier diode is characterized by being composed of a Schottky junction between the conductive layer and the third semiconductor region.

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていることを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-described invention, the trench is arranged in a striped layout extending in a direction parallel to the front surface of the semiconductor substrate.

本発明にかかる半導体装置によれば、第２トレンチの底面および底面コーナー部にショットキー接合が形成されないため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができるという効果を奏する。 According to the semiconductor device according to the present invention, since the Schottky junction is not formed on the bottom surface and the bottom corner portion of the second trench, it is possible to prevent a decrease in withstand voltage and stably obtain a predetermined Schottky characteristic. It has the effect of being able to do it.

実施の形態１にかかる半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the semiconductor device which concerns on Embodiment 1. FIG. 実施の形態２にかかる半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 2. FIG. 面方位ごとのショットキー障壁の高さを示す特性図である。It is a characteristic diagram which shows the height of the Schottky barrier for each plane direction. 図１５の従来の半導体装置において製造ばらつきが生じた状態を示す説明図である。It is explanatory drawing which shows the state which the manufacturing variation occurred in the conventional semiconductor device of FIG. 従来の半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device. 従来の半導体装置の構造の別の一例を示す断面図である。It is sectional drawing which shows another example of the structure of the conventional semiconductor device.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。 Hereinafter, preferred embodiments of the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that the electron or hole is a large number of carriers in the layer or region marked with n or p, respectively. Further, + and-attached to n and p mean that the concentration of impurities is higher and the concentration of impurities is lower than that of the layer or region to which it is not attached, respectively. In the following description of the embodiment and the accompanying drawings, the same reference numerals are given to the same configurations, and duplicate description will be omitted. Further, in the present specification, in the notation of the Miller index, "-" means a bar attached to the index immediately after that, and "-" is added before the index to indicate a negative index.

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、トレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セル（素子の構成単位）と、この単位セルの両隣に隣接する単位セルの１／２を示す。また、図１には活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図２〜１１においても同様）。 (Embodiment 1)
The semiconductor device according to the first embodiment is configured by using a semiconductor having a bandgap wider than that of silicon (referred to as a wide bandgap semiconductor). The structure of the semiconductor device according to the first embodiment will be described by exemplifying a case where, for example, silicon carbide (SiC) is used as the wide bandgap semiconductor. FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment. FIG. 1 shows one unit cell (a constituent unit of an element) of the trench gate type MOSFET 41 and 1/2 of the unit cells adjacent to both sides of the unit cell. Further, FIG. 1 shows only a part of the unit cells arranged in the active region, and the edge termination region surrounding the active region is not shown (the same applies to FIGS. 2 to 11).

活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板（半導体チップ）１０の側面との間の領域であり、ｎ^-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングや接合終端（ＪＴＥ：ＪｕｎｃｔｉｏｎＴｅｒｍｉｎａｔｉｏｎＥｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。 The active region is a region in which a current flows when the semiconductor device is in the ON state. The edge termination region is a region between the active region and the side surface of the semiconductor substrate (semiconductor chip) 10, and is on the substrate front surface (front surface of the semiconductor substrate 10) side of the ^{n-type drift region 2.} This is a region where the electric field is relaxed and the withstand voltage (withstand voltage) is maintained. In the edge termination region, for example, a p-type region constituting a guard ring or a junction termination extension (JTE) structure, and a pressure resistant structure such as a field plate or a resurf are arranged. The withstand voltage is the voltage limit at which the semiconductor device does not malfunction or break.

図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる同一の半導体基板（炭化珪素基板）１０にトレンチ型ＳＢＤ４２を内蔵したトレンチゲート型ＭＯＳＦＥＴ４１である。半導体基板１０は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板）１上にｎ^-型ドリフト領域２およびｐ型ベース領域４となる各炭化珪素層３１，３２を順にエピタキシャル成長させてなるエピタキシャル基板である。トレンチゲート型ＭＯＳＦＥＴのＭＯＳゲートは、基板おもて面側に設けられたｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域（不図示）、第１トレンチ（ゲートトレンチ）７、ゲート絶縁膜８およびゲート電極９で構成される。トレンチ型ＳＢＤ４２は、基板おもて面側に設けられた第２トレンチ５１、導電層５３およびｎ型電流拡散領域３で構成される。 The semiconductor device according to the first embodiment shown in FIG. 1 is a trench gate type MOSFET 41 in which a trench type SBD 42 is built in the same semiconductor substrate (silicon carbide substrate) 10 made of silicon carbide. In the semiconductor substrate 10 ^{, the n-} type drift region 2 and the silicon carbide layers 31 and 32 to be the p-type base region 4 are epitaxially grown on the ^{n +} type support substrate (n ⁺ type silicon carbide substrate) 1 made of silicon carbide in order. It is an epitaxial substrate made of silicon. The MOS gate of the trench gate type MOSFET includes a p-type base region 4, an n ⁺ -type source region 5, a p ^++- type contact region (not shown), and a first trench (gate trench) provided on the front surface side of the substrate. 7. It is composed of a gate insulating film 8 and a gate electrode 9. The trench type SBD 42 is composed of a second trench 51 provided on the front surface side of the substrate, a conductive layer 53, and an n-type current diffusion region 3.

具体的には、ｎ^-型炭化珪素層３１のソース側（ソース電極１２側）の表面層には、ｐ型炭化珪素層３２（ｐ型ベース領域４）に接するようにｎ型領域（以下、ｎ型電流拡散領域（第３半導体領域）とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣｕｒｒｅｎｔＳｐｒｅａｄｉｎｇＬａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、第１，２トレンチ７，５１の内壁を覆うように、基板おもて面に平行な方向に一様に設けられている。ｎ型電流拡散領域３は、ｐ型ベース領域４と界面から、第１，２トレンチ７，５１の底面よりもドレイン側（ドレイン電極１３側）に深い位置に達する。 Specifically, ^{the surface layer on the source side (source electrode 12 side) of the n-} type silicon carbide layer 31 has an n-type region (hereinafter, hereinafter, p-type base region 4) in contact with the p-type silicon carbide layer 32 (p-type base region 4). An n-type current diffusion region (referred to as a third semiconductor region) 3) 3 is provided. The n-type current diffusion region 3 is a so-called current diffusion layer (Current Spreading Layer: CSL) that reduces the spreading resistance of carriers. The n-type current diffusion region 3 is uniformly provided in a direction parallel to the front surface of the substrate so as to cover the inner walls of the first and second trenches 7 and 51, for example. The n-type current diffusion region 3 reaches a position deeper on the drain side (drain electrode 13 side) than the bottom surfaces of the first and second trenches 7 and 51 from the interface with the p-type base region 4.

ｎ^-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ^-型ドリフト領域２である。すなわち、ｎ型電流拡散領域３は、ｎ^-型ドリフト領域２とｐ型ベース領域４との間に、第１トレンチ７の内壁７ａ〜７ｃ、第２トレンチ５１の内壁５１ａ〜５１ｃ、ｎ^-型ドリフト領域２およびｐ型ベース領域４に接して設けられている。ｎ型電流拡散領域３の内部には、第１，２トレンチ７，５１の底面をそれぞれ覆うように、ｐ⁺型領域２１が選択的に設けられている。第１トレンチ７の底面を覆うｐ⁺型領域２１と、第２トレンチ５１の底面を覆うｐ⁺型領域２１と、は互いに離して配置されている。 The portion of the n ^- type silicon carbide layer 31 other than the n-type current diffusion region 3 is the n ^- type drift region 2. That is, in the n-type current diffusion region 3, the inner walls 7a to 7c of the first trench 7, the inner walls 51a to 51c of the second trench 51, and the n ^- type ^{are located between the n-type drift region 2 and the p-type base region 4.} It is provided in contact with the drift region 2 and the p-type base region 4. ^{Inside the n-type current diffusion region 3, a p +} type region 21 is selectively provided so as to cover the bottom surfaces of the first and second trenches 7 and 51, respectively. A p ⁺ -type region 21 which covers the bottom surface of the first trench 7, the p ⁺ -type region 21 which covers the bottom surface of the second trench 51, are spaced apart from each other.

また、ｐ⁺型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に、ｐ型ベース領域４と離して配置されている。ｐ⁺型領域２１のドレイン側端部は、ｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ^-型ドリフト領域２との界面に達していてもよいし、ｎ^-型ドリフト領域２の内部で終端していてもよい。すなわち、ｐ⁺型領域２１とｎ型電流拡散領域３（またはｎ^-型ドリフト領域２）とのｐｎ接合が第１，２トレンチ７，５１の底面７ａ，５１ａよりもドレイン側に深く位置していればよく、第１ｐ⁺型領域２１の深さは種々変更可能である。 Further, the p ⁺ type region 21 is arranged at a position deeper on the drain side than the interface between the p-type base region 4 and the n-type current diffusion region 3 and separated from the p-type base region 4. The drain side end of the p ⁺ type region 21 may be terminated inside the n-type current diffusion region 3, or may reach the interface between the ^{n-type current diffusion region 3 and the n-type drift region 2.} Alternatively, it may be ^{terminated inside the n-} type drift region 2. That is, ^{the pn junction between the p +} type region 21 and the n-type current diffusion region 3 (or n ^- type drift region 2) is located deeper on the drain side than the bottom surfaces 7a and 51a of the first and second trenches 7 and 51. The depth of the first p ⁺ type region 21 can be variously changed.

ｐ⁺型領域２１は、トレンチゲート型ＭＯＳＦＥＴ４１のオフ時に空乏化し、第１，２トレンチ７，５１の底面７ａ，５１ａにかかる電界を緩和する機能を有する。ｐ⁺型領域２１は、第１，２トレンチ７，５１の底面７ａ，５１ａから底面コーナー部７ｂ，５１ｂにわたって、第１，２トレンチ７，５１の底面７ａ，５１ａおよび底面コーナー部７ｂ，５１ｂを覆っていてもよい。第１，２トレンチ７，５１の底面コーナー部７ｂ，５１ｂとは、第１，２トレンチ７，５１の底面７ａ，５１ａと側壁７ｃ，５１ｃとの境界であり、所定曲率で湾曲した円弧状となっている。 The p ⁺ type region 21 has a function of depleting when the trench gate type MOSFET 41 is turned off and relaxing the electric field applied to the bottom surfaces 7a and 51a of the first and second trenches 7 and 51. The p ⁺ type region 21 extends from the bottom surfaces 7a, 51a of the first and second trenches 7,51 to the bottom surface corners 7b, 51b, and forms the bottom surfaces 7a, 51a and the bottom surface corners 7b, 51b of the first and second trenches 7, 51. It may be covered. The bottom corner portions 7b, 51b of the first and second trenches 7, 51 are boundaries between the bottom surfaces 7a, 51a and the side walls 7c, 51c of the first and second trenches 7, 51, and have an arc shape curved with a predetermined curvature. It has become.

第１，２トレンチ７，５１の底面７ａ，５１ａとは、第１，２トレンチ７，５１の内壁のうち、基板おもて面から最も深い部分に位置し、基板おもて面に略平行する面である。第１，２トレンチ７，５１の底面コーナー部７ｂ，５１ｂの曲率が小さいほど、第１，２トレンチ７，５１のドレイン側において底面コーナー部７ｂ，５１ｂの占める割合が多くなり、第１，２トレンチ７，５１の底面７ａ，５１ａは点（頂点）に近づく。第１，２トレンチ７，５１の側壁７ｃ，５１ｃとは、第１，２トレンチ７，５１の内壁のうち、基板おもて面に連続し、基板おもて面に略直交する面である。 The bottom surfaces 7a and 51a of the first and second trenches 7 and 51 are located in the deepest part of the inner walls of the first and second trenches 7 and 51 from the front surface of the substrate and are substantially parallel to the front surface of the substrate. It is the side to do. The smaller the curvature of the bottom corners 7b and 51b of the first and second trenches 7 and 51, the larger the proportion of the bottom corners 7b and 51b on the drain side of the first and second trenches 7 and 51, and the first and second trenches 7 and 51. The bottom surfaces 7a and 51a of the trenches 7 and 51 approach a point (vertex). The side walls 7c and 51c of the first and second trenches 7 and 51 are the inner walls of the first and second trenches 7 and 51 that are continuous with the front surface of the substrate and substantially orthogonal to the front surface of the substrate. ..

ｐ型炭化珪素層３２の内部には、隣り合う第１トレンチ７と第２トレンチ５１との間（メサ領域）に、互いに接するようにｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域がそれぞれ選択的に設けられている。ｎ⁺型ソース領域５は、第１トレンチ７に接するように配置され、第１トレンチ７の側壁７ｃのゲート絶縁膜８を介してゲート電極９に対向する。また、ｎ⁺型ソース領域５は、第２トレンチ５１に接するように配置され、第２トレンチ５１の側壁５１ｃにおいて導電層５３に接する。 ^{Inside the p-type silicon carbide layer 32, an n +} type source region 5 and a p ⁺⁺ type contact region are located between the adjacent first trench 7 and the second trench 51 (mesa region) so as to be in contact with each other. It is selectively provided. The n ⁺ type source region 5 is arranged so as to be in contact with the first trench 7, and faces the gate electrode 9 via the gate insulating film 8 on the side wall 7c of the first trench 7. Further, the n ⁺ type source region 5 is arranged so as to be in contact with the second trench 51, and is in contact with the conductive layer 53 at the side wall 51c of the second trench 51.

第１，２トレンチ７，５１は、半導体基板１０のおもて面（ｐ型炭化珪素層３２の表面）からｎ⁺型ソース領域５およびｐ型ベース領域４を深さ方向Ｚに貫通してｎ型電流拡散領域３に達し、それぞれ異なるｐ⁺型領域２１の内部で終端している。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。第１，２トレンチ７，５１は、例えば、半導体基板１０のおもて面側から見て、半導体基板１０のおもて面に平行な方向（図１の奥行き方向）Ｘに延在するストライプ状のレイアウトに配置されている。第１トレンチ７と第２トレンチ５１とは、半導体基板１０のおもて面側から見て、第１，２トレンチ７，５１がストライプ状に延在する方向Ｘと直交する方向Ｙに、互いに離して交互に繰り返し配置されている。 ^{The first and second trenches 7 and 51 penetrate the n +} type source region 5 and the p-type base region 4 from the front surface (the surface of the p-type silicon carbide layer 32) of the semiconductor substrate 10 in the depth direction Z. It reaches the n-type current diffusion region 3 and ^{terminates inside different p +} -type regions 21. The depth direction Z is a direction from the front surface to the back surface of the semiconductor substrate 10. The first and second trenches 7, 51 are, for example, stripes extending in a direction X parallel to the front surface of the semiconductor substrate 10 (depth direction in FIG. 1) when viewed from the front surface side of the semiconductor substrate 10. It is arranged in a similar layout. The first trench 7 and the second trench 51 are located in a direction Y orthogonal to the direction X in which the first and second trenches 7, 51 extend in a stripe shape when viewed from the front surface side of the semiconductor substrate 10. They are separated and alternately arranged repeatedly.

第１トレンチ７の内部には、第１トレンチ７の内壁７ａ〜７ｃに沿ってゲート絶縁膜８が設けられている。第１トレンチ７の内部に埋め込むようにゲート絶縁膜８上にポリシリコン（ｐｏｌｙ−Ｓｉ）層等のゲート電極９が設けられ、トレンチゲート型ＭＯＳＦＥＴ４１のＭＯＳゲートが構成される。ゲート電極９のドレイン側端部は、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置に達している。１つの第１トレンチ７内のＭＯＳゲートと、当該ＭＯＳゲートを挟んで隣り合うメサ領域（隣り合う第１トレンチ７間の領域）と、でトレンチゲート型ＭＯＳＦＥＴ４１の１つの単位セルが構成される。 Inside the first trench 7, a gate insulating film 8 is provided along the inner walls 7a to 7c of the first trench 7. A gate electrode 9 such as a polysilicon (poly-Si) layer is provided on the gate insulating film 8 so as to be embedded in the first trench 7, and a MOS gate of the trench gate type MOSFET 41 is configured. The drain side end of the gate electrode 9 reaches a position deeper on the drain side than the interface between the p-type base region 4 and the n-type current diffusion region 3. One unit cell of the trench gate type MOSFET 41 is composed of a MOS gate in one first trench 7 and a mesa region (a region between adjacent first trenches 7) adjacent to each other across the MOS gate.

第２トレンチ５１の内部には、第２トレンチ５１の最も底面５１ａ側に、堆積酸化膜（ＳｉＯ₂膜）等の絶縁層５２が埋め込まれている。絶縁層５２は、第２トレンチ５１の底面５１ａから側壁５１ｃに達する厚さｔ１を有する。すなわち、絶縁層５２は、第２トレンチ５１の底面５１ａと底面コーナー部５１ｂの湾曲した部分４５とを埋め込むように、第２トレンチ５１の内部に埋め込まれている。また、第２トレンチ５１の内部には、絶縁層５２上に、例えばチタン（Ｔｉ）やニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属材料からなる金属層やポリシリコン（ｐｏｌｙ−Ｓｉ）層等の導電層５３が埋め込まれている。 Inside the second trench 51, an insulating layer 52 such as _{a deposited oxide film (SiO 2} film) is embedded on the most bottom surface 51a side of the second trench 51. The insulating layer 52 has a thickness t1 that reaches from the bottom surface 51a of the second trench 51 to the side wall 51c. That is, the insulating layer 52 is embedded inside the second trench 51 so as to embed the bottom surface 51a of the second trench 51 and the curved portion 45 of the bottom surface corner portion 51b. Further, inside the second trench 51, on the insulating layer 52, for example, a metal layer made of a metal material such as titanium (Ti), nickel (Ni), tungsten (W), molybdenum (Mo), or polysilicon (poly). A conductive layer 53 such as a −Si) layer is embedded.

導電層５３と絶縁層５２との界面はｐ型ベース領域４とｎ型電流拡散領域３との界面よりもドレイン側に深い位置にあり、導電層５３は第２トレンチ５１の側壁５１ｃでｎ型電流拡散領域３に接する。ｐ型ベース領域４とｎ型電流拡散領域３との界面から絶縁層５２と導電層５３との界面までの距離ｔ２は、例えば０．５μｍ程度であってもよい。この導電層５３とｎ型電流拡散領域３とで第２トレンチ５１の側壁５１ｃに沿ってショットキー接合５４が形成される。すなわち、ショットキー接合５４は第２トレンチ５１の側壁５１ｃのみに形成され、１つの面方位（第２トレンチ５１の側壁５１ｃの面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤ４２のショットキー特性が決まる。 The interface between the conductive layer 53 and the insulating layer 52 is located deeper on the drain side than the interface between the p-type base region 4 and the n-type current diffusion region 3, and the conductive layer 53 is an n-type on the side wall 51c of the second trench 51. It is in contact with the current diffusion region 3. The distance t2 from the interface between the p-type base region 4 and the n-type current diffusion region 3 to the interface between the insulating layer 52 and the conductive layer 53 may be, for example, about 0.5 μm. A Schottky junction 54 is formed along the side wall 51c of the second trench 51 by the conductive layer 53 and the n-type current diffusion region 3. That is, the Schottky junction 54 is formed only on the side wall 51c of the second trench 51, and the Schottky of the trench type SBD 42 is formed only by the Schottky barrier height based on one surface direction (the surface direction of the side wall 51c of the second trench 51). The characteristics are determined.

１つの第２トレンチ５１の側壁５１ｃに形成されたショットキー接合５４でトレンチ型ＳＢＤ４２の１つの単位セルが構成される。このため、トレンチ型ＳＢＤ４２の各単位セルは、第２トレンチ５１がストライプ状に延在する方向Ｘに延在している。トレンチ型ＳＢＤ４２の単位セルの面積（ショットキー接合５４の表面積）は、第２トレンチ５１の深さおよび第２トレンチ５１がストライプ状に延在する長さ（半導体基板１０のおもて面側から見て、第２トレンチ５１の長手方向の長さ）で調整可能である。トレンチ型ＳＢＤ４２は、トレンチゲート型ＭＯＳＦＥＴ４１の内部に形成される寄生ダイオード（ボディーダイオード）の劣化を防止する機能を有する。導電層５３のソース側端部は、第２トレンチ５１から外側へ突出していてもよい。 A Schottky junction 54 formed on the side wall 51c of one second trench 51 constitutes one unit cell of the trench type SBD 42. Therefore, each unit cell of the trench type SBD 42 extends in the direction X in which the second trench 51 extends in a stripe shape. The area of the unit cell of the trench type SBD 42 (the surface area of the Schottky junction 54) is the depth of the second trench 51 and the length of the second trench 51 extending in a stripe shape (from the front surface side of the semiconductor substrate 10). As seen, it is adjustable by the length in the longitudinal direction of the second trench 51). The trench type SBD 42 has a function of preventing deterioration of the parasitic diode (body diode) formed inside the trench gate type MOSFET 41. The source-side end of the conductive layer 53 may project outward from the second trench 51.

上述したように第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂは、第２トレンチ５１の内部から絶縁層５２で覆われている。このため、例えばプロセスばらつきにより第２トレンチ５１の底面コーナー部５１ｂの曲率や第２トレンチ５１の深さにばらつきが生じ、ｎ型電流拡散領域３（または、ｎ型電流拡散領域３の深さによってはｎ^-型ドリフト領域２）に第２トレンチ５１の底面コーナー部５１ｂが露出したとしても、第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂにショットキー接合５４は形成されない。したがって、トレンチ型ＳＢＤ４２に、複数のショットキー障壁が存在することによるリーク電流の増加は生じない。また、この第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂに沿った部分は、従来構造（図１５参照）と同様にトレンチ型ＳＢＤ４２を形成しない無効領域であるため、トレンチ型ＳＢＤ４２のショットキー特性に対する損失は生じない。 As described above, the bottom surface 51a and the bottom surface corner portion 51b of the second trench 51 are covered with an insulating layer 52 from the inside of the second trench 51. Therefore, for example, the curvature of the bottom corner portion 51b of the second trench 51 and the depth of the second trench 51 vary due to process variation, and the depth of the n-type current diffusion region 3 (or the n-type current diffusion region 3) causes variation. Even if ^{the bottom corner portion 51b of the second trench 51 is exposed in the n-} type drift region 2), the Schottky joint 54 is not formed on the bottom surface 51a and the bottom corner portion 51b of the second trench 51. Therefore, the leakage current does not increase due to the presence of a plurality of Schottky barriers in the trench type SBD42. Further, since the portion along the bottom surface 51a and the bottom surface corner portion 51b of the second trench 51 is an invalid region that does not form the trench type SBD 42 as in the conventional structure (see FIG. 15), the Schottky characteristic of the trench type SBD 42. There is no loss to.

ゲート電極９は、図示省略する部分で半導体基板１０のおもて面に引き出され、ゲート電極パッド（不図示）に電気的に接続されている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域および導電層５３に接し、これらに電気的に接続されている。ソース電極１２および導電層５３は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。ソース電極１２は、例えばソース電極パッドを兼ねる。半導体基板１０の裏面（ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１の裏面）には、ドレイン電極１３が設けられている。 The gate electrode 9 is drawn out to the front surface of the semiconductor substrate 10 at a portion (not shown) and is electrically connected to a gate electrode pad (not shown). ^{The source electrode 12 is in contact with the n +} type source region 5, the p ⁺⁺ type contact region, and the conductive layer 53 via a contact hole opened in the interlayer insulating film 11, and is electrically connected to these. The source electrode 12 and the conductive layer 53 are electrically insulated from the gate electrode 9 by the interlayer insulating film 11. The source electrode 12 also serves as, for example, a source electrode pad. A drain electrode 13 is provided on the back surface of the semiconductor substrate 10 (the back surface of the ^{n +} type silicon carbide substrate 1 which is an ^{n +} type drain region).

次に、実施の形態１にかかる半導体装置の動作について説明する。トレンチゲート型ＭＯＳＦＥＴ４１のｐ型ベース領域４とｎ型電流拡散領域３とのｐｎ接合で形成される寄生ｐｎダイオードの順方向バイアス時、トレンチ型ＳＢＤ４２は、トレンチゲート型ＭＯＳＦＥＴ４１の上記寄生ｐｎダイオードよりも低い電圧で、当該寄生ｐｎダイオードよりも早くオンする。このため、トレンチゲート型ＭＯＳＦＥＴ４１のｎ型電流拡散領域３、ｐ型ベース領域４およびｎ⁺型ソース領域５からなる縦型の寄生ｎｐｎバイポーラトランジスタ（ボディーダイオード）にベース電流が流れず、当該寄生ｎｐｎバイポーラトランジスタは動作しない。したがって、当該寄生ｎｐｎバイポーラトランジスタによる順方向劣化が生じない。かつ、当該寄生ｎｐｎバイポーラトランジスタによるターンオン損失を低減させることができる。 Next, the operation of the semiconductor device according to the first embodiment will be described. When the parasitic pn diode formed by the pn junction between the p-type base region 4 and the n-type current diffusion region 3 of the trench gate type MOSFET 41 is forward-biased, the trench type SBD 42 is larger than the above-mentioned parasitic pn diode of the trench gate type MOSFET 41. At low voltage, it turns on faster than the parasitic pn diode. Therefore, the base current does not flow in the vertical parasitic npn bipolar transistor (body diode) including the n-type current diffusion region 3, the p-type base region 4, and the n ^{+ type source region 5 of the trench gate type MOSFET 41, and the parasitic npn} Bipolar transistors do not work. Therefore, forward deterioration due to the parasitic npn bipolar transistor does not occur. Moreover, the turn-on loss due to the parasitic npn bipolar transistor can be reduced.

次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ⁺型ドレイン領域となるｎ⁺型炭化珪素基板１を用意する。次に、ｎ⁺型炭化珪素基板１のおもて面に、ｎ^-型炭化珪素層３１をエピタキシャル成長させる。次に、図３に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層３１の表面層に、ｐ⁺型領域２１を選択的に形成する。 Next, a method of manufacturing the semiconductor device according to the first embodiment will be described. 2 to 10 are cross-sectional views showing a state in which the semiconductor device according to the first embodiment is in the process of being manufactured. First, as shown in FIG. 2, an ^{n +} type silicon carbide substrate 1 serving as ^{an n +} type drain region is prepared. Then, the front surface of the n ⁺ -type silicon carbide substrate 1, n ^- type silicon carbide layer 31 is epitaxially grown. ^{Next, as shown in FIG. 3, a p +} type region 21 is selectively formed on ^{the surface layer of the n −} type silicon carbide layer 31 by photolithography and ion implantation of a p-type impurity.

次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ^-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。このとき、ｎ型部分領域３ａの深さは種々変更可能である。図３には、ｎ型部分領域３ａの深さをｐ⁺型領域２１よりも深くし、ｐ⁺型領域２１のドレイン側（ｎ⁺型炭化珪素基板１側）全体をｎ型部分領域３ａで覆った場合を示す（図４〜９においても同様）。ｎ^-型炭化珪素層３１の、ｎ型部分領域３ａよりもドレイン側の部分がｎ^-型ドリフト領域２となる。ｎ型部分領域３ａとｐ⁺型領域２１との形成順序を入れ替えてもよい。 Next, by ion implantation of photolithography and an n-type impurity, for example, over the active region whole, n ^- n-type region in a surface layer of -type silicon carbide layer 31 (hereinafter referred to as n-type partial regions) 3a are formed. The n-type partial region 3a is a part of the n-type current diffusion region 3. At this time, the depth of the n-type partial region 3a can be variously changed. In FIG. 3, the depth of the n-type partial areas 3a deeper than the p ⁺ -type region 21, the drain side of the p ⁺ -type region 21 (n ⁺ -type silicon carbide substrate 1 side) of the total of n-type partial regions 3a The case of covering is shown (the same applies to FIGS. 4 to 9). The portion of the n ^- type silicon carbide layer 31 on the drain side of the n-type partial region 3a becomes the n ^- type drift region 2. The formation order of the n-type partial region 3a and the p ⁺ type region 21 may be exchanged.

次に、図４に示すように、ｎ^-型炭化珪素層３１上にさらにｎ^-型炭化珪素層をエピタキシャル成長させて、ｎ^-型炭化珪素層３１の厚さを厚くする。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ^-型炭化珪素層３１の厚さを増した部分３１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。ｎ^-型炭化珪素層３１の厚さを増やす際に、ｎ型電流拡散領域３と同じ不純物濃度のｎ型炭化珪素層をエピタキシャル成長させてｎ型部分領域３ｂとしてもよい。 Next, as shown in FIG. 4, n ^- further n on the -type silicon carbide layer 31 ^- -type silicon carbide layer is epitaxially grown, n ^- the thickness of the -type silicon carbide layer 31. Next, by photolithography and ion implantation of n-type impurities, for example, the n ^- type silicon carbide layer 31 is thickened to the portion 31a over the entire active region, and the n-type portion reaches the n-type partial region 3a. It forms a region 3b. The impurity concentration of the n-type partial region 3b is substantially the same as that of the n-type partial region 3a. By connecting the n-type partial regions 3a and 3b in the depth direction, the n-type current diffusion region 3 is formed. When increasing the thickness of the n ^- type silicon carbide layer 31, the n-type silicon carbide layer having the same impurity concentration as the n-type current diffusion region 3 may be epitaxially grown to form the n-type partial region 3b.

次に、図５に示すように、ｎ^-型炭化珪素層３１上に、ｐ型炭化珪素層３２をエピタキシャル成長させる。これにより、ｎ⁺型炭化珪素基板１上にｎ^-型炭化珪素層３１およびｐ型炭化珪素層３２を順に堆積した炭化珪素基板（半導体ウエハ）１０が形成される。次に、フォトリソグラフィおよびイオン注入を一組とする工程を異なる条件で繰り返し行い、ｐ型炭化珪素層３２の表面層にｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域（不図示）をそれぞれ選択的に形成する。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域の形成順序を種々入れ替え可能である。ｐ型炭化珪素層３２の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域以外の部分がｐ型ベース領域４となる。そして、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。 Next, as shown in FIG. 5, the p-type silicon carbide layer 32 is epitaxially grown on ^{the n-type silicon carbide layer 31.} As a result, the ^{silicon carbide substrate (semiconductor wafer) 10 in which the n-} type silicon carbide layer 31 and the p-type silicon carbide layer 32 are sequentially deposited on the ^{n +} type silicon carbide substrate 1 is formed. Next, the steps of photolithography and ion implantation are repeated under different conditions, and the n ⁺ type source region 5 and the p ⁺⁺ type contact region (not shown) are formed on the surface layer of the p-type silicon carbide layer 32, respectively. Form selectively. The formation order of the n ⁺ type source region 5 and the p ⁺⁺ type contact region can be changed in various ways. The portion of the p-type silicon carbide layer 32 ^{other than the n +} type source region 5 and the p ⁺⁺ type contact region becomes the p-type base region 4. Then, heat treatment (activation annealing) for activating impurities is performed on all the regions formed by ion implantation.

次に、ｎ⁺型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部のｐ⁺型領域２１に達する第１，２トレンチ７，５１を形成する。第１，２トレンチ７，５１は異なる工程で別々に形成してもよい。次に、図６に示すように、半導体基板１０のおもて面に絶縁層６１を形成する。次に、フォトリソグラフィおよびエッチングにより絶縁層６１を選択的に除去して、絶縁層６１の開口部に第１トレンチ７を露出させる。 Next, the first and second trenches 7, 51 that ^{penetrate the n +} type source region 5 and the p-type base region 4 and ^{reach the p + type region 21 inside the n-type current diffusion region 3 are formed.} The first and second trenches 7, 51 may be formed separately in different steps. Next, as shown in FIG. 6, the insulating layer 61 is formed on the front surface of the semiconductor substrate 10. Next, the insulating layer 61 is selectively removed by photolithography and etching to expose the first trench 7 to the opening of the insulating layer 61.

次に、絶縁層６１の開口部に露出した半導体基板１０のおもて面および第１トレンチ７の内壁を熱酸化して、半導体基板１０のおもて面および第１トレンチ７の内壁に沿ってゲート絶縁膜８を形成する。次に、例えば堆積法により、第１トレンチ７の内部に埋め込むように、半導体基板１０のおもて面に例えばポリシリコン層を堆積する。次に、このポリシリコン層をエッチバックして、第１トレンチ７の内部にのみゲート電極９となるポリシリコン層を残す。 Next, the front surface of the semiconductor substrate 10 exposed to the opening of the insulating layer 61 and the inner wall of the first trench 7 are thermally oxidized to be along the front surface of the semiconductor substrate 10 and the inner wall of the first trench 7. The gate insulating film 8 is formed. Next, for example, a polysilicon layer is deposited on the front surface of the semiconductor substrate 10 so as to be embedded inside the first trench 7 by a deposition method. Next, the polysilicon layer is etched back to leave the polysilicon layer serving as the gate electrode 9 only inside the first trench 7.

次に、図７に示すように、例えばエッチバックにより絶縁層６１を除去する。このとき、基板おもて面上および第２トレンチ５１の底面５１ａ上に絶縁層６１が残っていてもよい。次に、図８に示すように、ゲート電極９を覆い、かつ第２トレンチ５１の内部に埋め込むように、半導体基板１０のおもて面に絶縁層６２を形成する。次に、図９に示すように、フォトリソグラフィおよびエッチングにより絶縁層６２およびゲート絶縁膜８を選択的に除去して、ゲート電極９を覆う部分、エッジ終端領域において基板おもて面を覆う部分（フィールド酸化膜等となる部分）および第２トレンチ５１の内部に絶縁層６２を残す。 Next, as shown in FIG. 7, the insulating layer 61 is removed by, for example, etch back. At this time, the insulating layer 61 may remain on the front surface of the substrate and on the bottom surface 51a of the second trench 51. Next, as shown in FIG. 8, the insulating layer 62 is formed on the front surface of the semiconductor substrate 10 so as to cover the gate electrode 9 and embed it inside the second trench 51. Next, as shown in FIG. 9, the insulating layer 62 and the gate insulating film 8 are selectively removed by photolithography and etching, and a portion covering the gate electrode 9 and a portion covering the substrate front surface in the edge termination region. The insulating layer 62 is left inside (a portion that becomes a field oxide film or the like) and the second trench 51.

すなわち、この絶縁層６２は、ゲート電極９を覆う部分を層間絶縁膜１１として残し、かつ第２トレンチ５１の内部において第２トレンチ５１の底面５１ａおよび底面コーナー部５１ｂの湾曲した部分４５を覆う部分を絶縁層５２として残す。絶縁層６２の、絶縁層５２となる部分は、第２トレンチ５１の側壁５１ｃにｎ型電流拡散領域３が露出されるように所定厚さｔ１で残す。絶縁層６２およびゲート絶縁膜８の開口部がコンタクトホールとなり、当該コンタクトホールにｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域および第２トレンチ５１が露出される。 That is, the insulating layer 62 has a portion that covers the gate electrode 9 as an interlayer insulating film 11, and a portion that covers the curved portion 45 of the bottom surface 51a and the bottom surface corner portion 51b of the second trench 51 inside the second trench 51. Is left as the insulating layer 52. The portion of the insulating layer 62 that becomes the insulating layer 52 is left with a predetermined thickness t1 so that the n-type current diffusion region 3 is exposed on the side wall 51c of the second trench 51. The opening of the insulating layer 62 and the gate insulating film 8 becomes a contact hole, and the n ⁺ type source region 5, the p ⁺⁺ type contact region, and the second trench 51 are exposed in the contact hole.

次に、図１０に示すように、例えば堆積法により、第２トレンチ５１の内部に埋め込むように、基板おもて面上に導電層５３を堆積する。次に、例えば導電層５３をエッチバックして、第２トレンチ５１の内部にのみ導電層５３を残す。次に、一般的な方法により、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域および導電層５３に接するソース電極１２を形成する。半導体基板１０の裏面にドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。 Next, as shown in FIG. 10, the conductive layer 53 is deposited on the front surface of the substrate so as to be embedded inside the second trench 51 by, for example, a deposition method. Next, for example, the conductive layer 53 is etched back to leave the conductive layer 53 only inside the second trench 51. Next, the ^{source electrode 12 in contact with the n +} type source region 5, the p ⁺⁺ type contact region, and the conductive layer 53 is formed by a general method. The drain electrode 13 is formed on the back surface of the semiconductor substrate 10. After that, the MOSFET shown in FIG. 1 is completed by dicing (cutting) the semiconductor wafer and individualizing it into individual chips.

以上、説明したように、実施の形態１によれば、第２トレンチの内部に、第２トレンチの底面および底面コーナー部を覆う絶縁層を設けることで、製造プロセスばらつきにより第２トレンチの底面コーナー部がｐ⁺型領域に覆われていない状態になったとしても、第２トレンチの底面および底面コーナー部にショットキー接合が形成されない。すなわち、１つの面方位（第２トレンチの側壁の面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤのショットキー特性が決まる。このため、第２トレンチの面方位がショットキー障壁高さの低いＳｉ面やＣ面にならないように設計することで、リーク電流が増加することを防止することができ、耐圧低下を防止することができる。かつ、１つの面方位のみのショットキー障壁高さに基づいて所定のショットキー特性を安定して得ることができる。したがって、製造プロセスばらつきの悪影響を受けない構造で、同一の半導体チップにトレンチ型ＳＢＤを内蔵したトレンチゲート型ＭＯＳＦＥＴを実現することができる。 As described above, according to the first embodiment, by providing the insulating layer covering the bottom surface and the bottom surface corner portion of the second trench inside the second trench, the bottom surface corner of the second trench is provided due to the variation in the manufacturing process. Even if the portion is ^{not covered with the p +} type region, the Schottky junction is not formed on the bottom surface and the bottom surface corner portion of the second trench. That is, the Schottky characteristic of the trench type SBD is determined only by the Schottky barrier height based on one surface orientation (the surface orientation of the side wall of the second trench). Therefore, by designing the surface orientation of the second trench so that it does not become the Si surface or the C surface having a low Schottky barrier height, it is possible to prevent the leakage current from increasing and prevent the withstand voltage from decreasing. Can be done. Moreover, a predetermined Schottky characteristic can be stably obtained based on the Schottky barrier height of only one surface direction. Therefore, it is possible to realize a trench gate type MOSFET in which a trench type SBD is built in the same semiconductor chip with a structure that is not adversely affected by variations in the manufacturing process.

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１１は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２トレンチ５１の底面コーナー部５１ｂのみに絶縁層７２を配置した点である。すなわち、第２トレンチ５１の底面コーナー部５１ｂのみが、第２トレンチ５１の内側から絶縁層７２で覆われている。導電層５３は、第２トレンチ５１の両底面コーナー部５１ｂにそれぞれ配置された絶縁層７２間に挟まれ、第２トレンチ５１の底面５１ａにおいてｐ⁺型領域２１に接している。 (Embodiment 2)
Next, the structure of the semiconductor device according to the second embodiment will be described. FIG. 11 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment. The difference between the semiconductor device according to the second embodiment and the semiconductor device according to the first embodiment is that the insulating layer 72 is arranged only at the bottom corner portion 51b of the second trench 51. That is, only the bottom corner portion 51b of the second trench 51 is covered with the insulating layer 72 from the inside of the second trench 51. The conductive layer 53 is sandwiched between the insulating layers 72 arranged at the corners 51b on both bottom surfaces of the second trench 51, and is in contact with the p ⁺ type region 21 at the bottom surface 51a of the second trench 51.

一般的に、トレンチの内部に埋め込んだ絶縁層を例えばエッチバックして除去する際に、トレンチの両底面コーナー部に当該絶縁層が残る。このようにトレンチの両底面コーナー部に残る絶縁層を上記絶縁層７２として用いてもよい。すなわち、実施の形態１にかかる半導体装置の製造方法において、絶縁層７２となる絶縁層６２（図８参照）をエッチバックした際に、当該絶縁層６２の、第２トレンチ５１の底面５１ａの部分が除去されても、第２トレンチ５１の両底面コーナー部５１ｂに絶縁層６２が残っていればよい。したがって、実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法と同様である。 Generally, when the insulating layer embedded in the inside of the trench is removed by etching back, for example, the insulating layer remains at the corners of both bottom surfaces of the trench. In this way, the insulating layer remaining at the corners of both bottom surfaces of the trench may be used as the insulating layer 72. That is, in the method for manufacturing a semiconductor device according to the first embodiment, when the insulating layer 62 (see FIG. 8) to be the insulating layer 72 is etched back, the portion of the bottom surface 51a of the second trench 51 of the insulating layer 62. However, the insulating layer 62 may remain at the corners 51b on both bottom surfaces of the second trench 51. Therefore, the method for manufacturing the semiconductor device according to the second embodiment is the same as the method for manufacturing the semiconductor device according to the first embodiment.

以上、説明したように、実施の形態２によれば、第２トレンチの両底面コーナー部を覆うように絶縁層が設けられていれば、実施の形態１と同様の効果を得ることができる。 As described above, according to the second embodiment, if the insulating layer is provided so as to cover the corners of both bottom surfaces of the second trench, the same effect as that of the first embodiment can be obtained.

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、深さ方向にｎ⁺型ソース領域を貫通してｐ型ベース領域に達する、ソースコンタクト用のトレンチを設けたダブルトレンチ構造にも適用可能である。この場合、ソースコンタクト用のトレンチを形成するためのマスクとして用いた絶縁層を、第２トレンチの底面および底面コーナー部に残してもよい。 In the above, the present invention can be variously modified without departing from the spirit of the present invention, and in each of the above-described embodiments, for example, the dimensions of each part, the impurity concentration, and the like are set variously according to the required specifications and the like. The present invention is also applicable to a double trench structure provided with a trench for source contact, which penetrates the ^{n + type source region in the depth direction and reaches the p-type base region.} In this case, the insulating layer used as a mask for forming the trench for the source contact may be left on the bottom surface and the bottom corner portion of the second trench.

また、上述した実施の形態では、炭化珪素基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により炭化珪素基板に形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。 Further, in the above-described embodiment, the case where an epitaxial substrate obtained by epitaxially growing a silicon carbide layer on the silicon carbide substrate is described as an example, but each region constituting the semiconductor device according to the present invention is described by, for example, ions. It may be formed on a silicon carbide substrate by implantation or the like. Further, the present invention has the same effect when applied to a wide bandgap semiconductor other than silicon carbide (for example, gallium (Ga)). Further, the present invention is similarly established even if the conductive type (n type, p type) is inverted.

以上のように、本発明にかかる半導体装置は、トレンチゲート構造のＭＯＳ型半導体装置に有用である。 As described above, the semiconductor device according to the present invention is useful for a MOS type semiconductor device having a trench gate structure.

１ｎ⁺型炭化珪素基板
２ｎ^-型ドリフト領域
３ｎ型電流拡散領域
３ａ，３ｂｎ型部分領域
４ｐ型ベース領域
５ｎ⁺型ソース領域
７第１トレンチ（ゲートトレンチ）
７ａ第１トレンチの底面
７ｂ第１トレンチの底面コーナー部
７ｃ第１トレンチの側壁
８ゲート絶縁膜
９ゲート電極
１０半導体基板
１１層間絶縁膜
１２ソース電極
１３ドレイン電極
２１ｐ⁺型領域
３１ｎ^-型炭化珪素層
３１ａｎ^-型炭化珪素層の厚さを増した部分
３２ｐ型炭化珪素層
４１トレンチゲート型ＭＯＳＦＥＴ
４２トレンチ型ＳＢＤ
４５第２トレンチの底面および底面コーナー部の湾曲した部分
５１第２トレンチ（トレンチ型ＳＢＤを埋め込んだトレンチ）
５１ａ第２トレンチの底面
５１ｂ第２トレンチの底面コーナー部
５１ｃ第２トレンチの側壁
５２，６１，６２，７２絶縁層
５３導電層
５４ショットキー接合
ｔ１絶縁層の厚さ
ｔ２ｐ型ベース領域とｎ型電流拡散領域との界面から絶縁層と導電層との界面までの距離
Ｘ第１，２トレンチがストライプ状に延在する方向
Ｙ第１，２トレンチがストライプ状に延在する方向と直交する方向
Ｚ深さ方向 1 n ⁺ type silicon carbide substrate 2 n ^- type drift region 3 n type current diffusion region 3a, 3b n type partial region 4 p type base region 5 n ⁺ type source region 7 1st trench (gate trench)
7a Bottom of 1st trench 7b Bottom corner of 1st trench 7c Side wall of 1st trench 8 Gate insulating film 9 Gate electrode 10 Semiconductor substrate 11 Interlayer insulating film 12 Source electrode 13 Drain electrode 21 p ⁺ type region 31 n ^- type carbide silicon layer 31a n ^- -type portion 32 p-type silicon carbide layer 41 trench gate MOSFET with an increased thickness of the silicon carbide layer
42 Trench type SBD
45 Curved part of the bottom surface and bottom corner of the second trench 51 Second trench (trench with embedded trench type SBD)
51a Bottom of the second trench 51b Bottom corner of the second trench 51c Side wall of the second trench 52, 61, 62, 72 Insulation layer 53 Conductive layer 54 Schottky junction t1 Insulation layer thickness t2 p-type base region and n-type Distance from the interface with the current diffusion region to the interface between the insulating layer and the conductive layer X Direction in which the first and second trenches extend in a striped manner Y Direction in which the first and second trenches extend in a striped manner Z depth direction

Claims

A semiconductor substrate made of a semiconductor with a wider bandgap than silicon,
A first conductive type first semiconductor layer made of a semiconductor having a bandgap wider than that of silicon, which is provided on the front surface of the semiconductor substrate, and
A second conductive type second semiconductor layer made of a semiconductor having a bandgap wider than that of silicon, which is provided on the opposite side of the first semiconductor layer with respect to the semiconductor substrate side.
A first conductive type first semiconductor region selectively provided inside the second semiconductor layer,
A plurality of trenches penetrating the first semiconductor region and the second semiconductor layer and reaching the first semiconductor layer,
A second semiconductor region, which is selectively provided inside the first semiconductor layer separately from the second semiconductor layer and covers the bottom surface of the trench,
A gate electrode provided inside a first trench of a part of the plurality of trenches via a gate insulating film, and a gate electrode.
An insulating layer provided inside a second trench other than the first trench among the plurality of the trenches and covering the bottom corner portion of the second trench.
Inside the second trench, the conductive layer provided on the insulating layer and
The second semiconductor layer, the first semiconductor region, and the first electrode electrically connected to the conductive layer,
The second electrode provided on the back surface of the semiconductor substrate and
A Schottky barrier diode composed of a Schottky junction between the conductive layer and the first semiconductor layer,
A semiconductor device characterized by being provided with.

The semiconductor device according to claim 1, wherein the insulating layer covers the bottom surface and the bottom corner portion of the second trench inside the second trench.

The semiconductor device according to claim 1 or 2, wherein the Schottky junction is formed only on the side wall of the second trench.

The first semiconductor layer inside the first semiconductor layer, which is in contact with the second semiconductor layer and reaches a position deeper from the interface with the second semiconductor layer to the second electrode side than the bottom surface of the trench. Further provided with a first conductive type third semiconductor region having a higher impurity concentration than
The semiconductor device according to any one of claims 1 to 3, wherein the Schottky barrier diode is composed of a Schottky junction between the conductive layer and the third semiconductor region.

The semiconductor device according to any one of claims 1 to 4, wherein the trench is arranged in a striped layout extending in a direction parallel to the front surface of the semiconductor substrate.