JP5037103B2 - Silicon carbide semiconductor device - Google Patents

Silicon carbide semiconductor device Download PDF

Info

Publication number
JP5037103B2
JP5037103B2 JP2006329373A JP2006329373A JP5037103B2 JP 5037103 B2 JP5037103 B2 JP 5037103B2 JP 2006329373 A JP2006329373 A JP 2006329373A JP 2006329373 A JP2006329373 A JP 2006329373A JP 5037103 B2 JP5037103 B2 JP 5037103B2
Authority
JP
Japan
Prior art keywords
silicon carbide
type silicon
conductivity type
layer
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006329373A
Other languages
Japanese (ja)
Other versions
JP2008147232A (en
Inventor
友勝 渡辺
成久 三浦
健一 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006329373A priority Critical patent/JP5037103B2/en
Publication of JP2008147232A publication Critical patent/JP2008147232A/en
Application granted granted Critical
Publication of JP5037103B2 publication Critical patent/JP5037103B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、炭化珪素半導体装置に関し、特に炭化珪素半導体パワー素子に関するものである。 The present invention relates to a silicon carbide semiconductor equipment, and more particularly to a silicon carbide semiconductor power device.

珪素を用いたパワーデバイスの物性限界を打破するために、炭化珪素を用いたパワーデバイス用DMOSFETの開発が行われている。特に、デバイスのオン/オフを制御するMOSチャネル部において、素子のチャネル抵抗を小さくするためにチャネル移動度の向上や、チャネル長の短縮に関する開発が精力的に行われている。   In order to overcome the physical property limits of power devices using silicon, power device DMOSFETs using silicon carbide have been developed. In particular, in the MOS channel section for controlling the on / off of the device, development relating to improvement of channel mobility and reduction of channel length has been vigorously performed in order to reduce the channel resistance of the element.

特許文献1に示されるパワーMOSFETは、UMOSFETと呼ばれ、高電圧かつ高パワーの用途において有用な周知のデバイスである。UMOSFETは、U字形溝内にトレンチゲート電極部が形成されたMOSFETであり、U字形溝の溝側壁に形成される酸化物層と、当該酸化物層に接して形成されるゲート電極とを備える。また、このUMOSFETは、ソース電極とドレイン電極とを備える。ゲート電極に正の電圧が印加されていない場合には、p型炭化珪素ベース層は、n型炭化珪素ソース層をn型炭化珪素ドリフト層から電気的に分離する(オフ状態)。ゲート電極に正の電圧が印加された場合には、U字形溝の側壁に沿ったp型炭化珪素ベース層中に電子反転層、つまり、チャネルが形成される。その結果、ドレイン電極から、n型炭化珪素基板とn型炭化珪素ドリフト層とp型炭化珪素ベース層、そして、n型炭化珪素ソース層とを通って、ソース電極に向かって電流の流れが生じる(オン状態)。   The power MOSFET shown in Patent Document 1 is called a UMOSFET, and is a well-known device useful in high voltage and high power applications. The UMOSFET is a MOSFET in which a trench gate electrode portion is formed in a U-shaped groove, and includes an oxide layer formed on the groove sidewall of the U-shaped groove and a gate electrode formed in contact with the oxide layer. . The UMOSFET includes a source electrode and a drain electrode. When a positive voltage is not applied to the gate electrode, the p-type silicon carbide base layer electrically isolates the n-type silicon carbide source layer from the n-type silicon carbide drift layer (off state). When a positive voltage is applied to the gate electrode, an electron inversion layer, that is, a channel is formed in the p-type silicon carbide base layer along the sidewall of the U-shaped groove. As a result, a current flows from the drain electrode through the n-type silicon carbide substrate, the n-type silicon carbide drift layer, the p-type silicon carbide base layer, and the n-type silicon carbide source layer toward the source electrode. (On state).

米国特許第5506421号明細書US Pat. No. 5,506,421

炭化珪素は珪素と比べて絶縁破壊電界が10倍と大きく、それを縦型パワーMOSFET用の材料として用いた場合、高耐圧・低抵抗で、スイッチング損失の少ないユニポーラ素子ができる。しかし、縦型MOSFETのオン/オフを制御するトレンチゲート電極部において、炭化珪素上にゲート絶縁用熱酸化膜を用いた場合、MOSチャネル移動度は炭化珪素と熱酸化膜間の界面形成される界面準位により低くなり、素子全体としてのオン抵抗が増大する。   Silicon carbide has a dielectric breakdown electric field 10 times larger than that of silicon, and when it is used as a material for a vertical power MOSFET, a unipolar element with high breakdown voltage and low resistance and low switching loss can be obtained. However, when a gate insulating thermal oxide film is used on the silicon carbide in the trench gate electrode portion for controlling on / off of the vertical MOSFET, the MOS channel mobility is formed at the interface between the silicon carbide and the thermal oxide film. It becomes lower due to the interface state, and the on-resistance as the whole element increases.

このチャネル抵抗を下げるためには、チャネル長さを短縮するか、あるいは、p型炭化珪素ベース層のアクセプタ不純物濃度を下げることによりチャネル移動度を上げる方法が有効である。   In order to reduce the channel resistance, it is effective to increase the channel mobility by reducing the channel length or decreasing the acceptor impurity concentration of the p-type silicon carbide base layer.

しかし、特許文献1に記載された構造からなるUMOSFETでは、p型炭化珪素ベース層がチャネルを形成する。そのため、チャネル長を短縮する場合には、オフ耐圧用のp型炭化珪素ベース層の厚さを薄くしなければならず、耐圧特性を保持できなくなる。また、p型炭化珪素ベース層のアクセプタ不純物濃度を下げると、チャネル形成部のp型アクセプタ不純物濃度を下げなければならず、耐圧特性を保持できなくなる。以上のように、耐圧特性を保持しながら、チャネルのオン抵抗を下げることができないという問題があった。   However, in the UMOSFET having the structure described in Patent Document 1, the p-type silicon carbide base layer forms a channel. Therefore, when the channel length is shortened, the p-type silicon carbide base layer for off breakdown voltage must be thinned, and the breakdown voltage characteristics cannot be maintained. Further, when the acceptor impurity concentration of the p-type silicon carbide base layer is lowered, the p-type acceptor impurity concentration of the channel forming portion must be lowered, and the breakdown voltage characteristic cannot be maintained. As described above, there is a problem that the on-resistance of the channel cannot be lowered while maintaining the breakdown voltage characteristics.

本発明は、上記のような問題点を解決するためになされたものであり、耐圧特性を保持しながら、チャネルのオン抵抗を下げることを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to reduce the on-resistance of the channel while maintaining the withstand voltage characteristics.

本発明の請求項1に係る炭化珪素半導体装置は、第1導電型炭化珪素半導体基板表面に形成される第1導電型炭化珪素ドリフト層と、前記第1導電型炭化珪素ドリフト層上に形成される第2導電型炭化珪素チャネル層と、前記第2導電型炭化珪素チャネル層の下面に接して前記第1導電型炭化珪素ドリフト層中に設けられる第2導電型炭化珪素ベース層と、前記第2導電型炭化珪素チャネル層上に形成される第1導電型炭化珪素ソース層と、前記第1導電型炭化珪素ソース層、および、前記第2導電型炭化珪素ベース層に電気的に接続して設けられるソース電極と、前記第1導電型炭化珪素半導体基板裏面に設けられるドレイン電極と、前記第1導電型炭化珪素ソース層表面から、前記第2導電型炭化珪素チャネル層を貫通して、前記第1導電型炭化珪素ドリフト層に達するトレンチ内壁に絶縁膜を介して形成されるゲート電極とを備え、前記第2導電型炭化珪素チャネル層の厚さd(μm)は以下の式(1)〜(3)を満足し、前記第2導電型炭化珪素ベース層の下端は、前記トレンチの下端よりも下方に位置し、前記第2導電型炭化珪素ベース層は、前記第2導電型炭化珪素ベース層による空乏層が前記トレンチの下方に広がる程度に、前記トレンチと離れて設けられている。

Figure 0005037103
Figure 0005037103
d>d +d ・・・(3)
ただし、
ε :炭化珪素の比誘電率
ε :真空誘電率(F/m)
e:電子の電荷量(C)
d1 :前記第1導電型炭化珪素ドリフト層の不純物濃度(cm −3
d2 :前記第1導電型炭化珪素ソース層の不純物濃度(cm −3
:前記第2導電型炭化珪素チャネル層の不純物濃度(cm −3
:前記第1導電型炭化珪素ドリフト層と前記第2導電型炭化珪素チャネル層が形成するpn接合間における炭化珪素の拡散電位(eV)
V:前記第1導電型炭化珪素ドリフト層と前記第2導電型炭化珪素チャネル層が形成するpn接合に対して逆方向に印加される電圧の電位ポテンシャル(eV) A silicon carbide semiconductor device according to claim 1 of the present invention is formed on a first conductivity type silicon carbide drift layer formed on a surface of a first conductivity type silicon carbide semiconductor substrate, and on the first conductivity type silicon carbide drift layer. A second conductivity type silicon carbide channel layer, a second conductivity type silicon carbide base layer provided in the first conductivity type silicon carbide drift layer in contact with a lower surface of the second conductivity type silicon carbide channel layer, Electrically connected to the first conductivity type silicon carbide source layer formed on the two conductivity type silicon carbide channel layer, the first conductivity type silicon carbide source layer, and the second conductivity type silicon carbide base layer; A source electrode provided; a drain electrode provided on the back surface of the first conductivity type silicon carbide semiconductor substrate; and a surface of the first conductivity type silicon carbide source layer, penetrating through the second conductivity type silicon carbide channel layer, First guide Mold inner wall of the trench reaching the silicon carbide drift layer and a gate electrode formed through an insulating film, the thickness of the second conductivity type silicon carbide channel layer d ([mu] m) is the following formula (1) - (3 ), The lower end of the second conductivity type silicon carbide base layer is located below the lower end of the trench, and the second conductivity type silicon carbide base layer is formed by the second conductivity type silicon carbide base layer. The depletion layer is provided apart from the trench so that the depletion layer extends below the trench .
Figure 0005037103
Figure 0005037103
d> d 1 + d 2 (3)
However,
ε r : relative dielectric constant of silicon carbide
ε 0 : Vacuum dielectric constant (F / m)
e: Charge amount of electrons (C)
N d1 : Impurity concentration (cm −3 ) of the first conductivity type silicon carbide drift layer
N d2 : Impurity concentration (cm −3 ) of the first conductivity type silicon carbide source layer
N a : Impurity concentration (cm −3 ) of the second conductivity type silicon carbide channel layer
V d : Diffusion potential (eV) of silicon carbide between pn junctions formed by the first conductivity type silicon carbide drift layer and the second conductivity type silicon carbide channel layer
V: potential potential (eV) of voltage applied in the opposite direction to the pn junction formed by the first conductivity type silicon carbide drift layer and the second conductivity type silicon carbide channel layer

本発明の炭化珪素半導体装置によれば、耐圧特性を保持しながら、第2導電型炭化珪素チャネル層のオン抵抗を下げることができる。   According to the silicon carbide semiconductor device of the present invention, the on-resistance of the second conductivity type silicon carbide channel layer can be lowered while maintaining the breakdown voltage characteristics.

<実施の形態1>
図1は、本実施の形態に係る炭化珪素半導体装置である炭化珪素MOSFETの断面図である。炭化珪素MOSFETは、n型炭化珪素基板1と、n型炭化珪素ドリフト層2と、p型炭化珪素ベース層3と、p型炭化珪素チャネル層4と、n型炭化珪素ソース層5と、p型炭化珪素コンタクト層6と、ゲート絶縁膜7と、ゲート電極8と、ソース電極9と、ドレイン電極10と、トレンチゲート電極部11を備える。
<Embodiment 1>
FIG. 1 is a cross-sectional view of a silicon carbide MOSFET which is a silicon carbide semiconductor device according to the present embodiment. The silicon carbide MOSFET includes an n-type silicon carbide substrate 1, an n-type silicon carbide drift layer 2, a p-type silicon carbide base layer 3, a p-type silicon carbide channel layer 4, an n-type silicon carbide source layer 5, and p A silicon carbide contact layer 6, a gate insulating film 7, a gate electrode 8, a source electrode 9, a drain electrode 10, and a trench gate electrode portion 11 are provided.

本実施の形態にかかる炭化珪素半導体装置の構造を、図2〜図7を用いて、その製造方法とともに説明する。図2において、まず、第1導電型炭化珪素ドリフト層であるn型炭化珪素ドリフト層2が、第1導電型炭化珪素半導体基板であるn型炭化珪素基板1表面に形成される。n型炭化珪素ドリフト層2は、熱CVD(Chemical Vapor Deposition)からなるエピタキシャル方法により形成される。n型炭化珪素ドリフト層2は、例えば、温度1500〜1600℃、気圧250mbar、キャリアガス流量:H2=50l/min、生成ガス流量:SiH4/C38/N2=9ccm/4.5ccm/1.5ccm、n型ドーパント濃度5e15〜1.5e16cm-3の条件で、膜厚が7〜15μmとなるように形成される。 The structure of the silicon carbide semiconductor device according to the present embodiment will be described together with the manufacturing method thereof with reference to FIGS. In FIG. 2, first, n-type silicon carbide drift layer 2 that is a first conductivity type silicon carbide drift layer is formed on the surface of n-type silicon carbide substrate 1 that is a first conductivity type silicon carbide semiconductor substrate. N-type silicon carbide drift layer 2 is formed by an epitaxial method comprising thermal CVD (Chemical Vapor Deposition). The n-type silicon carbide drift layer 2 has, for example, a temperature of 1500 to 1600 ° C., an atmospheric pressure of 250 mbar, a carrier gas flow rate: H 2 = 50 l / min, a generated gas flow rate: SiH 4 / C 3 H 8 / N 2 = 9 ccm / 4. The film thickness is 7 to 15 μm under the conditions of 5 ccm / 1.5 ccm and n-type dopant concentration of 5e15 to 1.5e16 cm −3 .

次に、第2導電型炭化珪素チャネル層であるp型炭化珪素チャネル層4が、n型炭化珪素ドリフト層2上に形成される。p型炭化珪素チャネル層4は、n型炭化珪素ドリフト層2形成後、生成ガスのうち、N2をTMA(トリメチルアルミニウム)に切り換えて、エピタキシャル方法により形成される。本実施の形態では、p型炭化珪素チャネル層4をエピタキシャル方法により形成するが、Alイオンのイオン注入により形成してもよい。このp型炭化珪素チャネル層4の膜厚、および、アクセプタ不純物濃度については後述する。 Next, p-type silicon carbide channel layer 4 which is the second conductivity type silicon carbide channel layer is formed on n-type silicon carbide drift layer 2. The p-type silicon carbide channel layer 4 is formed by an epitaxial method after the n-type silicon carbide drift layer 2 is formed and N 2 in the generated gas is switched to TMA (trimethylaluminum). In the present embodiment, p-type silicon carbide channel layer 4 is formed by an epitaxial method, but may be formed by ion implantation of Al ions. The film thickness and acceptor impurity concentration of p-type silicon carbide channel layer 4 will be described later.

次に、第1導電型炭化珪素ソース層であるn型炭化珪素ソース層5が、p型炭化珪素チャネル層4上に形成される。n型炭化珪素ソース層5は、p型炭化珪素チャネル層4形成後、生成ガスのうち、TMAを再びN2に切り換えて、エピタキシャル方法により形成される。n型炭化珪素ソース層5は、例えば、ドーパント濃度1e19〜3e19cm-3の条件で、膜厚が0.1〜1.0μmとなるように形成される。本実施の形態では、n型炭化珪素ソース層5をエピタキシャル方法により形成するが、Nイオンのイオン注入により、上記と同様の深さ、不純物濃度を有するn型炭化珪素ソース層5を形成してもよい。 Next, n-type silicon carbide source layer 5 which is a first conductivity type silicon carbide source layer is formed on p-type silicon carbide channel layer 4. The n-type silicon carbide source layer 5 is formed by an epitaxial method after the p-type silicon carbide channel layer 4 is formed and the TMA of the generated gas is switched to N 2 again. N-type silicon carbide source layer 5 is formed, for example, so as to have a film thickness of 0.1 to 1.0 μm under conditions of a dopant concentration of 1e19 to 3e19 cm −3 . In the present embodiment, n-type silicon carbide source layer 5 is formed by an epitaxial method. N-type silicon carbide source layer 5 having the same depth and impurity concentration is formed by ion implantation of N ions. Also good.

上述したp型炭化珪素チャネル層4の膜厚、および、アクセプタ不純物濃度は、n型炭化珪素ドリフト層2とn型炭化珪素ソース層5との間で、短チャネル効果によるパンチスルーが起こらないように設定する必要がある。   The thickness and acceptor impurity concentration of p-type silicon carbide channel layer 4 described above are such that punch-through due to the short channel effect does not occur between n-type silicon carbide drift layer 2 and n-type silicon carbide source layer 5. Must be set to

n型炭化珪素ドリフト層2とp型炭化珪素チャネル層4の界面から、p型炭化珪素チャネル層4側に形成される空乏層の幅d1(μm)は、以下の式で表される。ここで、εrは炭化珪素の比誘電率、ε0は真空誘電率(F/m)、eは電子の電荷量(C)、Nd1はn型炭化珪素ドリフト層2のドナー不純物濃度(cm-3)、Naはp型炭化珪素チャネル層4のアクセプタ不純物濃度(cm-3)、Vdはn型炭化珪素ドリフト層2とp型炭化珪素チャネル層4が形成するpn接合間における炭化珪素の拡散電位(eV)である。Vは、n型炭化珪素ドリフト層2とp型炭化珪素チャネル層4が形成するpn接合に対して逆方向に印加される電圧の電位ポテンシャル(eV)である。 The width d 1 (μm) of the depletion layer formed on the p-type silicon carbide channel layer 4 side from the interface between n-type silicon carbide drift layer 2 and p-type silicon carbide channel layer 4 is expressed by the following equation. Here, ε r is the relative dielectric constant of silicon carbide, ε 0 is the vacuum dielectric constant (F / m), e is the charge amount of electrons (C), and N d1 is the donor impurity concentration of the n-type silicon carbide drift layer 2 ( cm −3 ), N a is the acceptor impurity concentration (cm −3 ) of the p-type silicon carbide channel layer 4, and V d is between the pn junction formed by the n-type silicon carbide drift layer 2 and the p-type silicon carbide channel layer 4. It is the diffusion potential (eV) of silicon carbide. V is a potential potential (eV) of a voltage applied in the opposite direction to the pn junction formed by n-type silicon carbide drift layer 2 and p-type silicon carbide channel layer 4.

Figure 0005037103
Figure 0005037103

同様に、n型炭化珪素ソース層5とp型炭化珪素チャネル層4の界面から、p型炭化珪素チャネル層4側に形成される空乏層の幅d2(μm)は、以下の式で表される。ここで、Nd2はn型炭化珪素ソース層5のドナー不純物濃度(cm-3)である。 Similarly, the width d 2 (μm) of the depletion layer formed on the p-type silicon carbide channel layer 4 side from the interface between the n-type silicon carbide source layer 5 and the p-type silicon carbide channel layer 4 is expressed by the following equation. Is done. Here, N d2 is the donor impurity concentration (cm −3 ) of the n-type silicon carbide source layer 5.

Figure 0005037103
Figure 0005037103

n型炭化珪素ドリフト層2とn型炭化珪素ソース層5との間で短チャネル効果によるパンチスルーが起こらないようにするためには、p型炭化珪素チャネル層4の膜厚dが以下の条件を満たすことが必要である。
d>d1+d2・・・(3)
In order to prevent punch-through due to the short channel effect between n-type silicon carbide drift layer 2 and n-type silicon carbide source layer 5, film thickness d of p-type silicon carbide channel layer 4 is as follows: It is necessary to satisfy.
d> d 1 + d 2 (3)

チャネル抵抗は、チャネル長dと、チャネル移動度によって決まる。一般的に、チャネル移動度はp型炭化珪素チャネル層4のアクセプタ不純物濃度Naに依存するため、換言すれば、チャネル抵抗は、チャネル長dと、アクセプタ不純物濃度Naに依存する。そのため、最適なチャネル抵抗を求めるためには、チャネル抵抗を、チャネル長dと、アクセプタ不純物濃度Naで表し、d>d +d を満たす最小チャネル長dの値とアクセプタ不純物濃度Naの値の組み合わせで設定することが望ましい。 The channel resistance is determined by the channel length d and the channel mobility. In general, since channel mobility depends on acceptor impurity concentration Na of p-type silicon carbide channel layer 4, in other words, channel resistance depends on channel length d and acceptor impurity concentration Na. Therefore, the optimum in order to obtain the channel resistance, the channel resistance, the channel length d, expressed in the acceptor impurity concentration Na, d> d 1 + d satisfies two of the minimum channel length d value and the value of the acceptor impurity concentration Na It is desirable to set in combination.

以上のように形成される図2の次には、図3のように、第2導電型炭化珪素ベース層であるp型炭化珪素ベース層3が、p型炭化珪素チャネル層4の下面に接してn型炭化珪素ドリフト層2中に設けられる。   2 formed as described above, p-type silicon carbide base layer 3 which is the second conductivity type silicon carbide base layer is in contact with the lower surface of p-type silicon carbide channel layer 4 as shown in FIG. Provided in n-type silicon carbide drift layer 2.

具体的には、n型炭化珪素ソース層5の上にパターンマスクを形成し、p型炭化珪素チャネル層4の最深部から0.7〜1.0μmの領域に濃度5×e17〜2×e18cm-3のAlイオンを選択的に注入して、p型炭化珪素ベース層3を形成する。ここで、n型炭化珪素ソース層5のN濃度は、p型炭化珪素ベース層3のAl濃度よりも十分に高く設定されている。そのため、p型炭化珪素ベース層3を形成するために、上記のAlイオン注入を行っても、p型炭化珪素ベース層3上方の結晶表面付近のn型炭化珪素ソース層5は十分有効にn型ドーパントとして機能する。なお、本実施の形態では、p型炭化珪素ベース層3のアクセプタ不純物濃度は、p型炭化珪素チャネル層4のアクセプタ不純物濃度よりも高くしている。換言すれば、p型炭化珪素チャネル層4のアクセプタ不純物濃度は、p型炭化珪素ベース層3のアクセプタ不純物濃度よりも低くしている。また、隣り合うp型炭化珪素ベース層3同士は、例えば、2〜4μm離れて配置される。 Specifically, a pattern mask is formed on n-type silicon carbide source layer 5, and the concentration is 5 × e 17 to 2 × in the region of 0.7 to 1.0 μm from the deepest part of p-type silicon carbide channel layer 4. A p-type silicon carbide base layer 3 is formed by selectively implanting Al ions of e 18 cm −3 . Here, the N concentration of n-type silicon carbide source layer 5 is set sufficiently higher than the Al concentration of p-type silicon carbide base layer 3. Therefore, even if Al ion implantation is performed in order to form p-type silicon carbide base layer 3, n-type silicon carbide source layer 5 near the crystal surface above p-type silicon carbide base layer 3 is sufficiently effectively n Functions as a type dopant. In the present embodiment, the acceptor impurity concentration of p-type silicon carbide base layer 3 is set higher than the acceptor impurity concentration of p-type silicon carbide channel layer 4. In other words, the acceptor impurity concentration of p-type silicon carbide channel layer 4 is set lower than the acceptor impurity concentration of p-type silicon carbide base layer 3. Moreover, the adjacent p-type silicon carbide base layers 3 are arranged 2 to 4 μm apart, for example.

次に図4のように、n型炭化珪素ソース層5の一部をp型にし、後述するソース電極9とp型炭化珪素ベース層3とを接続するp型炭化珪素コンタクト層6を形成する。具体的には、p型炭化珪素ベース層3を形成するパターンマスク除去後、n型炭化珪素ソース層5の上に新たにパターンマスクを形成し、Alイオンを高い濃度1.5e20〜5.0e20cm-3で、p型炭化珪素ベース層3に至る深さまで注入することにより形成する。このように、p型炭化珪素ベース層3より濃度が高いp型炭化珪素コネクタ層6を、ソース電極9とp型炭化珪素ベース層3の間に設けることにより、ソース電極9とp型炭化珪素ベース層3との間にショットキ障壁が生じることを防ぐことができる。マスク除去後、アニール装置によって素子基板を1400〜1900℃のアニール処理し、注入イオン領域を電気的に活性化させる。 Next, as shown in FIG. 4, a part of n-type silicon carbide source layer 5 is made p-type, and p-type silicon carbide contact layer 6 connecting source electrode 9 and p-type silicon carbide base layer 3 described later is formed. . Specifically, p-type after the pattern mask is removed to form a silicon carbide base layer 3, newly forming a pattern mask on the n-type silicon carbide source layer 5, the concentration 1.5e 20 to 5 high Al ions. It is formed by injecting at a depth of 0e 20 cm −3 to the depth reaching the p-type silicon carbide base layer 3. Thus, by providing p-type silicon carbide connector layer 6 having a higher concentration than p-type silicon carbide base layer 3 between source electrode 9 and p-type silicon carbide base layer 3, source electrode 9 and p-type silicon carbide are provided. It is possible to prevent a Schottky barrier from occurring with the base layer 3. After removing the mask, the element substrate is annealed at 1400 to 1900 ° C. by an annealing apparatus to electrically activate the implanted ion region.

次に、n電型炭化珪素ソース層5表面から、p型炭化珪素チャネル層4を貫通して、n型炭化珪素ドリフト層2に達するトレンチ12内壁に絶縁膜であるゲート絶縁膜を介して形成されるゲート電極8を形成する。トレンチゲート電極部11は、ゲート絶縁膜7とゲート電極8を備える。   Next, the n-type silicon carbide source layer 5 is formed on the inner wall of the trench 12 through the p-type silicon carbide channel layer 4 and reaching the n-type silicon carbide drift layer 2 through a gate insulating film as an insulating film from the surface. A gate electrode 8 to be formed is formed. The trench gate electrode portion 11 includes a gate insulating film 7 and a gate electrode 8.

具体的には、図5に示すように、犠牲酸化、あるいは、RIE(Reactive Ion Etching)により、一対の隣り合うp型炭化珪素ベース層3間の中央に、幅が0.2〜2.0μm、深さがp型炭化珪素チャネル層4の最深部と接するn型炭化珪素ドリフト層2まで達するトレンチ12を形成する。このため、図5のように、p型炭化珪素ベース層3は、トレンチ12と離れて設けられることになる。また、トレンチ12の下端は、p型炭化珪素ベース層3の下端よりも上方に位置するように形成される。換言すれば、p型炭化珪素ベース層3の下端は、トレンチ12の下端よりも下方に位置するように形成される。   Specifically, as shown in FIG. 5, the width is 0.2 to 2.0 μm at the center between a pair of adjacent p-type silicon carbide base layers 3 by sacrificial oxidation or RIE (Reactive Ion Etching). Then, trench 12 is formed that reaches n-type silicon carbide drift layer 2 in contact with the deepest portion of p-type silicon carbide channel layer 4. Therefore, as shown in FIG. 5, p-type silicon carbide base layer 3 is provided apart from trench 12. Further, the lower end of trench 12 is formed to be located above the lower end of p-type silicon carbide base layer 3. In other words, the lower end of p-type silicon carbide base layer 3 is formed so as to be located below the lower end of trench 12.

次に、図6に示すように、トレンチ12内壁を含む素子表面に、ゲート絶縁膜7が形成される。その後、トレンチ12内壁に形成されたゲート絶縁膜7に少なくとも接触するゲート電極8を選択的に形成する。このゲート電極8は、例えば、電極形成技術、リソグラフィ技術およびエッチング技術により形成される。   Next, as shown in FIG. 6, the gate insulating film 7 is formed on the element surface including the inner wall of the trench 12. After that, the gate electrode 8 that at least contacts the gate insulating film 7 formed on the inner wall of the trench 12 is selectively formed. The gate electrode 8 is formed by, for example, an electrode formation technique, a lithography technique, and an etching technique.

次に、図7に示すように、ソース電極9は、n型炭化珪素ソース層5、および、p型炭化珪素ベース層3に電気的に接続して設けられる。本実施の形態では、ソース電極9は、p型炭化珪素コネクタ層6により、p型炭化珪素ベース層3と電気的に接続される。また、ドレイン電極10は、n型炭化珪素基板1裏面に設けられる。これらの電極は、例えば、リソグラフィ技術、エッチング技術、および、電極形成技術により形成される。   Next, as shown in FIG. 7, source electrode 9 is provided in electrical connection with n-type silicon carbide source layer 5 and p-type silicon carbide base layer 3. In the present embodiment, source electrode 9 is electrically connected to p-type silicon carbide base layer 3 by p-type silicon carbide connector layer 6. Drain electrode 10 is provided on the back surface of n-type silicon carbide substrate 1. These electrodes are formed by, for example, a lithography technique, an etching technique, and an electrode forming technique.

最後に、ソース電極9およびドレイン電極10を、接触している炭化珪素と合金化させるために、n型炭化珪素基板1に対して、例えば、基板950〜1000℃、処理時間20〜60秒間、昇温速度10〜25℃/秒のRTA(Rapid Thermal Anneal)処理を行う。これにより、図7に示すような素子構造の主要部が完成する。   Finally, in order to alloy the source electrode 9 and the drain electrode 10 with the silicon carbide in contact with the n-type silicon carbide substrate 1, for example, the substrate 950 to 1000 ° C., the processing time 20 to 60 seconds, RTA (Rapid Thermal Anneal) treatment is performed at a temperature rising rate of 10 to 25 ° C./second. Thereby, the main part of the element structure as shown in FIG. 7 is completed.

以上のように構成される炭化珪素MOSFETでは、ゲート電極8に正の電圧を印加した場合には、トレンチ12側壁のゲート絶縁膜7と接するp型炭化珪素チャネル層4の界面近傍付近に電子反転層が形成され、MOSFETがONする。一方、ゲート電極8に電圧を印加しない場合には、ドレイン電極10に印加された電圧は、p型炭化珪素ベース層3とn型炭化珪素ドリフト層2の間に広がる空乏層にかかり、MOSFETがOFFする。   In the silicon carbide MOSFET configured as described above, when a positive voltage is applied to the gate electrode 8, electron inversion occurs in the vicinity of the interface of the p-type silicon carbide channel layer 4 in contact with the gate insulating film 7 on the side wall of the trench 12. A layer is formed and the MOSFET is turned on. On the other hand, when no voltage is applied to gate electrode 8, the voltage applied to drain electrode 10 is applied to a depletion layer extending between p-type silicon carbide base layer 3 and n-type silicon carbide drift layer 2, and MOSFET is Turn off.

このような動作をする炭化珪素MOSFETでは、オフ耐圧用のp型炭化珪素ベース層3とp型炭化珪素チャネル層4が独立して形成可能な構成となっている。そのため、デバイスのオフ耐圧を保持するp型炭化珪素ベース層3を十分厚く形成して、十分なオフ耐圧を得る一方で、チャネル長を決めるp型炭化珪素チャネル層4を、p型炭化珪素ベース層3の厚さと無関係に、十分薄く形成することができる。そして、p型炭化珪素チャネル層4の厚さを薄くすれば、ゲート酸化膜/炭化珪素界面の欠陥起因準位を低減することができ、チャネル移動度を高くすることができる。その結果、チャネルのオン抵抗を下げることができる。このようにして、耐圧特性を保持と、チャネルのオン抵抗の低下をトレードオフなしに実現することができる。   In the silicon carbide MOSFET that operates as described above, the p-type silicon carbide base layer 3 and the p-type silicon carbide channel layer 4 for off breakdown voltage can be formed independently. Therefore, p-type silicon carbide base layer 3 that maintains the off breakdown voltage of the device is formed sufficiently thick to obtain a sufficient off breakdown voltage, while p-type silicon carbide channel layer 4 that determines the channel length is replaced with p-type silicon carbide base. Regardless of the thickness of the layer 3, it can be formed sufficiently thin. If the thickness of p-type silicon carbide channel layer 4 is reduced, defect-induced levels at the gate oxide film / silicon carbide interface can be reduced, and the channel mobility can be increased. As a result, the on-resistance of the channel can be lowered. In this way, it is possible to maintain the breakdown voltage characteristics and reduce the on-resistance of the channel without any trade-off.

さらに、p型炭化珪素チャネル層4を薄くした場合には、必要とされるトレンチ12を浅くすることができるため、従来のUMOSFETと比べて、トレンチゲート電極部11の高密度化に極めて有利である。   Further, when the p-type silicon carbide channel layer 4 is thinned, the required trench 12 can be made shallower, which is extremely advantageous for increasing the density of the trench gate electrode portion 11 as compared with the conventional UMOSFET. is there.

また、p型炭化珪素チャネル層4の膜厚dを、n型炭化珪素ドリフト層2とp型炭化珪素チャネル層4の間に形成される空乏層の幅と、n型炭化珪素ソース層5とp型炭化珪素チャネル層4の間に形成される空乏層の幅の和より大きくしている。このため、n型炭化珪素ドリフト層2とn型炭化珪素ソース層5との間で短チャネル効果によるパンチスルーを防ぐことができる。   Further, the thickness d of the p-type silicon carbide channel layer 4 is set so that the width of the depletion layer formed between the n-type silicon carbide drift layer 2 and the p-type silicon carbide channel layer 4, and the n-type silicon carbide source layer 5 It is larger than the sum of the widths of the depletion layers formed between the p-type silicon carbide channel layers 4. Therefore, punch-through due to the short channel effect can be prevented between n-type silicon carbide drift layer 2 and n-type silicon carbide source layer 5.

また、p型炭化珪素チャネル層4のアクセプタ不純物濃度は、p型炭化珪素ベース層3のアクセプタ不純物濃度よりも低い。これにより、オフ耐圧を保持しつつ、チャネルのオン抵抗をさらに下げることが可能となる。   Further, the acceptor impurity concentration of p-type silicon carbide channel layer 4 is lower than the acceptor impurity concentration of p-type silicon carbide base layer 3. As a result, the on-resistance of the channel can be further lowered while maintaining the off-breakdown voltage.

また、p型炭化珪素ベース層3の下端は、トレンチ12の下端よりも下方に位置するため、トレンチ12下方においても、p型炭化珪素ベース層3による空乏層が広がる。そのため、トレンチ12下方はその空乏層にシールドされることになり、トレンチ12底部での電界集中を回避することができる。こうして、オン/オフ制御時のトレンチゲート電極部11の電圧耐性を向上させることができるようになる。   Further, since the lower end of p-type silicon carbide base layer 3 is located below the lower end of trench 12, a depletion layer due to p-type silicon carbide base layer 3 spreads also under trench 12. Therefore, the lower part of the trench 12 is shielded by the depletion layer, and electric field concentration at the bottom of the trench 12 can be avoided. In this way, the voltage tolerance of the trench gate electrode part 11 at the time of on / off control can be improved.

また、一般的な横型チャネルを有するMOSFETの場合、チャネル幅を0.5μm以下に微細化するためには、リソグラフィー技術において少なくとも±0.2μm内の精度が要求され、作成が困難である。しかし、本実施の形態では、縦型チャネルを有するMOSFETであり、p型炭化珪素チャネル層4をエピタキシャル方法により形成している。このような成膜工程は、そのオーダーにおいても比較的精度よく膜厚の寸法を制御することができるため、容易に短チャネルを形成することができる。   Further, in the case of a MOSFET having a general lateral channel, in order to reduce the channel width to 0.5 μm or less, the lithography technique requires accuracy within at least ± 0.2 μm and is difficult to produce. However, in this embodiment, it is a MOSFET having a vertical channel, and p-type silicon carbide channel layer 4 is formed by an epitaxial method. In such a film formation process, the film thickness can be controlled with relatively high accuracy even in the order, so that a short channel can be easily formed.

実施の形態1に係る炭化珪素半導体装置を示す断面図である。1 is a cross sectional view showing a silicon carbide semiconductor device according to a first embodiment. 実施の形態1に係る炭化珪素半導体装置の製造方法を示す断面図である。5 is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment. FIG. 実施の形態1に係る炭化珪素半導体装置の製造方法を示す断面図である。5 is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment. FIG. 実施の形態1に係る炭化珪素半導体装置の製造方法を示す断面図である。5 is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment. FIG. 実施の形態1に係る炭化珪素半導体装置の製造方法を示す断面図である。5 is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment. FIG. 実施の形態1に係る炭化珪素半導体装置の製造方法を示す断面図である。5 is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment. FIG. 実施の形態1に係る炭化珪素半導体装置の製造方法を示す断面図である 5 is a cross sectional view showing a method for manufacturing the silicon carbide semiconductor device according to the first embodiment . FIG .

符号の説明Explanation of symbols

1 n型炭化珪素基板、2 n型炭化珪素ドリフト層、3 p型炭化珪素ベース層、4 p型炭化珪素チャネル層、5 n型炭化珪素ソース層、6 p型炭化珪素コンタクト層、7 ゲート絶縁膜、8 ゲート電極、9 ソース電極、10 ドレイン電極、11 トレンチゲート電極部、12 トレンチ。   1 n-type silicon carbide substrate, 2 n-type silicon carbide drift layer, 3 p-type silicon carbide base layer, 4 p-type silicon carbide channel layer, 5 n-type silicon carbide source layer, 6 p-type silicon carbide contact layer, 7 gate insulation Film, 8 gate electrode, 9 source electrode, 10 drain electrode, 11 trench gate electrode part, 12 trench.

Claims (2)

第1導電型炭化珪素半導体基板表面に形成される第1導電型炭化珪素ドリフト層と、
前記第1導電型炭化珪素ドリフト層上に形成される第2導電型炭化珪素チャネル層と、
前記第2導電型炭化珪素チャネル層の下面に接して前記第1導電型炭化珪素ドリフト層中に設けられる第2導電型炭化珪素ベース層と、
前記第2導電型炭化珪素チャネル層上に形成される第1導電型炭化珪素ソース層と、
前記第1導電型炭化珪素ソース層、および、前記第2導電型炭化珪素ベース層に電気的に接続して設けられるソース電極と、
前記第1導電型炭化珪素半導体基板裏面に設けられるドレイン電極と、
前記第1導電型炭化珪素ソース層表面から、前記第2導電型炭化珪素チャネル層を貫通して、前記第1導電型炭化珪素ドリフト層に達するトレンチ内壁に絶縁膜を介して形成されるゲート電極とを備え、
前記第2導電型炭化珪素チャネル層の厚さd(μm)は以下の式(1)〜(3)を満足し、
前記第2導電型炭化珪素ベース層の下端は、前記トレンチの下端よりも下方に位置し、
前記第2導電型炭化珪素ベース層は、前記第2導電型炭化珪素ベース層による空乏層が前記トレンチの下方に広がる程度に、前記トレンチと離れて設けられた、
炭化珪素半導体装置。
Figure 0005037103
Figure 0005037103
d>d +d ・・・(3)
ただし、
ε :炭化珪素の比誘電率
ε :真空誘電率(F/m)
e:電子の電荷量(C)
d1 :前記第1導電型炭化珪素ドリフト層の不純物濃度(cm −3
d2 :前記第1導電型炭化珪素ソース層の不純物濃度(cm −3
:前記第2導電型炭化珪素チャネル層の不純物濃度(cm −3
:前記第1導電型炭化珪素ドリフト層と前記第2導電型炭化珪素チャネル層が形成するpn接合間における炭化珪素の拡散電位(eV)
V:前記第1導電型炭化珪素ドリフト層と前記第2導電型炭化珪素チャネル層が形成するpn接合に対して逆方向に印加される電圧の電位ポテンシャル(eV)
A first conductivity type silicon carbide drift layer formed on the surface of the first conductivity type silicon carbide semiconductor substrate;
A second conductivity type silicon carbide channel layer formed on the first conductivity type silicon carbide drift layer;
A second conductivity type silicon carbide base layer provided in the first conductivity type silicon carbide drift layer in contact with the lower surface of the second conductivity type silicon carbide channel layer;
A first conductivity type silicon carbide source layer formed on the second conductivity type silicon carbide channel layer;
A source electrode provided in electrical connection with the first conductivity type silicon carbide source layer and the second conductivity type silicon carbide base layer;
A drain electrode provided on the back surface of the first conductivity type silicon carbide semiconductor substrate;
A gate electrode formed on the inner wall of the trench reaching the first conductivity type silicon carbide drift layer through the second conductivity type silicon carbide channel layer from the surface of the first conductivity type silicon carbide source layer via an insulating film And
The thickness d (μm) of the second conductivity type silicon carbide channel layer satisfies the following formulas (1) to (3):
The lower end of the second conductivity type silicon carbide base layer is located below the lower end of the trench,
The second conductivity type silicon carbide base layer is provided apart from the trench to such an extent that a depletion layer formed by the second conductivity type silicon carbide base layer extends below the trench.
Silicon carbide semiconductor device.
Figure 0005037103
Figure 0005037103
d> d 1 + d 2 (3)
However,
ε r : relative dielectric constant of silicon carbide
ε 0 : Vacuum dielectric constant (F / m)
e: Charge amount of electrons (C)
N d1 : Impurity concentration (cm −3 ) of the first conductivity type silicon carbide drift layer
N d2 : Impurity concentration (cm −3 ) of the first conductivity type silicon carbide source layer
N a : Impurity concentration (cm −3 ) of the second conductivity type silicon carbide channel layer
V d : Diffusion potential (eV) of silicon carbide between pn junctions formed by the first conductivity type silicon carbide drift layer and the second conductivity type silicon carbide channel layer
V: potential potential (eV) of voltage applied in the opposite direction to the pn junction formed by the first conductivity type silicon carbide drift layer and the second conductivity type silicon carbide channel layer
前記第2導電型炭化珪素チャネル層の不純物濃度は、前記第2導電型炭化珪素ベース層の不純物濃度よりも低い、
請求項1に記載の炭化珪素半導体装置。
The impurity concentration of the second conductivity type silicon carbide channel layer is lower than the impurity concentration of the second conductivity type silicon carbide base layer,
The silicon carbide semiconductor device according to claim 1.
JP2006329373A 2006-12-06 2006-12-06 Silicon carbide semiconductor device Active JP5037103B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006329373A JP5037103B2 (en) 2006-12-06 2006-12-06 Silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006329373A JP5037103B2 (en) 2006-12-06 2006-12-06 Silicon carbide semiconductor device

Publications (2)

Publication Number Publication Date
JP2008147232A JP2008147232A (en) 2008-06-26
JP5037103B2 true JP5037103B2 (en) 2012-09-26

Family

ID=39607112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006329373A Active JP5037103B2 (en) 2006-12-06 2006-12-06 Silicon carbide semiconductor device

Country Status (1)

Country Link
JP (1) JP5037103B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6237408B2 (en) 2014-03-28 2017-11-29 住友電気工業株式会社 Silicon carbide semiconductor device and manufacturing method thereof
JP6627757B2 (en) 2014-06-30 2020-01-08 住友電気工業株式会社 Silicon carbide semiconductor device and method of manufacturing the same
US9954054B2 (en) 2014-06-30 2018-04-24 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
US10424642B2 (en) 2015-09-09 2019-09-24 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP7017733B2 (en) 2017-09-07 2022-02-09 国立研究開発法人産業技術総合研究所 Semiconductor devices and methods for manufacturing semiconductor devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088429A (en) * 1994-06-22 1996-01-12 Nippondenso Co Ltd Semiconductor device
JP3158973B2 (en) * 1995-07-20 2001-04-23 富士電機株式会社 Silicon carbide vertical FET
JPH1098188A (en) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The Insulated gate semiconductor device
JP4738562B2 (en) * 2000-03-15 2011-08-03 三菱電機株式会社 Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
JP2008147232A (en) 2008-06-26

Similar Documents

Publication Publication Date Title
JP6707498B2 (en) Method for forming a silicon carbide device having a shield gate
US9490338B2 (en) Silicon carbide semiconductor apparatus and method of manufacturing same
JP4738562B2 (en) Manufacturing method of semiconductor device
JP4744958B2 (en) Semiconductor device and manufacturing method thereof
US9673288B2 (en) Silicon carbide semiconductor device including conductivity layer in trench
US8642425B2 (en) Method of making an insulated gate semiconductor device and structure
TWI412071B (en) Method of forming a self-aligned charge balanced power dmos
US9825166B2 (en) Silicon carbide semiconductor device and method for producing same
US20140209999A1 (en) Semiconductor device
JP2019003967A (en) Semiconductor device and method of manufacturing the same
JP2010114152A (en) Semiconductor device, and method of manufacturing the same
US11245016B2 (en) Silicon carbide trench semiconductor device
JP2006066439A (en) Semiconductor device and its manufacturing method
US20200127134A1 (en) Vertical Power Devices with Oxygen Inserted Si-Layers
JP5676923B2 (en) Semiconductor device manufacturing method and semiconductor device
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2018056463A (en) Semiconductor device and manufacturing method of the same
JP4842527B2 (en) Manufacturing method of semiconductor device
JP5037103B2 (en) Silicon carbide semiconductor device
TWI829085B (en) Sic mosfet with reduced channel length and high vth
US9825125B2 (en) Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
JP6207627B2 (en) Semiconductor device
JP2010027833A (en) Silicon carbide semiconductor device and its manufacturing method
JP3642768B2 (en) Horizontal high voltage semiconductor device
JP2018206872A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081217

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20081217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120223

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120704

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5037103

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250