JP2006066439A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
ワイドバンドギャップ半導体は、耐圧が高く、大電流を流すことができる半導体装置（パワーデバイス）の半導体材料として注目されている。ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、特に高い絶縁破壊電界を有するため、次世代の低損失パワーデバイス等への適用が期待されている。ＳｉＣ上には熱酸化により良質の二酸化珪素（ＳｉＯ2）膜を形成できるので、そのようなＳｉＯ2膜をゲート絶縁膜として用いた絶縁ゲート型のＳｉＣパワーデバイスの開発が進められている。 Wide band gap semiconductors are attracting attention as semiconductor materials for semiconductor devices (power devices) that have a high withstand voltage and allow a large current to flow. Among wide band gap semiconductors, silicon carbide (silicon carbide: SiC) has a particularly high breakdown electric field, and is expected to be applied to the next generation low-loss power devices and the like. Since a high-quality silicon dioxide (SiO 2 ) film can be formed on SiC by thermal oxidation, development of an insulated gate type SiC power device using such a SiO 2 film as a gate insulating film has been advanced.
ＳｉＣ上に熱酸化によって形成されたＳｉＯ2膜をゲート絶縁膜として用いる場合、ＳｉＣの絶縁破壊電界は極めて大きい（２〜３ＭＶ／ｃｍ）が、その絶縁破壊電界強度から期待されるような高耐圧のデバイスを実現するためには、ＳｉＯ2膜の絶縁特性（絶縁耐圧）を向上させる必要がある。 When a SiO 2 film formed by thermal oxidation on SiC is used as a gate insulating film, the breakdown electric field of SiC is extremely large (2 to 3 MV / cm), but a high breakdown voltage as expected from the breakdown electric field strength. In order to realize this device, it is necessary to improve the insulating characteristics (insulation breakdown voltage) of the SiO 2 film.
これに対し、従来から、ＳｉＣに対する熱酸化処理を１２００℃以上の高温で行い、続いてアルゴン雰囲気下でさらに熱処理を加えることにより、高い絶縁耐圧を有するＳｉＯ2膜をＳｉＣ上に形成できることが知られている。この方法によって形成されたＳｉＯ2膜は、例えば１１ＭＶ／ｃｍ以上の絶縁破壊電界を有するので、Ｓｉ基板上に熱酸化によって形成されたＳｉＯ2膜と同等の信頼性を実現できる。 On the other hand, conventionally, it is known that a SiO 2 film having a high withstand voltage can be formed on SiC by performing a thermal oxidation process on SiC at a high temperature of 1200 ° C. or higher and then further performing a heat treatment in an argon atmosphere. It has been. Since the SiO 2 film formed by this method has a breakdown electric field of, for example, 11 MV / cm or more, reliability equivalent to that of the SiO 2 film formed on the Si substrate by thermal oxidation can be realized.
しかしながら、ＳｉＣ上に熱酸化によって形成されたＳｉＯ2膜の絶縁耐圧は、ＳｉＣの表面状態や結晶状態に極めて大きく依存するため、ＳｉＣの表面状態や結晶状態によっては、上述したような高い絶縁破壊電界を有するＳｉＯ2膜を形成できないという問題がある。一般的な絶縁ゲート型のＭＯＳＦＥＴでは、ゲート絶縁膜の一部は、不純物が高濃度にドープされたＳｉＣ領域（ソース領域）上に形成される。ソース領域の表面は比較的大きい凹凸を有しており、またソース領域内には多くの結晶欠陥が存在することから、その表面に高耐圧なＳｉＯ2膜を形成することは極めて難しい。 However, the dielectric breakdown voltage of the SiO 2 film formed on the SiC by thermal oxidation is extremely dependent on the surface state and crystal state of the SiC. Therefore, depending on the surface state and crystal state of the SiC, the high dielectric breakdown as described above. There is a problem that an SiO 2 film having an electric field cannot be formed. In a general insulated gate MOSFET, a part of the gate insulating film is formed on a SiC region (source region) in which impurities are highly doped. Since the surface of the source region has relatively large irregularities and many crystal defects exist in the source region, it is extremely difficult to form a high breakdown voltage SiO 2 film on the surface.
以下、図面を参照しながら、上記問題をより詳しく説明する。 Hereinafter, the above problem will be described in more detail with reference to the drawings.
まず、一般的なゲート型ＭＯＳＦＥＴの構成を、縦型ＭＯＳＦＥＴを例に説明する。 First, the configuration of a general gate type MOSFET will be described by taking a vertical MOSFET as an example.
図７に示すＭＯＳＦＥＴは、ＳｉＣ基板３１の主面上に形成された炭化珪素エピタキシャル層３２と、炭化珪素エピタキシャル層３２の上に設けられたゲート電極３８およびソース電極３６と、ＳｉＣ基板３１の裏面上に設けられたドレイン電極３４とを備えている。炭化珪素エピタキシャル層３２は、ｎ-型のドリフト領域３３、ｐ型のウェル領域３５、ｎ++型のソース領域３７およびｐ++型のコンタクト領域４０を有している。ソース領域３７はソース電極３６と接続されている。また、ウェル領域３５は、ｐ++型のコンタクト領域４０を介してソース電極３６と電気的に接続されている。炭化珪素エピタキシャル層３２の表面のうちソース電極３６が形成されている領域以外の領域上にゲート絶縁膜３９が形成されている。炭化珪素エピタキシャル層３２の上には、ゲート酸化膜３９を介してゲート電極３８が設けられている。 The MOSFET shown in FIG. 7 includes a silicon carbide epitaxial layer 32 formed on the main surface of SiC substrate 31, a gate electrode 38 and a source electrode 36 provided on silicon carbide epitaxial layer 32, and a back surface of SiC substrate 31. And a drain electrode 34 provided thereon. Silicon carbide epitaxial layer 32 has n − type drift region 33, p type well region 35, n ++ type source region 37, and p ++ type contact region 40. The source region 37 is connected to the source electrode 36. The well region 35 is electrically connected to the source electrode 36 through a p ++ type contact region 40. Gate insulating film 39 is formed on a region other than the region where source electrode 36 is formed on the surface of silicon carbide epitaxial layer 32. A gate electrode 38 is provided on the silicon carbide epitaxial layer 32 via a gate oxide film 39.
図７に示すような構成を有するＭＯＳＦＥＴでは、ゲート電極３８に電圧を印加すると、ゲート電極３８の下にあるウェル領域３５の表面に反転チャネルが形成されるため、ドレイン電極３４から反転チャネルを介してソース電極３６へ電流を流すことができる。 In the MOSFET having the configuration as shown in FIG. 7, when a voltage is applied to the gate electrode 38, an inversion channel is formed on the surface of the well region 35 below the gate electrode 38, so that the drain electrode 34 passes through the inversion channel. Thus, a current can flow to the source electrode 36.
反転チャネルを形成するためには、ソース領域３７とドリフト領域３３との間に位置するウェル領域３５の表面（反転チャネルが形成される部分）がゲート電極３８によって覆われている必要がある。ゲート電極３８はウェル領域３５の表面のみでなく、ソース領域３７の一部をオーバーラップするように配置されている。 In order to form the inversion channel, the surface of the well region 35 (the portion where the inversion channel is formed) located between the source region 37 and the drift region 33 needs to be covered with the gate electrode 38. The gate electrode 38 is disposed so as to overlap not only the surface of the well region 35 but also a part of the source region 37.
図７に示すようなＭＯＳＦＥＴでは、ゲート絶縁膜３９のうちソース領域３７とゲート電極３８との間に位置する部分で絶縁破壊が生じやすく、ＭＯＳＦＥＴの信頼性を低下させる要因となっている。 In the MOSFET as shown in FIG. 7, dielectric breakdown is likely to occur in a portion of the gate insulating film 39 located between the source region 37 and the gate electrode 38, which causes a reduction in the reliability of the MOSFET.
前述したように、ドーズ量が１０15ｃｍ-2以上の不純物がドープされた高濃度ソース領域３７の表面には凹凸が存在するため、表面の結晶面方位が一定でない。熱酸化速度は面方位依存性を有するので、ソース領域３７の表面を熱酸化することによってゲート絶縁膜３９を形成すると、ゲート絶縁膜（熱酸化膜）３９の厚さが結晶面分布に起因してばらついてしまい、ゲート絶縁膜３９のうち薄い部分では絶縁耐圧が低くなる。また、高濃度で不純物がドープされたソース領域３７には、不純物による欠陥（ディスロケーション）が多く存在しているため、ソース領域３７の上に絶縁特性に優れた熱酸化膜を形成することが困難である。このような問題は、ＳｉＣの物性上の問題であり、これを克服してゲート絶縁膜の信頼性を向上させることは難しい。 As described above, since the surface of the high-concentration source region 37 doped with an impurity having a dose of 10 15 cm −2 or more has irregularities, the crystal plane orientation of the surface is not constant. Since the thermal oxidation rate depends on the plane orientation, when the gate insulating film 39 is formed by thermally oxidizing the surface of the source region 37, the thickness of the gate insulating film (thermal oxide film) 39 is caused by the crystal plane distribution. As a result, the withstand voltage is lowered in the thin portion of the gate insulating film 39. Further, since there are many defects (dislocations) due to impurities in the source region 37 doped with impurities at a high concentration, a thermal oxide film having excellent insulating characteristics can be formed on the source region 37. Have difficulty. Such a problem is a physical property problem of SiC, and it is difficult to overcome this and improve the reliability of the gate insulating film.
一方、ソース領域３７の表面とウェル領域３５の表面とのレベル差（段差）によって、その上に形成されるゲート絶縁膜３９の絶縁耐圧が低下するという問題もある。 On the other hand, the level difference (step) between the surface of the source region 37 and the surface of the well region 35 causes a problem that the withstand voltage of the gate insulating film 39 formed thereon is lowered.
エピタキシャル成長させた炭化珪素エピタキシャル層３２に不純物をドープするためには、炭化珪素エピタキシャル層３２に不純物イオンを注入することが必要不可欠である。また、イオン注入後にアニール処理を行い、不純物を活性化させる必要がある。このとき、例えばｎ型の不純物イオンを１×１０15ｃｍ-2以上のドーズ量で注入した領域に対してアニール処理を行うと、結晶中に大きな歪が生じ、その結果、図７（ｂ）に示すように、不純物イオンが高濃度で注入されたソース領域３７の表面とウェル領域３５の表面との境界部分３９ｂに１ｎｍ以上の段差が形成されてしまう。 In order to dope impurities into the epitaxially grown silicon carbide epitaxial layer 32, it is essential to implant impurity ions into the silicon carbide epitaxial layer 32. Further, it is necessary to activate the impurities by performing an annealing process after ion implantation. At this time, for example, if annealing is performed on a region where n-type impurity ions are implanted at a dose of 1 × 10 15 cm −2 or more, a large strain is generated in the crystal. As a result, FIG. As shown, a step of 1 nm or more is formed at the boundary portion 39b between the surface of the source region 37 and the surface of the well region 35 into which impurity ions are implanted at a high concentration.
このような段差を有する炭化珪素エピタキシャル層３２の表面を熱酸化することによってゲート絶縁膜３９を形成すると、酸化速度は面方位依存性があるため、炭化珪素エピタキシャル層３２の表面のうち境界部分３９ｂにおける熱酸化速度は他の表面に比べて低くなり、結果として、ゲート絶縁膜３９は境界部分３９ｂの段差上で薄くなる。 When gate insulating film 39 is formed by thermally oxidizing the surface of silicon carbide epitaxial layer 32 having such a step, since the oxidation rate depends on the plane orientation, boundary portion 39b of the surface of silicon carbide epitaxial layer 32 is formed. As a result, the gate insulating film 39 becomes thinner on the step of the boundary portion 39b.
従って、図示するように、境界部分３９ｂの上に、ゲート絶縁膜３９が特に薄くなる部分（くびれ）が形成される。図７（ｂ）では、理解しやすくするために「くびれ」を強調して示しているが、実際のくびれはこの図よりも緩やかである。なお、図７（ｂ）に示すように、不純物濃度の高いソース領域３７の熱酸化速度は、不純物濃度が相対的に低いウェル領域３５に比べて高くなるため（増速酸化）、ゲート絶縁膜３９はソース領域３７の上で厚く、ウェル領域３５の上で薄くなる。この増速酸化も上記くびれが形成される要因の１つとなり得る。 Therefore, as shown in the drawing, a portion (necking) where the gate insulating film 39 is particularly thin is formed on the boundary portion 39b. In FIG. 7B, “necking” is emphasized for easy understanding, but the actual constriction is gentler than this figure. As shown in FIG. 7B, since the thermal oxidation rate of the source region 37 having a high impurity concentration is higher than that of the well region 35 having a relatively low impurity concentration (accelerated oxidation), the gate insulating film 39 is thick on the source region 37 and thin on the well region 35. This accelerated oxidation can be one of the factors that cause the above-mentioned constriction.
不純物濃度が高い領域では、ウェル領域と比べて酸化膜が厚くなり絶縁破壊し難くなるので有利になる一面はあるが、実際には、結晶欠陥等の影響により著しく絶縁耐圧の劣化が起こる。 In the region where the impurity concentration is high, the oxide film is thicker than the well region and it is difficult to break down the dielectric, so there is an advantage. However, in reality, the breakdown voltage is significantly deteriorated due to the influence of crystal defects and the like.
また、ゲート電極３８に電圧が印加されると、ゲート絶縁膜３９のうち上記くびれの部分に電界が集中してしまい、絶縁破壊が生じやすくなる。さらに、ゲート絶縁膜３９のくびれ部分とウェル領域３５との界面では反転チャネルが形成されにくいという問題もある。 Further, when a voltage is applied to the gate electrode 38, the electric field concentrates on the constricted portion of the gate insulating film 39, and dielectric breakdown is likely to occur. Furthermore, there is a problem that an inversion channel is hardly formed at the interface between the constricted portion of the gate insulating film 39 and the well region 35.
ソース領域３７の表面状態やや上記くびれによる絶縁耐圧の低下を抑制するために、例えば特許文献１および２は、ゲート絶縁膜とソース領域との間にエピタキシャル層（ｎ--型エピ層やチャネル層）を配置する構成を開示している。この構成によると、ｎ--型エピ層やチャネル層上にゲート絶縁膜を形成するので、ソース領域の表面状態がゲート絶縁膜の絶縁耐圧に与える影響を低減できるが、ソース領域の結晶欠陥に起因する絶縁耐圧の低下を十分に抑制できない。
上述したように、従来の半導体装置では、高濃度で不純物を含むソース領域における表面状態や結晶状態に起因して、優れた絶縁特性を有するゲート絶縁膜を形成することが困難である。 As described above, in a conventional semiconductor device, it is difficult to form a gate insulating film having excellent insulating characteristics due to a surface state or a crystal state in a source region containing impurities at a high concentration.
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供することにある。 The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a highly reliable semiconductor device by improving the withstand voltage in a gate insulating film.
本発明の半導体装置は、基板と、前記基板の主面上に設けられた半導体層と、前記半導体層から電気的に絶縁され、前記半導体層に導電性チャネルを形成することができるゲート電極と、前記導電性チャネルを介して電気的に接続されるソース電極およびドレイン電極と前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを備えた半導体装置であって、前記半導体層に形成された第１導電型のウェル領域と、前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第２導電型のソース領域と、前記半導体層のうち前記ウェル領域が形成されていない部分から構成される第２導電型ドリフト領域とをさらに備え、前記半導体層は、前記ウェル領域の内部に形成され、かつ、前記ソース領域と接する第２導電型の補助ソース領域をさらに有し、前記ソース領域は前記ゲート電極によってオーバーラップされておらず、前記補助ソース領域の一部は前記ゲート電極によってオーバーラップされており、前記補助ソース領域の総ドーズ量は、前記ソース領域の総ドーズ量よりも少ない。 The semiconductor device of the present invention includes a substrate, a semiconductor layer provided on the main surface of the substrate, a gate electrode that is electrically insulated from the semiconductor layer and can form a conductive channel in the semiconductor layer. A semiconductor device comprising a source electrode and a drain electrode that are electrically connected via the conductive channel, and a gate insulating film provided between the semiconductor layer and the gate electrode, wherein the semiconductor layer A first conductivity type well region formed in the well region, a second conductivity type source region formed in the well region and in electrical contact with the source electrode, and the well region of the semiconductor layer. A second conductivity type drift region composed of a portion not formed, wherein the semiconductor layer is formed inside the well region and is in contact with the source region. A source region, the source region is not overlapped by the gate electrode, a part of the auxiliary source region is overlapped by the gate electrode, and the total dose of the auxiliary source region is: Less than the total dose of the source region.
ある好ましい実施形態において、前記半導体層は炭化珪素から形成されている。 In a preferred embodiment, the semiconductor layer is made of silicon carbide.
ある好ましい実施形態において、前記補助ソース領域のうち前記ゲート電極によってオーバーラップされている部分のゲート長方向のサイズはゲート長よりも小さい。 In a preferred embodiment, a size in a gate length direction of a portion of the auxiliary source region overlapped by the gate electrode is smaller than the gate length.
前記半導体層の表面のうち前記補助ソース領域上に位置する領域と前記ウェル領域上に位置する領域との境界部における段差は１ｎｍ以下であることが好ましい。 It is preferable that a step at a boundary portion between a region located on the auxiliary source region and a region located on the well region in the surface of the semiconductor layer is 1 nm or less.
前記補助ソース領域は前記ソース領域よりも薄くてもよい。 The auxiliary source region may be thinner than the source region.
前記補助ソース領域は前記ソース領域よりも厚くてもよい。 The auxiliary source region may be thicker than the source region.
前記ソース領域は不純物として窒素を含んでもよい。 The source region may contain nitrogen as an impurity.
前記補助ソース領域は不純物として燐を含んでもよい。 The auxiliary source region may include phosphorus as an impurity.
ある好ましい実施形態において、前記基板は第２導電型の半導体基板であり、前記半導体層は前記半導体基板の主面に形成され、前記ドレイン電極は前記半導体基板の裏面に形成されている。 In a preferred embodiment, the substrate is a second conductivity type semiconductor substrate, the semiconductor layer is formed on a main surface of the semiconductor substrate, and the drain electrode is formed on a back surface of the semiconductor substrate.
本発明の半導体装置の製造方法は、（Ａ）基板上に第２導電型の半導体層を形成する工程と、（Ｂ）前記半導体層の選択された領域に第１導電型の不純物をイオン注入して第１導電型イオン注入領域を形成する工程と、（Ｃ）前記第１導電型イオン注入領域の選択された領域に第２導電型不純物をイオン注入して、第２導電型イオン注入領域、および前記第１導電型イオン注入領域よりも高い濃度で第２導電型不純物がイオン注入された高濃度イオン注入領域をそれぞれ形成する工程と、（Ｄ）前記半導体層に対して活性化アニール処理を行って、前記第２導電型イオン注入領域および前記高濃度イオン注入領域から補助ソース領域およびソース領域をそれぞれ形成し、かつ、前記第１導電型イオン注入領域のうち前記補助ソース領域および前記ソース領域が形成されなかった領域からウェル領域を形成する工程と、（Ｅ）前記半導体層上にゲート絶縁膜を形成する工程と、（Ｆ）前記半導体層のうち導電性チャネルが形成される領域と、前記補助ソース領域の一部とを覆うように、前記ゲート絶縁膜上にゲート電極を形成する工程とを包含する。 The method of manufacturing a semiconductor device according to the present invention includes (A) a step of forming a second conductivity type semiconductor layer on a substrate, and (B) ion implantation of a first conductivity type impurity in a selected region of the semiconductor layer. Forming a first conductivity type ion implantation region, and (C) implanting a second conductivity type impurity into a selected region of the first conductivity type ion implantation region to thereby form a second conductivity type ion implantation region. And a step of forming a high concentration ion implantation region in which the second conductivity type impurity is ion implanted at a concentration higher than that of the first conductivity type ion implantation region, and (D) an activation annealing process on the semiconductor layer. To form an auxiliary source region and a source region from the second conductivity type ion implantation region and the high concentration ion implantation region, respectively, and among the first conductivity type ion implantation region, the auxiliary source region and A step of forming a well region from the region where the source region was not formed, (E) a step of forming a gate insulating film on the semiconductor layer, and (F) forming a conductive channel in the semiconductor layer. Forming a gate electrode on the gate insulating film so as to cover the region and a part of the auxiliary source region.
ある好ましい実施形態において。前記工程（Ｂ）は、前記半導体層上にウェル領域形成用マスクを形成する工程を含み、前記工程（Ｃ）は、前記ウェル領域形成用マスク上に、ゲート長を規定する厚さを有する膜を形成する工程と、前記膜を介して前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程と、前記半導体層上に前記ソース領域を規定する開口部を有するソース領域形成用マスクを形成する工程と、前記ソース領域形成用マスクを用いて、前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程とを包含する。 In certain preferred embodiments. The step (B) includes a step of forming a well region formation mask on the semiconductor layer, and the step (C) is a film having a thickness defining a gate length on the well region formation mask. A step of performing ion implantation of a second conductivity type impurity into the first conductivity type ion implantation region through the film, and a source region having an opening defining the source region on the semiconductor layer Forming a formation mask; and performing ion implantation of a second conductivity type impurity in the first conductivity type ion implantation region using the source region formation mask.
本発明の半導体装置によると、表面凹凸が低減され、かつ結晶性の高い半導体層上にゲート絶縁膜が形成されるので、ゲート絶縁膜の絶縁特性を向上できる。通電時の損失（オン抵抗）を低く抑えつつ、ゲート絶縁膜の絶縁破壊電界を改善できるので、従来よりも信頼性の高い半導体装置を提供できる。 According to the semiconductor device of the present invention, the surface unevenness is reduced and the gate insulating film is formed on the highly crystalline semiconductor layer, so that the insulating characteristics of the gate insulating film can be improved. Since the dielectric breakdown electric field of the gate insulating film can be improved while suppressing loss (on-resistance) during energization, a semiconductor device with higher reliability than the conventional one can be provided.
また、本発明の半導体装置の製造方法によると、製造プロセスを複雑にすることなく、信頼性の高い半導体装置を製造できる。さらに、セルフアライメントを利用して、ソース領域よりも層ドーズ量の少ない補助ソース領域を形成すると、従来よりもゲート長を小さく抑えることができ、高信頼かつ高性能な半導体装置を製造できるので、特に有利である。 In addition, according to the semiconductor device manufacturing method of the present invention, a highly reliable semiconductor device can be manufactured without complicating the manufacturing process. Furthermore, by using self-alignment to form an auxiliary source region with a smaller layer dose than the source region, the gate length can be kept smaller than before, and a highly reliable and high performance semiconductor device can be manufactured. Particularly advantageous.
本発明による半導体装置は、ソース領域と電気的に接続され、かつソース領域よりも不純物の総ドーズ量が少ない補助ソース領域を有しており、この補助ソース領域の一部がゲート電極によってオーバーラップされていることを特徴とする。 The semiconductor device according to the present invention has an auxiliary source region that is electrically connected to the source region and has a smaller total impurity dose than the source region, and a part of the auxiliary source region is overlapped by the gate electrode. It is characterized by being.
以下、図１（ａ）および（ｂ）を参照しながら、本発明による半導体装置の好ましい実施形態である縦型ＭＯＳＦＥＴを説明する。図１（ａ）および（ｂ）は、縦型ＭＩＳＦＥＴの一部を示す断面模式図である。なお、本発明の半導体装置はＤＩＭＯＳＦＥＴ（Double Implanted Metal-Oxide-Semiconductor Field-Effect Transistor）であれば良く、縦型ＭＯＳＦＥＴに限定されない。 Hereinafter, a vertical MOSFET which is a preferred embodiment of a semiconductor device according to the present invention will be described with reference to FIGS. 1A and 1B are schematic cross-sectional views showing a part of a vertical MISFET. The semiconductor device of the present invention may be a DIMOSFET (Double Implanted Metal-Oxide-Semiconductor Field-Effect Transistor), and is not limited to a vertical MOSFET.
図１（ａ）に示す半導体装置１００は、半導体基板４１の主面上に形成された半導体層４２と、半導体層４２の上に設けられたソース電極５１およびゲート電極５３と、半導体基板４１の裏面に設けられたドレイン電極５５とを有している。半導体基板４１は、例えば低抵抗のｎ+型炭化珪素基板であり、半導体層４２は、例えば炭化珪素エピタキシャル層である。 A semiconductor device 100 shown in FIG. 1A includes a semiconductor layer 42 formed on a main surface of a semiconductor substrate 41, a source electrode 51 and a gate electrode 53 provided on the semiconductor layer 42, and a semiconductor substrate 41. And a drain electrode 55 provided on the back surface. The semiconductor substrate 41 is, for example, a low resistance n + -type silicon carbide substrate, and the semiconductor layer 42 is, for example, a silicon carbide epitaxial layer.
半導体層４２は、半導体基板４１の導電型とは異なる導電型（ここではｐ型）を有するウェル領域４５と、半導体層４２のうちウェル領域４５が形成されていない部分から構成されるドリフト領域４３とを有している。なお、図１では単一のウェル領域４５が示されているが、半導体装置１００は、典型的には複数のウェル領域４５を有している。ドリフト領域４３は、例えば、半導体基板４１のｎ型不純物濃度よりも低い濃度でｎ型不純物を含むｎ-型炭化珪素層である。 The semiconductor layer 42 includes a well region 45 having a conductivity type (here, p-type) different from the conductivity type of the semiconductor substrate 41 and a drift region 43 composed of a portion of the semiconductor layer 42 where the well region 45 is not formed. And have. Although a single well region 45 is shown in FIG. 1, the semiconductor device 100 typically has a plurality of well regions 45. Drift region 43 is, for example, an n − type silicon carbide layer containing n type impurities at a concentration lower than the n type impurity concentration of semiconductor substrate 41.
ウェル領域４５の内部には、ソース領域４７、補助ソース領域４８およびコンタクト領域５０が形成されている。ソース領域４７は、ソース電極５１と接続されている。ソース領域４７は、ソース電極５１と良好なオーミックコンタクトを形成するため、例えば１×１０18ｃｍ-3以上の高濃度で、半導体基板４１の導電型と同じ導電型（例えばｎ型）の不純物を含む。一方、補助ソース領域４８は、ソース領域４７と接するように配置されており、ソース領域４７よりも少ないドーズ量で、ソース領域４７の導電型と同じ導電型（例えばｎ型）の不純物を含んでいる。従って、補助ソース領域４８はソース領域４７よりも平坦な表面を有しており、また、補助ソース領域４８における結晶欠陥はソース領域４７における結晶欠陥より少ない。コンタクト領域５０はウェル領域４５と同じ導電型（ここではｐ++型）を有し、ソース電極５１とウェル領域４５とを電気的に接続するために設けられている。 Inside the well region 45, a source region 47, an auxiliary source region 48, and a contact region 50 are formed. The source region 47 is connected to the source electrode 51. In order to form a good ohmic contact with the source electrode 51, the source region 47 is doped with impurities of the same conductivity type (for example, n-type) as that of the semiconductor substrate 41 at a high concentration of, for example, 1 × 10 18 cm −3 or more. Including. On the other hand, the auxiliary source region 48 is disposed so as to be in contact with the source region 47 and contains impurities of the same conductivity type (for example, n-type) as the conductivity type of the source region 47 with a dose amount smaller than that of the source region 47. Yes. Therefore, the auxiliary source region 48 has a flatter surface than the source region 47, and crystal defects in the auxiliary source region 48 are less than crystal defects in the source region 47. The contact region 50 has the same conductivity type as the well region 45 (here, p ++ type), and is provided to electrically connect the source electrode 51 and the well region 45.
ゲート電極５３は、半導体層４２の上にゲート絶縁膜４９を介して設けられており、ドリフト領域４３と補助ソース領域４８との間に位置するウェル領域４５を覆っている。また、ゲート電極５３は、補助ソース領域４８の一部と重なるが、ソース領域５１とは重ならないように配置されている。 The gate electrode 53 is provided on the semiconductor layer 42 via the gate insulating film 49 and covers the well region 45 located between the drift region 43 and the auxiliary source region 48. The gate electrode 53 is arranged so as to overlap a part of the auxiliary source region 48 but not the source region 51.
半導体装置１００は、図７に示すような従来の半導体装置と比べて、以下に説明するような利点を有する。 The semiconductor device 100 has the following advantages compared to the conventional semiconductor device as shown in FIG.
上述したように、従来の半導体装置では、ゲート絶縁膜は、高濃度で不純物を含むソース領域上に形成されるので、ソース領域表面とウェル領域表面とのレベル差に起因して、ゲート絶縁膜に図７（ｂ）に示すようなくびれが生じて絶縁破壊を引き起こしやすい。また、ソース領域における表面凹凸や結晶欠陥の影響により、優れた絶縁特性を有するゲート絶縁膜が得られ難い。さらに、ゲート絶縁膜が熱酸化膜の場合、図７（ｂ）に示す境界部分３９ｂにおいて、増速酸化によって熱酸化膜の厚さが変化しやすくなり、これがくびれ形成の一因となり得る。 As described above, in the conventional semiconductor device, since the gate insulating film is formed on the source region containing impurities at a high concentration, the gate insulating film is caused by the level difference between the source region surface and the well region surface. As shown in FIG. 7B, constriction is generated and dielectric breakdown is likely to occur. Further, it is difficult to obtain a gate insulating film having excellent insulating characteristics due to the influence of surface irregularities and crystal defects in the source region. Further, when the gate insulating film is a thermal oxide film, the thickness of the thermal oxide film is likely to change due to the accelerated oxidation at the boundary portion 39b shown in FIG. 7B, which may contribute to the formation of a constriction.
これに対し、半導体装置１００では、ゲート絶縁膜４９は、ソース領域４７よりもドーズ量の少ない補助ソース領域４８の上に形成される。補助ソース領域４８とウェル領域４５との不純物濃度の差が低減されるので、ゲート絶縁膜４９に図７（ｂ）に示すようなくびれが生じにくい。また、補助ソース領域４８を形成することによって、上述したような増速酸化による熱酸化膜の厚さの変化が従来よりも緩やかになるので、くびれの形成が抑制できる。さらに、補助ソース領域４８の表面凹凸や不純物による結晶歪は、ソース領域４７よりも低減されているので、下地となる半導体層の表面状態や結晶状態に起因するゲート絶縁膜４９の絶縁特性の低下を抑制できる。従って、ソース電極５１とのコンタクト抵抗を小さく保ちつつ、ゲート絶縁膜４９の絶縁耐圧を向上でき、半導体装置１００の長期信頼性を向上できる。 On the other hand, in the semiconductor device 100, the gate insulating film 49 is formed on the auxiliary source region 48 having a smaller dose than the source region 47. Since the difference in impurity concentration between the auxiliary source region 48 and the well region 45 is reduced, the gate insulating film 49 is less likely to be constricted as shown in FIG. Further, by forming the auxiliary source region 48, the change in the thickness of the thermal oxide film due to the accelerated oxidation as described above becomes more gradual than before, so that the formation of the constriction can be suppressed. Furthermore, since the surface distortion of the auxiliary source region 48 and crystal distortion due to impurities are reduced as compared with the source region 47, the insulating characteristics of the gate insulating film 49 are deteriorated due to the surface state and crystal state of the underlying semiconductor layer. Can be suppressed. Therefore, the withstand voltage of the gate insulating film 49 can be improved while keeping the contact resistance with the source electrode 51 small, and the long-term reliability of the semiconductor device 100 can be improved.
本発明では、補助ソース領域４８は、ゲート絶縁膜４９の絶縁耐圧を確保できるように十分に低い濃度で不純物を含む一方で、半導体装置１００の寄生抵抗とならないように十分に低いシート抵抗を有することが望ましい。従って、補助ソース領域４８の総ドーズ量は、ソース領域４７の総ドーズ量よりも少なく、例えば１×１０15ｃｍ-2以下であることが好ましい。より好ましくは１×１０14ｃｍ-2以下である。また、ドーピング濃度が１×１０17ｃｍ-3以下であれば、ゲート絶縁膜４９の絶縁特性の低下をより効果的に抑制できる。一方、補助ソース領域４８の抵抗を低く抑えるために、例えば補助ソース領域４８の不純物として燐を用いる場合、補助ソース領域４８における燐のドーズ量は１×１０12ｃｍ-2以上であることが好ましい。 In the present invention, the auxiliary source region 48 contains impurities at a sufficiently low concentration so as to ensure the withstand voltage of the gate insulating film 49, while having a sufficiently low sheet resistance so as not to become a parasitic resistance of the semiconductor device 100. It is desirable. Therefore, the total dose of the auxiliary source region 48 is preferably smaller than the total dose of the source region 47, for example, 1 × 10 15 cm −2 or less. More preferably, it is 1 × 10 14 cm −2 or less. In addition, when the doping concentration is 1 × 10 17 cm −3 or less, it is possible to more effectively suppress the deterioration of the insulating characteristics of the gate insulating film 49. On the other hand, in order to keep the resistance of the auxiliary source region 48 low, for example, when phosphorus is used as the impurity of the auxiliary source region 48, the phosphorus dose in the auxiliary source region 48 is preferably 1 × 10 12 cm −2 or more. .
半導体装置１００は、製造プロセスを複雑にすることなく製造され得る。後述するように、セルフアライメントを利用して補助ソース領域４８を形成すると、従来よりもゲート長を小さくできるので有利である。補助ソース領域４８のドーズ量や厚さにもよるが、ゲート長を、例えば１μｍ以下、より好ましくは０．５μｍ以下まで小さくすることが可能になる。 The semiconductor device 100 can be manufactured without complicating the manufacturing process. As will be described later, when the auxiliary source region 48 is formed by utilizing self-alignment, it is advantageous because the gate length can be made smaller than before. Although depending on the dose and thickness of the auxiliary source region 48, the gate length can be reduced to, for example, 1 μm or less, more preferably 0.5 μm or less.
ゲート絶縁膜４９に生じるくびれをより確実に防止するためには、補助ソース領域４８の表面（補助ソース領域４８とゲート絶縁膜４９との界面）と、ウェル領域４５の表面（ウェル領域４５とゲート絶縁膜４９との界面）との段差が１ｎｍ以下であることが好ましい。このような段差は、ウェル領域４５および補助ソース領域４８のドーズ量や、補助ソース領域４８の形成方法（不純物イオン注入方法など）や形成条件などを制御することによって実現できる。 In order to prevent the constriction generated in the gate insulating film 49 more reliably, the surface of the auxiliary source region 48 (interface between the auxiliary source region 48 and the gate insulating film 49) and the surface of the well region 45 (well region 45 and gate). The step difference from the interface with the insulating film 49 is preferably 1 nm or less. Such a step can be realized by controlling the dose amount of the well region 45 and the auxiliary source region 48, the formation method (impurity ion implantation method, etc.) and the formation conditions of the auxiliary source region 48, and the like.
補助ソース領域４８にドープされる不純物（本実施形態ではｎ型不純物）の種類は特に限定されないが、半導体層４２が炭化珪素層である場合には、上記不純物として燐を用いることが好ましい。燐の炭化珪素に対する拡散係数は比較的高いので、燐の濃度が低い場合でも補助ソース領域４８のシート抵抗をより低くできるからである。これに対し、ソース領域４７にドープされる不純物（ｎ型不純物）は、ソース電極５１とのコンタクトを形成する際の熱処理によって蒸発しないように炭化珪素に対して低い拡散係数を有することが好ましく、そのような不純物として例えば窒素を用いることができる。これによって、低いコンタクト抵抗を有するソース領域４７が得られる。 The kind of impurity doped in the auxiliary source region 48 (in this embodiment, n-type impurity) is not particularly limited. However, when the semiconductor layer 42 is a silicon carbide layer, it is preferable to use phosphorus as the impurity. This is because the diffusion coefficient of phosphorus with respect to silicon carbide is relatively high, so that the sheet resistance of the auxiliary source region 48 can be further reduced even when the concentration of phosphorus is low. In contrast, the impurity doped in the source region 47 (n-type impurity) preferably has a low diffusion coefficient with respect to silicon carbide so as not to evaporate by heat treatment when forming a contact with the source electrode 51. For example, nitrogen can be used as such an impurity. As a result, a source region 47 having a low contact resistance is obtained.
補助ソース領域４８の厚さは特に限定されないが、図１（ａ）に示すように補助ソース領域４８がソース領域４７よりも薄いと、後述するようにセルフアライメントによって補助ソース領域４８を容易に形成できるという利点がある。補助ソース領域４８の厚さは、好ましくは１μｍ以下、より好ましくは５００ｎｍ以下である。例えば、ソース領域４７に接触抵抗の低い電極を形成するためにソース領域４７の厚さを３００ｎｍ以上とし、補助ソース領域４８の厚さを例えば２００ｎｍ程度としてもよい。 Although the thickness of the auxiliary source region 48 is not particularly limited, when the auxiliary source region 48 is thinner than the source region 47 as shown in FIG. 1A, the auxiliary source region 48 is easily formed by self-alignment as will be described later. There is an advantage that you can. The thickness of the auxiliary source region 48 is preferably 1 μm or less, more preferably 500 nm or less. For example, in order to form an electrode with low contact resistance in the source region 47, the thickness of the source region 47 may be set to 300 nm or more, and the thickness of the auxiliary source region 48 may be set to about 200 nm, for example.
あるいは、補助ソース領域４８はソース領域４７よりも厚くても良い。この場合の半導体装置１００の構成を図１（ｂ）に示す。この構成によると、補助ソース領域４８におけるシート抵抗を低減できるという利点がある。 Alternatively, the auxiliary source region 48 may be thicker than the source region 47. A configuration of the semiconductor device 100 in this case is shown in FIG. This configuration has an advantage that the sheet resistance in the auxiliary source region 48 can be reduced.
補助ソース領域４８におけるドーズ量を抑えた場合でも、補助ソース領域４８にはウェル領域４５よりも多量の不純物（ｎ型およびｐ型不純物）が含まれているので、ゲート絶縁膜４９のうち補助ソース領域４８の上に形成された部分４９ｓの絶縁特性は、ウェル領域５の上に形成された部分４９ｗの絶縁特性よりも若干低くなる。従って、補助ソース領域８のうちゲート電極１３によってオーバーラップされる部分の面積を小さく抑えることが好ましい。これにより、上記部分４９ｓのうち電位差が生じる領域、すなわち補助ソース領域４８とゲート電極５３とで挟まれた領域の面積を低減できるので、ゲート絶縁膜４９の信頼性をより高くできる。 Even when the dose in the auxiliary source region 48 is suppressed, the auxiliary source region 48 contains a larger amount of impurities (n-type and p-type impurities) than the well region 45. The insulating property of the portion 49 s formed on the region 48 is slightly lower than the insulating property of the portion 49 w formed on the well region 5. Therefore, it is preferable to keep the area of the auxiliary source region 8 overlapped by the gate electrode 13 small. As a result, the area of the portion 49s where the potential difference occurs, that is, the area sandwiched between the auxiliary source region 48 and the gate electrode 53 can be reduced, so that the reliability of the gate insulating film 49 can be further increased.
具体的には、補助ソース領域４８のうちゲート電極５３によってオーバーラップされる部分におけるゲート長方向のサイズｂは小さい方が良く、例えばゲート長ａよりも小さいことが好ましい。ただし、ゲート長ａが１μｍ以下の短ゲート構造を有する炭化珪素ＭＯＳＦＥＴの開発が進んでいることを考慮すると、上記サイズｂは、加工が可能な程度に小さく抑えられていればよく、ゲート長ａ以上であってもよい。 Specifically, the size b in the gate length direction in the portion of the auxiliary source region 48 that is overlapped by the gate electrode 53 is preferably smaller, and is preferably smaller than the gate length a, for example. However, considering that the development of a silicon carbide MOSFET having a short gate structure with a gate length a of 1 μm or less is in progress, the size b has only to be kept small enough to allow processing, and the gate length a It may be the above.
ゲート絶縁膜４９は、炭化珪素層などの半導体層４２の熱酸化によって形成された熱酸化膜（ＳｉＯ2膜）であってもよいし、半導体層４２の上にＣＶＤ法などによって堆積された堆積膜であってもよい。いずれの場合でも、下地となる半導体層４２の表面状態や結晶状態に起因するゲート絶縁膜４９の特性劣化を防止できる。 The gate insulating film 49 may be a thermal oxide film (SiO 2 film) formed by thermal oxidation of the semiconductor layer 42 such as a silicon carbide layer, or a deposition deposited on the semiconductor layer 42 by a CVD method or the like. It may be a membrane. In any case, it is possible to prevent the deterioration of the characteristics of the gate insulating film 49 due to the surface state or crystal state of the semiconductor layer 42 serving as a base.
（実施形態１）
以下、図面を参照しながら、本発明による実施形態１の半導体装置を説明する。本実施形態は炭化珪素を用いた縦型ＭＯＳＦＥＴである。
(Embodiment 1)
Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings. This embodiment is a vertical MOSFET using silicon carbide.
本実施形態のＭＯＳＦＥＴは複数のユニットセルを備えており、図２（ａ）は、そのうちの４個のユニットセルの構成を示す平面図である。また、図２（ｂ）は、図２（ａ）に示すＭＯＳＦＥＴにおける半導体層（炭化珪素エピタキシャル層）の上面図である。図２（ｃ）は、図２（ａ）および（ｂ）におけるＩ−Ｉ’断面図である。 The MOSFET of the present embodiment includes a plurality of unit cells, and FIG. 2A is a plan view showing the configuration of four of the unit cells. FIG. 2B is a top view of the semiconductor layer (silicon carbide epitaxial layer) in the MOSFET shown in FIG. FIG. 2C is a cross-sectional view taken along the line I-I ′ in FIGS.
本実施形態のＭＯＳＦＥＴは、低抵抗の炭化珪素基板１の主面上に形成された炭化珪素エピタキシャル層（厚さ：例えば１０μｍ）２と、炭化珪素エピタキシャル層２の上に設けられたソース電極１１およびゲート電極１３と、炭化珪素基板１の裏面に設けられたドレイン電極１５とを有している。 The MOSFET of this embodiment includes a silicon carbide epitaxial layer (thickness: 10 μm, for example) 2 formed on the main surface of a low-resistance silicon carbide substrate 1 and a source electrode 11 provided on the silicon carbide epitaxial layer 2. And gate electrode 13 and drain electrode 15 provided on the back surface of silicon carbide substrate 1.
炭化珪素基板１は、例えば４Ｈ−ＳｉＣからなり、（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有するオフアングル基板である。また、炭化珪素基板１の導電型はｎ型であり、ｎ型不純物のドーピング濃度は１×１０18ｃｍ-3〜５×１０19ｃｍ-3程度である。 The silicon carbide substrate 1 is an off-angle substrate made of, for example, 4H—SiC and having a main surface inclined by 8 ° (off-angle) from the (0001) plane toward the <11-20> direction. Silicon carbide substrate 1 has n-type conductivity, and the n-type impurity doping concentration is about 1 × 10 18 cm −3 to 5 × 10 19 cm −3 .
炭化珪素エピタキシャル層２は、複数のｐ型ウェル領域（厚さ：例えば８００ｎｍ）５と、ドリフト領域３とを有している。ドリフト領域３は、ｎ型のＳｉＣをエピタキシャル成長させることによって形成されている。ドリフト領域３におけるｎ型不純物のドーピング濃度は、炭化珪素基板１のドーピング濃度よりも低く、例えば６００Ｖ耐圧のＭＯＳＦＥＴの場合、１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度に設定される。複数のウェル領域５は、炭化珪素エピタキシャル層２の表面近傍の選択された領域に設けられており、そのｐ型不純物ドーピング濃度は、例えば１×１０17ｃｍ-3程度に設定される。 Silicon carbide epitaxial layer 2 has a plurality of p-type well regions (thickness: 800 nm, for example) 5 and drift region 3. Drift region 3 is formed by epitaxially growing n-type SiC. The doping concentration of the n-type impurity in the drift region 3 is lower than the doping concentration of the silicon carbide substrate 1, and is set to about 1 × 10 15 cm −3 to 1 × 10 16 cm −3 in the case of a MOSFET with a withstand voltage of 600 V, for example. The The plurality of well regions 5 are provided in a selected region near the surface of the silicon carbide epitaxial layer 2, and the p-type impurity doping concentration thereof is set to, for example, about 1 × 10 17 cm −3 .
ウェル領域５の内部には、ｎ型不純物として窒素を含むｎ型のソース領域（厚さ７ｄ：例えば２００ｎｍ）７と、ウェル領域５とソース電極１１とを接続するためのｐ++型コンタクト領域１０が形成されている。ソース領域７の窒素濃度は例えば１×１０18ｃｍ-3以上である。ソース領域７の周囲には、ｎ型不純物として燐を含むｎ型の補助ソース領域（厚さ８ｄ：例えば１５０ｎｍ）８が形成されている。補助ソース領域８の燐濃度は例えば１×１０17ｃｍ-3である。補助ソース領域８のゲート長方向におけるサイズ８ｓは、例えば５μｍ以下である。また、補助ソース領域８の外縁とウェル領域５の端部との距離（ゲート長）ａは、例えば１μｍである。 Inside the well region 5, an n-type source region (thickness 7d: 200 nm, for example) 7 containing nitrogen as an n-type impurity and a p ++ type contact region for connecting the well region 5 and the source electrode 11 are provided. 10 is formed. The nitrogen concentration in the source region 7 is, for example, 1 × 10 18 cm −3 or more. Around the source region 7, an n-type auxiliary source region (thickness 8d: 150 nm, for example) 8 containing phosphorus as an n-type impurity is formed. The phosphorus concentration in the auxiliary source region 8 is, for example, 1 × 10 17 cm −3 . The size 8s of the auxiliary source region 8 in the gate length direction is, for example, 5 μm or less. The distance (gate length) a between the outer edge of the auxiliary source region 8 and the end of the well region 5 is, for example, 1 μm.
ソース電極１１は、ソース領域７の少なくとも一部およびｐ++型コンタクト領域１０の少なくとも一部と接するように設けられ、ソース電極１１とこれらの領域７、１０との間にはオーミック接触が形成されている。 The source electrode 11 is provided so as to be in contact with at least a part of the source region 7 and at least a part of the p ++ contact region 10, and an ohmic contact is formed between the source electrode 11 and these regions 7, 10. Has been.
ゲート絶縁膜９は、炭化珪素エピタキシャル層２の上に形成されている。本実施形態におけるゲート絶縁膜９は、炭化珪素エピタキシャル層２を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート絶縁膜９の厚さは、ＭＯＳＦＥＴデバイスを駆動するときのゲート電圧などによっても変わるが、例えば数８０ｎｍである。ゲート絶縁膜９は、炭化珪素エピタキシャル層２の表面のうちソース電極１１が形成されている領域以外の領域に亘って形成される。ただし、ゲート絶縁膜９はソース電極１１と接していないことが好ましい。ソース電極１１と接すると、ソース電極（例えばＮｉ電極）１１からＮｉなどがゲート絶縁膜９に拡散し、ゲート絶縁膜９の絶縁耐圧を低下させるおそれがある。 Gate insulating film 9 is formed on silicon carbide epitaxial layer 2. The gate insulating film 9 in the present embodiment is a thermal oxide film (SiO 2 film) formed by thermally oxidizing the silicon carbide epitaxial layer 2. The thickness of the gate insulating film 9 varies depending on the gate voltage when the MOSFET device is driven, but is several 80 nm, for example. Gate insulating film 9 is formed over a region other than the region where source electrode 11 is formed on the surface of silicon carbide epitaxial layer 2. However, the gate insulating film 9 is preferably not in contact with the source electrode 11. When in contact with the source electrode 11, Ni or the like diffuses from the source electrode (for example, Ni electrode) 11 to the gate insulating film 9, and there is a possibility that the withstand voltage of the gate insulating film 9 is lowered.
ゲート電極１３は、ゲート絶縁膜９の上に、補助ソース領域８の一部、および補助ソース領域８とドリフト領域３との間のウェル領域５をオーバーラップするように設けられている。補助ソース領域８のうちゲート電極１３によってオーバーラップされている部分のゲート方向のサイズｂは、例えば０．５μｍである。 The gate electrode 13 is provided on the gate insulating film 9 so as to overlap a part of the auxiliary source region 8 and the well region 5 between the auxiliary source region 8 and the drift region 3. The size b in the gate direction of the portion of the auxiliary source region 8 that is overlapped by the gate electrode 13 is, for example, 0.5 μm.
本実施形態のＭＯＳＦＥＴは、以下のように動作する。 The MOSFET of this embodiment operates as follows.
ゲート電極１３にゲート電圧が印加されると、補助ソース領域８とドリフト領域３との間のウェル領域５の表面に反転層（反転型チャネル層）が形成される。反転層が形成されると、ドレイン電極１５から、ドリフト領域３、反転層および補助ソース領域８を経てソース領域７へ電流（ドレイン電流）が流れる。 When a gate voltage is applied to the gate electrode 13, an inversion layer (inversion type channel layer) is formed on the surface of the well region 5 between the auxiliary source region 8 and the drift region 3. When the inversion layer is formed, a current (drain current) flows from the drain electrode 15 to the source region 7 through the drift region 3, the inversion layer, and the auxiliary source region 8.
以下、図３〜図５を参照しながら、本実施形態のＭＯＳＦＥＴの製造方法を説明する。図３〜図５は、本実施形態のＭＯＳＦＥＴの製造方法を説明するための断面模式図である。これらの図における各構成要素のサイズは、実際のサイズと対応していない。例えば図３では、注入マスク２１はイオン注入領域２３よりも薄く示されているが、実際にはイオン注入領域２３よりも厚く形成される。 Hereinafter, the manufacturing method of the MOSFET of this embodiment will be described with reference to FIGS. 3 to 5 are schematic cross-sectional views for explaining the method of manufacturing the MOSFET of this embodiment. The size of each component in these figures does not correspond to the actual size. For example, in FIG. 3, the implantation mask 21 is shown thinner than the ion implantation region 23, but actually is formed thicker than the ion implantation region 23.
まず、図３（ａ）に示すように、炭化珪素基板１の主面上にＣＶＤ法で形成された炭化珪素エピタキシャル層２の表面に、第１の注入マスク２１を形成する。第１の注入マスク２１は、炭化珪素エピタキシャル層２のうち第１導電型（ここではｐ型）の不純物を注入する領域を規定する開口部を有している。第１の注入マスク２１は、炭化珪素エピタキシャル層２の上に、例えばＴＥＯＳ（tetra-ethoxysilane）膜を堆積した後、フォトリソグラフィおよびエッチング工程によってＴＥＯＳ膜をパターニングすることにより形成できる。ＴＥＯＳ膜をパターニングする際、ドライエッチングのみで行うと、炭化珪素エピタキシャル層２の表面に１ｎｍより大きい段差が生じるおそれがあるため、ドライエッチングにウェットエッチングを組み合わせたエッチング手法を適用することが望ましい。具体的には、ＴＥＯＳ膜のうち不図示のレジストマスクによって覆われていない領域の大部分をドライエッチングで除去した後、炭化珪素エピタキシャル層２の上に薄く残った部分をウェットエッチングで除去する。このような手法を用いると、第１の注入マスク２１の形成によって、炭化珪素エピタキシャル層２の表面に与えるダメージを抑えることができる。第１の注入マスク２１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましく、例えば２μｍである。 First, as shown in FIG. 3A, a first implantation mask 21 is formed on the surface of silicon carbide epitaxial layer 2 formed by CVD on the main surface of silicon carbide substrate 1. First implantation mask 21 has an opening that defines a region of silicon carbide epitaxial layer 2 where a first conductivity type (here, p-type) impurity is implanted. The first implantation mask 21 can be formed by depositing, for example, a TEOS (tetra-ethoxysilane) film on the silicon carbide epitaxial layer 2 and then patterning the TEOS film by photolithography and etching processes. When patterning the TEOS film, if only dry etching is performed, a step larger than 1 nm may be formed on the surface of the silicon carbide epitaxial layer 2. Therefore, it is desirable to apply an etching method in which wet etching is combined with dry etching. Specifically, most of the region of the TEOS film that is not covered by a resist mask (not shown) is removed by dry etching, and then the portion that remains thin on the silicon carbide epitaxial layer 2 is removed by wet etching. When such a method is used, damage to the surface of the silicon carbide epitaxial layer 2 can be suppressed by forming the first implantation mask 21. The thickness of the first implantation mask 21 is determined by its material and implantation conditions, but is preferably set sufficiently larger than the implantation range, for example, 2 μm.
次いで、図３（ｂ）に示すように、第１の注入マスク２１の上方から炭化珪素エピタキシャル層２に、ｐ型の不純物イオン（例えばＡｌイオン）２２を注入する。不純物イオンの注入は多段階で行ってもよい。これにより、炭化珪素エピタキシャル層２に、ｐ型の不純物イオンが注入された第１導電型イオン注入領域２３が形成される。また、炭化珪素エピタキシャル層２のうち不純物イオンが注入されずに残った領域は、ｎ型のドリフト領域３となる。 Next, as shown in FIG. 3B, p-type impurity ions (for example, Al ions) 22 are implanted into the silicon carbide epitaxial layer 2 from above the first implantation mask 21. Impurity ion implantation may be performed in multiple stages. Thereby, first conductivity type ion implantation region 23 in which p type impurity ions are implanted is formed in silicon carbide epitaxial layer 2. In addition, a region of the silicon carbide epitaxial layer 2 remaining without being implanted with impurity ions is an n-type drift region 3.
続いて、図３（ｃ）に示すように、第１の注入マスク２１および炭化珪素エピタキシャル層２の上に、例えばＴＥＯＳ膜からなる第２の注入マスク２４を形成する。第２の注入マスク２４の厚さは例えば１μｍであり、この厚さによってＭＯＳＦＥＴのゲート長が規定される。例えば、第２の注入マスク２４の厚さを１μｍより小さく（例えば０．５μｍ）でき、これにより１μｍより小さいゲート長を有するＭＯＳＦＥＴを容易に製造できる。 Subsequently, as shown in FIG. 3C, a second implantation mask 24 made of, for example, a TEOS film is formed on the first implantation mask 21 and the silicon carbide epitaxial layer 2. The thickness of the second implantation mask 24 is, for example, 1 μm, and the gate length of the MOSFET is defined by this thickness. For example, the thickness of the second implantation mask 24 can be made smaller than 1 μm (for example, 0.5 μm), whereby a MOSFET having a gate length smaller than 1 μm can be easily manufactured.
なお、第２の注入マスク２４は、炭化珪素エピタキシャル層２および第１の注入マスク２１の表面に亘ってＴＥＯＳ膜を形成した後、エッチバックにより、ＴＥＯＳ膜のうち第１の注入マスク２１の側壁を覆う部分以外の部分を除去することによって形成してもよい。 The second implantation mask 24 is formed by forming a TEOS film over the surfaces of the silicon carbide epitaxial layer 2 and the first implantation mask 21, and then etching back to form the sidewalls of the first implantation mask 21 in the TEOS film. You may form by removing parts other than the part which covers.
この後、図３（ｄ）に示すように、第２の注入マスク２４の上方から炭化珪素エピタキシャル２に第２導電型（ここではｎ型）の不純物イオン２５を注入する。不純物イオン２５としては、燐などの炭化珪素に拡散しやすい不純物を用いることが好ましい。このとき、炭化珪素エピタキシャル層２のうち、第１の注入マスク２１およびその側壁を覆う第２の注入マスク２４の下には不純物イオンが注入されないように、イオン注入における加速電圧を調整する必要がある。そのような加速電圧は、不純物イオン２５の種類にもよるが、例えば２００ｋｅＶ程度に設定され得る。不純物イオン２５は比較的浅く（例えば、炭化珪素エピタキシャル層２の表面からの深さ２００ｎｍ以下）注入されればよいので、上記のような低い加速電圧でも構わない。また、ドーズ量は、後述するソース領域を形成する際のイオン注入におけるドーズ量よりも少なくなるように選択され、例えば１０13ｃｍ-2以上１０15ｃｍ-2以下である。これにより、第１導電型イオン注入領域２３の一部が第２導電型イオン注入領域２６となる。 Thereafter, as shown in FIG. 3D, second conductivity type (here, n-type) impurity ions 25 are implanted into silicon carbide epitaxial layer 2 from above second implantation mask 24. As the impurity ions 25, it is preferable to use an impurity that easily diffuses into silicon carbide such as phosphorus. At this time, it is necessary to adjust the acceleration voltage in the ion implantation so that impurity ions are not implanted under the first implantation mask 21 and the second implantation mask 24 covering the side wall of the silicon carbide epitaxial layer 2. is there. Such an acceleration voltage depends on the type of the impurity ions 25, but can be set to about 200 keV, for example. Impurity ions 25 need only be implanted relatively shallowly (for example, a depth of 200 nm or less from the surface of silicon carbide epitaxial layer 2). Therefore, the low acceleration voltage as described above may be used. The dose is selected so as to be smaller than the dose in ion implantation for forming a source region described later, and is, for example, 10 13 cm −2 or more and 10 15 cm −2 or less. Thereby, a part of the first conductivity type ion implantation region 23 becomes the second conductivity type ion implantation region 26.
不純物イオン２５の注入後、第１および第２の注入マスク２１、２４を取り除く。続いて、図３（ｅ）に示すように、炭化珪素エピタキシャル層２の上に、例えばＴＥＯＳ膜からなる第３の注入マスク（厚さ：例えば１．５μｍ）２７を形成する。第３の注入マスクは、炭化珪素エピタキシャル層２のうちソース領域となる領域を規定する開口部を有している。第３の注入マスク２７は、例えば第１の注入マスク２１と同様の方法で形成される。 After the impurity ions 25 are implanted, the first and second implantation masks 21 and 24 are removed. Subsequently, as shown in FIG. 3E, a third implantation mask (thickness: 1.5 μm, for example) 27 made of, for example, a TEOS film is formed on the silicon carbide epitaxial layer 2. The third implantation mask has an opening that defines a region to be a source region in silicon carbide epitaxial layer 2. The third implantation mask 27 is formed by a method similar to that of the first implantation mask 21, for example.
次いで、図４（ａ）に示すように、炭化珪素エピタキシャル層２のうち第３の注入マスク２７によって露出された領域に不純物イオン２８を注入し、ソース領域となる高濃度イオン注入領域７’を形成する。本実施形態では、不純物イオン２８として窒素を用いる。このとき、高濃度イオン注入領域７’が第１導電型イオン注入領域２３の内部に形成され、かつ、ソース電極と良好なコンタクトを形成できるように十分な厚さ（例えば２００ｎｍ以上）を有するように、加速電圧などの注入条件を設定する。ドーズ量は、前述した第２導電型イオン注入領域２６を形成する際のイオン注入におけるドーズ量よりも多くなるように選択され、例えば１０14ｃｍ-2以上１０16ｃｍ-2以下である。イオン注入後、第３の注入マスク２７を取り除く。 Next, as shown in FIG. 4A, impurity ions 28 are implanted into a region of the silicon carbide epitaxial layer 2 exposed by the third implantation mask 27, and a high-concentration ion implantation region 7 ′ serving as a source region is formed. Form. In the present embodiment, nitrogen is used as the impurity ions 28. At this time, the high-concentration ion implantation region 7 ′ is formed inside the first conductivity type ion implantation region 23 and has a sufficient thickness (for example, 200 nm or more) so as to form a good contact with the source electrode. Next, injection conditions such as acceleration voltage are set. The dose amount is selected to be larger than the dose amount in the ion implantation when forming the second conductivity type ion implantation region 26 described above, and is, for example, 10 14 cm −2 or more and 10 16 cm −2 or less. After the ion implantation, the third implantation mask 27 is removed.
この後、図４（ｂ）に示すように、炭化珪素エピタキシャル層２の上に、ｐ++型コンタクト領域を規定する開口部を有する第４の注入マスク３０を形成し、第４の注入マスク３０の上方から第１導電型（ここではｐ型）の不純物（例えばＡｌ）をイオン注入する。ドーズ量は、例えば１０15ｃｍ-2とする。これにより、ｐ++型コンタクト領域となる高濃度イオン注入領域１０’を形成する。イオン注入後、第４の注入マスク３０を取り除く。 Thereafter, as shown in FIG. 4B, a fourth implantation mask 30 having an opening defining a p ++ type contact region is formed on silicon carbide epitaxial layer 2, and the fourth implantation mask is formed. A first conductivity type (here, p-type) impurity (for example, Al) is ion-implanted from above 30. The dose amount is, for example, 10 15 cm −2 . As a result, a high-concentration ion-implanted region 10 ′ serving as a p ++ type contact region is formed. After the ion implantation, the fourth implantation mask 30 is removed.
次に、図４（ｃ）に示すように、炭化珪素エピタキシャル層２の表面にキャップ層２９を形成する。キャップ層２９は、後述する活性化アニール工程における炭化珪素エピタキシャル層２の表面荒れを防止するために形成され、好ましくは炭素膜である。炭素膜は、スパッタ法等を用いて堆積することができる。 Next, as shown in FIG. 4C, a cap layer 29 is formed on the surface of the silicon carbide epitaxial layer 2. Cap layer 29 is formed to prevent surface roughness of silicon carbide epitaxial layer 2 in an activation annealing step to be described later, and is preferably a carbon film. The carbon film can be deposited using a sputtering method or the like.
続いて、図４（ｄ）に示すように、不純物イオンが注入された炭化珪素エピタキシャル層２に対して結晶を回復させるための活性化アニールを行った後、キャップ層２９を除去する。 Subsequently, as shown in FIG. 4D, activation annealing for recovering the crystal is performed on the silicon carbide epitaxial layer 2 into which the impurity ions have been implanted, and then the cap layer 29 is removed.
活性化アニールは、キャップ層２９を形成した後、加熱炉のチャンバー内に設置したまま行うことができる。例えば、チャンバーにアルゴンガスを０．５リットル／分の流量で供給しながら、１７５０℃の温度で約３０分間の炭化珪素エピタキシャル層２を加熱する。このとき、チャンバー内の圧力を９１ｋＰａで一定とする。これにより、高濃度イオン注入領域７’、１０’からそれぞれソース領域７およびｐ++型コンタクト領域１０が形成される。また、第２導電型イオン注入領域２６のうち不純物イオン２８が注入されずに残った領域から補助ソース領域８が形成され、第１導電型イオン注入領域２３のうちソース領域７および補助ソース領域８が形成されなかった領域はウェル領域５となる。 The activation annealing can be performed while the cap layer 29 is formed and is kept in the chamber of the heating furnace. For example, the silicon carbide epitaxial layer 2 is heated at a temperature of 1750 ° C. for about 30 minutes while supplying argon gas to the chamber at a flow rate of 0.5 liter / min. At this time, the pressure in the chamber is constant at 91 kPa. Thereby, the source region 7 and the p ++ type contact region 10 are formed from the high concentration ion implantation regions 7 ′ and 10 ′, respectively. Further, the auxiliary source region 8 is formed from the region of the second conductivity type ion implantation region 26 that is left without the impurity ions 28 being implanted, and the source region 7 and the auxiliary source region 8 of the first conductivity type ion implantation region 23 are formed. The region where no is formed becomes the well region 5.
キャップ層２９の除去方法は特に限定されないが、キャップ層２９が炭素膜であれば、加熱炉のチャンバー内に設置したままキャップ層２９の熱酸化を行うと、炭化珪素エピタキシャル層２の表面に与えるダメージを抑えつつ、容易にキャップ層２９を除去できる。具体的には、加熱炉のチャンバー内の温度を８００℃で一定とし、流量５リットル／分の酸素を供給しながら、３０分間の加熱処理を行う。なお、キャップ層２９を、プラズマ処理、オゾン処理などの熱酸化以外の方法を用いて除去してもよい。 Although the removal method of cap layer 29 is not particularly limited, if cap layer 29 is a carbon film, it is applied to the surface of silicon carbide epitaxial layer 2 by performing thermal oxidation of cap layer 29 while it is installed in the chamber of the heating furnace. The cap layer 29 can be easily removed while suppressing damage. Specifically, the temperature in the chamber of the heating furnace is kept constant at 800 ° C., and heat treatment is performed for 30 minutes while supplying oxygen at a flow rate of 5 liters / minute. Note that the cap layer 29 may be removed using a method other than thermal oxidation such as plasma treatment or ozone treatment.
図６は、図４（ｄ）に示す炭化珪素エピタキシャル層２の表面状態を拡大した図である。本実施形態では、上述したような工程でイオン注入、およびキャップを利用した活性化アニールを行うため、ソース領域７の表面と補助ソース領域８の表面との境界部分における段差Ｌは１ｎｍ以下に抑えられている。また、ソース領域７の表面には若干の凹凸が生じているが、補助ソース領域８およびウェル領域５の表面は略平坦である。 FIG. 6 is an enlarged view of the surface state of silicon carbide epitaxial layer 2 shown in FIG. In the present embodiment, ion implantation and activation annealing using a cap are performed in the steps as described above, so that the step L at the boundary between the surface of the source region 7 and the surface of the auxiliary source region 8 is suppressed to 1 nm or less. It has been. Although the surface of the source region 7 is slightly uneven, the surfaces of the auxiliary source region 8 and the well region 5 are substantially flat.
続いて、図５（ａ）に示すように、炭化珪素エピタキシャル層２のうち所定の領域上にゲート絶縁膜９を形成する。本実施形態では、キャップ層２９が除去された後の炭化珪素エピタキシャル層２を、ドライ酸素雰囲気中、１２００℃の温度で熱酸化して熱酸化膜を形成し、アルゴン雰囲気中で同じ温度（１２００℃）で３０分間の熱処理を行う。この熱処理により厚さが例えば８０ｎｍのゲート絶縁膜９を形成できる。熱酸化後、ゲート絶縁膜９に対して、その一部をエッチングすることによって、ソース電極を形成する開口部を形成する。 Subsequently, as shown in FIG. 5A, a gate insulating film 9 is formed on a predetermined region of the silicon carbide epitaxial layer 2. In this embodiment, the silicon carbide epitaxial layer 2 from which the cap layer 29 has been removed is thermally oxidized at a temperature of 1200 ° C. in a dry oxygen atmosphere to form a thermal oxide film, and the same temperature (1200 At 30 ° C.) for 30 minutes. By this heat treatment, the gate insulating film 9 having a thickness of, for example, 80 nm can be formed. After thermal oxidation, a part of the gate insulating film 9 is etched to form an opening for forming a source electrode.
この後、図５（ｂ）に示すように、ゲート電極１３、ソース電極１１およびドレイン電極１５を形成する。ソース電極１１およびドレイン電極１５は次のようにして形成できる。まず、電子ビーム（ＥＢ）蒸着装置を用いてソース領域７およびコンタクト領域１０と接するようにＮｉ膜を堆積させる。また、炭化珪素基板１の裏面にもＮｉ膜を堆積させる。続いて、加熱炉を用いて、これらのＮｉ膜を１０００℃の温度で加熱すると、ソース領域７およびコンタクト領域１０とオーミック接合されたソース電極１１および、炭化珪素基板１の裏面にオーミック接合されたドレイン電極１５が得られる。一方、ゲート電極１３は、ゲート絶縁膜９の上にアルミニウム、ポリシリコンなどを用いて形成できる。ゲート電極１３は、ウェル領域５のうち導電性チャネルが形成される領域を覆うように配置される。ゲート電極１３は、また、補助ソース領域８の一部を覆っており、ゲート電極１３と補助ソース領域８とが重なっている部分のゲート長方向のサイズｂは、例えば０．５μｍである。このようにして、炭化珪素ＭＯＳＦＥＴが得られる。 Thereafter, as shown in FIG. 5B, a gate electrode 13, a source electrode 11, and a drain electrode 15 are formed. The source electrode 11 and the drain electrode 15 can be formed as follows. First, an Ni film is deposited so as to be in contact with the source region 7 and the contact region 10 using an electron beam (EB) vapor deposition apparatus. A Ni film is also deposited on the back surface of silicon carbide substrate 1. Subsequently, when these Ni films were heated at a temperature of 1000 ° C. using a heating furnace, they were ohmic-bonded to the source electrode 11 that was ohmic-bonded to the source region 7 and the contact region 10 and to the back surface of the silicon carbide substrate 1. A drain electrode 15 is obtained. On the other hand, the gate electrode 13 can be formed on the gate insulating film 9 using aluminum, polysilicon or the like. The gate electrode 13 is disposed so as to cover the region of the well region 5 where the conductive channel is formed. The gate electrode 13 also covers a part of the auxiliary source region 8, and the size b in the gate length direction of the portion where the gate electrode 13 and the auxiliary source region 8 overlap is, for example, 0.5 μm. In this way, a silicon carbide MOSFET is obtained.
上記方法によって形成された耐圧が６００Ｖの炭化珪素ＭＯＳＦＥＴは、ソース領域７および補助ソース領域８の抵抗が小さく抑えられているので、例えば５ｍΩｃｍ2以下の低いオン抵抗を有しており、かつ、ゲート絶縁膜９の特性低下が抑制されているので、１０年間の連続使用に耐え得る信頼性を有する。 The silicon carbide MOSFET with a withstand voltage of 600 V formed by the above method has a low on-resistance of, for example, 5 mΩcm 2 or less because the resistance of the source region 7 and the auxiliary source region 8 is kept small, and the gate Since the deterioration of the characteristics of the insulating film 9 is suppressed, it has reliability that can withstand continuous use for 10 years.
上記の方法では、補助ソース領域８をセルフアライメントで形成するが、第１のマスク２１とは別個に、補助ソース領域８となる領域を規定する開口部を有するマスクを用いてイオン注入することにより、補助ソース領域８を形成してもよい。ただし、その場合、マスクの位置合わせが必要となるので、マスクの位置合わせ精度を考慮すると、ゲート長ａを例えば１μｍ未満に抑えることは困難である。これに対し、上記方法のようにセルフアライメントを利用すると、マスクの位置合わせが不要となり、ゲート長ａを従来より短くできるので有利である。 In the above method, the auxiliary source region 8 is formed by self-alignment, but ion implantation is performed using a mask having an opening that defines a region to be the auxiliary source region 8 separately from the first mask 21. The auxiliary source region 8 may be formed. However, in this case, since mask alignment is required, it is difficult to suppress the gate length a to less than 1 μm, for example, in consideration of mask alignment accuracy. On the other hand, if self-alignment is used as in the above method, mask alignment is not necessary, and the gate length a can be shortened compared to the prior art.
なお、ソース領域をセルフアライメントで形成して短ゲートトランジスタを製造する方法が提案されているが（例えば特開２００２−２９９６２０号公報）、ソース領域を形成する場合、高い加速電圧で不純物イオンを注入するので、第１導電型不純物イオンを注入する際に用いる第１のマスクを厚く（例えば１μｍ以上）する必要がある。そのため、上記マスク上に堆積させるマスク膜をある程度厚く（例えば１μｍ超）しなければ、上記マスクの側壁部に確実にマスク膜を堆積できない。このマスク膜の厚さがゲート長を規定するので、ゲート長を１μｍよりも短縮することが難しい。 A method for manufacturing a short gate transistor by forming a source region by self-alignment has been proposed (for example, Japanese Patent Application Laid-Open No. 2002-299620), but when forming a source region, impurity ions are implanted at a high acceleration voltage. Therefore, it is necessary to make the first mask used when implanting the first conductivity type impurity ions thick (for example, 1 μm or more). Therefore, the mask film cannot be reliably deposited on the side wall of the mask unless the mask film to be deposited on the mask is thickened to some extent (for example, more than 1 μm). Since the thickness of the mask film defines the gate length, it is difficult to reduce the gate length to less than 1 μm.
これに対し、本実施形態のようにセルフアライメントで補助ソース領域８を形成する場合、第１の注入マスク２１および第２の注入マスク２４を用いて、ソース領域を形成する場合の加速電圧よりも低い加速電圧でイオン注入を行えば良いため、第１の注入マスク２１は上述の従来方法で用いる第１のマスクよりも薄くできる。従って、第１の注入マスク２１の上に設けるマスク膜（第２の注入マスク）２４の厚さをより小さくできるという利点がある。第２のマスク２４の厚さは、上記方法では１μｍであるが、０．８μｍ以下であってもよく、例えば０．５μｍであっても良い。 On the other hand, when the auxiliary source region 8 is formed by self-alignment as in the present embodiment, the acceleration voltage when the source region is formed by using the first implantation mask 21 and the second implantation mask 24 is used. Since ion implantation may be performed with a low acceleration voltage, the first implantation mask 21 can be made thinner than the first mask used in the above-described conventional method. Therefore, there is an advantage that the thickness of the mask film (second implantation mask) 24 provided on the first implantation mask 21 can be further reduced. The thickness of the second mask 24 is 1 μm in the above method, but may be 0.8 μm or less, for example, 0.5 μm.
本発明の半導体装置の製造方法は上記方法に限定されない。 The manufacturing method of the semiconductor device of the present invention is not limited to the above method.
補助ソース領域となる第２導電型イオン注入領域２６を形成する際に、多段階の注入を行い、第２導電型イオン注入領域２６における不純物イオン２５の濃度プロファイルを制御してもよい。例えば、第２導電型イオン注入領域２６における表面からの深さが１０ｎｍ以下の部分の不純物イオン２５の濃度を１×１０17ｃｍ-3未満に抑え、第２導電型イオン注入領域２６における深さが１０ｎｍより大きく２０ｎｍ以下の部分の不純物イオン２５の濃度を１×１０18ｃｍ-3以上に設定すると、その後の活性化アニールにより、表面の不純物濃度を低く抑えた補助ソース領域８が得られる。このようなプロファイルを有する補助ソース領域８を形成すると、補助ソース領域８のシート抵抗が低いのでオン抵抗を増大させることなく、補助ソース領域８の上に形成されるゲート絶縁膜９の信頼性を確保できる。 When forming the second conductivity type ion implantation region 26 to be the auxiliary source region, multistage implantation may be performed to control the concentration profile of the impurity ions 25 in the second conductivity type ion implantation region 26. For example, the concentration of the impurity ions 25 in the second conductivity type ion implantation region 26 where the depth from the surface is 10 nm or less is suppressed to less than 1 × 10 17 cm −3 , and the depth in the second conductivity type ion implantation region 26 is reduced. When the concentration of the impurity ions 25 in the portion larger than 10 nm and smaller than or equal to 20 nm is set to 1 × 10 18 cm −3 or more, the auxiliary source region 8 with the surface impurity concentration suppressed can be obtained by the subsequent activation annealing. When the auxiliary source region 8 having such a profile is formed, since the sheet resistance of the auxiliary source region 8 is low, the reliability of the gate insulating film 9 formed on the auxiliary source region 8 is increased without increasing the on-resistance. It can be secured.
また、上記方法では熱酸化によってゲート絶縁膜９を形成したが、熱酸化の代わりに公知の薄膜堆積法によって例えばＳｉＯ2からなるゲート絶縁膜９を形成してもよい。この場合でも、炭化珪素エピタキシャル層２の表面凹凸や段差が低減されているので、厚さのばらつきが低減された、絶縁特性の高いＳｉＯ2膜を形成できる。 In the above method, the gate insulating film 9 is formed by thermal oxidation. However, instead of the thermal oxidation, the gate insulating film 9 made of, for example, SiO 2 may be formed by a known thin film deposition method. Even in this case, since the surface irregularities and steps of the silicon carbide epitaxial layer 2 are reduced, it is possible to form a SiO 2 film having high insulation characteristics with reduced variation in thickness.
さらに、上記方法では、炭化珪素エピタキシャル層２に対する全てのイオン注入工程を行った後に活性化アニールを行うが、イオン注入工程の一部を行った後に活性化アニールを行い、続いて残りのイオン注入工程を行った後に再度の活性化アニールを行ってもよい。例えば、４（ｂ）に示すｐ++型コンタクト領域となる領域へのイオン注入工程の前に、図４（ｃ）、（ｄ）に示す活性化アニール工程を行うこともできる。この場合、この活性化アニールの後、ｐ++型コンタクト領域となる領域に対するイオン注入を行い、続いて再度の活性化アニールを行ってもよい。 Further, in the above method, the activation annealing is performed after all the ion implantation steps for the silicon carbide epitaxial layer 2 are performed, but the activation annealing is performed after performing a part of the ion implantation step, and then the remaining ion implantation is performed. You may perform activation annealing again after performing a process. For example, the activation annealing step shown in FIGS. 4C and 4D can be performed before the ion implantation step into the region to be the p ++ type contact region shown in FIG. 4B. In this case, after this activation annealing, ion implantation may be performed on a region to be a p ++ type contact region, and then activation annealing may be performed again.
本発明の半導体装置は、ＭＯＳＦＥＴに限定されず、種々の絶縁ゲート型トランジスタに適用できる。例えば、プレーナ型あるいはトレンチ型の絶縁ゲート型トランジスタに対しても好適に用いられ得る。 The semiconductor device of the present invention is not limited to a MOSFET, and can be applied to various insulated gate transistors. For example, it can be suitably used for a planar type or trench type insulated gate transistor.
さらに、本発明は、炭化珪素以外の半導体を用いた半導体装置にも適用でき、例えばＧａＮなどの他のワイドギャップ半導体を用いたＭＩＳＦＥＴにも適用可能である。なお、ＧａＮを用いたＭＩＳＦＥＴに適用する場合、半導体層（ＧａＮ層）を形成するための基板としてサファイア基板などの半導体基板以外の基板を用いてもよい。 Furthermore, the present invention can be applied to a semiconductor device using a semiconductor other than silicon carbide, and can also be applied to a MISFET using another wide gap semiconductor such as GaN. When applied to a MISFET using GaN, a substrate other than a semiconductor substrate such as a sapphire substrate may be used as a substrate for forming a semiconductor layer (GaN layer).
本発明は、縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴを含む種々の絶縁ゲート型半導体装置に適用できる。特に、ＳｉＣなどのワイドギャップ半導体を用いた半導体装置に用いると有利である。そのような半導体装置は、家電製品や自動車、電力輸送・変換装置、産業用機器などの各種電力・電気機器に使用可能な低損失パワーデバイスに用いられ得る。 The present invention can be applied to various insulated gate semiconductor devices including vertical MOSFETs and lateral MOSFETs. In particular, it is advantageous for use in a semiconductor device using a wide gap semiconductor such as SiC. Such a semiconductor device can be used for a low-loss power device that can be used for various types of electric power / electric equipment such as home appliances, automobiles, electric power transportation / conversion devices, and industrial equipment.
１ 半導体基板
２ 炭化珪素エピタキシャル層
４１ 基板
４２ 半導体層
４３、３ ドリフト領域
４５、５ ウェル領域
４７、７ ソース領域
４８、８ 補助ソース領域
４９、９ ゲート絶縁膜
５０、１０ コンタクト領域
５１、１１ ソース電極
５３、１３ ゲート電極
５５、１５ ドレイン電極
１００ 半導体装置
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Silicon carbide epitaxial layer 41 Substrate 42 Semiconductor layer 43, 3 Drift region 45, 5 Well region 47, 7 Source region 48, 8 Auxiliary source region 49, 9 Gate insulating film 50, 10 Contact region 51, 11 Source electrode 53, 13 Gate electrode 55, 15 Drain electrode 100 Semiconductor device
Claims (11)
前記基板の主面上に設けられた半導体層と、
前記半導体層から電気的に絶縁され、前記半導体層に導電性チャネルを形成することができるゲート電極と、
前記導電性チャネルを介して電気的に接続されるソース電極およびドレイン電極と
前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
を備えた半導体装置であって、
前記半導体層に形成された第１導電型のウェル領域と、
前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第２導電型のソース領域と、
前記半導体層のうち前記ウェル領域が形成されていない部分から構成される第２導電型ドリフト領域と
をさらに備え、
前記半導体層は、前記ウェル領域の内部に形成され、かつ、前記ソース領域と接する第２導電型の補助ソース領域をさらに有し、
前記ソース領域は前記ゲート電極によってオーバーラップされておらず、前記補助ソース領域の一部は前記ゲート電極によってオーバーラップされており、
前記補助ソース領域の総ドーズ量は、前記ソース領域の総ドーズ量よりも少ない半導体装置。 A substrate,
A semiconductor layer provided on a main surface of the substrate;
A gate electrode electrically insulated from the semiconductor layer and capable of forming a conductive channel in the semiconductor layer;
A semiconductor device comprising: a source electrode and a drain electrode that are electrically connected via the conductive channel; and a gate insulating film provided between the semiconductor layer and the gate electrode,
A first conductivity type well region formed in the semiconductor layer;
A source region of a second conductivity type formed in the well region and in electrical contact with the source electrode;
A second conductivity type drift region composed of a portion of the semiconductor layer where the well region is not formed,
The semiconductor layer further includes an auxiliary source region of a second conductivity type formed in the well region and in contact with the source region,
The source region is not overlapped by the gate electrode, and a part of the auxiliary source region is overlapped by the gate electrode;
A semiconductor device in which a total dose of the auxiliary source region is smaller than a total dose of the source region.
（Ｂ）前記半導体層の選択された領域に第１導電型の不純物をイオン注入して第１導電型イオン注入領域を形成する工程と、
（Ｃ）前記第１導電型イオン注入領域の選択された領域に第２導電型不純物をイオン注入して、第２導電型イオン注入領域、および前記第１導電型イオン注入領域よりも高い濃度で第２導電型不純物がイオン注入された高濃度イオン注入領域をそれぞれ形成する工程と
（Ｄ）前記半導体層に対して活性化アニール処理を行って、前記第２導電型イオン注入領域および前記高濃度イオン注入領域から前記補助ソース領域および前記ソース領域をそれぞれ形成し、かつ、前記第１導電型イオン注入領域のうち補助ソース領域およびソース領域が形成されなかった領域からウェル領域を形成する工程と、
（Ｅ）前記半導体層上にゲート絶縁膜を形成する工程と、
（Ｆ）前記半導体層のうち導電性チャネルが形成される領域と、前記補助ソース領域の一部とを覆うように、前記ゲート絶縁膜上にゲート電極を形成する工程と
を包含する半導体装置の製造方法。 (A) forming a second conductivity type semiconductor layer on the substrate;
(B) forming a first conductivity type ion implantation region by ion implantation of a first conductivity type impurity into a selected region of the semiconductor layer;
(C) A second conductivity type impurity is ion-implanted into a selected region of the first conductivity type ion implantation region, so that the second conductivity type ion implantation region and the first conductivity type ion implantation region have a higher concentration. And (D) performing an activation annealing process on the semiconductor layer to form the second conductivity type ion implantation region and the high concentration, respectively. Forming the auxiliary source region and the source region from the ion implantation region, and forming a well region from a region of the first conductivity type ion implantation region where the auxiliary source region and the source region are not formed;
(E) forming a gate insulating film on the semiconductor layer;
(F) a step of forming a gate electrode on the gate insulating film so as to cover a region of the semiconductor layer where a conductive channel is formed and a part of the auxiliary source region. Production method.
前記工程（Ｃ）は、
前記ウェル領域形成用マスク上に、ゲート長を規定する厚さを有する膜を形成する工程と、
前記膜を介して前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程と、
前記半導体層上に前記ソース領域を規定する開口部を有するソース領域形成用マスクを形成する工程と、
前記ソース領域形成用マスクを用いて、前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程と
を包含する請求項１０に記載の半導体装置の製造方法。 The step (B) includes a step of forming a well region forming mask on the semiconductor layer,
The step (C)
Forming a film having a thickness defining a gate length on the well region forming mask;
Performing ion implantation of a second conductivity type impurity into the first conductivity type ion implantation region through the film;
Forming a source region forming mask having an opening defining the source region on the semiconductor layer;
11. The method of manufacturing a semiconductor device according to claim 10, further comprising: performing ion implantation of a second conductivity type impurity in the first conductivity type ion implantation region using the source region formation mask.
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