JP3646343B2

JP3646343B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3646343B2
Application number: JP10350495A
Authority: JP
Inventors: 光浩片岡; 剛山本; 有一竹内; 直人岡部
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1995-04-27
Filing date: 1995-04-27
Publication date: 2005-05-11
Anticipated expiration: 2020-05-11
Also published as: JPH08298322A

Description

【０００１】
【産業上の利用分野】
本発明は、電力用半導体素子として用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＩＧＢＴ（Insulated Gate Bipolar Transistor ）の製造方法に関し、その単体または電力用半導体素子を組み込んだＭＯＳＩＣ等に採用して好適である。
【０００２】
【従来の技術】
縦型パワーＭＯＳＦＥＴは、周波数特性が優れ、スイッチング速度が速く、かつ低電力で駆動できる等多くの特長を有することから、近年多くの産業分野で使用されている。たとえば、日経マグロウヒル社発行“日経エレクトロニクス”の１９８６年５月１９日号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点が低耐圧品および高耐圧品に移行している旨記載されている。さらに、この文献には、耐圧１００Ｖ以下のパワーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルまで低くなってきていることが記載されており、この理由として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工技術を利用したり、そのセルの形状を工夫したりすることにより、面積当たりのチャネル幅が大きくとれるようになったことにある旨述べられている。また、この文献には主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦型パワーＭＯＳＦＥＴを中心にのべられている。その理由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平坦な主表面をそのまま使用することを特長とするプレーナプロセスにより作製されるため、歩留まりが良くコストが安いという製造上の利点があるからである。
【０００３】
一方、縦型パワーＭＯＳＦＥＴの普及に伴って低損失化、低コスト化がさらに求められているが、微細加工やセルの形状の工夫によるオン抵抗低減は限界にきている。たとえば、特開昭６３−２６６８８２号公報によると、ＤＭＯＳ型においては微細加工によりユニットセルの寸法を小さくしてもオン抵抗がそれ以上減少しない極小点があり、その主原因がオン抵抗の成分を成すＪＦＥＴ抵抗の増加であることが分かっている。またＤＭＯＳ型において、特開平２−８６１３６号公報に示されているように、現在の微細加工技術の下ではオン抵抗が極小点をとるユニットセルの寸法は１５μｍ付近である。
【０００４】
この限界を突破するために種々の構造が提案されている。それらに共通した特徴は素子表面に溝を形成し、その溝の側面にチャネル部を形成した構造であり、この構造により前述のＪＦＥＴ抵抗を大幅に減少させることができる。さらに、この溝の側面にチャネル部を形成した構造においては、ユニットセル寸法を小さくしてもＪＦＥＴ抵抗の増大は無視することができるため、特開昭６３−２６６８８２号公報に記載されたようなユニットセル寸法の縮小に対してオン抵抗が極小点をとるという限界が無く、１５μｍを切って微細加工の限界まで小さくすることができる。
【０００５】
このように、溝の側面にチャネル部を形成する構造の従来の製造方法として例えば特開昭61-199666 号公報に開示されたようにＲＩＥで溝を形成し、その溝の側面にチャネル部を形成するものがある。ＲＩＥにおいては電離したガスをある一定方向に加速させるため、非常に優れた異方性を有しサイドエッチが起こりにくいという特徴がある。しかしながら、ＲＩＥにおいては、物理的に電離されたガスを半導体装置に衝突させるため、エッチングされた面に格子欠陥が必然的に発生し、表面再結合が起こることで移動度が下がり結果としてオン抵抗が増加してしまうという問題がある。
【０００６】
ここで格子欠陥が発生しにくい製造方法として、例えば特開昭62-12167号や本出願人による国際公開WO93/03502号に開示されたようにウエットエッチングを用いた製造方法がある。
しかしながら上記WO93/03502号公報や特開昭62-12167号公報に開示された製造方法は、等方性エッチングであるウエットエッチングを用いているため、所望の幅以上にエッチングする所謂サイドエッチが起こり、また液ムラによりウエハ面内で均一に安定した深さの溝を形成することができず、プロセスの制御性が悪いという問題がある。
【０００７】
そこで本出願人は特願平6-324693号にてチャネル部を溝の側面に持つＭＯＳＦＥＴの製造方法において、チャネル部の欠陥を少なくし、また溝形状を正確に制御できる製造方法を提案している。
【０００８】
【発明が解決しようとする課題】
しかしながら電力用半導体素子として用いられる半導体装置、所謂半導体チップを製造する場合、上記公報に記載された素子をユニットセルとしてこのユニットセルを複数個形成されたユニットセル形成領域と、ユニットセル形成領域の最外周でユニットセルの素子特性を安定的に終端させる外周部領域を形成する必要がある。また、素子を外部に電気的に接続するため外部接続用ボンデイングパッド等を形成する必要があるが、これも外周部領域に形成する必要がある。
【０００９】
本発明の目的は、チャネル部を溝の側面にもつＭＯＳＦＥＴをユニットセルとしてこのユニットセルを複数個形成したユニットセル形成領域の周囲に形成される外周部領域を、ユニットセルのＭＯＳＦＥＴの製造方法と整合性よく、かつ簡単な工程で形成できる半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために構成された請求項１記載の発明は、
半導体基板の一主面側に該半導体基板よりも低不純物濃度の第１導電型の半導体層を形成する工程と、
前記半導体層の表面を複数の領域に分割する第１の選択酸化膜と、前記第１の選択酸化膜と離間して前記第１の選択酸化膜を囲んで形成される第２の選択酸化膜とを同時に形成する選択酸化膜形成工程と、
前記複数に分割された領域の前記半導体層に第２導電型の不純物を拡散してベース層を形成するベース層形成工程と、
前記ベース層内に第１導電型の不純物を拡散してソース層を形成することにより、前記第１導電型半導体層と前記ソース層との間の前記第１選択酸化膜の側面に接する前記ベース層表面にチャネルとして使用される領域が形成されるソース層形成工程と、
前記第２選択酸化膜を耐エッチング層で被覆し前記第１選択酸化膜をエッチングして前記複数に分割された領域間に溝を形成する溝形成工程と、
前記溝の内壁を酸化してゲート酸化膜とするゲート酸化膜形成工程と、
前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記ソース層および前記ベース層に電気的に接触するソース電極を形成するソース電極形成工程と、
前記半導体基板の他主表面に電気的に接触するドレイン電極とを形成するドレイン電極形成工程と
を含むことを特徴としている。
【００１１】
また、上記目的を達成するために構成された請求項２記載の発明は、
請求項１記載の発明における前記選択酸化膜形成工程が、前記第１選択酸化膜および前記第２選択酸化膜の形成予定領域の前記半導体層の表面をエッチングして窪みを形成し、該窪みを含んで選択酸化されることを特徴としている。
また、上記目的を達成するために構成された請求項３記載の発明は、
請求項１および２記載の発明において前記ゲート電極形成工程が、前記ゲート電極を前記溝部から前記第２選択酸化膜上まで延在して形成することを特徴としている。
【００１４】
また、上記目的を達成するために構成された請求項４記載の発明は、
請求項１乃至３のいずれかに記載の発明において、前記ベース層形成工程が、前記半導体層の表面全域にイオン注入により行われることを特徴としている。
【００１５】
【作用および発明の効果】
上記のように構成された請求項１の発明によれば、半導体層の表面を複数の領域に分割する第１の選択酸化膜と、前記第１の選択酸化膜と離間して第１の選択酸化膜を囲むように形成される第２の選択酸化膜を同時に形成する。これにより、チャネル部を規定するためのベース層およびソース層の拡散マスクとなる選択酸化膜と、半導体素子のフィールド酸化膜が同時に形成できるため、選択酸化膜形成に必要な耐酸化性絶縁膜の堆積、ホト・エッチング工程および酸化工程が１回に省略でき工程が簡略となり製造コストが低減できる。
【００１６】
また、請求項２記載の発明によれば、第１の選択酸化膜を除去して形成されるチャネル領域用の溝を、選択酸化膜形成前に半導体層表面をエッチングして窪みを設けこれを含んで選択酸化するという２段階の工程を踏んだ後形成するため、エッチングの条件と選択酸化の条件を適当に選択・組み合せることにより、所望の溝形状を容易に得ることができるようになる。
【００１７】
また、請求項３記載の発明によれば、フィールド酸化膜がエッチングと選択酸化により形成されるため、フィールド酸化膜の段差がなめらかになり、段差部での電界集中が緩和されゲート酸化膜の絶縁耐圧を増加できる。
【００２０】
また、請求項４記載の発明によれば、ベース層形成における不純物導入を半導体層の表面全域に対して第１の選択酸化膜および第２の選択酸化膜をマスクとしてイオン注入する。これにより、ベース層形成時のホトマスクおよびホト工程が省略でき工程が簡略化され製造コストが低減できる。
【００２１】
【実施例】
（第１実施例）
以下、図面を参照して本発明の一実施例を説明する。
図１（ａ）は本発明により製造される半導体チップの平面図であり、同図（ｂ）は同図（ａ）におけるチップ端部の断面拡大図である。
【００２２】
図１（ａ）において、１０１はゲートパッド、１０２はソースパッドであり、１０４はユニットセル領域、１０５はユニットセル領域を取り囲んで形成された外周部である。また、同図（ｂ）に示すようにドレイン電極２０はウェハ２１の素子形成領域とは反対の面に半導体基板１と接して形成されている。
まず、ユニットセル領域１０４に形成されるユニットセルについて図２を参照して簡単に説明する。図２（ａ）はユニットセル領域１０４の拡大図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面図である。図２において、ウェハ２１は不純物濃度が１０¹⁹ｃｍ^-3程度で厚さが２００〜５００μｍのｎ⁺型シリコンからなる半導体基板１上に不純物濃度が１０¹⁶ｃｍ^-3程度の厚さ７μｍ前後のｎー型エピタキシャル層２が構成されたものであり、このウェハ２１の主表面にユニットセル１５がピッチ幅（ユニットセル寸法）ａで平面上縦横に規則正しく多数配置された構造となっている。ウェハ２１の主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜を形成し、この酸化膜をマスクとして自己整合的な二重拡散により接合深さが３μｍ程度のｐ型ベース層１６と、接合深さが１μｍ程度のｎ⁺型ソース層４とが形成されており、それによりＵ溝５０の側壁部５１にチャネル５が設定されている。なお、ｐ型ベース層の接合深さはＵ溝５０底辺のエッジ部１２でブレークダウンによる破壊が生じない深さに設定されている。また、ｐ型ベース層１６の中央部の接合深さが周囲よりも深くなるように、あらかじめｐ型ベース層１６の中央部にボロンが拡散されており、ドレイン・ソース間に高電圧が印加されたときに、ｐ型ベース層１６の底面の中央部でブレークダウンがおこるように設定されている。また、二重拡散後にこの拡散マスクおよびＵ溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成され、さらに、その上に厚さが４００ｎｍ程度のポリシリコンからなるゲート電極９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成されている。さらにｐ型ベース層１６の中央部表面に０．５μｍ程度のｐ⁺型ベースコンタクト層１７が形成され、層間絶縁膜１８の上に形成されたソース電極１９とｎ⁺型ソース層４およびｐ⁺型ベースコンタクト層１７がコンタクト穴を介してオーミック接触している。また、半導体基板１の裏面にオーミック接触するようにドレイン電極２０が形成されている。
【００２３】
次に、外周部１０５について図１を参照しながら説明する。外周部１０５は図１（ｂ）に示したように前述したユニットセル領域１０４の最外周のユニットセル１５の中央部分より外側の領域であり、ＬＯＣＯＳ酸化法にて形成されたフィールド酸化膜１０７とこれを囲むように形成されたユニットセル１５のｐ型ベース１６と同電位に電気的に接続されたｐ型ウェル１０６から構成されている。このｐ型ウェル１０６は、このｐ型ウェル１０６とｎー型エピタキシャル層２で形成するｐｎ接合のブレークダウン電圧が、ドレイン・ソース間に高電圧が印加されたときの、ユニットセル１５のｐ型ベース層１６のブレークダウン電圧より高くなるよう不純物濃度およびその深さが設定されている。また、フィールド酸化膜１０７上にはユニットセル１５のゲート電極９を構成するポリシリコンが延在し、このポリシリコン１０８にＢＰＳＧからなる層間絶縁膜１８を介してユニットセル１５のゲート電極９へ電位を与えるためのゲートコンタクト用アルミニウム配線１０９が形成されている。このゲートコンタクト用アルミニウム配線１０９はフィールド酸化膜１０７上に形成されたゲートパッド１０１に接続されている。そして、フィールド酸化膜１０７の膜厚はゲートパッド１０１に外部接続ワイヤをボンデイングしたときその衝撃を吸収し、また、外部よりゲートパッドを介してサージや静電気が入力された際、静電破壊を起さない膜厚に設定されている。
【００２４】
次に本実施例の製造方法を述べる。
まず、図３，図４に示されるように、ｎ⁺型シリコンからなる面方位が（１００）である半導体基板１の主表面にｎ^-型のエピタキシャル層２を成長させたウエハ２１を用意する。この半導体基板１（半導体基板に相当）はその不純物濃度が１０¹⁹ｃｍ^-3程度になっている。また、エピタキシャル層２（半導体層に相当）はその厚さが７μｍ程度で、その不純物濃度は１０¹⁶ｃｍ^-3程度となっている次に、図５に示されるように、このウエハ２１の主表面を熱酸化して厚さ４５０ｎｍ程度の熱酸化膜１１０を形成し、周知のホト・エッチング工程を用いて外周部１０５のｐ型ウェル１０６形成予定領域とユニットセル領域１０４内のユニットセル１５形成予定領域の中央部とを開口しウェハ２１の主表面を露出させる。次に、露出したウェハ２１の主表面に４５ｎｍ程度の薄い酸化膜を形成した後、熱酸化膜１１０をマスクとして薄い酸化膜の形成された領域にボロン（Ｂ⁺）をイオン注入し、熱拡散して接合深さが３μｍ程度のｐ型ウェル１０６およびｐ型拡散層１１１を形成する。このｐ型拡散層１１１は最終的には後述するｐ型ベース層１６の一部となる。そして、ドレイン・ソース間に高電圧が印加されたとき、ｐ型ウェル１０６のブレークダウンより低い電圧でｐ型拡散層１１１の底辺部分で安定にブレークダウンを起こさせることができ、耐サージ性および破壊耐量を向上させる。
【００２５】
次に、図６に示すように、ウエハ２１の主表面にパッド酸化膜１１２を形成しその上に窒化シリコン膜１１３を約２００ｎｍ堆積する。この窒化シリコン膜１１３上にレジスト膜（図示せず）を形成し周知のホト・エッチング工程を用いて外周部１０５のフィールド酸化膜形成予定領域およびユニットセル領域１０４内のＵ溝５０形成予定領域上の窒化シリコン膜１１３に開口を形成する。このときユニットセル領域１０４内の窒化シリコン膜１１３のパターンは図１５に示すように＜０１１＞方向に垂直及び平行になるようにパターニングしてピッチ幅（ユニットセル１５の寸法）ａの格子状開口パターンを形成する。なお、この開口パターンは上述のｐ型拡散層１１１がそのピッチ間隔の中央部に位置するようにする。
【００２６】
次に、窒化シリコン膜１１３をマスクとしてパッド酸化膜１１１をエッチングし、ひきつづき図７に示すように、エッチングによりｎ^-型エピタキシャル層２の表面に窪み１１５および１１４を形成する。このエッチングは、四フッ化炭素と酸素ガスを用いたケミカルドライエッチングで行う。
次に、図８に示すように、窒化シリコン膜１１３をマスクとして溝１１５および１１４の部分を選択酸化する。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸化膜６５およびフィールド酸化膜１０７が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ^-型エピタキシャル層２の表面にＵ溝５０が形成され、かつＵ溝５０の形状が確定する。
【００２７】
この時、Ｕ溝５０の側面のチャネル形成部の面方位が（１１１）に近い面となるようにケミカルドライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その表面は図３に示されるウエハ２１の初期の主表面と同程度に表面状態が良い。また、この状態でのｎ^-型エピタキシャル層２の表面は図１６に示すように、格子状に形成されたＬＯＣＯＳ酸化膜６５と、これと離間してかつ格子状のＬＯＣＯＳ酸化膜６５を取り囲むようにフィールド酸化膜１０７が形成されている。
【００２８】
次に、窒化シリコン膜１１３とパッド酸化膜１１１を除去した後、ｎ^-型エピタキシャル層２の表面に薄い酸化膜６０を形成し、図９に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄い酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５と酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。また、外周部１０５の領域にはフィールド酸化膜１０７がすでに形成されており、これをマスクとしてイオン注入できるためボロンのイオン注入はホトマスクを使用せずに実施することができる。続いて、接合深さ３μｍ程度までボロンを熱拡散する。この熱拡散により、図５に示す工程において前もって形成したｐ型拡散層１１１と注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６（ベース層に相当）を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００２９】
次に、図１０に示すように、格子状のパターンでｎ^-型エピタキシャル層２表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５を共にマスクとして、薄い酸化膜６０を透過させてｎ⁺型ソース層４（ソース層に相当）を形成するためのリンをイオン注入する。この場合も図９に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５と酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００３０】
次に、図１１に示すように、接合深さ０．５〜１μｍ熱拡散し、ｎ⁺型ソース層４を形成し、同時にチャネル５（チャネル領域に相当）も設定する。この熱拡散において、ｎ⁺型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される。
以上、図９〜図１１の工程によりｐ型ベース層１６の接合深さとその形状が確定する。このｐ型ベース層１６の形状において重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５０の側面により規定され、自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に左右対称になる。
【００３１】
次に、図１２に示すように、フィールド酸化膜１０７をレジストで覆ったのち、ＬＯＣＯＳ酸化膜６５を弗酸を含むエッチング液でエッチング除去してＵ溝５０の内壁５１を露出させた後、Ｕ溝５０の側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。この酸化工程は、約１０００℃に保持されている酸化炉にウエハ２１を徐々に挿入して行われる。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ⁺型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。ゲート酸化膜８の膜質や、厚さの均一性、チャネル５の界面の界面準位密度，キャリア移動度は従来のＤＭＯＳと同程度に良好である。
【００３２】
つづいて、図１３に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積し、隣接した二つのＵ溝５０の上端の距離ｂよりも２βだけ短い距離ｃだけ離間するようにパターニングしてゲート電極９を形成する。次にゲート電極９の端部においてゲート酸化膜８が厚くなるよう酸化する。また、このポリシリコンはゲート電極９からフィールド酸化膜１０７上まで延在してパターニングされる。そして、この後工程にてゲートコンタクト用アルミニウム配線１０９に接続される。このとき、ポリシリコン膜１０８の下のフィールド酸化膜１０７の段差部での電界集中によるゲート酸化膜絶縁破壊に対し本実施例においては、フィールド酸化膜１０７を窪み１１５を形成した後選択酸化を行っていることでフィールド酸化膜１０７とゲート酸化膜８との境界での段差がなめらかになり、電界集中が緩和され絶縁破壊が抑制されることとなる。
【００３３】
次に、図１４に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ⁺型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
そして、図１（ｂ）に示すように、注入されたボロンを熱拡散して接合深さ０．５μｍ程度の拡散しｐ⁺型ベースコンタクト層１７を形成する。なお、この領域にはｐ型ベース層１６とｐ型拡散層１１１とが重なって形成されているため、このｐ型不純物濃度がオーミック接合を形成するに十分な濃度であればこのｐ⁺型ベースコンタクト層１７の形成工程は省略することができる。
【００３４】
その後引き続いてウエハ２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ⁺型ベースコンタクト層１７とｎ⁺型ソース層４およびフィールド酸化膜１０７上のポリシリコン膜１０８を露出させる。さらに、アルミニウム膜からなるソース電極１９を形成し、前記コンタクト穴を介してｐ⁺型ベースコンタクト層１７とｎ⁺型ソース層４とにオーミック接触させ、フィールド酸化膜１０７上のポリシリコン膜１０８にはゲートコンタクト用アルミニウム配線１０９をオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ⁺型半導体基板１にオーミック接触をとる。なお、ドレイン電極２０は、半導体基板１の裏面を研削した後、形成するようにしてもよい。
【００３５】
上記のように構成された本実施例の半導体装置の製造方法によれば、ユニットセル１５のチャネル部形成のためのＬＯＣＯＳ酸化膜６５と外周部１０５に形成されるフィールド酸化膜１０７を同時に形成することにより、選択酸化膜形成工程に必要な耐酸化性絶縁膜の堆積、ホト・エッチング工程および酸化工程が１回で行うことができ、工程が簡略化され製造コストが低減できる。また、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜１０７の酸化工程の前に窪み１１４および１１５を形成する。これにより、ＬＯＣＯＳ酸化膜６５を除去して形成されるチャネル形成用の溝５０の形状が、窪み１１４を形成するためのエッチング工程とこの窪み１１４の選択酸化工程の２段階の工程で決定されるようになり、各工程の条件を適当に選択することにより所望の溝形状を容易に得ることができるようになる。また、フィールド酸化膜１０７も窪み１１５を形成した後選択酸化して形成されることで、フィールド酸化膜１０７の膜厚が厚い場合でもフィールド酸化膜１０７の段差は低く形成できるため段差形状がなめらかになり、ｐ型ウェル層１０６とポリシリコン膜１０８との間に形成されているゲート酸化膜８への電界集中が緩和されゲート酸化膜８の信頼性が高まる。
【００３６】
次に、本発明の第２実施例の製造工程について図１７乃至１９を参照して説明する。
第１実施例と同様に、ｎ⁺型シリコンからなる面方位が（１００）である半導体基板１の主表面にｎ^-型のエピタキシャル層２を成長させたウエハ２１の主表面を熱酸化して厚さ４５０ｎｍ程度の熱酸化膜１１０を形成し、周知のホト・エッチング工程を用いて外周部１０５のｐ型ウェル１０６形成予定領域とユニットセル領域１０４内のユニットセル１５形成予定領域の中央部とを開口しウェハ２１の主表面を露出させた後、露出したウェハ２１の主表面に４５ｎｍ程度の薄い酸化膜を形成し、熱酸化膜１１０をマスクとして薄い酸化膜の形成された領域にボロン（Ｂ⁺）をイオン注入、熱拡散して接合深さが３μｍ程度のｐ型ウェル１０６およびｐ型拡散層１１１を形成する。
【００３７】
そして、図１７に示すように、ウエハ２１の主表面にパッド酸化膜１１２を形成しその上に窒化シリコン膜１１３を約２００ｎｍ堆積する。この窒化シリコン膜１１３上にレジスト膜（図示せず）を形成し周知のホト・エッチング工程を用いて外周部１０５のフィールド酸化膜形成予定領域の窒化シリコン膜のみ開口し、ユニットセル領域１０４内の窒化シリコン膜１１３は残すようにパターニングする。
【００３８】
次に、図１８に示すように、窒化シリコン膜１１３をマスクとして外周部１０５のフィールド酸化膜形成予定領域のｎ^-型エピタキシャル層２の表面を選択酸化する。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化によりフィールド酸化膜１０７が形成される。
この後、図１９に示すように、窒化シリコン膜１１３とパッド酸化膜１１２を除去し、一部にフィールド酸化膜１０７が形成されたｎ^-型エピタキシャル層２の表面を露出する。
【００３９】
この後、再度、ｎ^-型エピタキシャル層２の表面にパッド酸化膜と窒化シリコン膜を形成して、ユニットセル領域１０４にＵ溝５０を形成し、以後、第１実施例と同様に半導体装置を製造する。
上記のように構成された第２実施例の半導体装置の製造方法によれば、ユニットセル１５のチャネル部形成のためのＬＯＣＯＳ酸化膜６５と外周部１０５に形成されるフィールド酸化膜１０７を別々に形成することにより、チャネル形成用の溝５０の形状を制御するＬＯＣＯＳ酸化膜６５の酸化条件には影響されずにフィールド酸化膜１０７を形成できる。これにより、フィールド酸化膜１０７の膜厚はゲートパッド１０１に外部接続ワイヤをボンデイングしたときその衝撃を吸収し、また、外部よりゲートパッドを介してサージや静電気が入力された際、静電破壊を起さない十分な膜厚に自由に設定でき、また、ユニットセル１５のチャネル部形成のためのＬＯＣＯＳ酸化膜６５の膜厚、酸化条件も所望の溝形状を得るべく自由に設定することができるようになる。
【００４０】
以上、本発明について具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、、本実施例においては半導体基板としてｎ⁺型半導体基板を持ちいた縦型パワーＭＯＳＦＥＴについて説明したが、ｐ⁺型半導体基板を用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構造にも適用することができる。また、本実施例ではｎチャネル型についてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換えたｐチャネル型についても同様の効果が得られることは言うまでもない。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施例による縦型パワーＭＯＳＦＥＴのレイアウトを示す平面図であり、（ｂ）は（ａ）の要部断面図である。
【図２】（ａ）は本発明の実施例による縦型パワーＭＯＳＦＥＴのユニットセルの平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する断面図である。
【図４】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図５】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図６】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部平面図である。
【図７】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図８】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図９】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１０】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１４】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１５】（ａ）は本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図であり、（ｂ）は（ａ）の平面図である。
【図１６】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１７】本発明の第２実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１８】本発明の第２実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１９】本発明の第２実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【符号の説明】
１ｎ⁺型半導体基板
２ｎ^-型エピタキシャル層
４ｎ⁺型ソース層
５チャネル
８ゲート酸化膜
９ゲート電極
１６ｐ型ベース層
１９ソース電極
２０ドレイン電極
５０Ｕ溝
５１Ｕ溝の内壁
６５ＬＯＣＯＳ酸化膜
１０７フィールド酸化膜
１０４ユニットセル領域
１０５外周部[0001]
[Industrial application fields]
The present invention relates to a method of manufacturing a semiconductor device used as a power semiconductor element, that is, a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and an IGBT (Insulated Gate Bipolar Transistor). It is suitable to adopt.
[0002]
[Prior art]
Vertical power MOSFETs are used in many industrial fields in recent years because they have many characteristics such as excellent frequency characteristics, fast switching speed, and low power drive. For example, “Nikkei Electronics”, May 19, 1986 issue, pp.165-188, published by Nikkei McGraw-Hill Corporation, states that the focus of power MOSFET development has shifted to low-voltage and high-voltage products. Yes. Furthermore, this document describes that the on-resistance of a power MOSFET chip having a withstand voltage of 100 V or less has been lowered to a level of 10 mΩ. This is because LSI microfabrication technology is used for manufacturing a power MOSFET. Or by devising the shape of the cell, it is stated that the channel width per area can be increased. In this document, a vertical power MOSFET using a mainstream DMOS type (double diffusion type) cell is mainly described. The reason is that the DMOS type is manufactured by a planar process characterized by using the flat main surface of the silicon wafer as it is in the channel portion, and thus has a manufacturing advantage that yield is high and cost is low. .
[0003]
On the other hand, with the widespread use of vertical power MOSFETs, there is a further demand for lower loss and lower cost, but the reduction of on-resistance by means of microfabrication or cell shape has reached its limit. For example, according to Japanese Patent Application Laid-Open No. 63-266882, there is a minimum point in the DMOS type in which the on-resistance does not further decrease even if the size of the unit cell is reduced by microfabrication. It has been found that this is an increase in JFET resistance. In the DMOS type, as disclosed in Japanese Patent Laid-Open No. 2-86136, under the current microfabrication technology, the unit cell having a minimum on-resistance has a dimension of about 15 μm.
[0004]
Various structures have been proposed to overcome this limitation. A feature common to them is a structure in which a groove is formed on the element surface and a channel portion is formed on the side surface of the groove. With this structure, the aforementioned JFET resistance can be greatly reduced. Further, in the structure in which the channel portion is formed on the side surface of the groove, an increase in JFET resistance can be ignored even if the unit cell size is reduced. Therefore, as described in JP-A-63-266882. There is no limit that the on-resistance takes a minimum point with respect to the reduction of the unit cell size, and it can be reduced to the limit of microfabrication by cutting 15 μm.
[0005]
As described above, as a conventional manufacturing method for forming a channel portion on the side surface of the groove, for example, a groove is formed by RIE as disclosed in Japanese Patent Application Laid-Open No. 61-199666, and the channel portion is formed on the side surface of the groove. There is something to form. In RIE, ionized gas is accelerated in a certain direction, so that it has very excellent anisotropy and side etching hardly occurs. However, in RIE, a physically ionized gas collides with the semiconductor device, so that lattice defects are inevitably generated on the etched surface, and surface recombination occurs, resulting in a decrease in mobility, resulting in an on-resistance. There is a problem that increases.
[0006]
Here, as a manufacturing method in which lattice defects hardly occur, there is a manufacturing method using wet etching as disclosed in, for example, Japanese Patent Application Laid-Open No. 62-12167 and International Publication WO 93/03502 by the present applicant.
However, since the manufacturing methods disclosed in the above-mentioned WO93 / 03502 and JP-A-62-12167 use wet etching, which is isotropic etching, so-called side etching that etches beyond a desired width occurs. Further, due to the liquid unevenness, a groove having a uniform and stable depth cannot be formed in the wafer surface, and the process controllability is poor.
[0007]
Therefore, the present applicant proposed in Japanese Patent Application No. 6-324693 a method of manufacturing a MOSFET having a channel portion on the side surface of the groove, in which the defects of the channel portion are reduced and the groove shape can be accurately controlled. Yes.
[0008]
[Problems to be solved by the invention]
However, when manufacturing a semiconductor device used as a power semiconductor element, a so-called semiconductor chip, a unit cell forming region in which a plurality of unit cells are formed using the element described in the above publication as a unit cell, and a unit cell forming region. It is necessary to form an outer peripheral region that stably terminates the element characteristics of the unit cell at the outermost periphery. Further, in order to electrically connect the element to the outside, it is necessary to form a bonding pad for external connection or the like, but this also needs to be formed in the outer peripheral region.
[0009]
An object of the present invention is to provide an outer peripheral region formed around a unit cell formation region in which a plurality of unit cells are formed using a MOSFET having a channel portion on the side surface of a groove as a unit cell, and a method for manufacturing a MOSFET of a unit cell. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can be formed with good consistency and a simple process.
[0010]
[Means for Solving the Problems]
  The invention according to claim 1, which is configured to achieve the above object,
  Forming a first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate on one main surface side of the semiconductor substrate;
  A first selective oxide film that divides the surface of the semiconductor layer into a plurality of regions, and a second selective oxide film that is formed to surround the first selective oxide film apart from the first selective oxide filmAnd at the same timeA selective oxide film forming step to be formed;
  A base layer forming step of forming a base layer by diffusing impurities of a second conductivity type in the semiconductor layer in the plurality of divided regions;
  The base contacting the side surface of the first selective oxide film between the first conductive semiconductor layer and the source layer by diffusing a first conductive impurity in the base layer to form a source layer. A source layer forming step in which a region used as a channel is formed on the layer surface;
  Forming a groove between the plurality of divided regions by covering the second selective oxide film with an etching resistant layer and etching the first selective oxide film; and
  A gate oxide film forming step of oxidizing the inner wall of the groove to form a gate oxide film;
  Forming a gate electrode on the gate oxide film; and
  Forming a source electrode in electrical contact with the source layer and the base layer; and
  Forming a drain electrode in electrical contact with the other main surface of the semiconductor substrate;
  It is characterized by including.
[0011]
The invention according to claim 2 configured to achieve the above object is
In the selective oxide film forming step according to claim 1, the surface of the semiconductor layer in the region where the first selective oxide film and the second selective oxide film are to be formed is etched to form a recess. It is characterized by being selectively oxidized.
The invention according to claim 3 configured to achieve the above object is
According to the first and second aspects of the present invention, the gate electrode forming step is characterized in that the gate electrode is formed to extend from the groove to the second selective oxide film.
[0014]
  Claims configured to achieve the above object4The described invention
  Claims 1 toAny of 3In the described invention,The base layer forming step is performed by ion implantation over the entire surface of the semiconductor layer.
[0015]
[Operation and effect of the invention]
According to the first aspect of the invention configured as described above, the first selective oxide film that divides the surface of the semiconductor layer into a plurality of regions, and the first selective oxide film that is separated from the first selective oxide film. A second selective oxide film formed so as to surround the oxide film is simultaneously formed. As a result, the selective oxide film serving as a diffusion mask for the base layer and the source layer for defining the channel portion and the field oxide film of the semiconductor element can be formed at the same time, so that the oxidation-resistant insulating film necessary for the selective oxide film formation can be formed. The deposition, photo-etching process and oxidation process can be omitted at a time, and the process can be simplified and the manufacturing cost can be reduced.
[0016]
According to the second aspect of the present invention, the channel region groove formed by removing the first selective oxide film is formed by etching the surface of the semiconductor layer before forming the selective oxide film. Since it is formed after a two-step process including selective oxidation, a desired groove shape can be easily obtained by appropriately selecting and combining etching conditions and selective oxidation conditions. .
[0017]
  According to the third aspect of the present invention, since the field oxide film is formed by etching and selective oxidation, the step of the field oxide film becomes smooth, the electric field concentration at the step portion is reduced, and the gate oxide film is insulated. Increase pressure resistanceit can.
[0020]
  Claims4According to the described invention, the impurity introduction in the base layer formation is ion-implanted with respect to the entire surface of the semiconductor layer using the first selective oxide film and the second selective oxide film as a mask. As a result, the photomask and the photo process for forming the base layer can be omitted, the process can be simplified, and the manufacturing cost can be reduced.
[0021]
【Example】
(First embodiment)
An embodiment of the present invention will be described below with reference to the drawings.
FIG. 1A is a plan view of a semiconductor chip manufactured according to the present invention, and FIG. 1B is an enlarged cross-sectional view of a chip end portion in FIG.
[0022]
In FIG. 1A, 101 is a gate pad, 102 is a source pad, 104 is a unit cell region, and 105 is an outer peripheral portion formed surrounding the unit cell region. As shown in FIG. 2B, the drain electrode 20 is formed in contact with the semiconductor substrate 1 on the surface opposite to the element formation region of the wafer 21.
First, a unit cell formed in the unit cell region 104 will be briefly described with reference to FIG. 2A is an enlarged view of the unit cell region 104, and FIG. 2B is a cross-sectional view taken along line AA in FIG. 2A. In FIG. 2, the wafer 21 has an impurity concentration of 10¹⁹cm^-3N with a thickness of about 200 to 500 μm⁺Impurity concentration of 10 on the semiconductor substrate 1 made of type silicon¹⁶cm^-3The n− type epitaxial layer 2 having a thickness of about 7 μm is formed, and a large number of unit cells 15 are regularly arranged on the main surface of the wafer 21 in the vertical and horizontal directions on the plane with a pitch width (unit cell size) a. It has a structure. In order to form the U-groove 50 with a unit cell dimension a of about 12 μm on the main surface of the wafer 21, a LOCOS oxide film having a thickness of about 3 μm is formed and bonded by self-aligned double diffusion using this oxide film as a mask. A p-type base layer 16 having a depth of about 3 μm and an n-type having a junction depth of about 1 μm⁺The mold source layer 4 is formed, and the channel 5 is set in the side wall portion 51 of the U groove 50. The junction depth of the p-type base layer is set to a depth at which breakdown due to breakdown does not occur at the edge portion 12 at the bottom of the U groove 50. Further, boron is diffused in advance in the central portion of the p-type base layer 16 so that the junction depth in the central portion of the p-type base layer 16 is deeper than the surroundings, and a high voltage is applied between the drain and source. Is set so that breakdown occurs at the center of the bottom surface of the p-type base layer 16. Further, after the double diffusion, the diffusion mask and the LOCOS oxide film used for forming the U groove 50 are removed, and a gate oxide film 8 having a thickness of about 60 nm is formed on the inner wall of the U groove 50. A gate electrode 9 made of polysilicon having a thickness of about 400 nm and an interlayer insulating film 18 made of BPSG having a thickness of about 1 μm are formed thereon. Further, a p of about 0.5 μm is formed on the center surface of the p-type base layer 16.⁺Type base contact layer 17 is formed, and source electrode 19 formed on interlayer insulating film 18 and n⁺Type source layer 4 and p⁺The mold base contact layer 17 is in ohmic contact via the contact hole. A drain electrode 20 is formed so as to make ohmic contact with the back surface of the semiconductor substrate 1.
[0023]
Next, the outer peripheral portion 105 will be described with reference to FIG. As shown in FIG. 1B, the outer peripheral portion 105 is a region outside the central portion of the unit cell 15 at the outermost peripheral portion of the unit cell region 104 described above, and the field oxide film 107 formed by the LOCOS oxidation method. The p-type well 106 is electrically connected to the same potential as the p-type base 16 of the unit cell 15 formed so as to surround the unit cell 15. This p-type well 106 is the p-type well of the unit cell 15 when a breakdown voltage of a pn junction formed by the p-type well 106 and the n− type epitaxial layer 2 is applied between the drain and the source. The impurity concentration and the depth are set so as to be higher than the breakdown voltage of the base layer 16. Further, the polysilicon constituting the gate electrode 9 of the unit cell 15 extends on the field oxide film 107, and the potential is applied to the gate electrode 9 of the unit cell 15 via the interlayer insulating film 18 made of BPSG. An aluminum wiring 109 for gate contact is provided to provide the same. The gate contact aluminum wiring 109 is connected to the gate pad 101 formed on the field oxide film 107. The thickness of the field oxide film 107 absorbs an impact when an external connection wire is bonded to the gate pad 101, and causes electrostatic breakdown when a surge or static electricity is input from the outside through the gate pad. The film thickness is not set.
[0024]
Next, the manufacturing method of the present embodiment will be described.
First, as shown in FIG. 3 and FIG.⁺N is formed on the main surface of the semiconductor substrate 1 having a plane orientation of (100) made of type silicon.^-A wafer 21 on which a type epitaxial layer 2 is grown is prepared. The semiconductor substrate 1 (corresponding to a semiconductor substrate) has an impurity concentration of 10¹⁹cm^-3It is about. The epitaxial layer 2 (corresponding to a semiconductor layer) has a thickness of about 7 μm and an impurity concentration of 10 μm.¹⁶cm^-3Next, as shown in FIG. 5, the main surface of the wafer 21 is thermally oxidized to form a thermal oxide film 110 having a thickness of about 450 nm, and the outer periphery is formed using a known photo-etching process. The region where the p-type well 106 is to be formed in the portion 105 and the central portion of the region where the unit cell 15 is to be formed in the unit cell region 104 are opened to expose the main surface of the wafer 21. Next, after forming a thin oxide film of about 45 nm on the exposed main surface of the wafer 21, boron (B) is formed in the region where the thin oxide film is formed using the thermal oxide film 110 as a mask.⁺) Are implanted and thermally diffused to form a p-type well 106 and a p-type diffusion layer 111 having a junction depth of about 3 μm. The p-type diffusion layer 111 finally becomes a part of the p-type base layer 16 described later. When a high voltage is applied between the drain and the source, breakdown can be caused stably at the bottom of the p-type diffusion layer 111 at a voltage lower than the breakdown of the p-type well 106, and surge resistance and Improve fracture resistance.
[0025]
Next, as shown in FIG. 6, a pad oxide film 112 is formed on the main surface of the wafer 21, and a silicon nitride film 113 is deposited thereon to a thickness of about 200 nm. A resist film (not shown) is formed on the silicon nitride film 113, and the field oxide film formation planned region in the outer peripheral portion 105 and the U groove 50 formation planned region in the unit cell region 104 are formed using a known photo-etching process. An opening is formed in the silicon nitride film 113. At this time, as shown in FIG. 15, the pattern of the silicon nitride film 113 in the unit cell region 104 is patterned so as to be perpendicular and parallel to the <011> direction to form a lattice-shaped opening having a pitch width (dimension of the unit cell 15) a. Form a pattern. This opening pattern is such that the above-described p-type diffusion layer 111 is located at the center of the pitch interval.
[0026]
Next, the pad oxide film 111 is etched using the silicon nitride film 113 as a mask. Subsequently, as shown in FIG.^-Indentations 115 and 114 are formed on the surface of type epitaxial layer 2. This etching is performed by chemical dry etching using carbon tetrafluoride and oxygen gas.
Next, as shown in FIG. 8, the trenches 115 and 114 are selectively oxidized using the silicon nitride film 113 as a mask. This is an oxidation method well known as a LOCOS (Local Oxidation of Silicon) method. By this oxidation, a LOCOS oxide film 65 and a field oxide film 107 are formed, and at the same time, n n eroded by the LOCOS oxide film 65.^-A U groove 50 is formed on the surface of the type epitaxial layer 2, and the shape of the U groove 50 is determined.
[0027]
At this time, the conditions for chemical dry etching and the conditions for LOCOS oxidation are selected so that the surface orientation of the channel forming portion on the side surface of the U groove 50 is a surface close to (111). The inner wall surface of the U groove 50 formed by LOCOS oxidation in this way is flat and has few defects, and the surface is in the same state as the initial main surface of the wafer 21 shown in FIG. N in this state^-As shown in FIG. 16, a LOCOS oxide film 65 formed in a lattice shape and a field oxide film 107 are formed so as to be spaced apart from and surround the lattice-like LOCOS oxide film 65 as shown in FIG. ing.
[0028]
Next, after removing the silicon nitride film 113 and the pad oxide film 111, n^-A thin oxide film 60 is formed on the surface of the type epitaxial layer 2, and boron for forming the p-type base layer 16 through the thin oxide film 60 is formed using the LOCOS oxide film 65 as a mask as shown in FIG. Ion implantation. At this time, the boundary portion between the LOCOS oxide film 65 and the oxide film 60 is a self-aligned position, and the region into which ions are implanted is accurately defined. Further, a field oxide film 107 has already been formed in the region of the outer peripheral portion 105, and ion implantation can be performed using this as a mask, so that boron ion implantation can be performed without using a photomask. Subsequently, boron is thermally diffused to a junction depth of about 3 μm. By this thermal diffusion, the p-type diffusion layer 111 formed in advance in the step shown in FIG. 5 and the diffusion layer of the implanted boron are integrated to form one p-type base layer 16 (corresponding to the base layer). Further, both end faces of the region of the p-type base layer 16 are defined in a self-aligned manner at the position of the side wall of the U groove 50.
[0029]
Next, as shown in FIG.^-The resist film 66 and the LOCOS oxide film 65 patterned with the pattern left in the center of the surface of the p-type base layer 16 surrounded by the LOCOS oxide film 65 formed on the surface of the epitaxial layer 2 are used as a thin oxide. N through the membrane 60⁺Phosphorus for forming the type source layer 4 (corresponding to the source layer) is ion-implanted. Also in this case, similarly to the case where boron is ion-implanted in the step shown in FIG. 9, the boundary portion between the LOCOS oxide film 65 and the oxide film 60 is a self-aligned position, and the ion-implanted region is accurately defined.
[0030]
Next, as shown in FIG. 11, the junction depth is 0.5-1 μm thermally diffused, and n⁺A mold source layer 4 is formed, and a channel 5 (corresponding to a channel region) is set at the same time. In this thermal diffusion, n⁺The end face in contact with the U groove 50 in the region of the mold source layer 4 is defined in a self-aligning manner at the position of the side wall of the U groove 50.
As described above, the junction depth and the shape of the p-type base layer 16 are determined by the steps of FIGS. What is important in the shape of the p-type base layer 16 is that the position of the side surface of the p-type base layer 16 is defined by the side surface of the U-groove 50 and self-aligned and thermally diffuses. The shape of the base layer 16 is completely symmetrical.
[0031]
Next, as shown in FIG. 12, after the field oxide film 107 is covered with a resist, the LOCOS oxide film 65 is etched away with an etching solution containing hydrofluoric acid to expose the inner wall 51 of the U groove 50, and then the U A gate oxide film 8 having a thickness of about 60 nm is formed on the side and bottom surfaces of the trench 50 by thermal oxidation. This oxidation step is performed by gradually inserting the wafer 21 into an oxidation furnace maintained at about 1000 ° C. In this way, since the initial oxidation is performed at a relatively low temperature, the p-type base region 16, n⁺It is possible to prevent the impurities in the mold source region 4 from being scattered outside the wafer during the oxidation process. The film quality and thickness uniformity of the gate oxide film 8, the interface state density at the interface of the channel 5, and the carrier mobility are as good as those of the conventional DMOS.
[0032]
Subsequently, as shown in FIG. 13, a polysilicon film having a thickness of about 400 nm is deposited on the main surface of the wafer 21, and is separated by a distance c that is 2β shorter than the distance b between the upper ends of two adjacent U grooves 50. The gate electrode 9 is formed by patterning as described above. Next, oxidation is performed so that the gate oxide film 8 becomes thick at the end of the gate electrode 9. The polysilicon is patterned to extend from the gate electrode 9 to the field oxide film 107. Then, in this subsequent process, the gate contact aluminum wiring 109 is connected. At this time, in this embodiment, selective oxidation is performed after forming the recess 115 in the field oxide film 107 due to electric field concentration at the step portion of the field oxide film 107 under the polysilicon film 108. As a result, the step at the boundary between the field oxide film 107 and the gate oxide film 8 becomes smooth, the electric field concentration is relaxed, and the dielectric breakdown is suppressed.
[0033]
Next, as shown in FIG. 14, the patterned resist film 68 is used as a mask to pass through the oxide film 67 and p.⁺Boron for forming the mold base contact layer 17 is ion-implanted.
Then, as shown in FIG. 1B, the implanted boron is thermally diffused to a diffusion depth of about 0.5 μm.⁺A mold base contact layer 17 is formed. Since the p-type base layer 16 and the p-type diffusion layer 111 are overlapped in this region, the p-type impurity concentration is sufficient to form an ohmic junction.⁺The step of forming the mold base contact layer 17 can be omitted.
[0034]
Subsequently, an interlayer insulating film 18 made of BPSG is formed on the main surface of the wafer 21, and a contact hole is formed in a part thereof.⁺Type base contact layer 17 and n⁺The polysilicon film 108 on the mold source layer 4 and the field oxide film 107 is exposed. Further, a source electrode 19 made of an aluminum film is formed, and p is connected through the contact hole.⁺Type base contact layer 17 and n⁺An ohmic contact is made with the mold source layer 4, and an aluminum wiring 109 for gate contact is brought into ohmic contact with the polysilicon film 108 on the field oxide film 107. Further, a passivation film (not shown) made of silicon nitride or the like is formed by plasma CVD or the like for protecting the aluminum film, and a drain electrode 20 made of a three-layer film of Ti / Ni / Au is formed on the back surface of the wafer 21. Forming n⁺The ohmic contact is made to the type semiconductor substrate 1. The drain electrode 20 may be formed after the back surface of the semiconductor substrate 1 is ground.
[0035]
According to the semiconductor device manufacturing method of the present embodiment configured as described above, the LOCOS oxide film 65 for forming the channel portion of the unit cell 15 and the field oxide film 107 formed on the outer peripheral portion 105 are simultaneously formed. As a result, the deposition of the oxidation-resistant insulating film, the photo-etching process, and the oxidation process necessary for the selective oxide film forming process can be performed once, and the process can be simplified and the manufacturing cost can be reduced. Further, recesses 114 and 115 are formed before the LOCOS oxide film 65 and the field oxide film 107 are oxidized. As a result, the shape of the channel forming groove 50 formed by removing the LOCOS oxide film 65 is determined in two steps, an etching process for forming the depression 114 and a selective oxidation process for the depression 114. Thus, the desired groove shape can be easily obtained by appropriately selecting the conditions of each step. The field oxide film 107 is also formed by selective oxidation after forming the depression 115, so that even if the field oxide film 107 is thick, the step of the field oxide film 107 can be formed low, so that the step shape is smooth. Thus, the electric field concentration on the gate oxide film 8 formed between the p-type well layer 106 and the polysilicon film 108 is relaxed, and the reliability of the gate oxide film 8 is increased.
[0036]
Next, the manufacturing process of the second embodiment of the present invention will be described with reference to FIGS.
As in the first embodiment, n⁺N is formed on the main surface of the semiconductor substrate 1 having a plane orientation of (100) made of type silicon.^-The main surface of the wafer 21 on which the epitaxial layer 2 is grown is thermally oxidized to form a thermal oxide film 110 having a thickness of about 450 nm, and the p-type well 106 in the outer peripheral portion 105 is formed using a well-known photo-etching process. After opening the planned region and the central portion of the unit cell 15 formation planned region in the unit cell region 104 to expose the main surface of the wafer 21, a thin oxide film of about 45 nm is formed on the exposed main surface of the wafer 21. Boron (B) is formed in the region where the thin oxide film is formed using the thermal oxide film 110 as a mask.⁺) Are implanted and thermally diffused to form a p-type well 106 and a p-type diffusion layer 111 having a junction depth of about 3 μm.
[0037]
Then, as shown in FIG. 17, a pad oxide film 112 is formed on the main surface of the wafer 21, and a silicon nitride film 113 is deposited thereon by about 200 nm. A resist film (not shown) is formed on the silicon nitride film 113, and only the silicon nitride film in the field oxide film formation region of the outer peripheral portion 105 is opened using a well-known photo-etching process. The silicon nitride film 113 is patterned so as to leave.
[0038]
Next, as shown in FIG. 18, the field oxide film formation region n in the outer peripheral portion 105 is masked using the silicon nitride film 113 as a mask.^-The surface of the type epitaxial layer 2 is selectively oxidized. This is an oxidation method well known as a LOCOS (Local Oxidation of Silicon) method, and the field oxide film 107 is formed by this oxidation.
Thereafter, as shown in FIG. 19, the silicon nitride film 113 and the pad oxide film 112 are removed, and the field oxide film 107 is partially formed.^-The surface of the type epitaxial layer 2 is exposed.
[0039]
After this, n again^-A pad oxide film and a silicon nitride film are formed on the surface of the type epitaxial layer 2 to form a U groove 50 in the unit cell region 104. Thereafter, a semiconductor device is manufactured in the same manner as in the first embodiment.
According to the semiconductor device manufacturing method of the second embodiment configured as described above, the LOCOS oxide film 65 for forming the channel portion of the unit cell 15 and the field oxide film 107 formed on the outer peripheral portion 105 are separately formed. By forming the field oxide film 107, the field oxide film 107 can be formed without being influenced by the oxidation conditions of the LOCOS oxide film 65 for controlling the shape of the channel forming groove 50. As a result, the film thickness of the field oxide film 107 absorbs the impact when an external connection wire is bonded to the gate pad 101, and when the surge or static electricity is input from the outside through the gate pad, A sufficient film thickness that does not occur can be freely set, and the film thickness and oxidation conditions of the LOCOS oxide film 65 for forming the channel portion of the unit cell 15 can be freely set to obtain a desired groove shape. It becomes like this.
[0040]
Although the present invention has been specifically described above, it is needless to say that the present invention is not limited to the above-described embodiments and can be variously modified without departing from the gist thereof. For example, in this embodiment, n is used as the semiconductor substrate.⁺A vertical power MOSFET having a semiconductor substrate has been described.⁺The present invention can also be applied to a gate structure of an insulated gate bipolar transistor (IGBT) using a type semiconductor substrate. In the present embodiment, only the n-channel type has been described, but it goes without saying that the same effect can be obtained for a p-channel type in which n-type and p-type semiconductor types are interchanged.
[Brief description of the drawings]
FIG. 1A is a plan view showing a layout of a vertical power MOSFET according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view of a main part of FIG.
FIG. 2A is a plan view of a unit cell of a vertical power MOSFET according to an embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along line AA of FIG.
FIG. 3 is a cross-sectional view for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention.
FIG. 4 is a fragmentary cross-sectional view for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention;
FIG. 5 is a fragmentary cross-sectional view for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention;
FIG. 6 is a plan view of relevant parts for explaining the manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention;
FIG. 7 is a diagram for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention.
FIG. 8 is a fragmentary cross-sectional view for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention;
FIG. 9 is a fragmentary cross-sectional view for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention;
FIG. 10 is a fragmentary cross-sectional view for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the invention.
FIG. 11 is a cross-sectional view of the relevant part for explaining the manufacturing process of the vertical power MOSFET according to the first embodiment of the invention.
FIG. 12 is a cross-sectional view of the relevant part for explaining the manufacturing process of the vertical power MOSFET according to the first embodiment of the invention.
FIG. 13 is a drawing for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention.
FIG. 14 is a diagram for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the invention.
15A is a cross-sectional view of a principal part for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention, and FIG. 15B is a plan view of FIG. 15A.
FIG. 16 is a diagram for explaining a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention.
FIG. 17 is a diagram for explaining a manufacturing process of the vertical power MOSFET according to the second embodiment of the invention.
FIG. 18 is a diagram for explaining a manufacturing process of the vertical power MOSFET according to the second embodiment of the invention.
FIG. 19 is a diagram for explaining a manufacturing process of the vertical power MOSFET according to the second embodiment of the present invention;
[Explanation of symbols]
1 n⁺Type semiconductor substrate
2 n^-Type epitaxial layer
4 n⁺Type source layer
5 channels
8 Gate oxide film
9 Gate electrode
16 p-type base layer
19 Source electrode
20 Drain electrode
50 U groove
51 U groove inner wall
65 LOCOS oxide film
107 Field oxide film
104 Unit cell area
105 outer periphery

Claims

Forming a first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate on one main surface side of the semiconductor substrate;
A first selective oxide film that divides the surface of the semiconductor layer into a plurality of regions, and a second selective oxide film that is formed to surround the first selective oxide film apart from the first selective oxide film A selective oxide film forming step for simultaneously forming
A base layer forming step of forming a base layer by diffusing impurities of a second conductivity type in the semiconductor layer in the plurality of divided regions;
The base contacting the side surface of the first selective oxide film between the first conductive semiconductor layer and the source layer by diffusing a first conductive impurity in the base layer to form a source layer. A source layer forming step in which a region used as a channel is formed on the layer surface;
Forming a groove between the plurality of divided regions by covering the second selective oxide film with an etching resistant layer and etching the first selective oxide film; and
A gate oxide film forming step of oxidizing the inner wall of the groove to form a gate oxide film;
Forming a gate electrode on the gate oxide film; and
Forming a source electrode in electrical contact with the source layer and the base layer; and
And a drain electrode forming step of forming a drain electrode in electrical contact with the other main surface of the semiconductor substrate.

In the selective oxide film forming step, a recess is formed by etching a surface of the semiconductor layer in a region where the first selective oxide film and the second selective oxide film are to be formed, and the oxide is selectively oxidized including the recess. The method of manufacturing a semiconductor device according to claim 1.

3. The method of manufacturing a semiconductor device according to claim 1, wherein in the gate electrode forming step, the gate electrode is formed to extend from the groove to the second selective oxide film.

The base layer forming step, a method of manufacturing a semiconductor device according to any one of claims 1 to 3, characterized in that is carried out by ion implantation into the entire surface of the semiconductor layer.