KR101483721B1 - Power mosfet having recessed cell structure and fabrication method thereof - Google Patents

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Abstract

본 발명은 파워 모스펫(Power MOSFET)에 관한 것으로, 더욱 상세하게는 종래 평면형과 트렌치형 구조를 융합한 새로운 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법에 관한 것으로, 고내압을 구현하면서 온저항을 낮추고 스위칭 스피드를 높여 열 특성을 개선할 수 있을 뿐만 아니라 기존 평면형의 제조방법을 그대로 이용함으로써, 제조비용의 증가 없이 양산 가능한 효과가 있다.The present invention relates to a power MOSFET, and more particularly, to a power MOSFET having a new concave cell structure that fuses a conventional planar type and a trench type structure and a fabrication method thereof, It is possible not only to improve the thermal characteristics by raising the switching speed, but also to use the conventional planar manufacturing method as it is, and mass production is possible without increasing the manufacturing cost.

Description

오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법{POWER MOSFET HAVING RECESSED CELL STRUCTURE AND FABRICATION METHOD THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a power MOSFET having a concave cell structure,

본 발명은 전력 반도체 소자에 관한 것으로, 더욱 상세하게는 파워 모스펫(Power MOSFET)의 구조 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device, and more particularly, to a power MOSFET structure and a manufacturing method thereof.

전기, 전자의 제품들이 갈수록 낮은 발열과 높은 내구성이 요구되고 있기 때문에 전기, 전자 제품들에 사용되는 파워 모스펫(Power MOSFET)도 극히 낮은 온저항(Ron)과 고 내압(Breakdown Voltage: BV), 그리고 빠른 스위칭 속도(Switching speed)가 요구되고 있다.Since electric and electronic products require increasingly lower heat generation and higher durability, the power MOSFETs used in electric and electronic products have extremely low on-resistance (Ron) and high breakdown voltage (BV), and A fast switching speed is required.

기존에 많이 사용되고 있는 일반적인 평면형(Planar type) 모스펫 구조는 제조방법이 단순하고 고 내압의 제품을 만들기가 쉬운 반면에 열특성과 관련된 온저항(Ron)을 낮추기가 어렵고 스위칭 속도를 빠르게 하기 위한 게이트 면적(Gate size)을 줄이기가 어렵다. 이는 온저항을 낮추기 위해서는 전류 경로인 반도체층의 농도를 높이거나 그 두께를 낮추어야 하는데, 이럴 경우 내압(BV)이 내려가게 되고, 게이트 면적을 줄이기 위해서는 게이트 길이를 줄여야 하는데 게이트 양쪽 평면에 위치한 소스(Source) 영역의 열 확산에 의한 p-well이 게이트 길이를 줄이는데 한계를 갖기 때문이다. 따라서 종래 평면형 모스펫 구조로는 열과 내압, 스위칭속도 모두를 만족시킬 수 없는 어려운 문제점이 있다.The conventional planar type MOSFET structure is simple in manufacturing method and it is easy to make a product having a high withstand voltage. On the other hand, it is difficult to reduce the on-resistance (Ron) related to the thermal characteristics and the gate area It is difficult to reduce the gate size. In order to lower the ON resistance, the concentration of the semiconductor layer, which is the current path, must be increased or decreased. In this case, the breakdown voltage (BV) is reduced. To reduce the gate area, the gate length must be reduced. Source region has a limitation in reducing the gate length due to the thermal diffusion of the p-well. Therefore, the conventional planar MOSFET structure has a problem that it can not satisfy both the heat, the breakdown voltage and the switching speed.

또한, 현재 내압이 200V 이하로 낮고, 수십 암페어(A) 전류가 요구되는 전기, 전자 제품에는 일반적으로 트렌치형(Trench type) 모스펫 구조를 많이 사용한다. 이것은 온저항을 평면형보다 크게 낮출 수 있지만 반대로 200V 이상의 고 내압을 유지하기 어려워 주로 200V 이내의 내압에만 사용할 수밖에 없는 한계가 있다. In addition, a trench-type MOSFET structure is generally used for electric and electronic products in which the internal pressure is as low as 200 V or less and a tens of amperes (A) current is required. This can reduce the on-resistance to a level much larger than that of the planar type, but on the contrary, it is difficult to maintain a high withstand voltage of 200 V or more.

도 1은 한국 등록특허 제10-0480673호에서 개시된 전형적인 트렌치형 모스펫 구조를 보여준다. 이에 의하면, 트렌치 형성시 트렌치 측벽의 표면이 거칠어져 채널저항이 커지는 문제점과 트렌치 모서리의 첨예부분으로 전계가 집중되는 문제점을 해결하기 위하여, 수직하게 트렌치를 형성한 후 게이트 산화막을 형성하기 이전에 고온 산화공정으로 산화막을 형성한 후 제거하는 희생산화막 형성공정과 습식 식각공정을 추가로 진행하는 것이 개시되어 있다.FIG. 1 shows a typical trench-type MOSFET structure disclosed in Korean Patent No. 10-0480673. In order to solve the problem that the surface of the sidewall of the trench is roughened when the trench is formed and the channel resistance becomes large and the electric field is concentrated on the sharp portion of the trench corner, it is necessary to form the trench vertically before forming the gate oxide film, A sacrificial oxide film forming process and a wet etching process for removing an oxide film after forming an oxide film by an oxidation process are further disclosed.

즉, 상기 한국 등록특허 제10-0480673호에서는, 도 1과 같이, N+ 드레인(기판; 130)에 N- 반도체층(132)을 형성하고, 상기 N- 반도체층(132) 아래로 선택적인 건식식각을 통하여 깊은 트렌치(136)을 형성하고, 상기 트렌치(136)의 측벽 상태를 양호하게 하며 모서리 부분을 완만하게 하기 위해 희생산화막 형성공정과 습식 식각공정을 진행하고, 이후 게이트 산화막(138)을 형성한 다음, P- 바디(142) 및 N+ 소스영역(144)을 불순물 이온주입과 열확산을 통하여 형성하고 게이트 전극(140)과 소스 전극(152)을 분리하기 위하여 게이트 전극(140) 위에 절연막(146)을 형성한 후 소스 전극(152)을 형성하는 것이 개시되어 있다.That is, in Korean Patent No. 10-0480673, as shown in FIG. 1, an N-semiconductor layer 132 is formed on an N + drain (substrate) 130, A sacrificial oxide film forming process and a wet etching process are performed so as to form a deep trench 136 through etching and to smooth the sidewall of the trench 136 and to smooth the corner, The P-body 142 and the N + source region 144 are formed through impurity ion implantation and thermal diffusion and the gate electrode 140 and the source electrode 152 are separated from each other by an insulating film 146 are formed and then the source electrode 152 is formed.

그러나, 상기 한국 등록특허 제10-0480673호와 같이, 종래 트렌치형 모스펫 구조의 문제점은 구조적으로 트렌치를 형성하기 위하여 N- 반도체층을 깊게 물리적으로 식각(etch)해야 하며, 이에 따른 채널저항이 커지는 문제점과 트렌치 모서리의 첨예부분에 전계가 집중되는 문제점이 있고, 이를 해결하기 위해선 상기 한국 등록특허 제10-0480673호와 같이, 별도의 희생산화막 형성공정과 습식 식각공정을 진행해야 한다. However, as described in Korean Patent No. 10-0480673, the problem with the conventional trench MOSFET is that the N-semiconductor layer must be physically etched deeply in order to form a trench structurally, There is a problem that the electric field concentrates on a sharp point of the trench corner. To solve this problem, a separate sacrificial oxide film forming process and a wet etching process must be performed as in Korean Patent No. 10-0480673.

나아가, 상기 한국 등록특허 제10-0480673호와 같이, 별도의 희생산화막 형성공정과 습식 식각공정을 더 진행하더라도, 트렌치 바닥의 모서리 부분을 둥글게 하기엔 일정한 한계가 있어, 게이트 산화막 형성시 트렌치 바닥 모서리 부분에는 게이트 산화막이 얇게 형성되는 문제점이 있다. 이로 인해 게이트 산화막의 절연 내압에 의한 신뢰성(Reliability) 문제가 있고 내구성에서도 취약한 약점이 여전히 남아 있다.Further, even if a separate sacrificial oxide film forming process and a wet etching process are further performed as described in Korean Patent No. 10-0480673, there is a certain limit to round the corner of the bottom of the trench, and when the gate oxide film is formed, There is a problem that the gate oxide film is formed thin. As a result, there is a problem of reliability due to the dielectric strength of the gate oxide film, and the weak point of durability remains.

본 발명은 종래 평면형 모스펫 구조나 트렌치형 모스펫 구조를 갖는 파워 모스펫으로 현재 전기, 전자 제품에서 요구하는 낮은 저항, 고 내압 및 고속 스위칭을 모두 만족하기 어렵기 때문에 이러한 문제점을 해결하고자 제안된 것으로, 평면형과 트렌치형 구조를 융합한 새로운 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법을 제공하는 것을 목적으로 한다.The present invention is a power MOSFET having a conventional planar MOSFET structure or a trench MOSFET structure, and it is difficult to satisfy all of the low resistance, high breakdown voltage and high speed switching required in current electrical and electronic products. Therefore, And a power MOSFET having a new concave cell structure in which a trench type structure is fused and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명에 의한 파워 모스펫은 하부에서 드레인 전극과 접하며 수평으로 형성된 제1도전형 드레인 영역; 상기 제1도전형 드레인 영역 상에 형성된 제1도전형 반도체층; 상기 제1도전형 반도체층 상에 게이트 절연막을 사이에 두고 적어도 일측에 하향 경사면을 갖도록 형성된 게이트 전극; 상기 게이트 전극의 하향 경사면 하부와 상기 게이트 절연막을 사이에 두고 상기 제1도전형 반도체층 상에 형성된 제2도전형 바디 영역; 상기 게이트 전극의 하향 경사면 상부와 상기 게이트 절연막을 사이에 두고 상기 제2도전형 바디 영역 상에 형성된 제1도전형 소스 영역; 및 상기 제1도전형 소스 영역과 접하며 상기 제2도전형 바디 영역 상에 형성된 제2도전형 컨택 영역을 포함하여 구성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a power MOSFET comprising: a first conductive drain region formed in contact with a drain electrode in a lower portion and formed horizontally; A first conductive semiconductor layer formed on the first conductive type drain region; A gate electrode formed on the first conductivity type semiconductor layer so as to have a downward sloped surface on at least one side with a gate insulating film therebetween; A second conductive type body region formed on the first conductive type semiconductor layer with a lower portion of the lower surface of the gate electrode and the gate insulating film interposed therebetween; A first conductive type source region formed on the second conductive type body region with an upper portion of the downward sloping surface of the gate electrode and the gate insulating film interposed therebetween; And a second conductive contact region in contact with the first conductive type source region and formed on the second conductive type body region.

여기서, 상기 제1도전형 소스 영역, 상기 제2도전형 바디 영역 및 상기 제1도전형 반도체층에 의하여 내측으로 경사진 오목한 홈의 구조를 가지고, 상기 오목한 홈에 상기 게이트 절연막을 사이에 두고 상기 게이트 전극이 형성될 수 있다.Here, the first conductive type semiconductor layer may have a concave groove structure inclined inward by the first conductive type source region, the second conductive type body region, and the first conductive type semiconductor layer, A gate electrode may be formed.

한편, 본 발명에 의한 파워 모스펫의 제조방법은 소정의 반도체 기판에 제1도전형 드레인 영역을 형성하고, 상기 제1도전형 드레인 영역 상에 일정 두께로 제1도전형 반도체층을 형성하는 제 1 단계; 상기 제1도전형 반도체층 상에 패드 산화막을 형성하고, 상기 패드 산화막 상에 마스크 물질층을 형성하는 제 2 단계; 사진 식각공정을 통해 상기 마스크 물질층을 식각하여 상기 패드 산화막의 일부가 드러나게 열 산화방지 마스크를 형성하는 제 3 단계; 열 산화공정을 통해 상기 패드 산화막이 드러난 부위에는 두껍고 상기 열산화방지 마스크 밑으로 가며 새의 부리 형상으로 가늘어지는 국소 산화막을 형성하는 제 4 단계; 상기 열산화방지 마스크, 상기 패드 산화막 및 상기 국소 산화막을 제거하여 상기 제1도전형 반도체층의 상부 표면에 하향 경사진 오목한 홈을 형성하는 제 5 단계; 열 산화공정을 통해 상기 제1도전형 반도체층의 상부 표면에 게이트 절연막을 형성하는 제 6 단계; 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 오목한 홈을 채운 게이트 전극을 형성하는 제 7 단계; 상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제1도전형 반도체층 속에 상기 오목한 홈의 경사면 하부까지 제2도전형 바디 영역을 형성하는 제 8 단계; 상기 기판 전면에 제1도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 오목한 홈의 경사면 상부까지 제1도전형 소스 영역을 형성하는 제 9 단계; 및 상기 게이트 전극의 측면에 측벽 절연막을 형성하고, 상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 제1도전형 소스 영역과 접하는 제2도전형 컨택 영역을 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 한다.A method of manufacturing a power MOSFET according to the present invention includes forming a first conductive type drain region on a predetermined semiconductor substrate and forming a first conductive type semiconductor layer with a predetermined thickness on the first conductive type drain region, step; A second step of forming a pad oxide film on the first conductive type semiconductor layer and forming a mask material layer on the pad oxide film; A third step of etching the mask material layer through a photolithography process to form a thermal oxidation protection mask so that a part of the pad oxide layer is exposed; A fourth step of forming a local oxide film which is thick in the pad oxide film exposed through the thermal oxidation process and tapered into a bird's beak shape under the mask for thermal oxidation prevention; A fifth step of removing the thermal oxidation-resistant mask, the pad oxide film, and the local oxide film to form a downwardly sloped concave groove on the upper surface of the first conductive type semiconductor layer; A sixth step of forming a gate insulating film on the upper surface of the first conductivity type semiconductor layer through a thermal oxidation process; Depositing a gate material on the gate insulating layer and etching the gate material to form a gate electrode filled with the concave groove; An eighth step of forming a second conductive type body region in the first conductive type semiconductor layer to a lower side of an inclined surface of the concave groove through ion implantation with a second conductive type impurity on the entire surface of the substrate through a thermal drive-in process; Forming a first conductive type source region in the second conductive type body region to the upper side of the inclined surface of the concave groove through ion implantation with a first conductive type impurity on the entire surface of the substrate through a thermal drive-in process; And forming a sidewall insulation film on a side surface of the gate electrode, implanting ions of a second conductivity type impurity into the entire surface of the substrate, and performing a thermal drive-in process on the entire surface of the substrate, And forming a second conductive type contact region in contact with the second conductive type contact region.

여기서, 상기 제 3 단계와 상기 제 4 단계 사이에 상기 열 산화방지 마스크를 도핑방지 마스크로 이용하여 상기 제1도전형 반도체층에 제1도전형 채널스톱 도핑층을 형성하는 공정을 더 진행할 수 있다.The step of forming the first conductive type channel stopping layer in the first conductive type semiconductor layer using the thermal oxidation protection mask as the anti-doping mask may be further performed between the third step and the fourth step .

본 발명은 집적회로공정에서 소자 분리를 위해 사용되었던 LOCOS 공정을 트렌치 공정 대신에 적극 사용하여, 에피층이나 반도체 기판 표면에 LOCOS 공정시 형성되는 새부리(bird's beak) 형상으로 하향 경사면을 갖는 오목한 홈을 형성하고, 상기 오목한 홈에 게이트 전극을 형성함으로써, 종래 트렌치 식각에 따른 채널저항 증가 문제와 트렌치 모서리의 첨예부분에 전계가 집중되는 문제를 근본적으로 해결한 효과가 있다.In the present invention, a LOCOS process, which has been used for device isolation in an integrated circuit process, is actively used instead of a trench process to form a recessed groove having a downwardly sloping shape in the form of a bird's beak formed in the epi- And forming the gate electrode in the concave groove substantially solves the problem of the channel resistance increase due to the conventional trench etching and the problem that the electric field is concentrated on the sharp portion of the trench corner.

또한, 본 발명은 종래 평면형 모스펫 구조의 공정과 비슷하여 종래 트렌치형 모스펫 구조의 공정보다 매우 간단하며, 구조적으로 온저항을 낮출 수 있고 스위칭 스피드 및 게이트-소스간 절연 내압을 동시에 높일 수 있어 현재 전기, 전자 제품에서 요구되는 발열에 대응할 수 있고, 나아가 소자의 크기도 줄일 수 있어 원가 개선에도 기여할 수 있는 효과가 있다.Further, since the present invention is similar to the process of the conventional planar MOSFET structure, it is much simpler than the process of the conventional trench MOSFET structure, and the on-resistance can be structurally lowered and the switching speed and the gate- , It is possible to cope with heat generation required in electronic products, and further, the size of the device can be reduced, thereby contributing to cost reduction.

도 1은 종래 트렌치형 모스펫 구조를 보여주는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 의한 파워 모스펫의 제조방법을 보여주는 단면도이다.
도 13 내지 도 15는 본 발명의 또 다른 실시예에 의한 파워 모스펫의 제조방법을 보여주는 공정단면도이다.1 is a cross-sectional view showing a conventional trench type MOSFET structure.
FIGS. 2 to 8 are cross-sectional views illustrating a method of manufacturing a power MOSFET according to an embodiment of the present invention.
9 to 12 are cross-sectional views illustrating a method of manufacturing a power MOSFET according to another embodiment of the present invention.
13 to 15 are process cross-sectional views illustrating a method of manufacturing a power MOSFET according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

[구조에 관한 [About structure 실시예Example ]]

본 발명의 의한 파워 모스펫은 기본적으로, 도 8에 예시된 바와 같이, 하부에서 드레인 전극(미도시)과 접하며 수평으로 형성된 제1도전형(예컨대, N형) 드레인 영역(10); 상기 제1도전형 드레인 영역 상에 형성된 제1도전형 반도체층(20); 상기 제1도전형 반도체층 상에 게이트 절연막(34)을 사이에 두고 적어도 일측에 하향 경사면을 갖도록 형성된 게이트 전극(52); 상기 게이트 전극의 하향 경사면 하부와 상기 게이트 절연막을 사이에 두고 상기 제1도전형 반도체층 상에 형성된 제2도전형(예컨대, P형) 바디 영역(60); 상기 게이트 전극의 하향 경사면 상부와 상기 게이트 절연막을 사이에 두고 상기 제2도전형 바디 영역 상에 형성된 제1도전형 소스 영역(70); 및 상기 제1도전형 소스 영역과 접하며 상기 제2도전형 바디 영역 상에 형성된 제2도전형 컨택 영역(62)을 포함하여 구성된 것을 특징으로 한다.The power MOSFET according to the present invention basically includes a first conductive type (e.g., N type) drain region 10 formed in contact with a drain electrode (not shown) at the bottom and horizontally, as illustrated in FIG. A first conductive semiconductor layer (20) formed on the first conductive type drain region; A gate electrode (52) formed on the first conductivity type semiconductor layer with a gate insulating film (34) interposed therebetween and having a downward sloped surface on at least one side thereof; A second conductive type (e.g., P type) body region 60 formed on the first conductive type semiconductor layer with the gate insulating film interposed therebetween under the downward slope of the gate electrode; A first conductive type source region (70) formed on the second conductive type body region with an upper portion of the downward sloping surface of the gate electrode and the gate insulating film interposed therebetween; And a second conductive contact region (62) in contact with the first conductive type source region and formed on the second conductive type body region.

여기서, 상기 게이트 전극(52)은 상기 제1도전형 드레인 영역(10)을 향하여 아래로 가며 수평 폭이 가늘어지도록 측면에 하향 경사면이 형성되어, 쐐기 형상의 상광하협 구조를 가질 수 있다.Here, the gate electrode 52 may have a wedge-shaped upper light blocking structure so as to have a downward sloped surface on the side thereof so as to have a smaller horizontal width while being directed downward toward the first conductive drain region 10.

상기와 같이 구성됨으로써, 게이트 전극(52)의 하향 경사면 하부에 게이트 절연막(34)을 사이에 두고 형성된 제2도전형 바디 영역(60)에 채널이 경사지게 형성되어, 종래 평면형 모스펫 구조보다 게이트 크기를 줄일 수 있고, 종래 트렌치형 모스펫 구조보다 소스 영역과 게이트 전극의 각 상, 하부 모서리를 완만하게 형성할 수 있게 되어, 스위칭 스피드와 게이트-소스간 절연 내압을 동시에 높일 수 있는 장점이 있게 된다.The channel is inclined in the second conductive type body region 60 formed below the downward slope of the gate electrode 52 with the gate insulating film 34 interposed therebetween so that the gate size is smaller than that of the conventional planar MOSFET structure So that the top and bottom edges of the source region and the gate electrode can be gently formed more than the conventional trench type MOSFET structure, so that it is possible to simultaneously increase the switching speed and the dielectric breakdown voltage between the gate and the source.

상기에서 제1도전형이 N형이라면, 제2도전형은 P형이고, 서로 반대일 수 있다. 본 명세서 및 첨부된 도면에는 편의상 제1도전형을 N형으로, 제2도전형을 P형으로 설명하거나 표시하였으나, 서로 반대로 설명되거나 표시될 수 있다.If the first conductivity type is N-type, the second conductivity type is P-type and may be opposite to each other. In the present specification and the accompanying drawings, the first conductive type is described or indicated as N-type and the second conductive type is referred to as P-type for convenience, but they may be described or indicated opposite to each other.

그리고, 본 명세서 및 첨부된 도면에서 P-, P+는 모두 P형 불순물 도핑층을 말하고, N-, N+는 모두 N형 불순물 도핑층을 말하며, -보다 +가 더 높은 농도로 도핑되어 있음을 나타낸다.In the present specification and the accompanying drawings, P- and P + refer to a P-type impurity doped layer, and both N- and N + refer to an N-type impurity doped layer, .

상기 본 발명의 의한 파워 모스펫은 첨부된 도 8과 같이 구체적으로 구현될 수 있다.The power MOSFET according to the present invention can be implemented as shown in FIG.

즉, N+ 소스 영역(70), P- 바디 영역(60) 및 N- 반도체층(20)에 의하여 내측으로 경사진 오목한 홈의 구조를 이루고, 상기 오목한 홈에 게이트 절연막(34)을 사이에 두고 게이트 전극(52)이 채워진 형태로 형성될 수 있다.That is, the N + source region 70, the P-body region 60, and the N-semiconductor layer 20 form a recessed trench inwardly inclined, and the gate insulating film 34 is interposed in the recessed trench The gate electrode 52 may be formed in a filled state.

이때, 상기 오목한 홈의 형상은 채널이 형성될 어느 일 측에만 경사질 수도 있으나, 마주보는 두 면이 경사지며 대칭일 수 있고, 전후좌우, 나아가 사방으로 대칭되어 임의로 수직하게 절단하였을 경우, 도 8과 같은 단면을 가질 수도 있다.In this case, the shape of the concave groove may be inclined only to one side on which the channel is to be formed, but it may be symmetrical with respect to two opposing surfaces, and when it is arbitrarily and vertically symmetrical in the front, rear, left, As shown in FIG.

맨 후자의 경우에 N- 반도체층(20)은 게이트 절연막(34)을 사이에 두고 게이트 전극(52)의 바닥과 접하게 되고, N+ 소스 영역(70) 및 P- 바디 영역(60)은 게이트 절연막(34)을 사이에 두고 게이트 전극(52)의 하향 경사면 상, 하부를 각각 둘러싸며 형성하게 되며, P+ 컨택 영역(62)은 P- 바디 영역(60) 상에서 N+ 소스 영역(70)을 둘러싸며 형성하게 된다.In the latter case, the N < + > semiconductor layer 20 is brought into contact with the bottom of the gate electrode 52 with the gate insulating film 34 therebetween, and the N + source region 70 and the P- The P + contact region 62 surrounds the N + source region 70 on the P-body region 60, and the P + contact region 62 surrounds the N + source region 70 on the downwardly inclined surface of the gate electrode 52, Respectively.

P- 바디 영역(60)은 P- 웰(well) 형태로 구현되어 게이트 전극(52) 하부에서는 채널을 형성하게 되므로, 도 8과 같이, 적어도 오목한 홈의 바닥과 만나는 부분까지 형성되도록 함이 바람직하다.The P-body region 60 is formed in the form of a P-well to form a channel under the gate electrode 52. Therefore, it is preferable that the P-body region 60 is formed so as to reach the bottom of at least concave grooves as shown in FIG. Do.

그리고, N+ 소스 영역(70) 및 P+ 컨택 영역(62)이 접하는 표면 일측에는 소정의 컨택플러그(92)에 의하거나 바로 소스 전극(90)이 연결하게 된다. 상기 컨택플러그(92)는 통상과 같이, 층간절연막(80)을 형성할 경우 사용된다. 도 8에 도시된 소스 전극(90)과의 연결구조는 상술한 각 구성요소가 사방으로 대칭되는 예에서 적용될 수 있다.A source electrode 90 is connected to a predetermined contact plug 92 or directly to one side of the surface where the N + source region 70 and the P + contact region 62 are in contact. The contact plug 92 is used when the interlayer insulating film 80 is formed as usual. The connection structure with the source electrode 90 shown in Fig. 8 can be applied to the example in which each of the above-described components is symmetrical in four directions.

또한, 도 8에 도시된 도면부호 82는 게이트 전극(52)의 측면에 형성된 측벽 절연막(82)으로 N형 불순물로 N+ 소스 영역(70)을 형성한 후 P형 불순물로 P+ 컨택 영역(62)을 형성할 때 이온차단마스크로 사용된다.In addition, reference numeral 82 shown in FIG. 8 denotes an N + source region 70 formed of an N type impurity with a sidewall insulating film 82 formed on a side surface of the gate electrode 52, and then a P + Is used as an ion blocking mask.

한편, 상기 각 실시예에서 N- 반도체층(20)은 에피층 또는 반도체 기판 자체에 N+ 드레인 영역(10)보다 저농도 도핑층으로 구현되는데, 상기 오목한 홈의 바닥 하부에는 주변보다 높은 농도를 갖도록 N형 채널스톱(channel stop) 도핑층(40)이 더 형성되도록 함이 바람직하다.In the above embodiments, the N-type semiconductor layer 20 is formed in the epitaxial layer or the semiconductor substrate itself as a low concentration doping layer than the N + drain region 10. In the bottom part of the recessed groove, N Type channel stop doping layer 40 is further formed.

이렇게 함으로써, 상기 N형 채널스톱 도핑층(40)에 의하여 양측 P- 바디 영역(60) 사이의 간격을 최대한 짧게 할 수 있기 때문에 전체적인 커패시턴스가 작아져 소자의 스위칭 스피드를 높일 수 있고 동시에 온 저항도 더욱 낮출 수 있게 된다.By doing so, the interval between the both P-body regions 60 can be made as short as possible by the N-type channel stop doping layer 40, so that the overall capacitance is reduced and the switching speed of the device can be increased, Can be further lowered.

그 밖에 상기 오목한 홈은, 후술하는 바와 같이, 고온의 열 산화로 두꺼운 필드 산화막(국소 산화막)을 만들어 습식 식각으로 제거한 다음, 그 위에 게이트 절연막(34)을 형성하게 되어, 게이트 절연막(34)의 질(quality)이 매우 좋아 장기 신뢰성에도 유리한 장점이 있으며, 부드럽게 경사진 필드 산화막의 바닥으로 인해 종래 트렌치형 구조에서의 단점인 게이트 절연막이 모서리에서 얇아지는 현상(tinning)을 방지할 수 있어, 게이트 절연막(34)의 특성을 양호하게 할 수 있는 장점이 있게 된다.In addition, as described later, the concave groove is formed by forming a thick field oxide film (local oxide film) by high temperature thermal oxidation and removing it by wet etching, and then forming the gate insulating film 34 thereon. The gate insulating film can be prevented from being thinned at the corner due to the bottom of the smoothly inclined field oxide film, which is a disadvantage of the conventional trench structure, There is an advantage that the characteristics of the insulating film 34 can be improved.

그리고, 턴온(turn on)시 소스 전극(90)과 드레인 전극(미도시) 사이에 인가된 전압은 P+ 컨택 영역(62)과 N+ 드레인 영역(10) 사이에 역 바이어스로 인가되어, 이때 발생되는 공핍층은 P- 바디 영역(60)과 N- 반도체층(20) 사이에서 수평방향으로 확산되므로 고 내압(BV)도 가능하게 되는 장점이 있다.
The voltage applied between the source electrode 90 and the drain electrode (not shown) during turn-on is applied as a reverse bias between the P + contact region 62 and the N + drain region 10, Since the depletion layer is diffused in the horizontal direction between the P-body region 60 and the N-semiconductor layer 20, a high breakdown voltage (BV) is also possible.

[제조방법에 관한 [Manufacturing Method 제1실시예First Embodiment ]]

다음은, 도 2 내지 도 8을 참조하며, 본 발명의 일 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.Next, a method of manufacturing a power MOSFET according to an embodiment of the present invention will be described with reference to FIGS. 2 to 8. FIG.

우선, 도 2와 같이, 소정의 반도체 기판에 제1도전형(예컨대, N형) N+ 드레인 영역(10)을 형성하고, 상기 N+ 드레인 영역(10) 상에 일정 두께로 N- 반도체층(20)을 형성한다(제 1 단계).First, as shown in FIG. 2, a first conductive type (e.g., N type) N + drain region 10 is formed in a predetermined semiconductor substrate, and an N- (Step 1).

여기서, 상기 반도체 기판은 실리콘 기판일 수 있고, 상기 N+ 드레인 영역(10)이 형성되지 않은 기판의 반대 면은 백 그라인딩(Back Grinding)된 다음 백 메탈(Back Metal)로 드레인 전극(미도시)이 형성하게 된다.Here, the semiconductor substrate may be a silicon substrate, and the reverse surface of the substrate on which the N + drain region 10 is not formed may be back-grasped and then a drain electrode (not shown) may be formed by a back metal Respectively.

그리고, 상기 N- 반도체층(20)은 반도체 기판 자체에 N형 불순물로 저농도 이온주입으로 형성할 수도 있으나, N형 불순물이 상대적으로 고농도로 이온주입된 N+ 드레인 영역(10) 상에서 N형 불순물이 저농도인 상태에서 에피택셜로 성장시킨 에피층(Epi layer)으로 형성될 수 있다. 이때 에피층의 높이와 불순물의 농도는 제조하고자 하는 소자의 스펙(Spec.: Specification))에 따라 달라질 수 있다.Although the N-type semiconductor layer 20 can be formed by a low concentration ion implantation with an N-type impurity into the semiconductor substrate itself, an N-type impurity is formed on the N + -type drain region 10 in which the N-type impurity is implanted at a relatively high concentration (Epi layer) epitaxially grown in a low concentration state. At this time, the height of the epilayer and the concentration of the impurity may be varied according to Spec .: Specification of the device to be manufactured.

이어, 도 3과 같이, 상기 N- 반도체층(20) 상에 패드 산화막(30)을 형성하고, 상기 패드 산화막(30) 상에 마스크 물질층(35)을 형성한다(제 2 단계).3, a pad oxide layer 30 is formed on the N-semiconductor layer 20, and a mask material layer 35 is formed on the pad oxide layer 30 (second step).

상기 마스크 물질층(35)은 차후 열 산화방지 마스크를 형성하기 위한 것으로 실리콘질화막(Si3N4)과 같은 질화막(nitride)으로 바로 형성할 수 있으나, 도 3과 같이, 상기 패드 산화막(30) 상에 먼저 폴리실리콘막(31)을 두껍게 형성한 후 실리콘질화막(33)을 적층함이 바람직하다. 후자와 같이 함으로써, 상기 패드 산화막(30)의 두께를 작게 할 수 있어 후속 국소 산화막 형성공정(Local Oxidation)에서 새의 부리(bird's beak)를 짧게 형성할 수 있다. 그 결과, 게이트 전극의 길이를 줄일 수 있어 칩의 크기 축소(shrinkage)는 물론 스위칭 스피드도 빠르게 할 수 있는 장점이 있게 된다.The mask material layer 35 may be directly formed of a nitride such as a silicon nitride film (Si 3 N 4 ) to form a thermal oxidation protection mask. However, as shown in FIG. 3, It is preferable that the polysilicon film 31 is first formed thick and then the silicon nitride film 33 is laminated. With the latter, the thickness of the pad oxide film 30 can be reduced, and bird's beak can be formed short in the local oxidation process. As a result, the length of the gate electrode can be reduced, and the shrinkage of the chip can be achieved, and the switching speed can be rapidly increased.

다음, 도 4와 같이, 사진 식각공정을 통해 상기 마스크 물질층(35)을 식각하여 상기 패드 산화막(30)의 일부가 드러나게 열 산화방지 마스크(35a)를 형성한다(제 3 단계).Next, as shown in FIG. 4, the mask material layer 35 is etched through a photolithography process to form a thermal oxidation protection mask 35a to expose a part of the pad oxide film 30 (third step).

이어, 바로 후속 공정인 열 산화공정을 진행할 수도 있으나, 도 4와 같이, 상기 열 산화방지 마스크(35a)를 도핑방지 마스크로 이용하여 이온주입공정으로 상기 N- 반도체층(20)에 N형 채널스톱 도핑층(40)을 형성하는 공정을 더 진행하고 다음 공정을 진행할 수도 있다.Next, as shown in FIG. 4, the N-type semiconductor layer 20 is subjected to an ion implantation process using the anti-oxidation mask 35a as an anti-doping mask, The process of forming the stop doping layer 40 may be further performed and the next process may be performed.

이렇게 함으로써, 후속 공정에서 P형 불순물 주입 후 열확산(drive-in) 공정을 통해 양측으로 P- 바디 영역 형성시 서로 만나지 않을 정도로 최대한 서로 근접하게 형성할 수 있게 되어, 소자의 커패시턴스를 최대한 줄여 스위칭 스피드를 높이며 동시에 온 저항도 더욱 낮출 수 있게 된다.By doing so, it is possible to form the P-type impurity in the next process as close as possible to each other at the time of forming the P-body region on both sides through the thermal drive-in process after implanting the P-type impurity, thereby reducing the capacitance of the device as much as possible, And at the same time, the on-resistance can be further lowered.

이후, 도 5와 같이, 열 산화공정을 통해 상기 패드 산화막(30)이 드러난 부위에는 두껍고 상기 열산화방지 마스크(35a) 밑으로 가며 새의 부리 형상(32a)으로 가늘어지는 국소 산화막(32)을 형성한다(제 4 단계).5, a local oxide film 32, which is thick at the exposed portion of the pad oxide film 30 through the thermal oxidation process and tapers down to the bird's beak shape 32a under the thermal oxidation protection mask 35a, (Step 4).

이어, 도 6과 같이, 상기 열산화방지 마스크(35a), 상기 패드 산화막(30) 및 상기 국소 산화막(32)을 제거하여 상기 N- 반도체층(20)의 상부 표면에 하향 경사진 오목한 홈을 형성한다(제 5 단계).6, the thermal oxidation protection mask 35a, the pad oxide film 30 and the local oxide film 32 are removed to form a recessed groove sloping downward on the upper surface of the N- (Step 5).

다음, 도 6과 같이, 열 산화공정을 통해 상기 N- 반도체층(20)의 상부 표면에 게이트 절연막(34)을 형성한다(제 6 단계).Next, as shown in FIG. 6, a gate insulating film 34 is formed on the upper surface of the N-semiconductor layer 20 through a thermal oxidation process (step 6).

여기서, 상기 게이트 절연막(34)은 전 단계에서 이미 고온에서 수 마이크로 두께로 형성한 국소 산화막(32)을 습식 식각으로 제거하고 남은 매끄러운 하향 경사진 오목한 홈에 형성하는 것이어서, 질(quality)의 상태가 종래 평면형의 경우보다도 양호하며 종래 트렌치형 구조에서 문제되었던 tinning 현상은 근본적으로 억제할 수 있는 장점이 있게 된다.Here, the gate insulating film 34 is formed by removing the local oxide film 32, which has already been formed at a high temperature and several micrometers thick, in the previous step by wet etching and forming a remaining smooth downwardly inclined recessed groove, Is superior to the conventional planar type and tinning phenomenon, which was a problem in the conventional trench type structure, can be fundamentally suppressed.

이어, 도 6과 같이, 상기 게이트 절연막(34) 상에 게이트 물질(50)을 증착하고 식각하여, 도 7과 같이, 상기 오목한 홈을 채운 게이트 전극(52)을 형성한다(제 7 단계).6, a gate material 50 is deposited on the gate insulating layer 34 and etched to form a gate electrode 52 filled with the concave grooves as shown in FIG. 7 (step 7).

여기서, 상기 게이트 물질(50)은 불순물이 주입된 폴리실리콘과 같은 실리콘계 물질일 수 있다.Here, the gate material 50 may be a silicon-based material such as polysilicon doped with impurities.

다음, 도 7과 같이, 상기 기판 전면에 제2도전형(예컨대, P형) 불순물, 즉 붕소(B)과 같은 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 N- 반도체층(20) 속에 상기 오목한 홈의 경사면 하부까지 P- 웰(well) 형태로 P- 바디 영역(60)을 형성한다(제 8 단계).Next, as shown in FIG. 7, the entire surface of the substrate is ion-implanted with an impurity such as a second conductive type (e.g., P type) impurity, that is, boron (B) Body region 60 in the form of a P-well to the bottom of the inclined surface of the concave groove in the step of forming the P-body region 20 (Step 8).

이때, 상기 게이트 전극(52)은 P형 불순물 이온주입 공정시 도핑방지 마스크 역할을 하며, 이어지는 열확산(drive-in) 공정에서는 게이트 전극(52) 가장자리부터 상기 P- 바디 영역(60)이 내측으로 확장되어 적어도 상기 오목한 홈의 경사면 하부까지 형성되도록 함이 바람직하다. 상기 P- 바디 영역(60)의 확장은 N- 반도체층(20)에 형성된 N형 채널스톱 도핑층(40)에 의하여 제어될 수 있다.At this time, the gate electrode 52 serves as a doping-preventing mask in the P-type impurity ion implantation process. In the subsequent thermal drive-in process, the P-body region 60 extends from the edge of the gate electrode 52 toward the inside So as to extend to at least the lower part of the inclined surface of the concave groove. The extension of the P-body region 60 may be controlled by an N-type channel stop doping layer 40 formed in the N-semiconductor layer 20.

이어, 도 8과 같이, 상기 기판 전면에 인(P)이나 비소(As)와 같은 N형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 P형 바디 영역(60) 속에 상기 오목한 홈의 경사면 상부까지 N+ 소스 영역(70)을 형성한다(제 9 단계).8, ion implantation is performed with an N-type impurity such as phosphorus (P) or arsenic (As) on the entire surface of the substrate, and the P-type body region 60 is implanted into the P-type body region 60 through a thermal- The N + source region 70 is formed up to the upper side of the inclined plane of the gate electrode (step 9).

본 단계에 의하여 국소 산화막(32)의 새 부리 자리에 매끄럽게 형성된 오목한 홈의 경사면 상부에 N+ 소스 영역(70)이 형성하게 되므로, 종래 트렌치형에서와 같이 N+ 소스 영역(70)에 전계가 집중되는 문제는 발생하지 않게 되어, 게이트-소스간 절연 내압을 높일 수 있게 된다.Since the N + source region 70 is formed on the inclined surface of the concave groove formed smoothly in the sidewall of the local oxide film 32 by this step, the electric field is concentrated on the N + source region 70 as in the conventional trench type The problem does not occur and the breakdown voltage between the gate and the source can be increased.

이후, 도 8과 같이, 상기 게이트 전극(52)의 측면에 측벽 절연막(82)을 형성하고, 상기 기판 전면에 다시 P형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 P- 바디 영역(60) 속에 상기 N+ 소스 영역(70)과 접하는 P+ 컨택 영역(62)을 형성한다(제 10 단계). 본 단계에서 상기 열확산(drive-in) 공정시 전 단계에서 형성된 N+ 소스 영역(70)도, 도 8과 같이, 측벽 절연막(82) 밖으로 좀 더 확산되어, 차후 컨택플러그(92)로 P+ 컨택 영역(62)과 N+ 소스 영역(70)의 접합면에 형성할 수 있게 된다.8, a sidewall insulating film 82 is formed on the side surface of the gate electrode 52, and a P-type impurity is ion-implanted into the entire surface of the substrate, The P + contact region 62 in contact with the N + source region 70 is formed in the region 60 (Step 10). In this step, the N + source region 70 formed in the previous step of the thermal drive-in process is further diffused out of the sidewall insulation film 82 as shown in FIG. 8, so that the P + Source region 70 and the N + source region 70, as shown in FIG.

나머지 공정은, 도 8과 같이, 상기 기판 전면에 층간절연막(80)을 형성하고, 평탄화한 후 컨택플러그(92) 형성을 위한 비어홀 형성과 메탈 증착 공정을 통해 컨택플러그(92)과 소스 전극(90)을 형성하게 된다. 물론, 게이트 전극(52)만 층간절연막(80)으로 감싸게 하고, P+ 컨택 영역(62)과 N+ 소스 영역(70)의 접합면 상에 소스 전극(90)이 바로 형성될 수도 있다. 어떤 경우이든, 소스 전극(90)은 P+ 컨택 영역(62)과 N+ 소스 영역(70)에 동시에 전기적으로 접촉되도록 한다.8, the interlayer insulating film 80 is formed on the entire surface of the substrate, and after planarization, the contact plug 92 and the source electrode (not shown) are formed through the via hole formation and the metal deposition process for forming the contact plugs 92, 90 are formed. Of course, only the gate electrode 52 may be surrounded by the interlayer insulating film 80, and the source electrode 90 may be directly formed on the junction surface of the P + contact region 62 and the N + source region 70. In any case, the source electrode 90 is brought into electrical contact with the P + contact region 62 and the N + source region 70 simultaneously.

상기 실시예에서 제1도전형은 N형으로, 제2도전형은 P형으로 각각 설명되었으나, 서로 반대로 설명될 수 있음은 물론이다.
In the above embodiment, the first conductivity type is N-type and the second conductivity type is P-type.

[제조방법에 관한 [Manufacturing Method 제2실시예Second Embodiment ]]

도 9 내지 도 12를 참조하며, 본 발명의 다른 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.9 to 12, a method of manufacturing a power MOSFET according to another embodiment of the present invention will be described.

본 실시예는 상기 제1실시예와 국소 산화막 형성공정(Local Oxidation)에서 새의 부리(bird's beak)를 짧게 형성하기 위한 것만 차이가 있으므로, 이를 위한 공정단계를 중심으로 설명하고, 생략된 부분은 상기 제1실시예에서 기재된 바에 따른다.The present embodiment differs from the first embodiment only in that the bird's beak is formed in a short time in the local oxidation process. Therefore, the process steps for this process will be mainly described, As described in the first embodiment.

우선, 도 9와 같이, 소정의 반도체 기판에 제1도전형(예컨대, N형) N+ 드레인 영역(10)을 형성하고, 상기 N+ 드레인 영역(10) 상에 일정 두께로 N- 반도체층(20)을 형성한다(제 1 단계).9, a first conductivity type (e.g., N type) N + drain region 10 is formed on a predetermined semiconductor substrate, and an N + semiconductor layer 20 (Step 1).

이어, 상기 N- 반도체층(20) 상에 패드 산화막(30)을 형성하고, 상기 패드 산화막(30) 상에 질화막(33)을 형성한다(제 2 단계).Next, a pad oxide film 30 is formed on the N-semiconductor layer 20, and a nitride film 33 is formed on the pad oxide film 30 (second step).

이후, 도 10과 같이, 사진 식각공정을 통해 상기 질화막(33) 및 상기 패드 산화막(30)을 식각하여 열산화방지 마스크(37)를 형성한다(제 3 단계).10, the nitride layer 33 and the pad oxide layer 30 are etched through a photolithography process to form a thermal oxidation prevention mask 37 (third step).

이때, 상기 열산화방지 마스크(37) 형성시, 도 10과 같이, 식각된 질화막(33a) 사이로 드러난 상기 패드 산화막(30a)을 일부 두께만 식각한 후 N형 불순물 이온주입으로 상기 N- 반도체층(20)에 N형 채널스톱 도핑층(40)을 형성한 다음, 도 11과 같이, 남은 두께를 모두 식각하는 것이 N- 반도체층(20)의 상부 표면 상태를 양호하게 하며 N형 채널스톱 도핑층(40)을 형성할 수 있게 되어 바람직하다.10, the pad oxide layer 30a exposed between the etched nitride layers 33a is etched to a thickness only, and then the N-type impurity ions are implanted into the pad oxide layer 30a by N-type impurity ion implantation, The N-type channel stop doping layer 40 is formed on the N-type channel stop doping layer 20, and then the remaining thickness is etched as shown in FIG. 11 to improve the top surface state of the N- It is possible to form the layer 40, which is preferable.

이어, 도 12와 같이, 상기 열산화방지 마스크(37a)의 내측으로 드러난 상기 N- 반도체층(20) 상에 얇은 두께로 열 산화막(36)을 형성하고, 상기 기판 전면에 폴리실리콘과 같은 열산화방지 물질을 증착하고 상기 열 산화막(36)이 드러나도록 식각하여 상기 열산화방지 마스크(37a)의 내측에 열산화방지 측벽(84)을 형성한다(제 4 단계).12, a thermally oxidized film 36 is formed on the N-semiconductor layer 20 exposed to the inside of the thermal oxidation protection mask 37a to have a thin thickness, Oxidation preventing material is deposited and etched so that the thermal oxidation film 36 is exposed to form a thermal oxidation preventing sidewall 84 inside the thermal oxidation preventing mask 37a (step 4).

이후, 도 5와 같이, 열 산화공정을 통해 상기 열 산화막(36)이 드러난 부위에는 두껍고 상기 열산화방지 측벽(84) 밑으로 가며 새의 부리 형상(32a)으로 가늘어지는 국소 산화막(32)을 형성한다(제 5 단계).5, a local oxide film 32 which is thick at the exposed portion of the thermal oxidation film 36 through the thermal oxidation process and tapers down to the bird's beak shape 32a under the thermal oxidation-inhibited side wall 84 (Step 5).

다음, 도 6과 같이, 상기 열산화방지 마스크(37a), 상기 열 산화막(36), 상기 열산화방지 측벽(84) 및 상기 국소 산화막(32)을 제거하여 상기 N- 반도체층(20)의 상부 표면에 하향 경사진 오목한 홈을 형성한다(제 6 단계).Next, as shown in FIG. 6, the thermal oxidation preventing mask 37a, the thermal oxidation film 36, the thermal oxidation preventing side wall 84, and the local oxidation film 32 are removed, Thereby forming concave grooves inclined downward on the upper surface (step 6).

이후 공정은 상기 제1실시예와 동일하게 진행하면 되므로, 반복된 설명은 생략한다.
Since the subsequent process is the same as that of the first embodiment, repeated description will be omitted.

[제조방법에 관한 [Manufacturing Method 제3실시예Third Embodiment ]]

도 13 내지 도 15를 참조하며, 본 발명의 또 다른 실시예에 따른 파워 모스펫의 제조방법에 대하여 설명한다.13 to 15, a method of manufacturing a power MOSFET according to still another embodiment of the present invention will be described.

본 실시예는 상기 제2실시예와 국소 산화막 형성공정(Local Oxidation)에서 새의 부리(bird's beak)를 짧게 형성하기 위한 것만 차이가 있으므로, 이를 위한 공정단계를 중심으로 설명하고, 생략된 부분은 상기 제2실시예에서 기재된 바에 따른다.The present embodiment differs from the second embodiment only in that the bird's beak is formed in a short time in the local oxidation process. Therefore, the process steps are mainly described, As described in the second embodiment.

우선, 도 13과 같이, 상기 제2실시예의 제 4 단계는 상기 열산화방지 마스크(37a) 사이에 드러난 상기 N- 반도체층(20a)을 일정 깊이 더 식각하고 진행하여, 도 14와 같이, 열 산화막(38)이 식각된 측벽에도 형성되도록 함이 바람직하다.13, in the fourth step of the second embodiment, the N-semiconductor layer 20a exposed between the thermal oxidation prevention masks 37a is further etched to a certain depth, and then, as shown in FIG. 14, It is preferable that the oxide film 38 is also formed on the etched side wall.

이렇게 함으로써, 상기 제2실시예에서보다 더 짧은 새의 부리를 갖는 국소 산화막을 형성할 수 있는 장점이 있다.By doing so, there is an advantage that a local oxide film having a shorter bird's beak than in the second embodiment can be formed.

이후, 본 실시예에서도, 도 14와 같이, 상기 열 산화막(38)을 형성한 직후 또는, 도 15와 같이, 상기 열산화방지 측벽(86)을 형성한 직후 N형 불순물 이온주입으로 상기 N- 반도체층(20a)에 N형 채널스톱 도핑층(40)을 형성하고 다음 공정을 진행하는 것이 바람직하다.14, the N-type impurity ion implantation is performed immediately after the thermal oxidation film 38 is formed or immediately after the thermal oxidation preventing sidewall 86 is formed, as shown in FIG. 15, It is preferable to form the N-type channel stop doping layer 40 in the semiconductor layer 20a and proceed to the next step.

이후 공정은 상기 제2실시예와 동일하게 진행하면 되므로, 반복된 설명은 생략한다.Since the subsequent process is the same as that of the second embodiment, repeated description will be omitted.

10: N+ 드레인 영역
20, 20a: N- 반도체층
30: 패드 산화막
31: 폴리실리콘막
32: 국소 산화막
33: 질화막(실리콘질화막)
34: 게이트절연막
35: 마스크 물질층
35a, 37, 37a: 열산화방지 마스크
36, 38: 열 산화막
40: N형 채널스톱 도핑층
50; 게이트 물질
52: 게이트 전극
60: P- 바디 영역
62: P+ 컨택 영역
70: N+ 소스 영역
80: 층간절연막
82: 측벽 절연막
90: 소스 전극
92: 컨택플러그10: N + drain region
20, 20a: N-
30: pad oxide film
31: Polysilicon film
32: local oxide film
33: nitride film (silicon nitride film)
34: Gate insulating film
35: mask material layer
35a, 37, 37a: a thermal oxidation prevention mask
36, 38: thermal oxide film
40: N-type channel stop doping layer
50; Gate material
52: gate electrode
60: P-body region
62: P + contact area
70: N + source region
80: Interlayer insulating film
82: sidewall insulation film
90: source electrode
92: contact plug

Claims (14)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 소정의 반도체 기판에 제1도전형 드레인 영역을 형성하고, 상기 제1도전형 드레인 영역 상에 일정 두께로 제1도전형 반도체층을 형성하는 제 1 단계;
상기 제1도전형 반도체층 상에 패드 산화막을 형성하고, 상기 패드 산화막 상에 질화막을 형성하는 제 2 단계;
사진 식각공정을 통해 상기 질화막 및 상기 패드 산화막을 식각하여 열산화방지 마스크를 형성하는 제 3 단계;
상기 열산화방지 마스크의 내측으로 드러난 상기 제1도전형 반도체층 상에 열 산화막을 형성하고, 상기 기판 전면에 열산화방지 물질을 증착하고 상기 열 산화막이 드러나도록 식각하여 상기 열산화방지 마스크의 내측에 열산화방지 측벽을 형성하는 제 4 단계;
열 산화공정을 통해 상기 열 산화막이 드러난 부위에는 두껍고 상기 열산화방지 측벽 밑으로 가며 새의 부리 형상으로 가늘어지는 국소 산화막을 형성하는 제 5 단계;
상기 열산화방지 마스크, 상기 열 산화막, 상기 열산화방지 측벽 및 상기 국소 산화막을 제거하여 상기 제1도전형 반도체층의 상부 표면에 하향 경사진 오목한 홈을 형성하는 제 6 단계;
열 산화공정을 통해 상기 제1도전형 반도체층의 상부 표면에 게이트 절연막을 형성하는 제 7 단계;
상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 오목한 홈을 채운 게이트 전극을 형성하는 제 8 단계;
상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제1도전형 반도체층 속에 상기 오목한 홈의 경사면 하부까지 제2도전형 바디 영역을 형성하는 제 9 단계;
상기 기판 전면에 제1도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 오목한 홈의 경사면 상부까지 제1도전형 소스 영역을 형성하는 제 10 단계; 및
상기 게이트 전극의 측면에 측벽 절연막을 형성하고, 상기 기판 전면에 제2도전형 불순물로 이온주입 후 열확산(drive-in) 공정을 통해 상기 제2도전형 바디 영역 속에 상기 제1도전형 소스 영역과 접하는 제2도전형 컨택 영역을 형성하는 제 11 단계를 포함하여 구성된 것을 특징으로 하는 파워 모스펫의 제조방법.
A first step of forming a first conductive type drain region on a predetermined semiconductor substrate and a first conductive type semiconductor layer having a predetermined thickness on the first conductive type drain region;
A second step of forming a pad oxide film on the first conductive type semiconductor layer and forming a nitride film on the pad oxide film;
A third step of forming a thermal oxidation protection mask by etching the nitride film and the pad oxide film through a photolithography process;
Forming a thermal oxidation film on the first conductivity type semiconductor layer exposed to the inside of the thermal oxidation prevention mask, depositing a thermal oxidation prevention material on the entire surface of the substrate, and etching the thermal oxidation oxidation film to expose the inner side A fourth step of forming a thermal oxidation-inhibiting sidewall on the substrate;
A fifth step of forming a local oxide film which is thick at the exposed portion of the thermally oxidized film through the thermal oxidation process and tapers to the bottom of the thermally oxidized sidewall and forms a bird's beak;
A sixth step of removing the thermal oxidation protection mask, the thermal oxidation film, the thermal oxidation prevention sidewall, and the local oxidation film to form a downwardly sloped concave groove on the upper surface of the first conductivity type semiconductor layer;
A seventh step of forming a gate insulating film on the upper surface of the first conductive type semiconductor layer through a thermal oxidation process;
Depositing a gate material on the gate insulating layer and etching the gate electrode to form a gate electrode filled with the concave groove;
Forming a second conductive type body region in the first conductive type semiconductor layer to a lower side of an inclined surface of the concave groove through ion implantation with ions of a second conductive type impurity on the entire surface of the substrate through a thermal drive-in process;
Forming a first conductive type source region in the second conductive type body region to the upper side of the inclined surface of the concave groove by ion implantation with a first conductive type impurity on the entire surface of the substrate through a thermal drive-in process; And
Forming a sidewall insulation film on a side surface of the gate electrode, implanting ions of a second conductivity type impurity into the entire surface of the substrate, and performing a thermal drive-in process on the first conductive type source region and the second conductivity type body region, And forming a second conductive type contact region in contact with the second conductive type contact region.
제 10 항에 있어서,
상기 제 3 단계는 상기 열산화방지 마스크 형성시 식각된 질화막 사이로 드러난 상기 패드 산화막을 일부 두께만 식각한 후 제1도전형 불순물 이온주입으로 상기 제1도전형 반도체층에 제1도전형 채널스톱 도핑층을 형성한 다음 남은 두께를 모두 식각하는 것을 특징으로 하는 파워 모스펫의 제조방법.
11. The method of claim 10,
In the third step, the pad oxide film exposed between the nitride films etched during the formation of the thermal oxidation protection mask is etched to a thickness only, and then the first conductive type channel stop is doped into the first conductive type semiconductor layer by the first conductive type impurity ion implantation Layer is formed and then the remaining thickness is etched.
제 10 항에 있어서,
상기 제 4 단계는 상기 열산화방지 마스크 사이에 드러난 상기 제1도전형 반도체층을 일정 깊이 더 식각하고 진행하는 것을 특징으로 하는 파워 모스펫의 제조방법.
11. The method of claim 10,
Wherein the fourth conductive type semiconductor layer exposed between the thermal oxidation prevention masks is further etched by a predetermined depth.
제 12 항에 있어서,
상기 제 4 단계는 상기 열 산화막 또는 상기 열산화방지 측벽을 형성한 직후 제1도전형 불순물 이온주입으로 상기 제1도전형 반도체층에 제1도전형 채널스톱 도핑층을 형성하고 다음 공정을 진행하는 것을 특징으로 하는 파워 모스펫의 제조방법.
13. The method of claim 12,
In the fourth step, a first conductivity type channel stop doping layer is formed in the first conductivity type semiconductor layer by implanting ions of a first conductivity type impurity immediately after forming the thermal oxidation layer or the thermal oxidation prevention sidewall, Wherein the power MOSFET has a plurality of power MOSFETs.
제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 반도체 기판은 실리콘 기판이고,
상기 열산화방지 물질은 폴리실리콘인 것을 특징으로 하는 파워 모스펫의 제조방법.14. The method according to any one of claims 10 to 13,
Wherein the semiconductor substrate is a silicon substrate,
Wherein the thermal oxidation-inhibiting material is polysilicon.
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