KR100733733B1 - Method for forming a semiconductor device - Google Patents
Method for forming a semiconductor device Download PDFInfo
- Publication number
- KR100733733B1 KR100733733B1 KR1020000041632A KR20000041632A KR100733733B1 KR 100733733 B1 KR100733733 B1 KR 100733733B1 KR 1020000041632 A KR1020000041632 A KR 1020000041632A KR 20000041632 A KR20000041632 A KR 20000041632A KR 100733733 B1 KR100733733 B1 KR 100733733B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- forming
- semiconductor layer
- epitaxial semiconductor
- spacers
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 115
- 125000006850 spacer group Chemical group 0.000 claims description 77
- 239000012535 impurity Substances 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 13
- 239000013078 crystal Substances 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 82
- 230000008901 benefit Effects 0.000 description 16
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 238000011282 treatment Methods 0.000 description 11
- 238000005137 deposition process Methods 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 239000008367 deionised water Substances 0.000 description 4
- 229910021641 deionized water Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000003667 anti-reflective effect Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 125000005843 halogen group Chemical group 0.000 description 2
- 229960002163 hydrogen peroxide Drugs 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 235000008429 bread Nutrition 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 229940079593 drug Drugs 0.000 description 1
- 239000003814 drug Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
측벽들을 갖는 피쳐(feature)는 반도체 장치 기판상에 형성된다. 그 피쳐의 측벽들은 언더커팅되며, 제 1 부분과 제 2 부분을 갖는 선택적 에픽택셜 반도체 층은 반도체 장치 기판상에 형성된다. 선택적 에픽택셜 반도체 층의 제 1 부분은 언더컷 측벽과 반도체 장치 기판 사이에 형성되며, 측벽의 부분들에 의해 덮여진 표면을 갖는다. 선택적 에픽택셜 반도체 층의 제 2 부분은 반도체 장치 기판상에 그리고 측벽에 인접하게 형성되며, 노출되어 반도체 장치 기판의 주표면에 실질적으로 평행한 표면 부분을 포함한다. A feature with sidewalls is formed on a semiconductor device substrate. Sidewalls of the feature are undercut, and an optional epitaxial semiconductor layer having a first portion and a second portion is formed on the semiconductor device substrate. A first portion of the optional epitaxial semiconductor layer is formed between the undercut sidewall and the semiconductor device substrate and has a surface covered by portions of the sidewall. The second portion of the optional epitaxial semiconductor layer is formed on the semiconductor device substrate and adjacent the sidewalls and includes a surface portion that is exposed and substantially parallel to the major surface of the semiconductor device substrate.
에픽택셜 반도체 층, 언더커팅, 반도체 장치 기판, 소스/드레인 영역Epitaxial semiconductor layer, undercut, semiconductor device substrate, source / drain regions
Description
도 1은 패싯(facet)들을 갖는 높아진 소스/드레인 영역을 갖는 반도체 장치 기판의 부분을 도시한 단면도(종래 기술).1 is a cross-sectional view (prior art) showing a portion of a semiconductor device substrate having an elevated source / drain region with facets.
도 2는 반도체 장치 기판상에 패터닝된 피쳐들과 반도체 장치 기판 내에 도핑된 영역들을 형성한 후의 반도체 장치 기판의 부분을 도시한 단면도.2 is a cross-sectional view of a portion of a semiconductor device substrate after forming patterned features on the semiconductor device substrate and doped regions in the semiconductor device substrate.
도 3은 라이너 층과 스페이서들을 형성한 후 도 2의 반도체 장치 기판의 단면도를 도시한 도면.3 illustrates a cross-sectional view of the semiconductor device substrate of FIG. 2 after forming a liner layer and spacers.
도 4는 라이너 층의 부분들을 제거하고 스페이서들의 부분들을 언더커팅한 후에 도 3의 반도체 장치 기판의 단면도를 도시한 도면.4 illustrates a cross-sectional view of the semiconductor device substrate of FIG. 3 after removing portions of the liner layer and undercutting portions of the spacers.
도 5는 패싯율 대 에칭 시간 및 언더커팅 대 에칭 시간을 도시한 플롯도.FIG. 5 is a plot showing facet ratio versus etch time and undercutting versus etch time. FIG.
도 6은 본 발명의 일실시예에 따라 높아진 소스/드레인 영역들을 형성한 후 도 4의 반도체 장치 기판의 단면도를 도시한 도면.FIG. 6 is a cross-sectional view of the semiconductor device substrate of FIG. 4 after forming elevated source / drain regions in accordance with one embodiment of the present invention. FIG.
도 7은 고농도로 도핑된 소스/드레인 영역들을 형성한 후 도 6의 반도체 장치 기판의 단면도를 도시한 도면.FIG. 7 illustrates a cross-sectional view of the semiconductor device substrate of FIG. 6 after forming heavily doped source / drain regions. FIG.
도 8은 규화물 영역들을 형성한 후 도 7의 반도체 장치 기판의 단면도를 도시한 도면.8 illustrates a cross-sectional view of the semiconductor device substrate of FIG. 7 after forming silicide regions.
도 9는 실질적으로 완성된 장치를 형성한 후 도 8의 반도체 장치 기판의 단면도를 도시한 도면.9 illustrates a cross-sectional view of the semiconductor device substrate of FIG. 8 after forming a substantially completed device.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 20 : 반도체 장치 기판 22, 36 : 피쳐10, 20:
24, 112 : 게이트 유전층 26 : 게이트 전극층24, 112: gate dielectric layer 26: gate electrode layer
28 : 무반사층 29, 116 : 확장 영역28:
32, 122 : 라이너 층 34, 124 : 스페이서32, 122:
62 : 선택적 에픽택셜 반도체 영역62: selective epitaxial semiconductor region
64, 1262, 1264 : 패싯 66 : 선택적 폴리실리콘 영역64, 1262, 1264: facet 66: optional polysilicon region
68, 69 : 표면68, 69: surface
74, 126, 128 : 소스/드레인 영역74, 126, 128: source / drain area
82 : 규화물 영역 90 : ILD 층82: silicide region 90: ILD layer
92 : 콘택트 개구 96 : 상호접속부92 contact opening 96 interconnect
98 : 패시베이션 층 114 : 게이트 전극98
1266 : 상면 1282 : 접합 단면 영역1266: upper surface 1282: junction cross-sectional area
관련 출원들
본 출원은 동일 날짜에 제출되었으며 현 양수인에 양도된 발명의 명칭이 "반도체 장치를 형성하는 방법"인 대리인 정리 번호 SC90882A에 관한 것이며, 이는 참조로 본 명세서에 포함되어 있다.
발명의 분야 Related Applications
This application is directed to Agent No. SC90882A, filed on the same date and assigned to the current assignee, "How to Form a Semiconductor Device," which is incorporated herein by reference.
Field of invention
본 발명은 일반적으로 반도체 장치들을 형성하는 방법에 관한 것이며, 특히 선택적으로 침착된 에픽택셜 반도체 층들을 포함하는 반도체 장치들을 형성하는 방법에 관한 것이다.The present invention relates generally to methods of forming semiconductor devices, and more particularly to methods of forming semiconductor devices comprising selectively deposited epitaxial semiconductor layers.
발명의 배경Background of the Invention
반도체 장치의 피쳐들의 크기는 매우 얕은 소스/드레인 구조들을 형성하는 종래의 주입 및 규화물 방법들의 처리 능력에 계속 도전하고 있다. 선택적으로 침착된 에픽택셜 실리콘을 사용하여 형성된, 높아진 소스/드레인 구조들은 미래 장치 세대의 크기 요건들을 충족시키는 하나의 가능한 대안으로서 제안되었다. 높아진 소스/드레인 영역들은 트랜지스터의 소스/드레인 영역들의 형성시 희생 규화물층 및 주입후 외부 확산원(post-implant out diffusion source)으로서 역할을 할 수 있다. 그러나, 높아진 소스/드레인 구조들의 이점들은 선택적으로 침착된 에픽택셜 실리콘에 형성한 패싯(facet)들로부터 생기는 처리 통합 문제에 의해 제한될 수 있다. The size of the features of the semiconductor device continues to challenge the processing capabilities of conventional implantation and silicide methods to form very shallow source / drain structures. Elevated source / drain structures, formed using selectively deposited epitaxial silicon, have been proposed as one possible alternative to meet the size requirements of future device generations. The elevated source / drain regions can serve as a sacrificial silicide layer and post-implant out diffusion source in the formation of the source / drain regions of the transistor. However, the benefits of elevated source / drain structures can be limited by process integration problems resulting from facets formed in selectively deposited epitaxial silicon.
도 1은 패싯이 있는 높아진 소스/드레인 영역들을 갖는 반도체 장치의 부분의 예시적인 단면도를 포함한다. 보다 상세하게는, 도 1은 반도체 장치 기판(10)상에 형성된 게이트 유전층(112)과 게이트 전극(114)들을 포함한다. 도핑된 확장 영역(116)들은 반도체 기판(10)내에 형성된다. 도핑된 확장 영역(116)들은 가볍게 도핑된 드레인(LDD; lightly doped drain) 영역들과 유사하지만, 이들은 일반적으로 LDD 영역의 도핑 농도보다 더 높은 도핑 농도를 갖는다. 1 includes an exemplary cross-sectional view of a portion of a semiconductor device having elevated source / drain regions with facets. More specifically, FIG. 1 includes a gate
산화물 라이너 층(122)과 스페이서(124)들은 게이트 전극(114)들의 측벽들을 따라 형성된다. 스페이서(124)들을 형성한 후, 높아진 소스/드레인 영역(126)을 형성하기 위해 선택적 에픽택셜 침착 공정이 사용된다. 선택적 에픽택셜 침착 공정의 아티팩트(artifact)인 패싯들(1262 및 1264)은 스페이서(124) 근처의 높아진 소스/드레인 영역(126)들의 에지들에 형성된다. 이 특정 실시예에서, 패싯(1262)들은 실질적으로 {111} 결정면들을 따라 놓여지며, 패싯(1264)들은 {311} 결정면들을 따라 놓여지고, 상면(1266)은 {100} 결정면들을 따라 놓여진다. {100} 결정면은 또한 반도체 기판(10)의 주표면의 결정면이다. 도핑된 소스/드레인 영역(128)들은 반도체 기판(10)내에 형성된다. 도핑된 소스/드레인 영역(128)들은 종래의 이온 주입 방법들을 사용하여 형성된다. The
도 1에 도시된 바와 같이, 소스/드레인 영역(128)들과 연관된 도핑 접합 단면은 높아진 소스/드레인 영역(126)들에 형성된 패싯들에 의해 변한다. 접합 도핑 단면은 패싯들(1262 및 1264)과 연관된 높아진 소스/드레인 영역(126)들의 두께 변화에 의해 영향을 받는다. 패싯들을 갖는 높아진 소스/드레인 영역(126)들의 그 부분들은 일반적으로 비균일하고 보다 얇은 높아진 소스/드레인 영역(126)들의 부분들에 대응한다. 높아진 소스/드레인 영역(126)들의 보다 얇은 부분들은 유사하게 접합 도핑 단면이 비균일하고 기판(10)내에 보다 깊게 연장하는 기판(10)내의 영역들에 대응한다. 보다 깊고, 비균일한 접합 도핑 단면은 몇 가지 이유로 인해 바람직하지 못하다. 첫째, 이는 소스/드레인 영역과 기판 사이의 영역을 크게 하며 전체 접합 용량을 크게 한다. 둘째, 국부적으로 보다 깊은 접합부들은 소스/드레인 영역(128)들의 중심과 확장 영역(116)들 사이의 영역들에서 불순물 농도가 국부적으로 낮게 한다. 불순물 종들의 분포가 반도체 장치에 최적이 아니므로 소스/드레인 영역(128)들과 확장 영역(116)들 사이에 저항이 커질 수 있다. 커진 저항은 장치의 동작 속도에 영향을 미칠 수 있어 일반적으로 바람직하지 못하다. 마지막으로, 국부적으로 보다 깊은 접합부가 스페이서 바로 밑에서 측면으로 소스/드레인 영역들을 연장하여 게이트 에지에 보다 근접하게 그 영역들을 이동시킬 수 있기 때문에 국부적으로 보다 깊은 접합 영역들은 또한 DIBL(drain-induced-barrier-lowering)과 같은 단채널 효과를 야기시킬 수 있으며, 이에 의해 유효 확산 길이가 감소된다. As shown in FIG. 1, the doped junction cross-section associated with the source /
이점들 중 하나는 실시예들이 외부 재료(exotic material)들을 사용하거나 또는 복잡하게 생성될 필요 없이 기존의 처리로 구성될 수 있다는 것이다. 표준 사전 세정 및 에칭은 라이너 층(32)을 제거하고 스페이서를 언더커팅하는데 사용될 수 있으며, 선택적 에픽택셜 반도체 층을 형성하기 위한 침착 처리는 종래의 것이다. 그러므로 새로운 또는 부가적인 처리 단계들에 의해 발생되는 부가된 오염이나 스크랩의 위험을 최소로 하면서, 기존 처리를 이용하여 패싯 없는 선택적 에픽택셜 반도체 층을 형성할 수 있다. One of the advantages is that the embodiments can be composed of existing treatments without the need to use or complicated materials. Standard preclean and etch can be used to remove the
본 발명은 다른 대안적인 실시예들을 포함한다. 도 1 내지 9에 기술된 실시예에 따라, 게이트 전극은 선택적 에픽택셜 반도체 층을 침착하기 전에 형성된다. 대안적인 실시예에서, 게이트 전극은 선택적 에픽택셜 반도체 층을 형성한 후에 형성될 수 있다. 이 실시예에 따라, 피쳐들은 이어서 형성된 게이트 전극들의 더미 피쳐들이며, 선택적 에픽택셜 반도체 층은 더미 피쳐들을 형성한 후에 형성된다. 더미 피쳐들은 도 3에 도시된 피쳐들(36)과 유사한 형상을 갖는다. 선택적 에픽택셜 반도체 층을 형성한 후에, 더미 피쳐들이 제거되며 적절한 게이트 전극 재료들이 그 자리에 형성된다. 이 실시예에 따라, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서들에 의해 완전히 덮여지도록 형성될 수 있으며(즉, 스페이서와 기판 사이에 형성됨) 또는 대안적으로, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서의 범위를 넘어 확장하고 노출되도록 형성될 수 있다(즉, 패싯들이 스페이서에 의해 단지 부분적으로만 덮여진다.). 스페이서의 범위를 넘어서 패싯들을 확장하는 것은 패싯의 각을 작게 함으로써 이루어질 수 있다. 패싯의 각을 작게 하는 것이 게이트 에지에 인접한 선택적 에픽택셜 반도체 층의 수직 높이를 감소시키기 때문에 이점이 될 수 있으며, 이는 따라서 밀러 용량 효과들을 감소시키는 이로운 효과를 가질 수 있다. The invention includes other alternative embodiments. According to the embodiments described in FIGS. 1-9, the gate electrode is formed before depositing the selective epitaxial semiconductor layer. In alternative embodiments, the gate electrode may be formed after forming the selective epitaxial semiconductor layer. According to this embodiment, the features are then dummy features of the formed gate electrodes, and an optional epitaxial semiconductor layer is formed after forming the dummy features. The dummy features have a shape similar to the
다른 대안적인 실시예에서, 깊은 소스/드레인 영역들을 형성하기 전에 얕게 도핑된 확장 영역을 형성하는 대신, 도핑된 확장 영역들이 나중에 형성될 수 있다. 이 실시예는 도핑된 확장 영역들이 소스/드레인 어닐링 동안 통상적으로 요구된 고온에 영향을 받지 않기 때문에 이로울 수 있다. 이는 도 2에 도시된 확장 영역(29)을 형성하기 위해 처음에 사용된 처리 단계를 생략함으로써 이루어질 수 있다. 반도체 장치 기판은 그 다음에 도 7에 도시된 것과 유사하게, 게이트 전극, 선택적 에픽택셜 반도체 층 및 소스/드레인 영역들을 형성하기 위해 처리된다. 게이트 전극에 인접한 스페이서들이 그 다음에 제거되며, 확장 주입이 그 다음에 실행되어 선택적 에픽택셜 반도체 층과 게이트 전극 사이의 기판의 영역들에 도핑된 확장부들을 형성한다. 필요하다면, 짧은 어닐링이 실행되어 도핑된 확장 영역들을 적절하게 활성화 및 확산시킨다. 스페이서들은 그 다음에 게이트 전극에 인접하게 재형성되며 적절한 반도체 장치 기판을 형성하기 위해 처리가 계속된다. In another alternative embodiment, instead of forming a shallowly doped extension region before forming deep source / drain regions, doped extension regions may be formed later. This embodiment may be advantageous because doped extension regions are not affected by the high temperatures typically required during source / drain annealing. This can be done by omitting the processing steps originally used to form the extended
또 다른 대안적인 실시예에서, 본 발명은 바이폴라 트랜지스터들을 형성하는데 사용될 수 있다. 이 특정 실시예에서, 게이트 전극을 형성하는 대신, 기판내의 도핑된 영역들(고유 베이스)을 전기적으로 접촉하는 외부 베이스가 형성된다. 라이너들, 스페이서들 또는 다른 절연 피쳐들은 그 다음에 도 3에 도시된 것들과 유사하게 외부 베이스에 인접하게 형성될 수 있다. 라이너 층은 그 다음에 도 4에 기술된 라이너 층(32)의 제거 및 언더커팅과 유사하게 제거되고 언더커팅된다. 패싯 없는 선택적으로 증착된 에픽택셜 반도체 층은 그 다음에 도 6에 기술된 것과 유사하게 형성된다. 마지막으로, 이온 주입 단계와 어닐링이 실행되어 선택적으로 침착된 에픽택셜 반도체 영역을 도핑하고 에미터를 형성하고 도 7 및 8에 기술된 것과 유사하게 선택적으로 침착된 에픽택셜 반도체 영역으로부터 기판내로 불순물들을 보낸다. 이 실시예는 에미터 접합이 종래 기술의 도 1에서 관찰된 비균일하고 깊은 접합 단면 영역들을 생성하지 않고 형성될 수 있다는 점에서 도 1 내지 9에 기술된 실시예와 유사한 이점들을 갖는다. 그러므로, 베이스를 통해 컬렉터 또는 컬렉터의 드레프트 영역으로 접합 스파이킹을 일으킬 가능성은 감소된다. In another alternative embodiment, the present invention can be used to form bipolar transistors. In this particular embodiment, instead of forming a gate electrode, an outer base is formed that electrically contacts the doped regions (unique base) within the substrate. Liners, spacers or other insulating features may then be formed adjacent to the outer base similar to those shown in FIG. 3. The liner layer is then removed and undercut similar to the removal and undercutting of the
여기에 기술된 실시예들의 부가적인 이점은 선택적 에픽택셜 실리콘 영역이 도핑되면 기판내에의 불순물들의 외부 확산원으로서 사용될 수 있다는 것이다. 스페이서 아래로 확장하는 선택적 에픽택셜 실리콘 영역의 부분들을 불순물 외부 확산원으로서 사용하여 게이트 전극하에서 소스/드레인 확장 영역들을 더 도핑하는 것이 특히 이점이 될 수 있다. An additional advantage of the embodiments described herein is that when the selective epitaxial silicon region is doped, it can be used as an external diffusion source of impurities in the substrate. It may be particularly advantageous to further dope the source / drain extension regions under the gate electrode using portions of the selective epitaxial silicon region extending below the spacer as an impurity external diffusion source.
본 발명은 예로써 설명되었으며 첨부한 도면에 한정되지 않으며 동일한 참조 번호는 유사한 구성 요소들을 나타낸다. The invention has been described by way of example and not by way of limitation in the figures of the accompanying drawings in which like reference numerals indicate similar elements.
당업자는 도면에서 구성 요소들이 간략하고 명료하게 도시되었으며 반드시 일정 비율로 그려지지 않았음을 알 것이다. 예를 들어, 도면들에서 몇몇 구성 요소들의 치수는 본 발명의 실시예들에 대한 이해를 향상시키기 위해 다른 구성 요소들에 비해 과장될 수 있다. Those skilled in the art will recognize that the components in the drawings are shown briefly and clearly and are not necessarily drawn to scale. For example, the dimensions of some of the components in the figures may be exaggerated relative to other components to improve the understanding of embodiments of the present invention.
본 발명의 일실시예에 따라, 측벽들을 갖는 피쳐(feature)는 반도체 장치 기판상에 형성된다. 피쳐의 측벽들은 언더커팅되며, 제 1 부분 및 제 2 부분을 갖는 선택적 에픽택셜 반도체 층은 반도체 장치 기판상에 형성된다. 제 1 부분은 언더커팅된 측벽과 반도체 장치 기판 사이에 형성되며 측벽의 부분들에 의해 덮여진 표면을 갖는다. 제 2 부분은 측벽에 인접하게 형성되며, 노출되어 반도체 장치 기판의 주표면에 실질적으로 평행한 표면을 갖는다. In accordance with one embodiment of the present invention, a feature having sidewalls is formed on a semiconductor device substrate. Sidewalls of the feature are undercut, and an optional epitaxial semiconductor layer having a first portion and a second portion is formed on the semiconductor device substrate. The first portion is formed between the undercut sidewall and the semiconductor device substrate and has a surface covered by the portions of the sidewall. The second portion is formed adjacent the sidewall and has a surface that is exposed and substantially parallel to the major surface of the semiconductor device substrate.
본 발명의 실시예는 이제 첨부 도면들을 참조하여 보다 상세히 기술될 것이다. 도 2는 반도체 장치 기판(20)의 단면도를 도시하고 있다. 이 명세서에서 사용된 바와 같이, 반도체 장치 기판은 단결정 반도체 웨이퍼, 절연 기판상의 반도체 웨이퍼 또는 반도체 장치들을 형성하는데 사용되는 임의의 다른 기판을 포함한다. 일실시예에 따라, 부분적으로 형성된 피쳐(22)들은 반도체 장치 기판(20)의 부분들 상에 형성된다. 이 특정 실시예에서, 부분적으로 형성된 피쳐(22)들은 반도체 장치 기판(20)상에 게이트 유전층(24), 게이트 전극층(26) 및 무반사층(28)을 이어서 형성함으로써 형성된다. 반도체 장치 기판(20)은 그 다음에 도 2에 도시된 부분적으로 형성된 피쳐(22)들을 규정하기 위해 패터닝되고 에칭된다. 이 특정 실시예에서, 부분적으로 형성된 피쳐(22)들은 게이트 전극 스택들이다. 얇은 산화층(도시되지 않음)은 그 다음에 기판(20)의 노출된 표면들과 부분적으로 형성된 피쳐(22)들 상에 형성되며, 확장 영역(29)들은 이온 주입 처리 단계를 사용하여 반도체 장치 기판(20)내에 형성된다. Embodiments of the present invention will now be described in more detail with reference to the accompanying drawings. 2 shows a cross-sectional view of the
그 다음에 무반사층(28)은 종래의 열 인산 용액을 사용하여 제거된다. 그 다음에 라이너 층(32)은 도 3에 도시된 바와 같이, 기판(20) 및 부분적으로 형성된 피쳐(22)들 상에 형성된다. 일반적으로, 라이너 층은 열 산화에 의해 또는 다른 종래의 침착 처리들을 사용함으로써 형성된다. 일실시예에서, 라이너 층(32)은 산화물을 포함하는 단일층이다. 다른 실시예에서, 라이너 층(32)은 복수의 층들 또는 다음에 형성된 스페이서(34)들 및 하부 기판(20)과 관하여 선택적으로 에칭될 수 있는 임의의 재료 또는 재료들의 결합을 사용하여 형성될 수 있다. 이런 특정 실시예에서, 라이너 층(32)은 소스 기체로서 TEOS(tetraethylorthosilicate)를 사용하는 침착 처리를 사용하여 형성된 산화물이다. 일반적으로, 라이너 층의 두께는 대략 10-30㎚의 범위에 있다.The
일실시예에 따라, 라이너 층(32) 형성 후에, 스페이서(34)들은 도 3에 도시된 실질적으로 형성된 피쳐(36)들을 규정하기 위해 형성된다. 일반적으로, 스페이서(34)들은 실리콘 질화물로 형성되며, 대략 50-100㎚ 범위의 베이스 폭 크기(38)를 갖는다. 실리콘 질화물은 일반적으로 대략 50-120㎚ 범위의 초기 두께로 침착되며 그 다음에 에칭백되어 스페이서(34)들을 형성한다. 스페이서들을 형성하기 위한 에칭 처리는 종래의 것으로, 당업자는 스페이서의 단면이 스페이서들을 형성하기 위해 사용된 에칭 처리에 의해 영향을 받을 수 있음을 알 것이다. According to one embodiment, after the
스페이서(34)들을 형성한 후에, 라이너 층(32)의 부분들을 제거하고 기판(20)의 부분들을 노출하기 위해 에칭이 실행된다. 게다가, 에칭은 또한 스페이서(34)들 밑에 있는 라이너 층의 부분들을 언더커팅하여 제거한다. 언더컷 양은 도 4에 도시된 크기(42)로 표시된다. 언더컷 양은 통상적으로 대략 20-50㎚ 범위에 있다. 그러나, 당업자는 언더컷 양이 부가적으로 베이스에서 스페이서들의 폭에 의해 결정될 수 있음을 알 것이다. 이 특정 실시예에서, 언더컷 양은 베이스에서 스페이서(34) 폭의 75% 이하이다. 그러나, 라이너 층(32)의 에지 및 게이트 전극(26) 사이의 거리는 다음에 형성된 높아진 소스/드레인 영역 및 게이트 전극(26) 사이의 밀러 용량 효과(Miller capacitance effect)의 과도한 증대를 줄이기 위해 적어도 15-20㎚ 이어야 한다. 또, 언더컷 양은 또한 스페이서(34)의 기계적 지지 요구에 의해 제한될 수 있다. 너무 많은 언더컷은 스페이서 층간 분리(spacer delamination)의 위험을 증대시킬 수 있다. After forming the
본 발명의 일실시예에 따라, 사전 세정 처리는 라이너 층(32)을 에칭하기 전에 실행된다. 사전 세정(pre-cleaning) 처리는 종래의 황산(sulfuric acid) 및 과산화수소(hydrogen-peroxide) 세정 처리에 이어 수산화암모늄(ammonium-hydroxide) 및 과산화수소(hydrogen-peroxide) 세정 처리를 포함한다. 다음으로 라이너 층(32)은 HF 1에 대해 대략 100의 탈이온수(100:1)의 농도를 갖는 탈이온수(deionized water)/플루오르화수소산(HF) 용액을 사용하여 에칭된다. 다른 농도들, 다른 에칭제들, 및 등방성 플라즈마 에칭 처리들은 또한 대안적으로 라이너 층(32)을 에칭하고 언더컷을 형성하기 위해 사용될 수 있다. 예를 들어, 농도가 50:1 또는 10:1인 탈이온수/HF 용액이 사용될 수 있으며 또는 플루오르화 수소산(hydrofluoric acid) 및 플루오르화 암모늄(ammonium fluoride) 등을 포함하는 BOE(buffered oxide etch)가 사용될 수 있다. 당업자들은 언더컷을 수용 가능하게 제어하기 위해 어느 에칭 처리와 약품들을 사용해야 하는지를 결정할 수 있다. According to one embodiment of the present invention, a preclean process is performed prior to etching the
도 5는 100:1의 탈이온수/HF 용액을 사용하는 패싯율 대 에칭 시간과 언더컷 양 대 에칭 시간의 플롯도를 포함한다. 이 명세서의 목적을 위해, 패싯율은 스페이서에 의해 덮여지지 않은(즉, 스페이서(34)와 기판(20) 사이가 아닌) {111} 패싯의 길이를 {111} 패싯의 총 길이로 분할한 것이다. 그러므로, {111} 패싯의 전체 길이가 스페이서(34)에 의해 덮여지는 경우, 패싯율은 0이다. {111} 패싯이 노출되게 되면(즉, 스페이서(34)에 의해 덮여지지 않으면), 패싯율은 증가한다. 그러므로, 도 5는 {111} 패싯 양이 에칭 시간의 대략 170초 후에, 또는 대안적으로, 이 특정 실시예에서 대략 30㎚의 언더컷을 형성한 후에, 대략 0으로 감소하고 있음을 나타낸다. 5 includes a plot of facet rate versus etch time and amount of undercut versus etch time using a 100: 1 deionized water / HF solution. For the purposes of this specification, the facet rate is the length of the {111} facet not covered by the spacer (ie not between the
기판 상에 이어서 형성된 선택적 에픽택셜 막을 형성하기 전에, 기판은 수소원으로서 수소(hydrogen)(H2) 또는 염화수소(hydrogen chloride)(HCl)를 사용하는 수소 환경에서 구워질 수 있다. 다음으로 선택적 에픽택셜 침착 처리는 도 6에 도시된 바와 같이 선택적 에픽택셜 반도체 영역들(62)과 선택적 폴리실리콘 영역들(66)을 형성하기 위해 사용된다. 본 발명의 일실시예에 따라, 선택적 에픽택셜 반도체 영역들(62)은 선택적 에픽택셜 실리콘 영역들로서 형성된다. 선택적 에픽택셜 실리콘 영역들의 두께는 통상 대략 10-100㎚ 범위에 있다. 본 발명의 실시예들에 따라, 에픽택셜 반도체 영역들(62)은 도핑 또는 도핑되지 않은 선택적 에픽택셜 실리콘 영역들일 수 있다. 이전에 형성된 언더커팅에 의해 선택적 에픽택셜 반도체 영역들(62)의 패싯(64)들은 스페이서(34)들과 기판(20) 사이에 형성되게 된다. 그러므로, 패싯(facet)들을 갖는 선택적 에픽택셜 영역(62)의 그 부분들은 스페이서에 의해 덮여지며 노출되지 않는다. 이는 선택적 에픽택셜 영역(62)의 노출된 부분들과는 대조적이다. 선택적 에픽택셜 영역(62)의 노출된 부분들은 실질적으로 {100} 결정면을 따라 놓여지고 반도체 장치 기판(20)의 주표면(69)에 실질적으로 평행인 표면(68)을 갖는다. 또, 표면(68)과 관련된 영역들에서, 선택적 에픽택셜 영역의 두께는 실질적으로 균일하다. 선택적 폴리실리콘 영역들(66)은 게이트 전극(26) 위에 형성된다. 영역들(66)은 일반적으로 다결정 구조를 가지며 통상 "빵 덩어리(bread loaf)" 형태를 갖는다. Prior to forming the subsequently formed selective epitaxial film on the substrate, the substrate may be baked in a hydrogen environment using hydrogen (H 2) or hydrogen chloride (HCl) as the hydrogen source. A selective epitaxial deposition process is then used to form the selective
선택적 에픽택셜 침착 처리 파라미터들은 종래의 것이다. 예를 들어, 트리클로로시레인(trichlorosilane), 디클로로시레인(dichlorosilane), 시레인, 디시레인(disilane), 브롬처리된 시레인들(brominated silane) 등과 같은 실리콘 소스가 사용될 수 있다. 선택적 침착의 정도는 통상적으로 실리콘 소스 약품과 침착 온도에 따른다. 브롬계 실리콘 화합물들은 염소계 화합물들보다 선택성이 개선됨을 보여준다. 실리콘 소스 기체에서 할로겐 원자들의 수가 증가하면 선택성도 개선된다. 그러므로, 염화수소(hydrogen chloride) 또는 분자 염소(molecular chlorine)는 침착 사이클의 일부 또는 전체 동안 흐를 수 있다. 소스 기체로서 디클로로시레인을 사용할 때, 침착 온도는 통상적으로 대략 800-900℃ 범위이다. 당업자들은 침착 온도가 할로겐화 실리콘 소스 기체내의 할로겐 원자들의 수를 증가시키거나 또는 감소시킴으로써 조절될 수 있음을 알 것이다. 예를 들어 디클로로시레인에 대한 침착 온도는 트리클로로시레인에 대한 온도보다 낮을 것으로 예상된다. 선택적 에픽택셜 반도체 영역들(62)을 형성하기 위해 선택적으로 침착된 에픽택셜 실리콘을 사용하는 것 이외에, 선택적 에픽택셜 영역(62)들은 또한 실리콘 게르마늄, 실리콘 카바이드, 실리콘 게르마늄 카바이드 등을 포함하는 다른 선택적으로 침착된 막들을 사용하여 형성될 수 있다. 이 경우들에는, 대응하는 적합한 소스 기체들이 사용된다. Selective epitaxial deposition process parameters are conventional. For example, silicon sources such as trichlorosilane, dichlorosilane, silane, disilane, brominated silane, and the like can be used. The degree of selective deposition typically depends on the silicon source drug and the deposition temperature. Bromine-based silicon compounds show improved selectivity over chlorine-based compounds. Increasing the number of halogen atoms in the silicon source gas also improves selectivity. Therefore, hydrogen chloride or molecular chlorine may flow during some or all of the deposition cycle. When using dichlorosilane as the source gas, the deposition temperature is typically in the range of approximately 800-900 ° C. Those skilled in the art will appreciate that the deposition temperature can be controlled by increasing or decreasing the number of halogen atoms in the halogenated silicon source gas. For example, the deposition temperature for dichlorosilane is expected to be lower than the temperature for trichlorosilane. In addition to using selectively deposited epitaxial silicon to form the selective
다음으로 도 7에서 화살표(72)에 의해 표시된, 이온 주입 단계는 소스/드레인 영역들(74)을 형성하기 위해 실행된다. 여기서 기술된, 패싯 없는 침착 처리는 도 1의 종래 기술에서 관찰된 균일하지 않고 보다 깊은 접합 단면 영역들(1282)을 생성하지 않고 도핑된 소스/드레인 영역(74)이 형성되도록 한다. 그러므로, 종래 기술에서와 달리, 이온 주입 단계에 의해 형성된 접합부는 실질적으로 일정하고 반도체 장치 기판(20)의 주표면과 평행인 전체 깊이를 갖는다. 접합부에 걸친 깊이의 변화가 감소되어 도핑된 소스/드레인 영역(74)과 기판(20) 사이의 접합 영역의 양도 감소되며 따라서 전체 접합 용량도 감소된다. 게다가, 이온 주입 후 기판내의 불순물 종들의 분포는 일반적으로 소스/드레인 영역들의 전체 길이에 걸쳐 동일한 깊이로 있으며 확장 영역들(29)에 인접한 영역들에서는 보다 촘촘하게 분포된다. 이는 소스/드레인 및 확장 영역들 사이의 저항을 감소시키며 종래 기술과 견주어 볼 때 예를 들어 DIBL과 같은 단채널 효과들을 감소시킬 수 있다. 게다가, 접합 깊이를 보다 촘촘하게 제어할 수 있으므로, 보다 엄격한 허용오차 또는 감소된 치수를 사용하여 장치가 제조될 수 있다. 이는 반도체 장치의 전체 신뢰도와 성능을 향상시킬 수 있다. 선택적으로 침착된 에픽택셜 실리콘 영역(62) 및 기판(20)내에 불순물들을 주입한 후, 기판이 그 다음에 어닐링되어 불순물들이 확산 및 활성화되며, 이에 의해 기판내의 소스/드레인 영역들과 확장 영역들의 접합부들이 규정된다. Next, an ion implantation step, indicated by
그 다음에 도 8에서 도시된 바와 같이 자기 정렬된(self-aligned) 규화물 처리가 실행되어 선택적 에픽택셜 층의 부분들이 규화물 영역들(82)로 변환된다. 이 특정 실시예에서, 코발트가 기판상에 침착되어 반응을 일으켜 코발트 규화물 영역들(82)이 형성된다. 그 다음에 반응을 일으키지 않는 코발트가 스페이서들(34)의 측면들로부터 제거된다. 이는 소스/드레인 영역들(74)을 게이트 전극들에 단락시키지 않고 규화물 영역들(82)이 형성되도록 한다. 규화물 영역들(82)의 두께는 변할 수 있다. 이 특정 실시예에서, 규화물 영역들(82)은 도 6 및 7에 도시된 선택적으로 성장된 에픽택셜 영역들(62)의 두께에 근접하게 근사화된 두께들을 갖는다. 이 방식에서, 선택적으로 성장된 에픽택셜 영역들(62)은 희생 규화물층으로서 유리하게 사용된다. A self-aligned silicide process is then performed as shown in FIG. 8 to convert portions of the optional epitaxial layer to silicide
그 다음에 실질적으로 완성된 장치는 도 9에 도시된 바와 같이 형성된다. ILD(interlevel dielectric)층(90)은 규화물 영역들(82)상에 형성되며 콘택트 개구(92)를 형성하기 위해 패터닝된다. 도전 플러그(94)와 상호접속부(96)는 그 다음에 규화물 영역들(82) 중 하나와 전기 접속하기 위해 형성된다. 패시베이션 층(98)은 그 다음에 상호접속부들의 최상의 레벨에 놓여지도록 형성된다. 도시되지 않았지만, 다른 전기 접속부들은 게이트 전극들(26)과 다른 소스/드레인 영역들(74)로 이루어질 수 있다. 부가적으로, 다른 ILD 층들과 상호접속부 레벨들은 필요에 따라서 보다 간략화된 반도체 장치를 형성하기 위해 형성될 수 있다. The substantially completed device is then formed as shown in FIG. An interlevel dielectric (ILD)
이점들 중 하나는 실시예들이 외부 재료(exotic material)들을 사용하거나 또는 복잡하게 생성될 필요 없이 기존의 처리로 구성될 수 있다는 것이다. 표준 사전 세정 및 에칭은 라이너 층(32)을 제거하고 스페이서를 언더커팅하는데 사용될 수 있으며, 선택적 에픽택셜 반도체 층을 형성하기 위한 침착 처리는 종래의 것이다. 그러므로 새로운 또는 부가적인 처리 단계들에 의해 발생되는 부가된 오염이나 스크랩의 위험을 최소로 하면서, 기존 처리를 이용하여 패싯 없는 선택적 에픽택셜 반도체 층을 형성할 수 있다. One of the advantages is that the embodiments can be composed of existing treatments without the need to use or complicated materials. Standard preclean and etch can be used to remove the
본 발명은 다른 대안적인 실시예들을 포함한다. 도 1 내지 9에 기술된 실시예에 따라, 게이트 전극은 선택적 에픽택셜 반도체 층을 침착하기 전에 형성된다. 대안적인 실시예에서, 게이트 전극은 선택적 에픽택셜 반도체 층을 형성한 후에 형성될 수 있다. 이 실시예에 따라, 피쳐들은 이어서 형성된 게이트 전극들의 더미 피쳐들이며, 선택적 에픽택셜 반도체 층은 더미 피쳐들을 형성한 후에 형성된다. 더미 피쳐들은 도 3에 도시된 피쳐들(36)과 유사한 형상을 갖는다. 선택적 에픽택셜 반도체 층을 형성한 후에, 더미 피쳐들이 제거되며 적절한 게이트 전극 재료들이 그 자리에 형성된다. 이 실시예를 따라, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서들에 의해 완전히 덮여지도록 형성될 수 있으며(즉, 스페이서와 기판 사이에 형성됨) 또는 대안적으로, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서의 범위를 넘어 확장하고 노출되도록 형성될 수 있다(즉, 패싯들이 스페이서에 의해 단지 부분적으로만 덮여진다.). 스페이서의 범위를 넘어서 패싯들을 확장하는 것은 패싯의 각을 작게 함으로써 이루어질 수 있다. 패싯의 각을 작게 하는 것이 게이트 에지에 인접한 선택적 에픽택셜 반도체 층의 수직 높이를 감소시키기 때문에 이점이 될 수 있으며, 이는 따라서 밀러 용량 효과들을 감소시키는 이로운 효과를 가질 수 있다. The invention includes other alternative embodiments. According to the embodiments described in FIGS. 1-9, the gate electrode is formed before depositing the selective epitaxial semiconductor layer. In alternative embodiments, the gate electrode may be formed after forming the selective epitaxial semiconductor layer. According to this embodiment, the features are then dummy features of the formed gate electrodes, and an optional epitaxial semiconductor layer is formed after forming the dummy features. The dummy features have a shape similar to the
다른 대안적인 실시예에서, 깊은 소스/드레인 영역들을 형성하기 전에 얕게 도핑된 확장 영역을 형성하는 대신, 도핑된 확장 영역들이 나중에 형성될 수 있다. 이 실시예는 도핑된 확장 영역들이 소스/드레인 어닐링 동안 통상적으로 요구된 고온에 영향을 받지 않기 때문에 이로울 수 있다. 이는 도 2에 도시된 확장 영역(29)을 형성하기 위해 처음에 사용된 처리 단계를 생략함으로써 이루어질 수 있다. 반도체 장치 기판은 그 다음에 도 7에 도시된 것과 유사하게, 게이트 전극, 선택적 에픽택셜 반도체 층 및 소스/드레인 영역들을 형성하기 위해 처리된다. 게이트 전극에 인접한 스페이서들이 그 다음에 제거되며, 확장 주입이 그 다음에 실행되어 선택적 에픽택셜 반도체 층과 게이트 전극 사이의 기판의 영역들에 도핑된 확장부들을 형성한다. 필요하다면, 짧은 어닐링이 실행되어 도핑된 확장 영역들을 적절하게 활성화 및 확산시킨다. 스페이서들은 그 다음에 게이트 전극에 인접하게 재형성되며 적절한 반도체 장치 기판을 형성하기 위해 처리가 계속된다. In another alternative embodiment, instead of forming a shallowly doped extension region before forming deep source / drain regions, doped extension regions may be formed later. This embodiment may be advantageous because doped extension regions are not affected by the high temperatures typically required during source / drain annealing. This can be done by omitting the processing steps originally used to form the extended
또 다른 대안적인 실시예에서, 본 발명은 바이폴라 트랜지스터들을 형성하는데 사용될 수 있다. 이 특정 실시예에서, 게이트 전극을 형성하는 대신, 기판내의 도핑된 영역들(고유 베이스)을 전기적으로 접촉하는 외부 베이스가 형성된다. 라이너들, 스페이서들 또는 다른 절연 피쳐들은 그 다음에 도 3에 도시된 것들과 유사하게 외부 베이스에 인접하게 형성될 수 있다. 라이너 층은 그 다음에 도 4에 기술된 라이너 층(32)의 제거 및 언더커팅과 유사하게 제거되고 언더커팅된다. 패싯 없는 선택적으로 증착된 에픽택셜 반도체 층은 그 다음에 도 6에 기술된 것과 유사하게 형성된다. 마지막으로, 이온 주입 단계와 어닐링이 실행되어 선택적으로 침착된 에픽택셜 반도체 영역을 도핑하고 에미터를 형성하고 도 7 및 8에 기술된 것과 유사하게 선택적으로 침착된 에픽택셜 반도체 영역으로부터 기판내로 불순물들을 보낸다. 이 실시예는 에미터 접합이 종래 기술의 도 1에서 관찰된 비균일하고 깊은 접합 단면 영역들을 생성하지 않고 형성될 수 있다는 점에서 도 1 내지 9에 기술된 실시예와 유사한 이점들을 갖는다. 그러므로, 베이스를 통해 컬렉터 또는 컬렉터의 드레프트 영역으로 접합 스파이킹을 일으킬 가능성은 감소된다. In another alternative embodiment, the present invention can be used to form bipolar transistors. In this particular embodiment, instead of forming a gate electrode, an outer base is formed that electrically contacts the doped regions (unique base) within the substrate. Liners, spacers or other insulating features may then be formed adjacent to the outer base similar to those shown in FIG. 3. The liner layer is then removed and undercut similar to the removal and undercutting of the
여기에 기술된 실시예들의 부가적인 이점은 선택적 에픽택셜 실리콘 영역이 도핑되면 기판내에의 불순물들의 외부 확산원으로서 사용될 수 있다는 것이다. 스페이서 아래로 확장하는 선택적 에픽택셜 실리콘 영역의 부분들을 불순물 외부 확산원으로서 사용하여 게이트 전극하에서 소스/드레인 확장 영역들을 더 도핑하는 것이 특히 이점이 될 수 있다. An additional advantage of the embodiments described herein is that when the selective epitaxial silicon region is doped, it can be used as an external diffusion source of impurities in the substrate. It may be particularly advantageous to further dope the source / drain extension regions under the gate electrode using portions of the selective epitaxial silicon region extending below the spacer as an impurity external diffusion source.
앞의 명세서에서, 본 발명은 특정 실시예들을 참조하여 기술되었다. 그러나, 당업자는 다양한 수정들과 변경들이 하기의 청구항들에서 설명된 바와 같이 본 발명의 범위에 벗어남 없이 행해질 수 있음을 알 것이다. 따라서, 명세서와 도면들은 제한적인 의미보다는 오히려 실례가 되는 것으로 간주될 것이며, 이 모든 수정들은 본 발명의 범위 내에 포함되는 것으로 한다. 이익들, 다른 이점들 및 문제점에 대한 해결책들이 특정 실시예들에 관해 기술되었다. 그러나, 이익들, 이점들, 문제점들에 대한 해결책들, 및 임의의 이익, 이점 또는 해결책이 될 수 있는 또는 단언될 수 있는 임의의 구성 요소(들)는 청구항의 일부 또는 전부에 중요하고, 필수불가결한 특징 또는 구성 요소로서 해석되지는 않는다. In the foregoing specification, the invention has been described with reference to specific embodiments. However, one of ordinary skill in the art appreciates that various modifications and changes can be made without departing from the scope of the present invention as set forth in the claims below. Accordingly, the specification and drawings are to be regarded in an illustrative rather than a restrictive sense, and all such modifications are intended to be included within the scope of present invention. Benefits, other advantages, and solutions to problems have been described with regard to specific embodiments. However, benefits, advantages, solutions to problems, and any component (s) that can be or assert any benefit, advantage, or solution are important and essential to some or all of the claims. It is not to be construed as an integral feature or component.
이점들 중 하나는 실시예들이 외부 재료(exotic material)들을 사용하거나 또는 복잡하게 생성될 필요 없이 기존의 처리로 구성될 수 있다는 것이다. 표준 사전 세정 및 에칭은 라이너 층(32)을 제거하고 스페이서를 언더커팅하는데 사용될 수 있으며, 선택적 에픽택셜 반도체 층을 형성하기 위한 침착 처리는 종래의 것이다. 그러므로 새로운 또는 부가적인 처리 단계들에 의해 발생되는 부가된 오염이나 스크랩의 위험을 최소로 하면서, 기존 처리를 이용하여 패싯 없는 선택적 에픽택셜 반도체 층을 형성할 수 있다. One of the advantages is that the embodiments can be composed of existing treatments without the need to use or complicated materials. Standard preclean and etch can be used to remove the
본 발명은 다른 대안적인 실시예들을 포함한다. 도 1 내지 9에 기술된 실시예에 따라, 게이트 전극은 선택적 에픽택셜 반도체 층을 침착하기 전에 형성된다. 대안적인 실시예에서, 게이트 전극은 선택적 에픽택셜 반도체 층을 형성한 후에 형성될 수 있다. 이 실시예에 따라, 피쳐들은 이어서 형성된 게이트 전극들의 더미 피쳐들이며, 선택적 에픽택셜 반도체 층은 더미 피쳐들을 형성한 후에 형성된다. 더미 피쳐들은 도 3에 도시된 피쳐들(36)과 유사한 형상을 갖는다. 선택적 에픽택셜 반도체 층을 형성한 후에, 더미 피쳐들이 제거되며 적절한 게이트 전극 재료들이 그 자리에 형성된다. 이 실시예를 따라, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서들에 의해 완전히 덮여지도록 형성될 수 있으며(즉, 스페이서와 기판 사이에 형성됨) 또는 대안적으로, 선택적 에픽택셜 반도체 층은 패싯들이 스페이서의 범위를 넘어 확장하고 노출되도록 형성될 수 있다(즉, 패싯들이 스페이서에 의해 단지 부분적으로만 덮여진다.). 스페이서의 범위를 넘어서 패싯들을 확장하는 것은 패싯의 각을 작게 함으로써 이루어질 수 있다. 패싯의 각을 작게 하는 것이 게이트 에지에 인접한 선택적 에픽택셜 반도체 층의 수직 높이를 감소시키기 때문에 이점이 될 수 있으며, 이는 따라서 밀러 용량 효과들을 감소시키는 이로운 효과를 가질 수 있다. The invention includes other alternative embodiments. According to the embodiments described in FIGS. 1-9, the gate electrode is formed before depositing the selective epitaxial semiconductor layer. In alternative embodiments, the gate electrode may be formed after forming the selective epitaxial semiconductor layer. According to this embodiment, the features are then dummy features of the formed gate electrodes, and an optional epitaxial semiconductor layer is formed after forming the dummy features. The dummy features have a shape similar to the
다른 대안적인 실시예에서, 깊은 소스/드레인 영역들을 형성하기 전에 얕게 도핑된 확장 영역을 형성하는 대신, 도핑된 확장 영역들이 나중에 형성될 수 있다. 이 실시예는 도핑된 확장 영역들이 소스/드레인 어닐링 동안 통상적으로 요구된 고온에 영향을 받지 않기 때문에 이로울 수 있다. 이는 도 2에 도시된 확장 영역(29)을 형성하기 위해 처음에 사용된 처리 단계를 생략함으로써 이루어질 수 있다. 반도체 장치 기판은 그 다음에 도 7에 도시된 것과 유사하게, 게이트 전극, 선택적 에픽택셜 반도체 층 및 소스/드레인 영역들을 형성하기 위해 처리된다. 게이트 전극에 인접한 스페이서들이 그 다음에 제거되며, 확장 주입이 그 다음에 실행되어 선택적 에픽택셜 반도체 층과 게이트 전극 사이의 기판의 영역들에 도핑된 확장부들을 형성한다. 필요하다면, 짧은 어닐링이 실행되어 도핑된 확장 영역들을 적절하게 활성화 및 확산시킨다. 스페이서들은 그 다음에 게이트 전극에 인접하게 재형성되며 적절한 반도체 장치 기판을 형성하기 위해 처리가 계속된다. In another alternative embodiment, instead of forming a shallowly doped extension region before forming deep source / drain regions, doped extension regions may be formed later. This embodiment may be advantageous because doped extension regions are not affected by the high temperatures typically required during source / drain annealing. This can be done by omitting the processing steps originally used to form the extended
또 다른 대안적인 실시예에서, 본 발명은 바이폴라 트랜지스터들을 형성하는데 사용될 수 있다. 이 특정 실시예에서, 게이트 전극을 형성하는 대신, 기판내의 도핑된 영역들(고유 베이스)을 전기적으로 접촉하는 외부 베이스가 형성된다. 라이너들, 스페이서들 또는 다른 절연 피쳐들은 그 다음에 도 3에 도시된 것들과 유사하게 외부 베이스에 인접하게 형성될 수 있다. 라이너 층은 그 다음에 도 4에 기술된 라이너 층(32)의 제거 및 언더커팅과 유사하게 제거되고 언더커팅된다. 패싯 없는 선택적으로 증착된 에픽택셜 반도체 층은 그 다음에 도 6에 기술된 것과 유사하게 형성된다. 마지막으로, 이온 주입 단계와 어닐링이 실행되어 선택적으로 침착된 에픽택셜 반도체 영역을 도핑하고 에미터를 형성하고 도 7 및 8에 기술된 것과 유사하게 선택적으로 침착된 에픽택셜 반도체 영역으로부터 기판내로 불순물들을 보낸다. 이 실시예는 에미터 접합이 종래 기술의 도 1에서 관찰된 비균일하고 깊은 접합 단면 영역들을 생성하지 않고 형성될 수 있다는 점에서 도 1 내지 9에 기술된 실시예와 유사한 이점들을 갖는다. 그러므로, 베이스를 통해 컬렉터 또는 컬렉터의 드레프트 영역으로 접합 스파이킹을 일으킬 가능성은 감소된다. In another alternative embodiment, the present invention can be used to form bipolar transistors. In this particular embodiment, instead of forming a gate electrode, an outer base is formed that electrically contacts the doped regions (unique base) within the substrate. Liners, spacers or other insulating features may then be formed adjacent to the outer base similar to those shown in FIG. 3. The liner layer is then removed and undercut similar to the removal and undercutting of the
여기에 기술된 실시예들의 부가적인 이점은 선택적 에픽택셜 실리콘 영역이 도핑되면 기판내에의 불순물들의 외부 확산원으로서 사용될 수 있다는 것이다. 스페이서 아래로 확장하는 선택적 에픽택셜 실리콘 영역의 부분들을 불순물 외부 확산원으로서 사용하여 게이트 전극하에서 소스/드레인 확장 영역들을 더 도핑하는 것이 특히 이점이 될 수 있다. An additional advantage of the embodiments described herein is that when the selective epitaxial silicon region is doped, it can be used as an external diffusion source of impurities in the substrate. It may be particularly advantageous to further dope the source / drain extension regions under the gate electrode using portions of the selective epitaxial silicon region extending below the spacer as an impurity external diffusion source.
Claims (5)
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US35861499A | 1999-07-21 | 1999-07-21 | |
US09/358,614 | 1999-07-21 | ||
US9/358,614 | 1999-07-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010029977A KR20010029977A (en) | 2001-04-16 |
KR100733733B1 true KR100733733B1 (en) | 2007-07-02 |
Family
ID=23410361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000041632A KR100733733B1 (en) | 1999-07-21 | 2000-07-20 | Method for forming a semiconductor device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2001068673A (en) |
KR (1) | KR100733733B1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7018901B1 (en) * | 2004-09-29 | 2006-03-28 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having a strained channel and a heterojunction source/drain |
CN101218667B (en) * | 2005-07-07 | 2010-12-29 | 富士通半导体股份有限公司 | Semiconductor device and its making method |
KR100632465B1 (en) | 2005-07-26 | 2006-10-09 | 삼성전자주식회사 | Semiconductor device and fabrication method thereof |
JP4658977B2 (en) * | 2007-01-31 | 2011-03-23 | エルピーダメモリ株式会社 | Manufacturing method of semiconductor device |
JP2011210902A (en) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | Method for manufacturing semiconductor device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5326718A (en) * | 1991-09-23 | 1994-07-05 | Siemens Aktiengesellschaft | Method for manufacturing a laterally limited, single-crystal region on a substrate and the employment thereof for the manufacture of an MOS transistor and a bipolar transistor |
KR20000056136A (en) * | 1999-02-13 | 2000-09-15 | 김영환 | Method of manufacturing a junction in a semiconductor device |
KR20000066007A (en) * | 1999-04-12 | 2000-11-15 | 김영환 | Method of manufacturing a semiconductor device |
-
2000
- 2000-07-17 JP JP2000216251A patent/JP2001068673A/en active Pending
- 2000-07-20 KR KR1020000041632A patent/KR100733733B1/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5326718A (en) * | 1991-09-23 | 1994-07-05 | Siemens Aktiengesellschaft | Method for manufacturing a laterally limited, single-crystal region on a substrate and the employment thereof for the manufacture of an MOS transistor and a bipolar transistor |
KR20000056136A (en) * | 1999-02-13 | 2000-09-15 | 김영환 | Method of manufacturing a junction in a semiconductor device |
KR20000066007A (en) * | 1999-04-12 | 2000-11-15 | 김영환 | Method of manufacturing a semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR20010029977A (en) | 2001-04-16 |
JP2001068673A (en) | 2001-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4493259B2 (en) | Manufacturing method of semiconductor transistor using L-shaped spacer | |
US8304318B2 (en) | Methods of fabricating MOS transistors having recesses with elevated source/drain regions | |
KR100440840B1 (en) | Method of manufacturing semiconductor device and semiconductor device | |
JP2006237302A (en) | Semiconductor device and its manufacturing method | |
JP2000223703A (en) | Semiconductor device and its manufacture | |
US8044470B2 (en) | Semiconductor device and method of fabricating the same | |
JP2001203218A (en) | Method for increasing level of integration of trench of semiconductor device | |
KR100332119B1 (en) | Method of manufacturing a semiconductor device | |
KR100733733B1 (en) | Method for forming a semiconductor device | |
JP4745187B2 (en) | Manufacturing method of semiconductor device | |
JP3781087B2 (en) | High speed bipolar transistor and manufacturing method thereof | |
JP4417808B2 (en) | Manufacturing method of semiconductor device | |
KR100620197B1 (en) | Method for manufacturing mosfet of semiconductor device | |
JP2001036074A (en) | Semiconductor device and its manufacture | |
KR20080017450A (en) | Methods of etching nickel silicide and cobalt silicide and methods of forming conductive lines | |
KR100525912B1 (en) | Method of manufacturing a semiconductor device | |
JPH10135453A (en) | Semiconductor device and its manufacture | |
KR100487527B1 (en) | Semiconductor device having elevated source/drain and method of the same | |
KR100301249B1 (en) | Method of manufacturing a semiconductor device | |
KR100380151B1 (en) | Method of manufacturing a semiconductor device | |
KR101037691B1 (en) | Semiconductor device and method of manufacturing the same | |
JP2005159336A (en) | Method for manufacturing semiconductor device | |
KR100427535B1 (en) | Method of manufacturing a semiconductor device | |
JP2005159335A (en) | Method for manufacturing semiconductor device | |
KR20020032740A (en) | method for manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130611 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20140611 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |