JP2007027491A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 不純物を導入した多結晶シリコン層、ヘテロ半導体領域の幅を十分狭く、しかも制御性よく形成する。
【解決手段】 Ｐ型多結晶シリコン層５および浅いＮ型多結晶シリコン層６ａ上にハードマスク７を堆積し、ハードマスク７を選択的にエッチングし、ハードマスク７をマスクにしてＰ型多結晶シリコン層５中にＮ型不純物をイオン注入して、Ｎ型多結晶シリコン層６を形成し、側壁８の材料となる膜を等方的に堆積し、反応性イオンエッチング法を用いて異方性エッチングを行ない、ハードマスク７の側面に側壁８を形成し、ハードマスク７および側壁８をマスクとしてＮ型多結晶シリコン層６をエッチングする。
【選択図】 図１１

Description

本発明は多結晶シリコン層を構成要素に持つ半導体装置等を製造する半導体装置の製造方法に関するものである。
本発明の背景となる従来技術（特許文献１）においては、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン層とＮ＋型多結晶シリコン層とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン層およびＮ＋型多結晶シリコン層とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン層との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成され、Ｎ−型多結晶シリコン層はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン層およびＮ＋型多結晶シリコン層とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン層とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート絶縁膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
このような半導体装置を製造する従来の半導体装置の製造方法においては、多結晶シリコン層上にレジストマスクを形成し、開口部に不純物を導入した後、レジストマスクを一旦除去し、不純物導入領域に対して内側にオフセットさせた開口部を持つレジストマスクを再び形成し、エッチングを行なっていた。
特開２００３−３１８３９８号公報
しかし、この半導体装置の製造方法では、エッチングに用いるレジストマスクを形成するためのフォトリソグラフィーでの位置合わせ精度により、不純物を導入した多結晶シリコン層の幅（厚さ）が決定されるから、不純物を導入した多結晶シリコン層の幅を十分狭く、しかも制御性よく形成することができなかった。このため、ばらつきの少ない、良好なリーク電流特性を持つ素子を実現することが困難であった。
本発明は上述の課題を解決するためになされたもので、不純物を導入した多結晶シリコン層、ヘテロ半導体領域の幅を十分狭く、しかも制御性よく形成することができる半導体装置の製造方法を提供することを目的とする。
この目的を達成するため、本発明においては、多結晶シリコン層上にマスク層を形成し、上記マスク層をマスクとして上記多結晶シリコン層に不純物を導入し、上記マスク層の側面に側壁を形成し、上記マスク層および上記側壁をマスクとして上記多結晶シリコン層をエッチングする。
本発明に係る半導体装置の製造方法においては、不純物を導入した多結晶シリコン層に対し、自己整合的にエッチングを行なうことにより、多結晶シリコン層をリーク電流を抑制できる程度に十分狭く、しかも制御性よく形成することができる。
（第１の実施の形態）
本発明の第１の実施の形態を、図１ないし図１５の製造過程を表した断面図に基づいて説明する。まず、図１に示すように、Ｎ＋型炭化珪素基板１上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型炭化珪素エピタキシャル層２を形成し、Ｎ−型炭化珪素エピタキシャル層２の上に炭化珪素と異なるバンドギャップ幅を有する多結晶シリコン層３を成膜する。つぎに、図２に示すように、多結晶シリコン層３中にＰ型不純物５１（第１導電型不純物）をイオン注入し、Ｐ型多結晶シリコン層５（第１導電型を持つ第１ヘテロ半導体領域）を形成する。Ｐ型不純物５１としては、例えばボロンを用いる。この場合、Ｎ−型炭化珪素エピタキシャル層２とＰ型多結晶シリコン層５との界面は第１ヘテロ接合界面となっている。つぎに、図３に示すように、Ｐ型多結晶シリコン層５上にフォトリソグラフィーによりレジストマスク４を形成する。つぎに、図４に示すように、レジストマスク４をマスクにしてＰ型多結晶シリコン層５中にＮ型不純物５２（第２導電型不純物）をイオン注入し、浅いＮ型多結晶シリコン層６ａを形成する。Ｎ型不純物５２としては、例えばヒ素やリンを用いる。つぎに、図５に示すように、レジストマスク４を除去する。なお、図３から図５に示す工程は浅いＮ型多結晶シリコン層６ａを形成するための工程であり、浅いＮ型多結晶シリコン層６ａは後に形成するＮ型多結晶シリコン層とソース電極とを接続するためのものである。つぎに、図６に示すように、Ｐ型多結晶シリコン層５および浅いＮ型多結晶シリコン層６ａ上にハードマスク７（マスク層）を堆積する。ハードマスク７としては、例えばＳｉＯ２やＳｉＮを用いる。つぎに、図７に示すように、ハードマスク７上にハードマスクをパターニングするためのレジストマスク１４をフォトリソグラフィーにより形成する。つぎに、図８に示すように、レジストマスク１４をマスクとして、ハードマスク７をエッチングする。つぎに、図９に示すように、レジストマスク１４を除去し、ハードマスク７をマスクにしてＰ型多結晶シリコン層５中にＮ型不純物５２をイオン注入しＮ型多結晶シリコン層６（第２導電型を持つ第２ヘテロ半導体領域）を形成する。この場合、Ｎ−型炭化珪素エピタキシャル層２とＮ型多結晶シリコン層６との界面は第２ヘテロ接合界面となっている。つぎに、図１０に示すように、側壁８の材料となる膜を等方的に堆積し、反応性イオンエッチング法（ＲＩＥ）を用いて異方性エッチングを行ない、ハードマスク７の側面に側壁８を形成する。側壁８の材料としては、例えばＳｉＯ２やＳｉＮ等が用いられる。つぎに、図１１に示すように、ハードマスク７および側壁８をマスクとしてＮ型多結晶シリコン層６をエッチングする。つぎに、図１２に示すように、ハードマスク７および側壁８を選択性の高いウエットエッチングにより除去する。つぎに、図１３に示すように、ゲート絶縁膜９を成膜する。つぎに、図１４に示すように、ゲート絶縁膜９上にゲート電極材料を成膜し、フォトリソグラフィーによりレジストパターンを形成し、ドライエッチングによってレジストパターンを転写することにより、第１ヘテロ接合界面、第２ヘテロ接合界面のうち少なくとも第２ヘテロ接合界面に隣接しかつゲート絶縁膜９を介して配置されたゲート電極１０を形成する。ゲート電極１０の材料としては、例えば多結晶シリコンや金属が用いられる。つぎに、図１５に示すように、まず層間絶縁膜１３を形成し、つぎに層間絶縁膜１３にコンタクトホールを開口し、Ｐ型多結晶シリコン層５、浅いＮ型多結晶シリコン層６ａにオーミックコンタクトをとるためのソース電極１２を形成する。さらに、Ｎ＋型炭化珪素基板１にオーミックコンタクトをとるためのドレイン電極１１を形成する。
本実施の形態においては、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合を形成するＮ型多結晶シリコン層６の幅は側壁８の幅と等しくなるから、側壁８の幅を調節することによりＮ型多結晶シリコン層６の幅を制御することができる。すなわち、Ｎ型多結晶シリコン層６の幅がフォトリソグラフィーの位置合わせ精度によらず、側壁８の幅により自己整合的に規定できる。このため、Ｎ型多結晶シリコン層６の幅を十分狭くすることができるから、リーク電流を小さくすることができ、しかもＮ型多結晶シリコン層６を制御性よく形成することができるから、Ｎ型多結晶シリコン層６の幅が素子ごとにばらつくのを防止することができ、ばらつきの少ない良好な特性を得ることができる。また、上記従来技術のＮ−型多結晶シリコン層をＰ型多結晶シリコン層５に置き換えているから、更に耐圧を向上させることができる。すなわち、Ｎ−型炭化珪素にＮ型多結晶シリコン層を接合し、Ｎ−型炭化珪素側に正の電圧を印加した場合には、Ｎ型多結晶シリコン層中の電子が、わずかながらヘテロ接合界面のエネルギー障壁をトンネルする。また、エネルギー的に励起されたＮ−型多結晶シリコン層中の電子が、エネルギー障壁を越えてＮ−型炭化珪素に流れる。このように、Ｎ型多結晶シリコン層中の電子が、Ｎ−型炭化珪素へと流れ、リーク電流となる。一方、Ｐ型多結晶シリコン層５とＮ−型炭化珪素エピタキシャル層２とを接合し、Ｎ−型炭化珪素エピタキシャル層２側に正の電圧を印加した場合には、Ｐ型多結晶シリコン層５中にはキャリアとなる電子がほとんど存在しないため、ヘテロ接合界面のエネルギー障壁をトンネルする電子は、Ｎ型多結晶シリコン層を用いた場合に比べて、非常に少ない。また、同様の理由から、エネルギー障壁を越えて、Ｎ−型炭化珪素エピタキシャル層２に流れる電子も、非常に少ない。従って、Ｐ型多結晶シリコン層５を使用した場合はＮ型多結晶シリコン層を使用した場合と比べてリーク電流を大幅に低減することができ、耐圧を向上させることができる。
なお、Ｎ型多結晶シリコン層６中の不純物の活性加熱処理は図９から図１４のいずれの工程で行なってもよい。図中では活性加熱処理によるＮ型多結晶シリコン層６中の不純物の拡散が無視できる程度に小さい場合について記述したが、Ｎ型不純物がＰ型多結晶シリコン層５に拡散した場合には、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合を形成するＮ型多結晶シリコン層６の幅は熱により拡散した幅と側壁８の幅との和となる。
（第２の実施の形態）
本発明の第２の実施の形態を、図１６ないし図２１の製造過程を表した断面図に基づいて説明する。途中の工程までは、第１の実施の形態の図１ないし図８に示す工程と共通である。つぎに、図１６に示すように、レジストマスク４を除去し、側壁８の材料となる膜を等方的に堆積し、反応性イオンエッチング法（ＲＩＥ）を用いて、異方性エッチングを行ない、ハードマスク７の側面に側壁８を形成する。側壁８の材料としては、例えばＳｉＯ２やＳｉＮ等が用いられる。ただし、本実施の形態においては、後の工程において側壁８を選択的にエッチングする工程があるため、側壁８の材料をハードマスク７と異なる材料により形成しておく必要がある。つぎに、図１７に示すように、ハードマスク７および側壁８をマスクとして、Ｎ型不純物５２を導入する。つぎに、図１８に示すように、多結晶シリコン層中の不純物の活性化熱処理を行なう。この際、熱処理の方法によっては、図１８に示すようにＮ型不純物が横方向に大きく拡散する。つぎに、図１９に示すように、側壁８をエッチングにより除去する。この際、側壁８とハードマスク７とは異なる材料により形成されているため、高選択比のウエットエッチングにより側壁８のみをエッチングすることができる。つぎに、図２０に示すように、ハードマスク７をマスクとしてＮ型多結晶シリコン層６をエッチングする。つぎに、図２１に示すように、ハードマスク７をエッチングにより除去する。以降の工程は、第１の実施の形態の図１３以降の工程と同様である。
本実施の形態では、最終的に形成されるＮ型多結晶シリコン層６の幅は、図１８の工程における熱処理によりＮ型不純物が拡散した幅から側壁８の幅を引いたものとなる。従って、Ｎ型多結晶シリコン層６中のＮ型不純物の拡散が大きい場合でも、側壁８の幅を調整することで所望の幅のＮ型多結晶シリコン層６を自己整合的に形成することができる。
（第３の実施の形態）
本発明の第３の実施の形態を、図２２ないし図２７の製造過程を表した断面図に基づいて説明する。途中の工程までは、第１の実施の形態図１から図８と共通である。つぎに、図２２に示すように、レジストマスク４を除去し、側壁８の材料となる膜を等方的に堆積し、反応性イオンエッチング法（ＲＩＥ）を用いて、異方性エッチングを行ない、ハードマスク７の側面に側壁８を形成する。側壁８の材料としては、例えばＳｉＯ２やＳｉＮ等が用いられる。ただし、本実施の形態においては、後の工程において側壁８を選択的にエッチングする工程があるため、側壁８の材料をハードマスク７と異なる材料により形成しておく必要がある。つぎに、図２３に示すように、ハードマスク７および側壁８をマスクとしてＰ型多結晶シリコン層５をエッチングする。つぎに、図２４に示すように、Ｐ型多結晶シリコン層５のエッチングした部分の側面にＮ型不純物５２を導入して、Ｎ型多結晶シリコン層６を形成する。不純物導入方法としては、不純物の熱拡散、プラズマドーピング、ガスドーピングなどの等方的な不純物導入方法や、斜めイオン注入などが挙げられる。つぎに、図２５に示すように、側壁８をエッチングにより除去する。この際、側壁８とハードマスク７は異なる材料により形成されているため、高選択比のウエットエッチングにより側壁８のみをエッチングすることができる。つぎに、図２６に示すように、ハードマスク７をマスクとして、さらにＮ型多結晶シリコン層６をエッチングする。つぎに、図２７に示すように、ハードマスク７をエッチングにより除去する。以降の工程は、第１の実施の形態の図１３以降の工程と同様である。
本実施の形態では、最終的に形成されるＮ型多結晶シリコン層６の幅は、図２４の工程において形成したＮ型多結晶シリコン層６の幅から、側壁８の幅を引いたものとなる。従って、Ｎ型多結晶シリコン層６中のＮ型不純物の拡散が大きい場合でも、側壁８の幅を調整することで所望の幅のＮ型多結晶シリコン層６を自己整合的に形成することができる。また、本実施の形態ではＰ型多結晶シリコン層５の側面からＮ型不純物を導入するため、Ｎ型不純物の深さ方向の分布が均一となる利点がある。
なお、第１〜第３の実施の形態においては、浅いＮ型多結晶シリコン層６ａによりＮ型多結晶シリコン層６とソース電極１２とを接続する構造を用いたが、奥行き方向の全ての部分に浅いＮ型多結晶シリコン層６ａを形成する必要はなく、奥行き方向の一部分にのみ浅いＮ型多結晶シリコン層６ａを形成してもよい。また、第１〜第３の実施の形態においては、半導体基体としてＮ＋型炭化珪素基板１、Ｎ−型炭化珪素エピタキシャル層２を用いたが、半導体基体として炭化珪素、窒化ガリウムまたはダイヤモンドからなるものを用いてもよい。また、第１〜第３の実施の形態においては、第１、第２ヘテロ半導体領域としてＰ型多結晶シリコン層５、Ｎ型多結晶シリコン層６を用いたが、第１、第２ヘテロ半導体領域として単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウムまたはアモルファスシリコンゲルマニウムからなるものを用いてもよく、また第１、第２ヘテロ半導体領域として単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素またはアモルファスガリウムヒ素からなるものを用いてもよい。
本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第１の実施の形態を説明する素子部断面構造図である。 本発明の第２の実施の形態を説明する素子部断面構造図である。 本発明の第２の実施の形態を説明する素子部断面構造図である。 本発明の第２の実施の形態を説明する素子部断面構造図である。 本発明の第２の実施の形態を説明する素子部断面構造図である。 本発明の第２の実施の形態を説明する素子部断面構造図である。 本発明の第２の実施の形態を説明する素子部断面構造図である。 本発明の第３の実施の形態を説明する素子部断面構造図である。 本発明の第３の実施の形態を説明する素子部断面構造図である。 本発明の第３の実施の形態を説明する素子部断面構造図である。 本発明の第３の実施の形態を説明する素子部断面構造図である。 本発明の第３の実施の形態を説明する素子部断面構造図である。 本発明の第３の実施の形態を説明する素子部断面構造図である。
符号の説明
１…Ｎ＋型炭化珪素基板 ２…Ｎ−型炭化珪素エピタキシャル層
３…多結晶シリコン層 ４…レジストマスク
５…Ｐ型多結晶シリコン層 ６…Ｎ型多結晶シリコン層
７…ハードマスク ８…側壁
９…ゲート絶縁膜 １０…ゲート電極
１１…ドレイン電極 １２…ソース電極
１３…層間絶縁膜 １４…レジストマスク
５１…Ｐ型不純物 ５２…Ｎ型不純物

Claims (10)

  1. 多結晶シリコン層を構成要素に持つ半導体装置を製造する方法において、
    上記多結晶シリコン層上にマスク層を形成する工程と、
    上記マスク層をマスクとして上記多結晶シリコン層に不純物を導入する工程と、
    上記マスク層の側面に側壁を形成する工程と、
    上記マスク層および上記側壁をマスクとして上記多結晶シリコン層をエッチングする工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 多結晶シリコン層を構成要素に持つ半導体装置を製造する方法において、
    上記多結晶シリコン層上にマスク層を形成する工程と、
    上記マスク層の側面に側壁を形成する工程と、
    上記マスク層および上記側壁をマスクとして上記多結晶シリコン層に不純物を導入する工程と、
    熱処理により上記不純物を拡散させる工程と、
    上記側壁を選択的にエッチングする工程と、
    上記マスク層をマスクとして上記多結晶シリコン層をエッチングする工程と
    を有することを特徴とする半導体装置の製造方法。
  3. 多結晶シリコン層を構成要素に持つ半導体装置を製造する方法において、
    上記多結晶シリコン層上にマスク層を形成する工程と、
    上記マスク層の側面に側壁を形成する工程と、
    上記マスク層および上記側壁をマスクとして上記多結晶シリコン層をエッチングする工程と、
    上記多結晶シリコン層の側面に不純物を導入する工程と、
    上記側壁を選択的にエッチングする工程と、
    上記マスク層をマスクとして上記多結晶シリコン層をエッチングする工程と
    を有することを特徴とする半導体装置の製造方法。
  4. 半導体基体と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第１導電型を持つ第１ヘテロ半導体領域と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第２導電型を持つ第２ヘテロ半導体領域と、上記半導体基体と上記第１ヘテロ半導体領域との界面である第１ヘテロ接合界面、上記半導体基体と上記第２ヘテロ半導体領域との界面である第２ヘテロ接合界面のうち少なくとも上記第２ヘテロ接合界面に隣接しかつゲート絶縁膜を介して配置されたゲート電極と、上記第１ヘテロ半導体領域および上記第２ヘテロ半導体領域に接続されたソース電極と、上記半導体基体に接続されたドレイン電極とを備える半導体装置の製造方法であって、
    上記半導体基体の表面に上記第１ヘテロ半導体領域を形成する工程と、
    上記第１ヘテロ半導体領域上にマスク層を形成する工程と、
    上記マスク層の側面に側壁を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  5. 半導体基体と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第１導電型を持つ第１ヘテロ半導体領域と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第２導電型を持つ第２ヘテロ半導体領域と、上記半導体基体と上記第１ヘテロ半導体領域との界面である第１ヘテロ接合界面、上記半導体基体と上記第２ヘテロ半導体領域との界面である第２ヘテロ接合界面のうち少なくとも上記第２ヘテロ接合界面に隣接しかつゲート絶縁膜を介して配置されたゲート電極と、上記第１ヘテロ半導体領域および上記第２ヘテロ半導体領域に接続されたソース電極と、上記半導体基体に接続されたドレイン電極とを備える半導体装置の製造方法であって、
    上記半導体基体の表面に上記第１ヘテロ半導体領域を形成する工程と、
    上記第１ヘテロ半導体領域上にマスク層を形成する工程と、
    上記マスク層をマスクとして上記第１ヘテロ半導体領域に第２導電型不純物を導入し、上記第２ヘテロ半導体領域を形成するする工程と、
    上記マスク層の側面に側壁を形成する工程と、
    上記マスク層および側壁をマスクとして上記第２ヘテロ半導体領域をエッチングする工程と
    を有することを特徴とする半導体装置の製造方法。
  6. 半導体基体と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第１導電型を持つ第１ヘテロ半導体領域と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第２導電型を持つ第２ヘテロ半導体領域と、上記半導体基体と上記第１ヘテロ半導体領域との界面である第１ヘテロ接合界面、上記半導体基体と上記第２ヘテロ半導体領域との界面である第２ヘテロ接合界面のうち少なくとも上記第２ヘテロ接合界面に隣接しかつゲート絶縁膜を介して配置されたゲート電極と、上記第１ヘテロ半導体領域および上記第２ヘテロ半導体領域に接続されたソース電極と、上記半導体基体に接続されたドレイン電極とを備える半導体装置の製造方法であって、
    上記半導体基体の表面に上記第１ヘテロ半導体領域を形成する工程と、
    上記第１ヘテロ半導体領域上にマスク層を形成する工程と、
    上記マスク層に側壁を形成する工程と、
    上記マスク層および上記側壁をマスクとして上記第１ヘテロ半導体領域に第２導電型不純物を導入し、上記第２ヘテロ半導体領域を形成する工程と、
    熱処理により上記第２導電型不純物を拡散させる工程と、
    上記側壁を選択的にエッチングする工程と、
    上記マスク層をマスクとして上記第２ヘテロ半導体領域をエッチングする工程と
    を有することを特徴とする半導体装置の製造方法。
  7. 半導体基体と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第１導電型を持つ第１ヘテロ半導体領域と、上記半導体基体の表面の所定領域に形成され、上記半導体基体と異なるバンドギャップ幅を有する半導体材料からなりかつ第２導電型を持つ第２ヘテロ半導体領域と、上記半導体基体と上記第１ヘテロ半導体領域との界面である第１ヘテロ接合界面、上記半導体基体と上記第２ヘテロ半導体領域との界面である第２ヘテロ接合界面のうち少なくとも上記第２ヘテロ接合界面に隣接しかつゲート絶縁膜を介して配置されたゲート電極と、上記第１ヘテロ半導体領域および上記第２ヘテロ半導体領域に接続されたソース電極と、上記半導体基体に接続されたドレイン電極とを備える半導体装置の製造方法であって、
    上記半導体基体の表面に上記第１ヘテロ半導体領域を形成する工程と、
    上記第１ヘテロ半導体領域上にマスク層を形成する工程と、
    上記マスク層の側面に側壁を形成する工程と、
    上記マスク層および上記側壁をマスクとして上記第１ヘテロ半導体領域をエッチングする工程と、
    上記第１ヘテロ半導体領域の側面に第２導電型不純物を導入し、上記第２ヘテロ半導体領域を形成する工程と、
    上記側壁を選択的にエッチングする工程と、
    上記マスク層をマスクとして上記第２ヘテロ半導体領域をエッチングする工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 上記半導体基体は炭化珪素、窒化ガリウムまたはダイヤモンドからなることを特徴とする請求項４ないし７のいずれかに記載の半導体装置の製造方法。
  9. 上記第１、第２ヘテロ半導体領域は単結晶シリコン、多結晶シリコン層、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウムまたはアモルファスシリコンゲルマニウムからなることを特徴とする請求項４ないし８のいずれかに記載の半導体装置の製造方法。
  10. 上記第１、第２ヘテロ半導体領域は単結晶ゲルマニウム、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素またはアモルファスガリウムヒ素からなることを特徴とする請求項４ないし８のいずれかに記載の半導体装置の製造方法。
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