KR20080015947A - 반도체 장치 제조 방법 - Google Patents

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데쯔야 하야시
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요시오 시모이다
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닛산 지도우샤 가부시키가이샤
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Abstract

다결정 실리콘층(5)을 구비한 반도체 장치 제조 방법은, 다결정 실리콘층(5) 상에 마스크층(7)을 형성하는 단계와, 마스크층(7)의 측면 상에 제공되며 다결정 실리콘층(6)의 일부를 커버하는 측벽(8)을 형성하는 단계와, 마스크층(7) 및 측벽(8) 중 적어도 하나를 마스크로서 이용하여 다결정 실리콘층(5)에 불순물(52)을 도핑하는 단계와, 마스크층(7) 및 측벽(8) 중 적어도 하나를 마스크로서 이용하여 다결정 실리콘층(5, 6)을 에칭하는 단계를 포함한다.
다결정 실리콘층, 마스크층, 에칭, 반도체 장치, 게이트 전극

Description

반도체 장치 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 구성요소로서 다결정 실리콘층을 구비하는 반도체 장치를 제조하는 방법에 관한 것이다.
본 발명과 관련된 종래 기술이 일본 특허 미심사 공보 제2003-318398호에 기술된다. 이 기술에 따르면, N형 다결정 실리콘층 및 N+형 다결정 실리콘층은, N+형 실리콘 카바이드 기판과 그 기판위에 형성된 N-형 실리콘 카바이드 에피텍셜 영역으로 구성된 반도체 몸체의 주 표면상에 서로 인접하여 형성된다. 에피텍셜 영역은 N형 다결정 실리콘층 및 N+형 다결정 실리콘층과 헤테로 접합을 형성한다. 또한, 게이트 전극은, N+형 다결정 실리콘층과 에피텍셜 영역의 접합부에 인접하여 형성되고, 그 사이에 게이트 절연막이 제공된다. N형 다결정 실리콘층은 소스 전극에 연결되고, 드레인 전극은 N+형 실리콘 카바이드 기판의 후면상에 형성된다.
이러한 반도체 장치의 종래의 제조 방법에서는, 레지스트 마스크가 다결정 실리콘층상에 형성되고, 불순물 도펀트가 개구부내에 도핑된다. 그 후, 레지스트 마스크는 한번에 제거되고, 불순물-도핑 영역에 대해 내부 오프셋이 제공되는 개구 를 갖는 다른 레지스트 마스크가 다시 형성된다. 다음에, 에칭이 수행된다.
그러나, 반도체 장치를 제조하는 종래의 방법에 따르면, 불순물-도핑 다결정 실리콘층의 폭(두께)은 에칭에서 이용되는 레지스트 마스크를 형성하기 위한 포토리소그래피에서의 정렬 정확성에 기초하여 결정된다. 그 후, 충분하게 좁은 폭을 갖는 불순물-도핑 다결정 실리콘층을 제어가능하게 형성하는 것은 불가능하게 된다. 이러한 이유로 인해, 양호한 누설 전류 특성 및 적은 변형 범위를 갖는 장치를 얻는 것이 곤란해진다.
본 발명은 이러한 종래의 문제를 해결하기 위한 것이며, 본 발명의 목적은 충분하게 좁은 폭을 갖는 불순물-도핑 다결정 실리콘층 뿐만 아니라 충분하게 좁은 폭을 갖는 헤테로 반도체 영역을 제어가능하게 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 제1 양태는, 다결정 실리콘층을 갖는 반도체 장치를 제조하는 방법으로서, 다결정 실리콘층 상에 마스크층을 형성하는 단계와, 마스크층의 측면 상에 제공되며 다결정 실리콘층의 일부를 커버하는 측벽을 형성하는 단계와, 마스크층 및 측벽 중 적어도 하나를 마스크로서 이용하여 다결정 실리콘층에 불순물을 도핑하는 단계와, 마스크층 및 측벽 중 적어도 하나를 마스크로서 이용하여 상기 다결정 실리콘층을 에칭하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명의 제2 양태는, 반도체 몸체; 상기 반도체 몸체와는 다른 밴드갭 폭을 갖는 반도체 재료로 형성되는 제1 도전형의 제1 헤테로 반도체 영역; 상기 반도체 몸체의 표면의 소정 영역에 형성되며, 상기 반도체 몸체와는 다른 밴드갭 폭을 갖는 반도체 재료로 형성되는 제2 도전형의 제2 헤테로 반도체 영역; 상기 반도체 몸체와 상기 제1 헤테로 반도체 영역간의 인터페이스인 제1 헤테로접합 인터페이스, 및 상기 반도체 몸체와 상기 제2 헤테로 반도체 영역간의 인터페이스인 제2 헤테로접합 인터페이스 중에서, 게이트 절연막을 통해 적어도 상기 제2 헤테로접합 인터페이스에 인접하게 배열되는 게이트 전극; 상기 제1 및 제2 헤테로 반도체 영역에 연결된 소스 전극; 및 상기 반도체 몸체에 연결된 드레인 전극을 포함하는 반도체 장치의 제조 방법으로서, 상기 반도체 몸체의 표면상에서 상기 제1 헤테로 반도체 영역을 상기 제1 도전형의 불순물로 도핑하여 형성하는 단계와, 상기 제1 헤테로 반도체 영역 상에서 마스크층을 형성하는 단계와, 상기 마스크층의 측면상에 제공되며 상기 제2 헤테로 반도체 영역의 일부를 커버하는 측벽을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
도 1 내지 15는 본 발명에 따른 제1 실시예를 도시하는 장치의 단면도.
도 16 내지 21은 본 발명에 따른 제2 실시예를 도시하는 장치의 단면도.
도 22 내지 27은 본 발명에 따른 제3 실시예를 도시하는 장치의 단면도.
본 발명의 실시예는 도면을 참조하여 이하 설명되고, 도면에서 동일한 번호는 동일한 참조 부호를 나타낸다.
(제1 실시예)
본 발명의 제1 실시예는 제조 공정 단계를 도시하는 도 1 내지 15의 단면도에 기초하여 설명된다.
우선, 도 1을 참조하면, 1014 내지 1018 cm-3의 불순물 농도 및 1 내지 100㎛의 두께를 갖는 N-형 실리콘 카바이드 에피텍셜층(2)이 N+형 실리콘 카바이드 기판(1)상에 형성된다. 또한, 실리콘 카바이드와는 다른 밴드-갭 폭을 갖는 다결정 실리콘층(3)이 N-형 실리콘 카바이드 에피텍셜층(2)상에 형성된다.
다음에, 도 2를 참조하면, P형 불순물(51)(제1 도전형의 불순물)이 이온 주입에 의해 다결정 실리콘층(3)에 도핑되고, 이에 의해 P형 다결정 실리콘층(5)(제1 도전형을 갖는 제1 헤테로 반도체 영역)이 형성된다. P형 불순물(51)로서, 예컨대, 붕소가 이용된다. 이 경우에, N-형 실리콘 카바이드 에피텍셜층(2)과 P형 다결정 실리콘층(5)간의 인터페이스는 제1 헤테로접합 인터페이스를 형성한다.
다음에, 도 3을 참조하면, 레지스트 마스크(4)가 포토리소그래피에 의해 P형다결정 실리콘층(5)상에 형성된다.
다음에, 도 4를 참조하면, 마스크로서 레지스트 마스크(4)를 이용하여, N형불순물(52)(제2 도전형의 불순물)이 이온 주입에 의해 P형 다결정 실리콘층(5)에 도핑되고, 이에 의해 얕은 N-타입 다결정 실리콘층(6a)이 형성된다. N형 불순물(52)로서, 예컨대, 비소 또는 인이 이용된다.
다음에, 도 5를 참조하면, 레지스트 마스크(4)가 제거된다. 도 3 내지 5에 도시된 공정 단계는 얕은 N형 다결정 실리콘층(6a)을 형성하기 위한 것이며, 얕은 N형 다결정 실리콘층(6a)은 나중에 형성된 N형 다결정 실리콘층을 소스 전극에 연결하기 위한 것임을 유의한다.
다음에, 도 6을 참조하면, 하드 마스크(7)(마스크 층)가 P형 다결정 실리콘층(5) 및 얕은 N형 다결정 실리콘층(6a)상에 제공된다. 하드 마스크(7)로서, 예컨대, SiO2 또는 SiN이 이용된다.
다음에, 도 7을 참조하면, 하드 마스크(7)의 패터닝을 위한 레지스트 마스크(14)가 포토리소그래피에 의해 하드 마스크(7)상에 형성된다.
다음에, 도 8을 참조하면, 마스크로서 레지스트 마스크(14)를 이용하여, 하드 마스크(7)가 에칭된다.
다음에, 도 9를 참조하면, 레지스트 마스크(14)가 제거된다. 다음에, 하드 마스크(7)를 마스크로서 더 이용하여, N형 불순물(52)이 이온 주입에 의해 P형 다결정 실리콘층(5)에 도핑되고, 이에 의해 N형 다결정 실리콘층(6)(제2 도전형을 갖는 제2 헤테로 반도체 영역)이 형성된다. 이 경우에, N-형 실리콘 카바이드 에피텍셜층(2) 및 N형 다결정 실리콘층(6)간의 인터페이스는 제2 헤테로접합 인터페이스를 형성한다.
다음에, 도 10을 참조하면, 측벽(8)에 대한 재료인, 막이 등방성으로 피착되고, 이방성 에칭이 반응성 이온 에칭 방법(RIE 방법)을 이용하여 수행되고, 이에 따라 하드 마스크(7)의 측면상에 측벽(8)이 형성된다. 측벽(8)에 대한 재료로서, 예컨대, SiO2, SiN등이 이용된다.
다음에, 도 11을 참조하면, 마스크로서 하드 마스크(7) 및 측벽(8)을 이용하여, N형 다결정 실리콘층(6)이 에칭된다.
다음에, 도 12를 참조하면, 하드 마스크(7) 및 측벽(8)이 고 선택적 습식 에칭에 의해 제거된다.
다음에, 도 13을 참조하면, 게이트 절연막(9)이 형성된다. 다음에, 도 14를 참조하면, 게이트 전극 재료가 게이트 절연막(9)상에 형성된다. 다음에, 레지스트 패턴이 포토리소그래피에 의해 형성되고, 건식 에칭에 의해 이동된다. 이에 따라, 제1 헤테로접합 인터페이스 및 제2 헤테로접합 인터페이스중에서, 게이트 절연막(9)을 통해, 적어도 제2 헤테로접합 인터페이스에 인접하게 배열된 게이트 전극(10)이 형성된다. 게이트 전극(10)에 대한 재료로서, 예컨대, 다결정 실리콘 또는 금속이 이용된다.
다음에, 도 15를 참조하면, 우선, 층간 절연막(13)이 형성되고, 다음에, 컨택트 홀이 층간 절연막(13)내에서 개방된다. 다음에, 오믹 접촉을 위한 소스 전극(12)이 P형 다결정 실리콘층(5) 및 얕은 N형 다결정 실리콘층(6)상에 형성된다. 또한, 오믹 접촉을 위한 드레인 전극(11)이 N+형 실리콘 카바이드 기판(1)상에 형성된다.
본 실시예에서, 도 11을 참조하면, N_형 실리콘 카바이드 에피텍셜층(2)과 헤테로접합을 형성하는, N형 다결정 실리콘층(6)의 폭 H1은 측벽(8)의 폭 H2와 동 일하게 된다. 따라서, N형 다결정 실리콘층(6)의 폭 H1은 측벽(8)의 폭 H2를 제어함으로써 제어될 수 있다. 즉, N형 다결정 실리콘층(6)의 폭 H1은 포토리소그래피에서의 정렬 정확성과 무관하게, 자기-정렬 방식으로 정의될 수 있다. 따라서, N형 다결정 실리콘층(6)의 폭 H1이 충분하게 좁아질 수 있으므로, 누설 전류가 감소될 수 있다. 또한, N형 다결정 실리콘층(6)은 제어가능하게 형성될 수 있으므로, N형 다결정 실리콘층(6)의 폭 H1이 장치로부터 장치로 변하는 것이 방지될 수 있고, 결과적으로 변형 범위가 적은 양호한 특성이 얻어질 수 있다.
또한, 전술한 종래 기술에서의 N형 다결정 실리콘층이 P형 다결정 실리콘층(5)으로 교체되므로, 항복 전압이 더 증가될 수 있다. 구체적으로, N형 다결정 실리콘층이 N_형 실리콘 카바이드와 접합을 하는 경우에, 양 전압이 N_형 실리콘 카바이드 측에 인가될 때, N형 다결정 실리콘층 내의 적은수의 전자가 헤테로 접합 인터페이스에서 에너지 장벽을 넘어 통과한다. 또한, N형 다결정 실리콘층내에서 활동적으로 여기된 전자는 에너지 장벽을 넘어 N_형 실리콘 카바이드로 유입하여, 누설 전류를 발생시킨다. 전술한 바와 같이, N형 다결정 실리콘층내의 전자는 N_형 실리콘 카바이드로 유입하여 누설 전류가 된다. 한편, P형 다결정 실리콘층(5)과 N_형 실리콘 카바이드 에피텍셜층(2)이 접합을 하는 경우에, 양 전압이 N_형 실리콘 카바이드 에피텍셜층(2)에 인가될 때, 헤테로접합 인터페이스에서 에너지 장벽을 지나 통과하는 전자의 수는 N형 다결정 실리콘층이 이용되는 경우에 비해 상당히 적은데, 그 이유는 캐리어로서 작용하는 극소수의 전자가 P형 다결정 실리콘층(5)에 존재하기 때문이다. 또한, 유사한 이유로, 에너지 장벽을 넘어 N_형 실리콘 카바이드 에피텍셜층(2)으로 유입하는 전자의 수는 상당히 적다. 따라서, P형 다결정 실리콘층(5)이 이용될 때, 누설 전류는 N형 다결정 실리콘층이 이용되는 경우에 비해 현격하게 감소될 수 있고, 따라서 항복 전압은 증가될 수 있다.
더구나, N형 다결정 실리콘층(6)내의 불순물을 활성화하기 위한 열처리는 도 9 내지 14에 도시된 임의의 공정 단계에서 수행될 수 있다. 도면에서, 열처리 활성화에 기인하는 N형 다결정 실리콘층(6)내의 불순물의 확산은 무시할 만큼 적은 것으로 가정하여 설명한다. 그러나, N형 불순물이 P형 다결정 실리콘층(5)으로 확산되면, N_형 실리콘 카바이드 에피텍셜층(2)과 헤테로접합을 형성하는 N형 다결정 실리콘층(6)의 폭은 측벽(8)의 폭과 열에 의한 확산의 폭과의 합이 된다.
(제2 실시예)
본 발명의 제2 실시예가 제조 공정 단계를 도시하는 도 16 내지 21의 단면도에 기초하여 설명된다. 제1 실시예의 도 1 내지 8에 도시된 공정 단계는 본 실시예와 공통된다.
도 16을 참조하면, 도 8에 도시된 단계 이후에, 레지스트 마스크(14)가 제거된다. 측벽(8)에 대한 재료인, 막은 등방으로 피착되고, 반응성 이온 에칭 방법(RIE 방법)을 이용하여 이방성 에칭이 수행되며, 이에 따라 측벽(8)이 하드 마스크(7)의 측면상에 형성된다. 측벽(8)에 대한 재료로서, 예컨대, SiO2, SiN 등이 이 용된다. 그러나, 본 실시예에서는, 측벽(8)이 후속 공정 단계에서 선택적으로 에칭되기 때문에 측벽(8)은 하드 마스크(7)와는 다른 재료로 형성될 필요가 있다.
다음에, 도 17을 참조하면, 하드 마스크(7) 및 측벽(8)을 마스크로서 이용하여, N형 불순물(52)이 도핑된다.
다음에, 도 18을 참조하면, 다결정 실리콘층내의 불순물을 활성화하기 위해 열처리가 수행된다. 이 경우에, 열처리를 위한 방법에 기초하여, N형 불순물은 도 18에 도시된 바와 같이 측면방향으로 넓게 확산된다.
다음에, 도 19를 참조하면, 측벽(8)은 에칭에 의해 제거된다. 이 경우에, 측벽(8) 및 하드 마스크(7)는 상이한 재료로 형성되기 때문에, 측벽(8)만이 고 선택적 습식 에칭에 의해 에칭될 수 있다.
다음에, 도 20을 참조하면, 하드 마스크(7)를 마스크로서 이용하여, N형 다결정 실리콘층(6)이 에칭된다.
다음에, 도 21을 참조하면, 하드 마스크(7)는 에칭에 의해 제거된다. 후속 공정 단계는 제1 실시예에서 도 13 내지 15에 도시된 공정 단계와 유사하다.
본 실시예에 따르면, 최종적으로 형성된 N형 다결정 실리콘층(6)의 폭 H1은, 도 18에 도시된 단계에서 열처리에 의한 N형 불순물의 확산의 폭 H3으로부터 측벽(8)의 폭 H2를 감산하여 얻어지는 것이다. 따라서, N형 다결정 실리콘층(6)내의 N형 불순물이 넓게 확산될지라도, 원하는 폭을 갖는 N형 다결정 실리콘층(6)이 측벽(8)의 폭 H2를 제어하여 자기-정렬 방식으로 형성될 수 있다.
(제3 실시예)
본 발명의 제3 실시예가 제조 공정 단계를 도시하는 도 22 내지 27의 단면도에 기초하여 설명된다. 제1 실시예에서의 도 1 내지 8에 도시된 공정 단계는 본 실시예와 공통된다.
도 22를 참조하면, 도 8에 도시된 단계 이후에, 레지스트 마스크(14)가 제거된다. 측벽(8)에 대한 재료인, 막은 등방으로 피착되고, 반응성 이온 에칭 방법(RIE 방법)을 이용하여 이방성 에칭이 수행되고, 이에 따라 측벽(8)이 하드 마스크(7)의 측면상에 형성된다. 측벽(8)에 대한 재료로서, 예컨대, SiO2, SiN 등이 이용된다. 그러나, 본 실시예에서는, 측벽(8)이 후속 공정 단계에서 선택적으로 에칭되기 때문에 측벽(8)은 하드 마스크(7)와는 다른 재료로 형성될 필요가 있다.
다음에, 도 23을 참조하면, 하드 마스크(7) 및 측벽(8)을 마스크로서 이용하여, P형 다결정 실리콘층(5)이 에칭된다.
다음에, 도 24를 참조하면, N형 불순물(52)이 P형 다결정 실리콘층(5)의 에칭된 부분의 측면으로 도핑되고, 이에 따라 N형 다결정 실리콘층(6)이 형성된다. 불순물 도입 방법은, 열적 불순물 확산, 플라즈마 도핑 및 가스 도핑, 뿐만 아니라 경사각(tilt-angle) 이온 주입등과 같은 등방성 불순물 도핑 방법을 포함한다.
다음에, 도 25를 참조하면, 측벽(8)은 에칭에 의해 제거된다. 이 경우에, 측벽(8) 및 하드 마스크(7)는 상이한 재료로 형성되기 때문에, 측벽(8)만이 고 선택적 습식 에칭에 의해 에칭될 수 있다.
다음에, 도 26을 참조하면, 하드 마스크(7)를 마스크로서 더 이용하여, N형 다결정 실리콘층(6)이 에칭된다. 다음에, 도 27을 참조하면, 하드 마스크(7)가 에칭에 의해 제거된다. 후속 공정 단계는 제1 실시예에서 도 13 내지 15에 도시된 공정 단계와 유사하다.
본 실시예에 따르면, 최종적으로 형성된 N형 다결정 실리콘층(6)의 폭 H1은, 도 24에 도시된 단계에서 형성된 N형 다결정 실리콘층(6)의 폭 H4으로부터 측벽(8)의 폭 H2를 감산하여 얻어지는 것이다. 따라서, N형 다결정 실리콘층(6)내의 N형 불순물이 넓게 확산될지라도, 원하는 폭을 갖는 N형 다결정 실리콘층(6)이 측벽(8)의 폭 H2를 제어하여 자기-정렬 방식으로 형성될 수 있다.
게다가, 본 실시예는 N형 불순물이 P형 다결정 실리콘층(5)의 측면으로부터 도핑되기 때문에 깊이 방향에서 N형 불순물의 분포는 균일하게 되는 장점을 갖는다.
제1 내지 제3 실시예가 N형 다결정 실리콘층(6)과 소스 전극(12)이 얕은 N형 다결정 실리콘층(6a)에 의해 연결되는 구조를 이용하지만, 단부로부터 단부, 즉, 도면의 전-후 방향에서 전체 영역내에서 얕은 N형 다결정 실리콘층(6a)을 형성할 필요는 없다는 것을 유의한다. 얕은 N형 다결정 실리콘층(6a)은 도면의 전-후 방향에서 단지 부분적인 영역에만 형성될 수 있다.
또한, N+형 실리콘 카바이드 기판(1) 및 N_형 실리콘 카바이드 에피텍셜층(2)이 제1 내지 제3 실시예에서 반도체 몸체로 이용되었지만, 실리콘 카바이드, 갈륨 니트라이드 및 다이아몬드 중 임의의 하나로 형성된 것도 반도체 몸체로 이용 될 수 있다. 또한, P형 다결정 실리콘층(5) 및 N형 다결정 실리콘층(6)이 제1 내지 제3 실시예에서 제1 및 제2 헤테로 반도체 영역으로 각각 이용되었지만, 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 단결정 실리콘 게르마늄, 다결정 실리콘 게르마늄, 및 비정질 실리콘 게르마늄 중 어느 하나로 형성되는 것도 제1 및 제2 헤테로 반도체 영역에 이용될 수 있다. 이들에 부가하여, 단결정 게르마늄, 다결정 게르마늄, 비정질 게르마늄, 단결정 갈륨 아세나이드, 다결정 갈륨 아세나이드, 및 비정질 갈륨 아세나이드 중 어느 하나로 형성된 것도 제1 및 제2 헤테로 반도체 영역에 이용될 수 있다.
2005년 7월 19일 출원된 일본 특허 출원 제 P2005-208798호의 전제 내용이 참조된다.
본 발명의 발명의 특정 실시예를 참조하여 전술한 바와 같이 설명되었지만, 본 발명은 전술한 실시예에 한정되는 것은 아니며, 수정도 여기 개시된 교시에 따라 본 기술분야의 숙련자에게는 자명해질 수 있다. 본 발명의 범주는 다음의 특허청구범위에 의해 정의된다.
본 발명의 반도체 장치 제조 방법에 따르면, 불순물로 도핑된 다결정 실리콘층상에 자기-정렬 방식으로 에칭을 수행함으로써, 누설 전류를 억제할 수 있도록 충분히 좁은 폭을 갖는 다결정 실리콘층을 제어가능하게 형성하는 것이 가능하게 된다.

Claims (12)

  1. 다결정 실리콘층을 구비한 반도체 장치를 제조하는 방법으로서,
    상기 다결정 실리콘층 상에 마스크층을 형성하는 단계와,
    상기 마스크층의 측면 상에 제공되며 상기 다결정 실리콘층의 일부를 커버하는 측벽을 형성하는 단계와,
    상기 마스크층 및 상기 측벽 중 적어도 하나를 마스크로서 이용하여 상기 다결정 실리콘층에 불순물을 도핑하는 단계와,
    상기 마스크층 및 상기 측벽 중 적어도 하나를 마스크로서 이용하여 상기 다결정 실리콘층을 에칭하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 마스크층이 형성된 후, 상기 불순물은 상기 마스크층을 상기 마스크로서 이용하여 상기 다결정 실리콘층에 도핑되고,
    상기 불순물이 도핑된 후, 상기 측벽이 형성되며,
    상기 측벽이 형성된 후, 상기 불순물-도핑된 다결정 실리콘층은 상기 마스크층 및 상기 측벽을 마스크로서 이용하여 에칭되는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 다결정 실리콘층에 상기 불순물을 열처리로 확산시키는 단계와,
    상기 측벽을 선택적으로 에칭하는 단계를 더 포함하며,
    상기 마스크층이 형성된 후 상기 측벽이 형성되며,
    상기 측벽이 형성된 후, 상기 불순물은 상기 마스크층 및 상기 측벽을 상기 마스크로서 이용하여 상기 다결정 실리콘층에 도핑되고,
    상기 불순물이 도핑된 후, 상기 불순물이 확산되며,
    상기 불순물이 확산된 후, 상기 측벽이 에칭되고,
    상기 측벽이 에칭된 후, 상기 불순물-도핑된 다결정 실리콘층은 상기 마스크층을 상기 마스크로서 이용하여 에칭되는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 측벽을 선택적으로 에칭하는 단계를 더 포함하며,
    상기 마스크가 형성된 후, 상기 측벽이 형성되고,
    상기 측벽이 형성된 후, 상기 다결정 실리콘층은 상기 마스크층 및 상기 측벽을 상기 마스크로서 이용하여 에칭되며,
    상기 다결정 실리콘층이 에칭된 후, 상기 불순물은 상기 마스크층 및 상기 측벽을 상기 마스크로서 이용하여 상기 다결정 실리콘층의 측면에 도핑되고,
    상기 불순물이 도핑된 후, 상기 측벽이 에칭되며,
    상기 측벽이 에칭된 후, 상기 불순물-도핑된 다결정 실리콘층이 에칭되는 반도체 장치의 제조 방법.
  5. 반도체 몸체; 상기 반도체 몸체와는 다른 밴드갭 폭을 갖는 반도체 재료로 형성되는 제1 도전형의 제1 헤테로 반도체 영역; 상기 반도체 몸체의 표면의 소정 영역에 형성되며, 상기 반도체 몸체와는 다른 밴드갭 폭을 갖는 반도체 재료로 형성되는 제2 도전형의 제2 헤테로 반도체 영역; 상기 반도체 몸체와 상기 제1 헤테로 반도체 영역간의 인터페이스인 제1 헤테로접합 인터페이스, 및 상기 반도체 몸체와 상기 제2 헤테로 반도체 영역간의 인터페이스인 제2 헤테로접합 인터페이스 중에서, 게이트 절연막을 통해 적어도 상기 제2 헤테로접합 인터페이스에 인접하게 배열되는 게이트 전극; 상기 제1 및 제2 헤테로 반도체 영역에 연결된 소스 전극; 및 상기 반도체 몸체에 연결된 드레인 전극을 포함하는 반도체 장치의 제조 방법으로서,
    상기 반도체 몸체의 표면상에서 상기 제1 헤테로 반도체 영역을 상기 제1 도전형의 불순물로 도핑하여 형성하는 단계와,
    상기 제1 헤테로 반도체 영역 상에서 마스크층을 형성하는 단계와,
    상기 마스크층의 측면상에 제공되며 상기 제2 헤테로 반도체 영역의 일부를 커버하는 측벽을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 마스크층의 형성 후 및 상기 측벽의 형성 전에, 상기 마스크층을 마스크로서 이용하여 상기 제2 도전형의 불순물을 상기 제1 헤테로 반도체 영역에 도핑하여, 상기 제2 헤테로 반도체 영역을 형성하는 단계와,
    상기 측벽의 형성 후, 상기 마스크층 및 상기 측벽을 마스크로서 이용하여 상기 제2 헤테로 반도체 영역을 에칭하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 마스크층 및 상기 측벽을 마스크로서 이용하여 상기 제2 도전형의 불순물을 상기 제1 헤테로 반도체 영역에 도핑하여, 상기 제2 헤테로 반도체 영역을 형성하는 단계와,
    상기 제2 도전형의 불순물을 열처리로 확산시키는 단계와,
    상기 측벽을 선택적으로 에칭하는 단계와,
    상기 마스크층을 마스크로서 이용하여 상기 제2 헤테로 반도체 영역을 에칭하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 마스크층 및 상기 측벽을 마스크로서 이용하여 상기 제1 헤테로 반도체 영역을 에칭하는 단계와,
    상기 제2 도전형의 불순물을 상기 제1 헤테로 반도체 영역의 측면으로 도핑하여, 상기 제2 헤테로 반도체 영역을 형성하는 단계와,
    상기 측벽을 선택적으로 에칭하는 단계와,
    상기 마스크층을 마스크로서 이용하여 상기 제2 헤테로 반도체 영역을 에칭하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서, 상기 반도체 몸체는 실리콘 카바이드, 갈륨 니트라이드 및 다이아몬드중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  10. 제5항에 있어서, 상기 제1 및 제2 헤테로 반도체 영역들 각각은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 단결정 실리콘 게르마늄, 다결정 실리콘 게르마늄, 및 비정질 실리콘 게르마늄 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  11. 제5항에 있어서, 상기 제1 및 제2 헤테로 반도체 영역들 각각은 단결정 게르마늄, 다결정 게르마늄, 비정질 게르마늄, 단결정 갈륨 아세나이드, 다결정 갈륨 아세나이드, 및 비정질 갈륨 아세나이드 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  12. 제5항에 있어서, 상기 제1 도전형의 불순물은 P형 불순물인 반도체 장치의 제조 방법.
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