KR0171068B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 LDD(Lightly Doped Drain) 구조 및 그래이디드(Graded) 정션을 갖는 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 실리콘기판 상에 에칭스토퍼층을 형성하는 단계와, 에칭스토퍼층 상에 게이트전극 형성홀을 갖는 보조패턴층을 형성하는 단계와, 보조패턴층 측면에 사이드월을 형성하는 단계와, 사이드월을 포함한 보조패턴층을 마스크로 하여 게이트전극 형성홀 내의 에칭스토퍼층을 제거하는 단계와, 게이트 형성홀 저면의 기판에 게이트절연막을 형성하는 단계와, 게이트 형성홀을 채워 게이트 전극을 형성하는 단계와, 보조패턴층을 제거하는 단계와, 실리콘기판 내에 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 것이 특징이다.
따라서 본 발명에서는 게이트전극 형성시에 에칭스토퍼층과 보조패턴층을 이용하여 게이트를 형성하므로 종래에 발생하였던 게이트전극 패터닝 시 게이트절연막의 손상이 발생하지 않고, LDD 형성시 필요한 사이드월의 형성을 에칭스토퍼층 상에서 이루어지므로 실리콘기판의 손상이 억제되는 효과가 있다.
또한 본 발명의 그래이디드(Graded) 정션을 갖는 반도체 소자의 제조방법은 종래의 LDD 형성시에 2회에 걸쳐 이온을 주입하던 것을 1회 이온주입으로 줄이는 방법으로써 공정이 단순화되는 효과가 있다.
Description
제1도는 종래의 LDD 구조 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도.
제2도는 본 발명의 LDD 구조의 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도.
제3도는 본 발명의 그래이디드(Graded) 정션을 갖는 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21,31 : 실리콘 기판 12,22,32 : 게이트 절연막
13,23,33 : 게이트전극 14-1,24-1 : n-불순물영역
14-2,24-2 : n+불순물영역 34 : 불순물영역
15,25-1,35 : 사이드월
25 : 에칭스토퍼층 및 보조패턴층과 식각선택성을 갖는 물질
26 : 에칭스토퍼층 36-1 : 잔류 에칭스토퍼층
27 : 보조패턴층
본 발명은 반도체 소자의 제조방법으로써, 특히 LDD(Lightly Doped Drain) 구조 및 그래이디드(Graded) 정션을 갖는 반도체 소자의 제조방법에 관한 것이다.
VLSI 소자의 집적화가 진행됨에 따라서 가공정밀도화 물리적인 한계에 당면하게 된다. 즉 트랜지스터 소자의 채널 (Channel Length)와 폭(Width)이 감소함에 따라 문턱전압(스레시홀드볼테지)의 변동, 펀치스루전압, 접합파괴전압 그리고 게이트전극의 작동전압 감소 등의 문제점이 발생한다. 또한 핫 일렉트론이나 세컨더리 임팩트 이온이제이션(Secondary Impact Ionization)등에 의하여 기판이나 게이트전극으로의 누설전류가 발생한다. 이러한 소자 특성의 개선을 위하여 이중 드레인 구조인 DD(Double Drain)과 저농도 드레인구조를 갖는 LDD가 제안되었다. 이 가운데 LDD구조는 사이드월 스페이서를 이용하여 채널과 소스-드레인 확산영역층 사이에 자기 정합(Self-align)방식으로 좁은 n-영역을 설치하므로써 드레인의 핀치오프 영역에서의 고전계(High electric field)를 p-n 다이오드에서의 필드 스프레드(field spread) 처럼 n영역으로 스프레딩(spreading) 시킨다. 따라서 브레이크다운 전압을 증가시키고 임팩트 이온이제이션을 감소시켜서 핫일엑트론 에미션을 줄일 수 있게 된다.
제1도는 종래의 LDD 구조 반도체 소자의 제조방법을 설명하기 위하여 반도체 소자의 일부 단면을 도시한 단면도이다.
첨부한 도면을 참조하여 종래의 LDD구조 반도체 소자의 제조방법을 설명하면 다음과 같다.
먼저, 제1도의 (a)에 도시한 바와 같이 P 타입 실리콘 기판(11)에 게이트절연막(12)으로 절연된 게이트전극(13)을 형성하고, 게이트전극(13)을 마스크로 하여 n 타입 불순물이온(예로써 P 이온)을 상대적으로 낮은 가속전압으로 기판(11)전면에 주입하여 저농도의 n-영역(14-1)을 형성한다.
이어, 제1도의 (b)와 같이, 전면에 산화막을 증착한 후 에치백하여 게이트전극의 측벽에 사이드월(15)을 형성한다. 여기서 통상 산화막의 증착은 저압기상증착법으로 하며, 에치백은 반응성 이온식각법으로 한다.
그 다음, 제1도의 (c)와 같이 게이트전극(13)과 사이드월(15)을 마스크로 하여 n 타입의 불순물이온(예로써 As)를 기판(11) 전면에 주입하여 n+영역(14-2)을 형성한다.
그런데 종래의 LDD 구조 반도체 소자의 제조방법은 게이트전극을 패터닝할 때 게이트전극 하부의 게이트절연막이 손상을 입는 문제점과, 사이드월을 마스크로 하여 고농도 불순물이온을 주입할 때 사이드월 둘레의 기판에 결함이 유기되어 기판 바이어스(Bias)에 의존하는 누설전류가 발생하는 문제점이 있으며, 또한 사이드월은 통상 저온 산화막(LTO)을 증착하고 이방성건식식각을 하므로 식각이 과도하게 되면 실리콘기판이 손상되어 결함이 발생하는 문제점이 있다. 이 결함은 1000 내지 1500Å정도의 깊이까지 존재하는 것으로 확인되고 있다.
본 발명의 목적은 게이트 절연막 및 하부 실리콘기판의 손상을 극소화하여 결함 발생을 줄이는 LDD구조 반도체 소자의 제조방법과 LDD형성시의 실행하는 2회의 이온주입을 1회로 단순화한 GRADED 정션을 갖는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 반도체 소자의 트랜지스터 제공방법은 실리콘기판 상에 에칭스토퍼층을 형성하는 단계와, 에칭스토퍼층 상에 게이트전극 형성홀을 갖는 보조패턴층을 형성하는 단계와, 보조패턴층 측면에 사이드월을 형성하는 단계와, 사이드월을 포함한 보조패턴층을 마스크로 하여 게이트전극 형성홀 내의 에칭스토퍼층을 제거하는 단계와, 게이트 형성홀 저면의 기판에 게이트절연막을 형성하는 단계와, 게이트 형성홀을 채워 게이트 전극을 형성하는 단계와, 보조패턴층을 제거하는 단계와, 실리콘기판 내에 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 것이 특징이다.
또한, 본 발명의 반도체 소자의 CMOS 트랜지스터 제조방법은 실리콘기판 상에 에칭스토퍼층을 형성하는 단계와, 에칭스토퍼층 상에 다수의 게이트전극 형성홀을 갖는 보조패턴층을 형성하는 단계와, 보조패턴층 측면에 사이드월을 형성하는 단계와, 사이드월을 포함한 보조패턴층을 마스크로 하여 다수의 게이트전극 형성홀 내의 에칭스토퍼층을 제거하는 단계와, 다수의 게이트 형성홀 저면의 기판에 게이트절연막을 형성하는 단계와, 다수의 게이트 형성홀을 채워 다수의 게이트전극을 형성하는 단계와, 보조패턴층을 제거하는 단계와, 실리콘기판 내에 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 것이 특징이다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
첨부도면 제2도 및 제3도는 본 발명을 설명하기 위해 본 발명의 실시예를 들어 반도체 소자의 일부 단면을 도시한 단면도이며, 도시하지 않은 CMOS 반도체 소자에도 본 발명은 적용된다. 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제2도는 본 발명의 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 실시예로 LDD 구조 반도체 소자의 제조방법을 들어 반도체 소자의 일부 단면을 도시한 단면도이다.
본 발명의 LDD 구조 반도체 소자의 제조방법은 먼저, 제2도의 (a)와 같이 실리콘 기판(21) 상에 에칭 스토퍼(Etching stopper)층(26)으로써 산화막이나 질화막을 500 내지 1000Å 두께로 형성한다. 여기에서 산화막 또는 질화막의 선택은 후공정의 보조패턴층 사이드월과 식각선택성을 갖도록 결정을 하면 된다. 특히 산화막인 경우에는 드라이(Dry) 등의 산화성 분위기에서 열처리 하거나 SiH4와 O2가스를 이용하여 저압화학기상증착법으로 증착하여 형성한다.
이어서, 제2도의 (b)와 같이 그 위에 에칭스토퍼층(26)과 식각선택성을 갖는 보조패턴층(27)을 형성될 게이트전극의 두께보다 두껍게 형성한다. 이때 에칭스토퍼층(26)과 식각선택성을 갖는 물질은 저온산화막(LTO) 또는 붕소(B) 등의 불순물이온이 도핑된 글라스(Glass), 또는 폴리이미드(Polyimide) 등으로 형성한다.
그 다음, 제2도의 (c)와 같이 보조패턴층(27)을 식각하여 게이트전극 형성홀을 형성한다. 이때 에칭스토퍼층(26)이 실리콘기판(21)의 노출과 손상을 억제하는 역할을 한다.
그 다음, 제2도의 (d)와 같이 전면에 에칭스토퍼층(26) 및 보조패턴층(27)과 식각 선택성을 갖도록 구성된 물질(25)을 전면에 형성하는 데 에칭스토퍼층(26) 및 보조패턴층(27)의 물질에 따라 산화막이나 질화막으로 형성하면 된다. 질화막일 경우 SiH4또는 SiH2Cl2와 NH3가스를 이용하여 화학기상증착법으로 1000 내지 2000 Å 두께로 형성한다.
그 다음, 제2도의 (e)와 같이 에칭스토퍼층(26) 및 보조패턴층(27)과 식각선택성을 갖도록 구성된 물질(25)을 에치백하여 게이트전극 형성홀의 측벽에 사이드월(25-1)을 형성한다. 이때 에칭스토퍼층(26)은 실리콘 기판(21)이 노출되는 것을 방지하는 역할을 하게 된다.
그다음, 제2도의 (f)와 같이, 사이드월(25-1)과 보조패턴층(27)을 마스크로 하여 게이트 형성홀 저면의 에칭스토퍼층을 식각하여 제거한다. 이때 식각방법은 실리콘 기판에 손상이 적은 화학건식식각이나 습식식각방식으로 한다.
그다음, 제2도의 (g)에 도시한 바와 같이, 게이트전극 형성홀 저면에 게이트절연막(22)을 열산화막으로 100 내지 350 Å로 형성한다.
그다음, 제2도의 (h)에 도시한 바와 같이, 전면에 충분한 두께로 게이트 형성물질(23-1), 즉 비정질(amorhpous) 또는 다결정 실리콘을 저압화학기상증착법으로 형성한다. 여기에서 게이트 형성물질(23-1)이 게이트 형성홀내에 충진되고 보조패턴층(27)과 상기 게이트 형성홀 상의 게이트 형성물질(23-1)이 평탄화 되도록 형성한다. 평탄화가 되도록 형성하는 일 방법으로써 게이트 형성홀의 폭의 절반이상이 되도록 게이트 형성물질(23-1)을 증착형성하면 거의 평탄화가 이루어지게 된다.
그 다음, 제2도의 (i)에 도시한 바와 같이 형성될 게이트전극 두께를 제외한 두께만큼으로 게이트 형성물질, 즉 비정질(amorphous) 또는 다결정 실리콘을 에치백하여 보조패턴층(27)위의 게이트형성물질을 제거하고 게이트전극 형성홀내에 게이트전극(23)을 형성한다. 이때 에치백은 보조패턴층(27)과 사이드월(25-1) 위에서 일어나므로 실리콘기판(21)에 영향을 주지 않는다.
그다음, 제2도의 (j)와 같이 게이트전극(23) 및 사이드월(25-1), 그리고 에칭스토퍼(26)에 대하여 선택적 습식식각으로 보조패턴층(27)을 제거한다.
그다음, 제2도의 (k)와 같이 전면에 n+불순물 이온을 주입하여 실리콘 기판(21)내에 n+불순물영역(24-2)을 형성하고 게이트전극(23)에도 도핑되게 한다. 이때 에칭스토퍼층(26)은 버퍼층으로 이용된다.
그다음, 제2도의 (l)와 같이 사이드월을 게이트전극(23) 및 에칭스토퍼층(26)에 대하여 선택적 습식식각으로 제거하고, 에칭스토퍼층(26) 및 게이트산화막(22)을 버퍼층으로 하여 n-불순물이온을 주입하여 기판내 n-영역(24-1)을 형성한다.
차후 공정은 종래와 동일하게 진행하여 마찬가지로 LDD 구조 반도체 소자를 제조한다.
또한, 제3도는 본 발명의 그래이디드(Graded) 정션을 갖는 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 일부단면도이며, 설명하면 다음과 같다.
본 발명의 그래이디드(Grade) 정션을 갖는 반도체 소자의 제조방법은 상술한 본 발명의 LDD 구조 반도체 소자의 제조 공정중에서 불순물이온주입 공정을 1회로 줄이는 공정이다.
따라서 본 발명의 그래이디드(Graded)정션을 갖는 반도체 소자의 제조방법은 제2도로 나타낸 본 발명의 LDD 구조 반도체 소자의 제조 공정을 제2도 (a)의 공정부터 제2도 (j)의 공정까지 동일하게 진행을 한 후,
제3도 (a)에 도시한 바와 같이 게이트전극(33)과 사이드월(35)을 마스크로하여 기판(31)상의 에칭스토퍼층을 식각제거한다. 이때 실리콘 기판이 손상되지 않도록 등방성 건식식각이나 습식식각을 적용한다.
이어, 제3도의 (b)와 같이 사이드월(35)만을 제거하여 사이드월(35) 밑의 에칭스토퍼층(36-1)을 잔류하게 한다.
그 다음, 제3도의 (c)에 도시한 바와 같이 전면에 n 타입 불순물이온을 주입하여 잔류 에칭스토퍼막(36-1)을 버퍼층으로 한 불순물과 기판으로 직접 주입되는 불순물이 깊이가 다르게 주입되게 하여 경사가 진 불순물영역(34)을 형성한다.
본 발명의 실시에 따른 개선효과는 다음과 같다.
본 발명은 게이트전극 형성시에 에칭 스토퍼층과 보조패턴층을 이용하여 게이트를 형성하므로 종래에 발생하였던 게이트전극 패터닝 시 게이트절연막의 손상이 발생하지 않고, LDD 형성시 필요한 사이드월의 형성을 에칭 스토퍼층 상에서 이루어지므로 실리콘기판의 손상이 억제되는 효과가 있다.
또, 본 발명의 그래이디드(Graded) 정션을 갖는 반도체 소자의 제조방법은 종래의 LDD 형성시에 2회에 걸쳐 이온을 주입하던 것을 1회 이온주입으로 줄이는 방법으로써 공정이 단순화되는 효과가 있다.
Claims (12)
- 반도체 소자의 트랜지스터를 제조하는 방법에 있어서, 실리콘기판 상에 에칭스토퍼층을 형성하는 단계와, 상기 에칭스토퍼층 상에 게이트전극 형성홀을 갖는 보조패턴층을 형성하는 단계와, 상기 보조패턴층 측면에 사이드월을 형성하는 단계와, 상기 사이드월을 포함한 보조패턴층을 마스크로 하여 상기 게이트전극 형성홀 내의 에칭스토퍼층을 제거하는 단계와, 상기 게이트 형성홀 저면의 기판에 게이트절연막을 형성하는 단계와, 상기 게이트 형성홀을 채우는 게이트 전극을 형성하는 단계와, 상기 보조패턴층을 제거하는 단계와, 상기 실리콘기판 내에 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 에칭스토퍼층은 상기 보조패턴층과 상기 사이드월을 마스크로하여 등방성식각하여 제거된 것이 특징인 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트전극은 상기 보조패턴층 상에 상기 측벽 및 상기 게이트절연막과 접촉되도록 실리콘층을 형성하고, 상기 실리콘층을 에치백하여 상기 보조패턴층 상의 실리콘층을 제거하여 형성된 것이 특징인 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 보조패턴층은 상기 사이드월을 포함한 게이트전극을 마스크로 하여 등방성식각방법으로 제거된 것이 특징인 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 불순물 확산영역 형성은 상기 사이드월을 포함한 게이트전극을 마스크로 하여 불순물을 주입함으로써 상기 사이드월 하부의 기판 양측에 소오스/드레인 영역을 형성하는 단계와, 상기 사이드월을 제거하는 단계와, 상기 게이트전극을 마스크로 하여 상기 게이트전극 하부의 기판 양측에 불순물을 주입함으로써 엘디디 영역을 형성하는 단계를 포함한 것이 특징인 반도체 소자의 트랜지스터 제조방법.
- 제5항에 있어서, 상기 불순물 확산영역은 상기 에칭스토퍼층으로 이루어진 패드층을 버퍼층으로 하여 이온주입함으로써 형성된 것이 특징인 반도체 소자의 트랜지스터 제조방법.
- 반도체 소자의 CMOS 트랜지스터를 제조하는 방법에 있어서, 실리콘기판 상에 에칭스토퍼층을 형성하는 단계와, 상기 에칭스토퍼층 상에 다수의 게이트전극 형성홀을 갖는 보조패턴층을 형성하는 단계와, 상기 보조패턴층 측면에 사이드월을 형성하는 단계와, 상기 사이드월을 포함한 상기 보조패턴층을 마스크로 하여 상기 다수의 게이트전극 형성홀 내의 에칭스토퍼층을 제거하는 단계와, 상기 다수의 게이트 형성홀 저면의 기판에 게이트절연막을 형성하는 단계와, 상기 다수의 게이트 형성홀을 채워 다수의 게이트전극을 형성하는 단계와, 상기 보조패턴층을 제거하는 단계와, 상기 실리콘기판 내에 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 반도체 소자의 CMOS 트랜지스터 제조방법.
- 제7항에 있어서, 상기 에칭스토퍼층은 상기 사이드월을 포함한 보조패턴층을 마스크로 하여 등방성식각방법으로 제거된 것이 특징인 반도체 소자의 CMOS 트랜지스터 제조방법.
- 제7항에 있어서, 상기 게이트전극은 상기 보조패턴층상에 상기 측벽 및 상기 게이트절연막과 접촉되도록 실리콘층을 형성하고, 상기 실리콘층을 에치백하여 상기 보조패턴층 상의 실리콘층을 제거하여 형성된 것이 특징인 반도체 소자의 CMOS 트랜지스터 제조방법.
- 제7항에 있어서, 상기 보조패턴층은 상기 사이드월을 포함한 게이트전극을 마스크로 하여 등방성식각방법으로 제거한 것이 특징인 반도체 소자의 CMOS 트랜지스터 제조방법.
- 제8항에 있어서, 상기 불순물 확산영역 형성은 기판상에 상기 사이드월을 포함한 게이트전극을 마스크로 하여 불순물을 주입함으로써 소오스/드레인 영역을 형성하는 단계와, 상기 사이드월을 제거하는 단계와, 상기 게이트전극을 마스크로 하여 상기 게이트전극 하부의 기판 양측에 불순물을 주입함으로써 엘디디영역을 형성하는 단계를 포함한 것이 특징인 반도체 소자의 CMOS 트랜지스터 제조방법.
- 제11항에 있어서, 상기 불순물 확산영역은 상기 에칭스토퍼층으로 이루어진 패드층을 버퍼층으로 하여 이온주입함으로써 형성된 것이 특징인 반도체 소자의 트랜지스터 제조방법.
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| KR1019940030405A KR0171068B1 (ko) | 1994-11-18 | 1994-11-18 | 반도체 소자의 제조방법 |
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| KR960019763A KR960019763A (ko) | 1996-06-17 |
| KR0171068B1 true KR0171068B1 (ko) | 1999-02-01 |
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| KR (1) | KR0171068B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525114B1 (ko) * | 1998-12-15 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
1994
- 1994-11-18 KR KR1019940030405A patent/KR0171068B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525114B1 (ko) * | 1998-12-15 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019763A (ko) | 1996-06-17 |
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