JP3125726B2 - 半導体装置の製造方法 - Google Patents
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、寄生容量の低減されたＭＯＳトラン
ジスタをもつ半導体装置を製造する方法に関するもので
ある。
方法に関し、特に、寄生容量の低減されたＭＯＳトラン
ジスタをもつ半導体装置を製造する方法に関するもので
ある。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
半導体装置におけるＣＭＯＳトランジスタの動作の高速
化のために、ＭＯＳトランジスタのソース・ドレイン高
濃度不純物拡散領域と基板との間の拡散層容量を低減さ
せる手法が用いられている。このような拡散層容量の低
減のためには、チャネル領域の基板不純物濃度を低くす
ることが有効な手段であるが、トランジスタの微細化が
進むにつれて、基板不純物濃度はますます高くなる傾向
にある。このような状況下において、拡散層容量を低減
する手法として、従来、トランジスタのチャネル領域形
成時に、フォトリソグラフィー技術によって、チャネル
領域への不純物の導入を制限し、ゲート電極を形成する
領域のみチャネルイオン注入を行うことが提案されてい
る。また、近年のＭＯＳトランジスタでは、微細化のた
めにＬＤＤ構造即ちソース・ドレイン拡散層の低濃度不
純物層の直下に反対導電型不純物を導入し、ソース・ド
レイン拡散層のまわりの空乏層の延びを防止し、短チャ
ネル効果を抑止するデバイス構造（いわゆるポケット構
造）が提案されている。この構造においても、ポケット
用の不純物の存在はドレイン拡散層の容量を増大させる
ため、ゲート−ドレイン（ソース）拡散層の境界付近に
のみドレイン（ソース）拡散層と反対導電型の不純物を
導入する手段が用いられている。
半導体装置におけるＣＭＯＳトランジスタの動作の高速
化のために、ＭＯＳトランジスタのソース・ドレイン高
濃度不純物拡散領域と基板との間の拡散層容量を低減さ
せる手法が用いられている。このような拡散層容量の低
減のためには、チャネル領域の基板不純物濃度を低くす
ることが有効な手段であるが、トランジスタの微細化が
進むにつれて、基板不純物濃度はますます高くなる傾向
にある。このような状況下において、拡散層容量を低減
する手法として、従来、トランジスタのチャネル領域形
成時に、フォトリソグラフィー技術によって、チャネル
領域への不純物の導入を制限し、ゲート電極を形成する
領域のみチャネルイオン注入を行うことが提案されてい
る。また、近年のＭＯＳトランジスタでは、微細化のた
めにＬＤＤ構造即ちソース・ドレイン拡散層の低濃度不
純物層の直下に反対導電型不純物を導入し、ソース・ド
レイン拡散層のまわりの空乏層の延びを防止し、短チャ
ネル効果を抑止するデバイス構造（いわゆるポケット構
造）が提案されている。この構造においても、ポケット
用の不純物の存在はドレイン拡散層の容量を増大させる
ため、ゲート−ドレイン（ソース）拡散層の境界付近に
のみドレイン（ソース）拡散層と反対導電型の不純物を
導入する手段が用いられている。
【０００３】以下、図面により、このような従来技術を
説明する。図３は、従来の半導体装置の製造方法の一例
の工程説明のための模式図である。
説明する。図３は、従来の半導体装置の製造方法の一例
の工程説明のための模式図である。
【０００４】先ず、図５（ａ）に示されているように、
半導体基板１に所望のウェル（図示されていない）及び
素子分離領域１８を形成する。
半導体基板１に所望のウェル（図示されていない）及び
素子分離領域１８を形成する。
【０００５】次に、図５（ｂ）に示されているように、
フォトリソグラフィー技術を用いてマスク２２を形成
し、該マスクを用いて半導体基板１のゲート電極形成予
定部分に対応する領域にイオン注入してチャネル領域３
を形成する。
フォトリソグラフィー技術を用いてマスク２２を形成
し、該マスクを用いて半導体基板１のゲート電極形成予
定部分に対応する領域にイオン注入してチャネル領域３
を形成する。
【０００６】次に、図５（ｃ）に示されているように、
ゲート絶縁膜２を形成し、その上にゲート電極材料を堆
積し、フォトリソグラフィー技術によって上記チャネル
領域３に対応する位置にゲート電極４’を形成する。こ
のゲート電極４’を形成するフォトリソグラフィーの際
には、上記チャネル領域３の形成の際のフォトリソグラ
フィーとの位置合わせのための余裕が必要である（第１
のマスク合わせ余裕）。
ゲート絶縁膜２を形成し、その上にゲート電極材料を堆
積し、フォトリソグラフィー技術によって上記チャネル
領域３に対応する位置にゲート電極４’を形成する。こ
のゲート電極４’を形成するフォトリソグラフィーの際
には、上記チャネル領域３の形成の際のフォトリソグラ
フィーとの位置合わせのための余裕が必要である（第１
のマスク合わせ余裕）。
【０００７】次に、図５（ｄ）に示されているように、
フォトリソグラフィー技術を用いてマスク２３を形成
し、該マスク及びゲート電極４’をマスクとして用い
て、イオン注入によってＬＤＤ低濃度不純物拡散層１２
及び基板内部への空乏層の延びを抑止するための反対導
電型不純物（ポケット不純物）層１３を、半導体基板１
に形成する。このマスク２３を形成するフォトリソグラ
フィーの際にも、上記ゲート電極４’の形成の際と同様
に、チャネル領域３の形成の際のフォトリソグラフィー
との位置合わせのための余裕が必要である（第２のマス
ク合わせ余裕）。
フォトリソグラフィー技術を用いてマスク２３を形成
し、該マスク及びゲート電極４’をマスクとして用い
て、イオン注入によってＬＤＤ低濃度不純物拡散層１２
及び基板内部への空乏層の延びを抑止するための反対導
電型不純物（ポケット不純物）層１３を、半導体基板１
に形成する。このマスク２３を形成するフォトリソグラ
フィーの際にも、上記ゲート電極４’の形成の際と同様
に、チャネル領域３の形成の際のフォトリソグラフィー
との位置合わせのための余裕が必要である（第２のマス
ク合わせ余裕）。
【０００８】次に、図６（ａ）に示されているように、
ゲート電極４’の側面上に絶縁膜からなるサイドウォー
ル１４を形成し、ゲート電極４’及びサイドウォール１
４をマスクとして半導体基板１にイオン注入技術により
不純物を高濃度に導入して高濃度不純物拡散層たるソー
ス及びドレイン１５を形成する。
ゲート電極４’の側面上に絶縁膜からなるサイドウォー
ル１４を形成し、ゲート電極４’及びサイドウォール１
４をマスクとして半導体基板１にイオン注入技術により
不純物を高濃度に導入して高濃度不純物拡散層たるソー
ス及びドレイン１５を形成する。
【０００９】次に、以上のようにして形成された構造の
上に、図６（ｂ）に示されているように、絶縁膜２０’
を形成し、該絶縁膜２０’にコンタクトホール１６を形
成し、絶縁膜２０’上に配線１７を形成する。
上に、図６（ｂ）に示されているように、絶縁膜２０’
を形成し、該絶縁膜２０’にコンタクトホール１６を形
成し、絶縁膜２０’上に配線１７を形成する。
【００１０】以上のように、ＭＯＳトランジスタをもつ
半導体装置の従来の製造方法においては、チャネル領域
３の形成の際とゲート電極４’の形成の際とＬＤＤ低濃
度不純物拡散層形成時のポケット不純物導入の際との間
で、上記第１及び第２のマスク合わせの余裕が現実の製
造上では不可避である。
半導体装置の従来の製造方法においては、チャネル領域
３の形成の際とゲート電極４’の形成の際とＬＤＤ低濃
度不純物拡散層形成時のポケット不純物導入の際との間
で、上記第１及び第２のマスク合わせの余裕が現実の製
造上では不可避である。
【００１１】かかる状況では、この重ね合わせ余裕に基
づきソース・ドレイン拡散層とチャネル領域との重なり
が大きくなり、ソース・ドレイン拡散層とチャネル領域
３または半導体基板１との間で拡散層容量が増大する。
その結果、半導体装置の電子回路の動作速度が低下をひ
き起こす。以上のようなマスク合わせ余裕は、素子が微
細化されても必要であるのて、小型化による動作スピー
ドの高速化の大きな障害ととなっていた。
づきソース・ドレイン拡散層とチャネル領域との重なり
が大きくなり、ソース・ドレイン拡散層とチャネル領域
３または半導体基板１との間で拡散層容量が増大する。
その結果、半導体装置の電子回路の動作速度が低下をひ
き起こす。以上のようなマスク合わせ余裕は、素子が微
細化されても必要であるのて、小型化による動作スピー
ドの高速化の大きな障害ととなっていた。
【００１２】そこで、本発明は、ＬＤＤポケット構造を
もつ半導体装置においてソース・ドレイン拡散層容量を
低減することを目的とするものである。また、本発明
は、ＬＤＤポケット構造をもつ半導体装置の素子構造を
微細化し且つソース・ドレイン拡散層容量の低減をも実
現できる半導体装置を製造方法を提供することを目的と
するものである。
もつ半導体装置においてソース・ドレイン拡散層容量を
低減することを目的とするものである。また、本発明
は、ＬＤＤポケット構造をもつ半導体装置の素子構造を
微細化し且つソース・ドレイン拡散層容量の低減をも実
現できる半導体装置を製造方法を提供することを目的と
するものである。
【００１３】
【課題を解決するための手段】本発明によれば、以上の
如き目的を達成するものとして、半導体基板上にゲート
絶縁膜を形成し、その上に第１のゲート電極形成材料膜
を形成する工程と、その上に第１の膜を形成し、該第１
の膜のゲート電極形成予定領域に対応する領域部分を選
択的に除去して開口を形成する工程と、前記第１の膜の
開口の内側側壁近傍において前記第１のゲート電極形成
材料膜上に第２の膜を形成し、その内側の前記第１のゲ
ート電極形成材料膜の領域を露出させる工程と、前記第
１の膜及び前記第２の膜をマスクとして前記半導体基板
にチャネル領域用不純物を導入してチャネル領域を形成
する工程と、前記第２の膜の内側にて露出せる前記第１
のゲート電極形成材料膜の上に第２のゲート電極形成材
料膜を形成する工程と、前記第１の膜及び前記第２のゲ
ート電極形成材料膜をマスクとして前記第２の膜を除去
して前記第１の膜と前記第２のゲート電極形成材料膜と
の間に溝を形成し、前記溝に対応する領域の前記第１の
ゲート電極形成材料膜の領域を露出させる工程と、前記
溝を介して前記半導体基板に不純物を導入して低濃度不
純物拡散層を形成する工程と、前記半導体基板に前記低
濃度不純物拡散層の下方に該低濃度不純物拡散層とは反
対の導電型の不純物を導入する工程と、前記溝形成後に
残留せる前記第１の膜を除去し、前記第２のゲート電極
形成材料膜の下の領域以外の前記第１のゲート電極形成
材料膜部分を除去する工程と、前記第２のゲート電極形
成材料膜とその下に残留せる前記第１のゲート電極形成
材料膜との側壁を覆うように絶縁膜からなるサイドウォ
ールを形成する工程と、前記残留せる第１及び第２のゲ
ート電極形成材料膜並びに前記サイドウォールをマスク
として前記半導体基板に高濃度に不純物を導入してソー
ス及びドレインを形成する工程と、を含むことを特徴と
する半導体装置の製造方法、が提供される。
如き目的を達成するものとして、半導体基板上にゲート
絶縁膜を形成し、その上に第１のゲート電極形成材料膜
を形成する工程と、その上に第１の膜を形成し、該第１
の膜のゲート電極形成予定領域に対応する領域部分を選
択的に除去して開口を形成する工程と、前記第１の膜の
開口の内側側壁近傍において前記第１のゲート電極形成
材料膜上に第２の膜を形成し、その内側の前記第１のゲ
ート電極形成材料膜の領域を露出させる工程と、前記第
１の膜及び前記第２の膜をマスクとして前記半導体基板
にチャネル領域用不純物を導入してチャネル領域を形成
する工程と、前記第２の膜の内側にて露出せる前記第１
のゲート電極形成材料膜の上に第２のゲート電極形成材
料膜を形成する工程と、前記第１の膜及び前記第２のゲ
ート電極形成材料膜をマスクとして前記第２の膜を除去
して前記第１の膜と前記第２のゲート電極形成材料膜と
の間に溝を形成し、前記溝に対応する領域の前記第１の
ゲート電極形成材料膜の領域を露出させる工程と、前記
溝を介して前記半導体基板に不純物を導入して低濃度不
純物拡散層を形成する工程と、前記半導体基板に前記低
濃度不純物拡散層の下方に該低濃度不純物拡散層とは反
対の導電型の不純物を導入する工程と、前記溝形成後に
残留せる前記第１の膜を除去し、前記第２のゲート電極
形成材料膜の下の領域以外の前記第１のゲート電極形成
材料膜部分を除去する工程と、前記第２のゲート電極形
成材料膜とその下に残留せる前記第１のゲート電極形成
材料膜との側壁を覆うように絶縁膜からなるサイドウォ
ールを形成する工程と、前記残留せる第１及び第２のゲ
ート電極形成材料膜並びに前記サイドウォールをマスク
として前記半導体基板に高濃度に不純物を導入してソー
ス及びドレインを形成する工程と、を含むことを特徴と
する半導体装置の製造方法、が提供される。
【００１４】本発明の一態様においては、前記第１の膜
の開口の内側側壁近傍において前記第１のゲート電極形
成材料膜上に第２の膜を形成し、その内側の前記第１の
ゲート電極形成材料膜の領域を露出させる工程を、露出
面上に前記第２の膜の材料の層を形成し、該第２の膜の
材料の層をエッチバックして前記第１の膜の開口の内側
側壁近傍に前記第２の膜を残留させ、その内側の前記第
１のゲート電極形成材料膜の領域を露出させることによ
り行う。
の開口の内側側壁近傍において前記第１のゲート電極形
成材料膜上に第２の膜を形成し、その内側の前記第１の
ゲート電極形成材料膜の領域を露出させる工程を、露出
面上に前記第２の膜の材料の層を形成し、該第２の膜の
材料の層をエッチバックして前記第１の膜の開口の内側
側壁近傍に前記第２の膜を残留させ、その内側の前記第
１のゲート電極形成材料膜の領域を露出させることによ
り行う。
【００１５】本発明の一態様においては、前記第２のゲ
ート電極形成材料膜とその下に残留せる前記第１のゲー
ト電極形成材料膜との側壁を覆うように絶縁膜からなる
サイドウォールを形成する工程を、露出面上に前記絶縁
膜の材料の層を形成し、該絶縁膜の材料の層をエッチバ
ックして前記絶縁膜を前記溝に対応する領域にのみ残留
させることにより行う。
ート電極形成材料膜とその下に残留せる前記第１のゲー
ト電極形成材料膜との側壁を覆うように絶縁膜からなる
サイドウォールを形成する工程を、露出面上に前記絶縁
膜の材料の層を形成し、該絶縁膜の材料の層をエッチバ
ックして前記絶縁膜を前記溝に対応する領域にのみ残留
させることにより行う。
【００１６】本発明の一態様においては、前記露出面上
での前記絶縁膜の材料の層の形成を、前記溝形成後に残
留せる前記第１の膜の除去と、前記第２のゲート電極形
成材料膜の下の領域以外の前記第１のゲート電極形成材
料膜部分の除去とに先立って行う。
での前記絶縁膜の材料の層の形成を、前記溝形成後に残
留せる前記第１の膜の除去と、前記第２のゲート電極形
成材料膜の下の領域以外の前記第１のゲート電極形成材
料膜部分の除去とに先立って行う。
【００１７】本発明の一態様においては、前記露出面上
での前記絶縁膜の材料の層の形成を、前記溝形成後に残
留せる前記第１の膜の除去と、前記第２のゲート電極形
成材料膜の下の領域以外の前記第１のゲート電極形成材
料膜部分の除去との後に行う。
での前記絶縁膜の材料の層の形成を、前記溝形成後に残
留せる前記第１の膜の除去と、前記第２のゲート電極形
成材料膜の下の領域以外の前記第１のゲート電極形成材
料膜部分の除去との後に行う。
【００１８】本発明の一態様においては、前記溝を介し
て前記半導体基板に不純物を導入して低濃度不純物拡散
層を形成する工程と、前記半導体基板に前記低濃度不純
物拡散層の下方に該低濃度不純物拡散層とは反対の導電
型の不純物を導入する工程とを、前記溝に対応する領域
に前記第１のゲート電極形成材料膜が存在するうちに行
う。
て前記半導体基板に不純物を導入して低濃度不純物拡散
層を形成する工程と、前記半導体基板に前記低濃度不純
物拡散層の下方に該低濃度不純物拡散層とは反対の導電
型の不純物を導入する工程とを、前記溝に対応する領域
に前記第１のゲート電極形成材料膜が存在するうちに行
う。
【００１９】本発明の一態様においては、前記溝を介し
て前記半導体基板に不純物を導入して低濃度不純物拡散
層を形成する工程と、前記半導体基板に前記低濃度不純
物拡散層の下方に該低濃度不純物拡散層とは反対の導電
型の不純物を導入する工程とを、前記溝に対応する領域
から前記第１のゲート電極形成材料膜を除去した後に行
う。
て前記半導体基板に不純物を導入して低濃度不純物拡散
層を形成する工程と、前記半導体基板に前記低濃度不純
物拡散層の下方に該低濃度不純物拡散層とは反対の導電
型の不純物を導入する工程とを、前記溝に対応する領域
から前記第１のゲート電極形成材料膜を除去した後に行
う。
【００２０】
【作用】従来方法のようなマスク重ね合わせ余裕が不要
でり、ソース及びドレインの拡散層がチャネル領域及び
ＬＤＤ低濃度不純物拡散層の底面に導入されたＬＤＤ低
濃度不純物と反対導電型の不純物の拡散層とは必要最小
限の接触しかしていないため、素子構造を微細化した場
合においてさえ接合容量の低減が実現でき、ＭＯＳトラ
ンジスタの寄生容量を低減できる。その結果、高集積化
に伴う微細素子構造をもつ半導体装置の場合にも動作速
度を十分に向上させることができる。また、所望の特性
をもつ２層構造のゲート電極が容易に得られる。
でり、ソース及びドレインの拡散層がチャネル領域及び
ＬＤＤ低濃度不純物拡散層の底面に導入されたＬＤＤ低
濃度不純物と反対導電型の不純物の拡散層とは必要最小
限の接触しかしていないため、素子構造を微細化した場
合においてさえ接合容量の低減が実現でき、ＭＯＳトラ
ンジスタの寄生容量を低減できる。その結果、高集積化
に伴う微細素子構造をもつ半導体装置の場合にも動作速
度を十分に向上させることができる。また、所望の特性
をもつ２層構造のゲート電極が容易に得られる。
【００２１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２２】図１〜図３は、本発明による半導体装置の
製造方法の一実施形態を示す模式的断面図である。
製造方法の一実施形態を示す模式的断面図である。
【００２３】先ず、図１（ａ）に示されているように、
半導体（例えばシリコン）基板１に所望のウェル（図示
されていない）及び素子分離領域１８を形成する。
半導体（例えばシリコン）基板１に所望のウェル（図示
されていない）及び素子分離領域１８を形成する。
【００２４】次に、図１（ｂ）に示されているように、
半導体基板１（及び素子分離領域１８）の表面にゲート
絶縁膜（例えば酸化シリコン膜）２を形成する。その上
に、第１のゲート電極形成材料（例えばリンドープのポ
リシリコン）からなる膜４を例えば５００〜１５００Å
の厚さに成長させ形成する。そして、その上に、第１の
膜（例えば窒化シリコン膜）１０を例えば２０００Å程
度の厚さに成長させ形成する。
半導体基板１（及び素子分離領域１８）の表面にゲート
絶縁膜（例えば酸化シリコン膜）２を形成する。その上
に、第１のゲート電極形成材料（例えばリンドープのポ
リシリコン）からなる膜４を例えば５００〜１５００Å
の厚さに成長させ形成する。そして、その上に、第１の
膜（例えば窒化シリコン膜）１０を例えば２０００Å程
度の厚さに成長させ形成する。
【００２５】次に、図１（ｃ）に示されているように、
第１の膜１０のゲート電極形成予定部分に対応する領域
（即ちゲート電極形成予定部分及びその周囲の部分から
なる領域）をフォトリソグラフィー技術により選択的に
除去して開口を形成する。続いて、以上のようにして形
成された構造の上に、第２の膜（例えば酸化シリコン
膜）１１を例えば１５００Å程度の厚さに成長させ形成
し、該第２の膜１１をエッチバックする。これにより、
図１（ｃ）に示されているように、第１の膜１０の開口
の内側側壁の近傍に第２の膜１１を残留させサイドウォ
ールを形成し、その内側の第１のゲート電極形成材料膜
４の領域を露出させる。ここで、該開口の幅Ｗはゲート
長及び第２の膜１１の膜厚の約２倍程度となるように設
定するのが好ましい。
第１の膜１０のゲート電極形成予定部分に対応する領域
（即ちゲート電極形成予定部分及びその周囲の部分から
なる領域）をフォトリソグラフィー技術により選択的に
除去して開口を形成する。続いて、以上のようにして形
成された構造の上に、第２の膜（例えば酸化シリコン
膜）１１を例えば１５００Å程度の厚さに成長させ形成
し、該第２の膜１１をエッチバックする。これにより、
図１（ｃ）に示されているように、第１の膜１０の開口
の内側側壁の近傍に第２の膜１１を残留させサイドウォ
ールを形成し、その内側の第１のゲート電極形成材料膜
４の領域を露出させる。ここで、該開口の幅Ｗはゲート
長及び第２の膜１１の膜厚の約２倍程度となるように設
定するのが好ましい。
【００２６】次に、図１（ｄ）に示されているように、
第１の膜１０及び第２の膜１１をマスクとして、イオン
注入により半導体基板１に第２導電型のチャネル領域用
不純物を導入してアニールし、チャネル領域３を形成す
る。この不純物は、ＭＯＳトランジスタの閾値決定及び
短チャネル効果の抑止のためのものであり、トランジス
タ構造に依存して適宜選択される。
第１の膜１０及び第２の膜１１をマスクとして、イオン
注入により半導体基板１に第２導電型のチャネル領域用
不純物を導入してアニールし、チャネル領域３を形成す
る。この不純物は、ＭＯＳトランジスタの閾値決定及び
短チャネル効果の抑止のためのものであり、トランジス
タ構造に依存して適宜選択される。
【００２７】次に、以上のようにして形成された構造の
上に、図２（ａ）に示されているように、第２のゲート
電極形成材料（例えばタングステンシリサイド：ＷＳ
ｉ）からなる膜９を５０００Å程度の厚さに成長させ形
成する。この第２のゲート電極形成材料膜９の好ましい
膜厚は、上記開口と第２の膜１１によって決定されるチ
ャネル領域３の幅に強く依存し、大まかにはチャネル領
域３の幅の約１．５倍以上が好ましい。かくして、第２
のゲート電極材料により上記開口が埋め込まれた形態が
得られる。
上に、図２（ａ）に示されているように、第２のゲート
電極形成材料（例えばタングステンシリサイド：ＷＳ
ｉ）からなる膜９を５０００Å程度の厚さに成長させ形
成する。この第２のゲート電極形成材料膜９の好ましい
膜厚は、上記開口と第２の膜１１によって決定されるチ
ャネル領域３の幅に強く依存し、大まかにはチャネル領
域３の幅の約１．５倍以上が好ましい。かくして、第２
のゲート電極材料により上記開口が埋め込まれた形態が
得られる。
【００２８】次に、図２（ｂ）に示されているように、
第１の膜１０が露出するまで、第２のゲート電極形成材
料膜９を研磨（例えば化学的研磨或は化学的・機械的研
磨：ＣＭＰ技術）し、第２のゲート電極形成材料膜９を
上記開口の内側近傍の第２の膜１１の内側の領域にのみ
残るようにして部分的に除去する。
第１の膜１０が露出するまで、第２のゲート電極形成材
料膜９を研磨（例えば化学的研磨或は化学的・機械的研
磨：ＣＭＰ技術）し、第２のゲート電極形成材料膜９を
上記開口の内側近傍の第２の膜１１の内側の領域にのみ
残るようにして部分的に除去する。
【００２９】次に、図２（ｃ）に示されているように、
第１の膜１０及び第２のゲート電極形成材料膜９をマス
クとして第２の膜１１を希釈ＨＦによりエッチング除去
し、第１の膜１０と第２のゲート電極形成材料膜９との
間に溝を形成し、この溝に対応する領域の第１のゲート
電極形成材料膜４の領域を露出させる。そして、この溝
から半導体基板１に第２導電型の不純物を導入してＬＤ
Ｄ低濃度不純物拡散層１２を形成する。次に、半導体基
板１に低濃度不純物拡散層１２の下方において該低濃度
不純物拡散層１２と反対の第１導電型の不純物を導入し
て、該低濃度不純物拡散層１２と接するようにして反対
導電型不純物層１３を形成する。
第１の膜１０及び第２のゲート電極形成材料膜９をマス
クとして第２の膜１１を希釈ＨＦによりエッチング除去
し、第１の膜１０と第２のゲート電極形成材料膜９との
間に溝を形成し、この溝に対応する領域の第１のゲート
電極形成材料膜４の領域を露出させる。そして、この溝
から半導体基板１に第２導電型の不純物を導入してＬＤ
Ｄ低濃度不純物拡散層１２を形成する。次に、半導体基
板１に低濃度不純物拡散層１２の下方において該低濃度
不純物拡散層１２と反対の第１導電型の不純物を導入し
て、該低濃度不純物拡散層１２と接するようにして反対
導電型不純物層１３を形成する。
【００３０】次に、図２（ｄ）に示されているように、
上記溝に対応する第１のゲート電極形成材料膜４の領域
をエッチング除去する。その際、第２のゲート電極形成
材料膜９が一部エッチング除去されてもよい。
上記溝に対応する第１のゲート電極形成材料膜４の領域
をエッチング除去する。その際、第２のゲート電極形成
材料膜９が一部エッチング除去されてもよい。
【００３１】次に、図３（ａ）に示されているように、
第１の絶縁膜（例えば酸化シリコン膜）１４を２０００
Å程度の厚さに形成する。
第１の絶縁膜（例えば酸化シリコン膜）１４を２０００
Å程度の厚さに形成する。
【００３２】次に、第１の絶縁膜１４をエッチバック
し、図３（ｂ）に示されているように、第１及び第２の
ゲート電極形成材料膜４，９の周囲に、低濃度不純物拡
散層１２と対応して第１の絶縁膜１４を残留させてサイ
ドウォールを形成する。そして、残留せる第１の膜１０
をエッチング技術により除去し、これにより露出せしめ
られた第１のゲート電極形成材料膜４をエッチング技術
により除去する。そして、残留せる第１及び第２のゲー
ト電極形成材料膜４，９並びに残留せる第１の絶縁膜
（サイドウォール）１４をマスクとして半導体基板１に
イオン注入技術により第１導電型不純物を高濃度に導入
して高濃度不純物拡散層たるソース及びドレイン１５を
形成する。そして、適宜のアニール（例えばＲＴＡによ
る１０００℃で１０秒間のアニール）を施す。
し、図３（ｂ）に示されているように、第１及び第２の
ゲート電極形成材料膜４，９の周囲に、低濃度不純物拡
散層１２と対応して第１の絶縁膜１４を残留させてサイ
ドウォールを形成する。そして、残留せる第１の膜１０
をエッチング技術により除去し、これにより露出せしめ
られた第１のゲート電極形成材料膜４をエッチング技術
により除去する。そして、残留せる第１及び第２のゲー
ト電極形成材料膜４，９並びに残留せる第１の絶縁膜
（サイドウォール）１４をマスクとして半導体基板１に
イオン注入技術により第１導電型不純物を高濃度に導入
して高濃度不純物拡散層たるソース及びドレイン１５を
形成する。そして、適宜のアニール（例えばＲＴＡによ
る１０００℃で１０秒間のアニール）を施す。
【００３３】次に、以上のようにして形成された構造の
上に、図３（ｃ）に示されているように、常法により、
第２の絶縁膜２０を形成し、該第２の絶縁膜２０にコン
タクトホール１６を形成し、第２の絶縁膜２０上に配線
１７を形成する。該配線１７はコンタクトホール１６を
経由して上記ソース及びドレイン１５と接続せしめられ
ている。かくして、ＬＳＩ半導体装置を得る。
上に、図３（ｃ）に示されているように、常法により、
第２の絶縁膜２０を形成し、該第２の絶縁膜２０にコン
タクトホール１６を形成し、第２の絶縁膜２０上に配線
１７を形成する。該配線１７はコンタクトホール１６を
経由して上記ソース及びドレイン１５と接続せしめられ
ている。かくして、ＬＳＩ半導体装置を得る。
【００３４】以上の様に、本実施形態では、上記溝を形
成した領域に正確に対応して低濃度不純物拡散層１２及
び反対導電型不純物層１３及びサイドウォール１４の全
てが形成され、該サイドウォール１４の外側の領域に正
確に対応してソース及びドレイン１５が形成されるの
で、ソース及びドレイン１５と低濃度不純物拡散層１２
及び反対導電型不純物層１３とチャネル領域３とが所望
位置にかつ隣接するものどうしが互いにそれぞれ必要最
小限に接触して配置される。従って、ＬＤＤポケット構
造をもつ半導体装置において素子構造が微細化しても、
ＭＯＳトランジスタのソース・ドレイン拡散層の容量を
十分に低減でき、半導体装置の動作速度を向上させるこ
とができる。
成した領域に正確に対応して低濃度不純物拡散層１２及
び反対導電型不純物層１３及びサイドウォール１４の全
てが形成され、該サイドウォール１４の外側の領域に正
確に対応してソース及びドレイン１５が形成されるの
で、ソース及びドレイン１５と低濃度不純物拡散層１２
及び反対導電型不純物層１３とチャネル領域３とが所望
位置にかつ隣接するものどうしが互いにそれぞれ必要最
小限に接触して配置される。従って、ＬＤＤポケット構
造をもつ半導体装置において素子構造が微細化しても、
ＭＯＳトランジスタのソース・ドレイン拡散層の容量を
十分に低減でき、半導体装置の動作速度を向上させるこ
とができる。
【００３５】また、本実施形態では、ゲート電極を形成
するのに第１のゲート電極形成材料膜４と第２のゲート
電極形成材料膜９とを用いているので、第１のゲート電
極形成材料膜４の部分的除去の際に第２のゲート電極形
成材料膜９がゲート形成領域の第１のゲート電極形成材
料膜４を保護し、そして所望の特性をもつ２層構造のゲ
ート電極が容易に得られる。
するのに第１のゲート電極形成材料膜４と第２のゲート
電極形成材料膜９とを用いているので、第１のゲート電
極形成材料膜４の部分的除去の際に第２のゲート電極形
成材料膜９がゲート形成領域の第１のゲート電極形成材
料膜４を保護し、そして所望の特性をもつ２層構造のゲ
ート電極が容易に得られる。
【００３６】尚、上述の工程において、図２（ｃ）に示
されている低濃度不純物拡散層１２及び反対導電型不純
物層１３を形成する工程と、図２（ｄ）に示されている
第１のゲート電極形成材料膜４のエッチング工程とは、
順序を逆にしてもよい。
されている低濃度不純物拡散層１２及び反対導電型不純
物層１３を形成する工程と、図２（ｄ）に示されている
第１のゲート電極形成材料膜４のエッチング工程とは、
順序を逆にしてもよい。
【００３７】また、以上の説明では、第１のゲート電極
材料がポリシリコンで、第２の電極材料がＷＳｉである
としているが、これらの電極材料としては、その他Ｍ
ｏ，Ｗ，Ｔａ，Ｓｉや上記の他のシリサイド材料であっ
てもよい。また、第１の電極形成材料と第２の電極形成
材料とは同一（例えばいずれもポリシリコン）であって
もよい。
材料がポリシリコンで、第２の電極材料がＷＳｉである
としているが、これらの電極材料としては、その他Ｍ
ｏ，Ｗ，Ｔａ，Ｓｉや上記の他のシリサイド材料であっ
てもよい。また、第１の電極形成材料と第２の電極形成
材料とは同一（例えばいずれもポリシリコン）であって
もよい。
【００３８】更に、以上の説明では、第１の膜及び第２
の膜が絶縁膜であるとしているが、これらの膜は、Ｗ，
ＴｉＮやその他の金属膜であってもよい。
の膜が絶縁膜であるとしているが、これらの膜は、Ｗ，
ＴｉＮやその他の金属膜であってもよい。
【００３９】図４は、本発明による半導体装置の製造方
法の他の実施形態を示す模式的断面図である。
法の他の実施形態を示す模式的断面図である。
【００４０】本実施形態では、先ず、上記図１（ａ）〜
図２（ｄ）に関し説明したと同様の工程を実行する。こ
れにより、図４（ａ）に示される構造が形成される。
図２（ｄ）に関し説明したと同様の工程を実行する。こ
れにより、図４（ａ）に示される構造が形成される。
【００４１】次に、図４（ｂ）に示されているように、
残留せる第１の膜１０をエッチング技術により除去し、
これにより露出せしめられた第１のゲート電極形成材料
膜４をエッチング技術により除去する。
残留せる第１の膜１０をエッチング技術により除去し、
これにより露出せしめられた第１のゲート電極形成材料
膜４をエッチング技術により除去する。
【００４２】尚、以上の工程に代えて、上記図１（ａ）
〜図２（ｃ）に関し説明したと同様の工程を実行した後
に、残留せる第１の膜１０をエッチング技術により除去
し、次いで露出せる第１のゲート電極形成材料膜４をエ
ッチング技術により除去してもよい。
〜図２（ｃ）に関し説明したと同様の工程を実行した後
に、残留せる第１の膜１０をエッチング技術により除去
し、次いで露出せる第１のゲート電極形成材料膜４をエ
ッチング技術により除去してもよい。
【００４３】次に、第１の絶縁膜（例えば酸化シリコン
膜）を１０００Å程度の厚さに形成し、該第１の絶縁膜
をエッチバックして、図４（ｃ）に示されているよう
に、第１及び第２のゲート電極形成材料膜４，９の周囲
に、低濃度不純物拡散層１２と対応して第１の絶縁膜を
残留させてサイドウォール１４を形成する。そして、残
留せる第１及び第２のゲート電極形成材料膜４，９並び
に残留せる第１の絶縁膜（サイドウォール）１４をマス
クとして半導体基板１にイオン注入技術により第１導電
型不純物を高濃度に導入して高濃度不純物拡散層たるソ
ース及びドレイン１５を形成する。そして、適宜のアニ
ール（例えばＲＴＡによる１０００℃で１０秒間のアニ
ール）を施す。
膜）を１０００Å程度の厚さに形成し、該第１の絶縁膜
をエッチバックして、図４（ｃ）に示されているよう
に、第１及び第２のゲート電極形成材料膜４，９の周囲
に、低濃度不純物拡散層１２と対応して第１の絶縁膜を
残留させてサイドウォール１４を形成する。そして、残
留せる第１及び第２のゲート電極形成材料膜４，９並び
に残留せる第１の絶縁膜（サイドウォール）１４をマス
クとして半導体基板１にイオン注入技術により第１導電
型不純物を高濃度に導入して高濃度不純物拡散層たるソ
ース及びドレイン１５を形成する。そして、適宜のアニ
ール（例えばＲＴＡによる１０００℃で１０秒間のアニ
ール）を施す。
【００４４】次に、以上のようにして形成された構造の
上に、図４（ｄ）に示されているように、常法により、
第２の絶縁膜２０を形成し、該第２の絶縁膜２０にコン
タクトホール１６を形成し、第２の絶縁膜２０上に配線
１７を形成する。該配線１７はコンタクトホール１６を
経由して上記ソース及びドレイン１５と接続せしめられ
ている。かくして、ＬＳＩ半導体装置を得る。
上に、図４（ｄ）に示されているように、常法により、
第２の絶縁膜２０を形成し、該第２の絶縁膜２０にコン
タクトホール１６を形成し、第２の絶縁膜２０上に配線
１７を形成する。該配線１７はコンタクトホール１６を
経由して上記ソース及びドレイン１５と接続せしめられ
ている。かくして、ＬＳＩ半導体装置を得る。
【００４５】本実施形態では、上記溝を形成した領域に
正確に対応して低濃度不純物拡散層１２及び反対導電型
不純物層１３が形成され、上記溝を形成した領域に対応
してサイドウォール１４が形成され、該サイドウォール
１４の外側の領域に正確に対応してソース及びドレイン
１５が形成されるので、ソース及びドレイン１５と低濃
度不純物拡散層１２及び反対導電型不純物層１３とチャ
ネル領域３とが所望位置にかつ隣接するものどうしが互
いにそれぞれ最小限に接触して配置される。従って、Ｌ
ＤＤポケット構造をもつ半導体装置において素子構造が
微細化しても、ＭＯＳトランジスタのソース・ドレイン
拡散層の容量を低減でき、半導体装置の動作速度を向上
させることができる。
正確に対応して低濃度不純物拡散層１２及び反対導電型
不純物層１３が形成され、上記溝を形成した領域に対応
してサイドウォール１４が形成され、該サイドウォール
１４の外側の領域に正確に対応してソース及びドレイン
１５が形成されるので、ソース及びドレイン１５と低濃
度不純物拡散層１２及び反対導電型不純物層１３とチャ
ネル領域３とが所望位置にかつ隣接するものどうしが互
いにそれぞれ最小限に接触して配置される。従って、Ｌ
ＤＤポケット構造をもつ半導体装置において素子構造が
微細化しても、ＭＯＳトランジスタのソース・ドレイン
拡散層の容量を低減でき、半導体装置の動作速度を向上
させることができる。
【００４６】また、本実施形態では、ゲート電極を形成
するのに第１のゲート電極形成材料膜４と第２のゲート
電極形成材料膜９とを用いているので、第１のゲート電
極形成材料膜４の部分的除去の際に第２のゲート電極形
成材料膜９がゲート形成領域の第１のゲート電極形成材
料膜４を保護し、そして所望の特性をもつ２層構造のゲ
ート電極が容易に得られる。
するのに第１のゲート電極形成材料膜４と第２のゲート
電極形成材料膜９とを用いているので、第１のゲート電
極形成材料膜４の部分的除去の際に第２のゲート電極形
成材料膜９がゲート形成領域の第１のゲート電極形成材
料膜４を保護し、そして所望の特性をもつ２層構造のゲ
ート電極が容易に得られる。
【００４７】
【発明の効果】以上述べたように、本発明によれば、溝
を形成した領域に正確に対応して低濃度不純物拡散層及
び反対導電型不純物層が形成され、溝を形成した領域に
正確に対応してサイドウォールが形成され、該サイドウ
ォールの外側の領域に正確に対応してソース及びドレイ
ン１５が形成されるので、ソース及びドレインと低濃度
不純物拡散層及び反対導電型不純物層とチャネル領域と
が所望位置にかつ隣接するものどうしが互いにそれぞれ
必要最小限に接触して配置される。従って、ＬＤＤポケ
ット構造をもつ半導体装置において素子構造が微細化し
ても、ＭＯＳトランジスタのソース・ドレイン拡散層の
容量を低減でき、半導体装置の動作速度を向上させるこ
とができる。
を形成した領域に正確に対応して低濃度不純物拡散層及
び反対導電型不純物層が形成され、溝を形成した領域に
正確に対応してサイドウォールが形成され、該サイドウ
ォールの外側の領域に正確に対応してソース及びドレイ
ン１５が形成されるので、ソース及びドレインと低濃度
不純物拡散層及び反対導電型不純物層とチャネル領域と
が所望位置にかつ隣接するものどうしが互いにそれぞれ
必要最小限に接触して配置される。従って、ＬＤＤポケ
ット構造をもつ半導体装置において素子構造が微細化し
ても、ＭＯＳトランジスタのソース・ドレイン拡散層の
容量を低減でき、半導体装置の動作速度を向上させるこ
とができる。
【００４８】また、本発明によれば、チャネル領域形成
とゲート電極形成との重ね合わせの余裕並びに反対導電
型不純物層形成とゲート電極形成との重ね合わせ余裕の
全てを考慮しなくともよいので、製造歩留を低下させる
ことなしに、ＬＤＤポケット構造をもつ半導体装置にお
いてＭＯＳトランジスタのソース・ドレイン拡散層容量
の低減と小型化との双方を実現することができる。
とゲート電極形成との重ね合わせの余裕並びに反対導電
型不純物層形成とゲート電極形成との重ね合わせ余裕の
全てを考慮しなくともよいので、製造歩留を低下させる
ことなしに、ＬＤＤポケット構造をもつ半導体装置にお
いてＭＯＳトランジスタのソース・ドレイン拡散層容量
の低減と小型化との双方を実現することができる。
【００４９】更に、本発明によれば、ゲート電極を形成
するのに第１のゲート電極形成材料膜と第２のゲート電
極形成材料膜とを用いているので、第１のゲート電極形
成材料膜の部分的除去の際に第２のゲート電極形成材料
膜がゲート形成領域の第１のゲート電極形成材料膜を保
護し、そして所望の特性をもつ２層構造のゲート電極が
容易に得られる。
するのに第１のゲート電極形成材料膜と第２のゲート電
極形成材料膜とを用いているので、第１のゲート電極形
成材料膜の部分的除去の際に第２のゲート電極形成材料
膜がゲート形成領域の第１のゲート電極形成材料膜を保
護し、そして所望の特性をもつ２層構造のゲート電極が
容易に得られる。
【図１】本発明による半導体装置の製造方法の一実施形
態を示す模式的断面図である。
態を示す模式的断面図である。
【図２】本発明による半導体装置の製造方法の一実施形
態を示す模式的断面図である。
態を示す模式的断面図である。
【図３】本発明による半導体装置の製造方法の一実施形
態を示す模式的断面図である。
態を示す模式的断面図である。
【図４】本発明による半導体装置の製造方法の他の実施
形態を示す模式的断面図である。
形態を示す模式的断面図である。
【図５】従来の半導体装置の製造方法の説明のための模
式的断面図である。
式的断面図である。
【図６】従来の半導体装置の製造方法の説明のための模
式的断面図である。
式的断面図である。
１ 半導体基板 ２ ゲート絶縁膜 ３ チャネル領域 ４ 第１のゲート電極形成材料膜 ９ 第２のゲート電極形成材料膜 １０ 第１の膜 １１ 第２の膜 １２ 低濃度不純物拡散層 １３ 反対導電型不純物層 １４ 第１の絶縁膜（サイドウォール） １５ ソース及びドレイン １６ コンタクトホール １７ 配線 １８ 素子分離領域 ２０ 第２の絶縁膜
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成し、
その上に第１のゲート電極形成材料膜を形成する工程
と、 その上に第１の膜を形成し、該第１の膜のゲート電極形
成予定領域に対応する領域部分を選択的に除去して開口
を形成する工程と、 前記第１の膜の開口の内側側壁近傍において前記第１の
ゲート電極形成材料膜上に第２の膜を形成し、その内側
の前記第１のゲート電極形成材料膜の領域を露出させる
工程と、 前記第１の膜及び前記第２の膜をマスクとして前記半導
体基板にチャネル領域用不純物を導入してチャネル領域
を形成する工程と、 前記第２の膜の内側にて露出せる前記第１のゲート電極
形成材料膜の上に第２のゲート電極形成材料膜を形成す
る工程と、 前記第１の膜及び前記第２のゲート電極形成材料膜をマ
スクとして前記第２の膜を除去して前記第１の膜と前記
第２のゲート電極形成材料膜との間に溝を形成し、前記
溝に対応する領域の前記第１のゲート電極形成材料膜の
領域を露出させる工程と、 前記溝を介して前記半導体基板に不純物を導入して低濃
度不純物拡散層を形成する工程と、 前記半導体基板に前記低濃度不純物拡散層の下方に該低
濃度不純物拡散層とは反対の導電型の不純物を導入する
工程と、 前記溝形成後に残留せる前記第１の膜を除去し、前記第
２のゲート電極形成材料膜の下の領域以外の前記第１の
ゲート電極形成材料膜部分を除去する工程と、 前記第２のゲート電極形成材料膜とその下に残留せる前
記第１のゲート電極形成材料膜との側壁を覆うように絶
縁膜からなるサイドウォールを形成する工程と、 前記残留せる第１及び第２のゲート電極形成材料膜並び
に前記サイドウォールをマスクとして前記半導体基板に
高濃度に不純物を導入してソース及びドレインを形成す
る工程とを含み、 前記第２のゲート電極形成材料膜とその下に残留せる前
記第１のゲート電極形 成材料膜との側壁を覆うように絶
縁膜からなるサイドウォールを形成する工程を、露出面
上に前記絶縁膜の材料の層を形成し、該絶縁膜の材料の
層をエッチバックして前記絶縁膜を前記溝に対応する領
域にのみ残留させることにより行い、 前記露出面上での前記絶縁膜の材料の層の形成を、前記
溝形成後に残留せる前記第１の膜の除去と、前記第２の
ゲート電極形成材料膜の下の領域以外の前記第１のゲー
ト電極形成材料膜部分の除去とに先立って行う ことを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の膜の開口の内側側壁近傍にお
いて前記第１のゲート電極形成材料膜上に第２の膜を形
成し、その内側の前記第１のゲート電極形成材料膜の領
域を露出させる工程を、 露出面上に前記第２の膜の材料の層を形成し、該第２の
膜の材料の層をエッチバックして前記第１の膜の開口の
内側側壁近傍に前記第２の膜を残留させ、その内側の前
記第１のゲート電極形成材料膜の領域を露出させること
により行うことを特徴とする、請求項１に記載の半導体
装置の製造方法。 - 【請求項３】 前記溝を介して前記半導体基板に不純物
を導入して低濃度不純物拡散層を形成する工程と、前記
半導体基板に前記低濃度不純物拡散層の下方に該低濃度
不純物拡散層とは反対の導電型の不純物を導入する工程
とを、 前記溝に対応する領域に前記第１のゲート電極形成材料
膜が存在するうちに行うことを特徴とする、請求項１〜
２のいずれかに記載の半導体装置の製造方法。 - 【請求項４】 前記溝を介して前記半導体基板に不純物
を導入して低濃度不純物拡散層を形成する工程と、前記
半導体基板に前記低濃度不純物拡散層の下方に該低濃度
不純物拡散層とは反対の導電型の不純物を導入する工程
とを、 前記溝に対応する領域から前記第１のゲート電極形成材
料膜を除去した後に行うことを特徴とする、請求項１〜
２のいずれかに記載の半導体装置の製造方法。
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|---|---|---|---|
| JP09229279A JP3125726B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
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| JP09229279A JP3125726B2 (ja) | 1997-08-26 | 1997-08-26 | 半導体装置の製造方法 |
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| JPH1168090A JPH1168090A (ja) | 1999-03-09 |
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