KR100402102B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 딥 펀치-쓰로우와 숏채널 효과를 개선한 반도체소자의 트랜지스터 제조방법에 관한 것으로, 반도체 기판 상부에 패드 산화막과 제 1 절연막을 증착한 후, 상기 제 1 절연막을 선택적으로 패터닝하는 단계와, 상기 패터닝된 제 1 절연막 양측면에 제 1 스페이서 절연막을 형성하는 단계와, 상기 제 1 스페이서 절연막을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 반도체 기판에 제 1 펀치-쓰로우 방지영역 및 채널 문턱전압 컨트롤 영역을 형성하는 단계와, 상기 제 1 스페이서 절연막을 마스크로 이용한 식각 공정으로 상기 패드 산화막을 식각한 후, 노출된 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 패턴을 형성하는 단계와, 상기 제 1 스페이서 절연막을 제거한 후, 상기 제 1 절연막 및 게이트 패턴을 마스크로 이용한 이온주입 공정으로 셀 영역에 제 2 펀치-쓰로우 방지영역을 형성하고, 주변영역에 할로우 영역을 형성하는 단계와, 상기 제 1 절연막을 제거한 후, 상기 게이트 패턴을 포함한 전면에 제 2 절연막을 형성하는 단계와, 상기 게이트 패턴 양측의 반도체 기판에 저농도 불순물 영역을 형성하는 단계와, 상기 게이트 패턴 양측면에 제 2 스페이서 절연막을 형성하는 단계와, 상기 제 2 스페이서 절연막을 마스크로 이용한 이온주입 공정을 통해 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 셀 트랜지스터의 딥 펀치-쓰로우(deep punch-through) 억제를 개선시킴과 동시에 주변영역 트랜지스터의 숏채널 효과(short channel effect)를 개선시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 점점 고집적화되면서 디자인 루울(design rule)이 감소하는 추세에 있으며, 이에 따라 숏-채널 게이트 트랜지스터(short channel gate transistor)가 요구되고 있다. 그러나, 포토(photo) 및 관련장비의 한계로 트랜지스터의 숏-채널 게이트를 정의하는데 많은 어려움이 발생되고 있다. 이를 해결하기 위해 여러 가지 기술적인 접근이 시도되고 있다.
그리고 게이트 채널 길이(gate channel length)의 감소로 인해 숏-채널 효과 및 펀치-쓰로우 현상 발생 등의 문제가 야기되고 있는데, 이 문제를 개선하기 위한 노력이 여러 방면에서 이루어지고 있다.
또한, 최적화된 트랜지스터 특성 확보를 위한 소오스/드레인 엔지니어링(source/drain engineering) 즉, 고성능 트랜지스터(high performance transistor) 확보 엔지니어링(engineering)에 많은 어려움이 있다.
도 1a는 일반적인 트랜지스터의 단면도이고, 도 1b는 도 1a의 등가 회로도이다.
상기 일반적인 트랜지스터의 동작 특성은 게이트에 문턱전압(Vt) 이상의 전압이 인가되면 드레인과 소오스 사이에 채널이 형성되어 드레인과 소오스간에 전류(current)가 흘러 온상태가 되지만, 게이트에 문턱전압(Vt) 이하의 전압이 인가되면, 드레인과 소오스간 전류가 차단되어 오프상태가 된다. 이러한 스위칭(switching) 특성은 트랜지스터의 대표적인 역할 중의 하나이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 트랜지스터 제조방법에 대하여 설명하기로 한다.
도 2a 내지 도 2c는 종래의 반도체 소자의 트랜지스터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(10)을 셀 영역과 주변영역을 정의한 후, 상기 반도체 기판(10)의 전면에 산화공정을 이용하여 패드 산화막(11)을 증착한다. 이어, 상기 반도체 기판(11) 전면에 펀치-쓰로우 스톱 이온주입 공정을 이용하여 펀치-쓰로우 방지영역(12)을 형성한 후, 채널 문턱전압 컨트롤 이온주입 공정을 이용하여 채널 문턱전압 컨트롤 영역(13)을 형성한다.
도 2b에 도시한 바와 같이 상기 패드 산화막(11)을 제거한 후, 전면에 게이트 절연막(14), 제 1 및 제 2 도전층(15)(16) 그리고 제 1 절연막(17)을 순차적으로 증착한 후, 선택적으로 패터닝하여 셀 영역 및 주변영역에 복수개의 게이트 패턴(18a,18b)을 형성한다. 여기서, 게이트 패턴(18a)은 셀 영역의 패턴이고, 게이트 패턴(18b)은 주변영역의 패턴이다.
이어, 저농도 불순물 이온주입 공정을 이용하여 상기 게이트 패턴(18a,18b) 양측의 반도체 기판(100)에 LDD 영역(19)을 형성한 후, 상기 주변영역에 기울기를 갖는 할로우(halo) 불순물 이온주입 공정을 이용하여 상기 LDD 영역(19) 하부에 할로우 영역(20)을 형성한다.
도 2c에 도시한 바와 같이 상기 게이트 패턴(18a,18b)을 포함한 전면에 제 2 절연막을 증착하고, 에치백 공정을 이용하여 상기 게이트 패턴(18a,18b) 양측면에 스페이서 절연막(21)를 형성한다. 이때, 상기 스페이서 절연막(21)은 질화막으로 형성된다.
이어, 상기 스페이서 절연막(21)을 마스크로 이용하여 불순물 이온주입 공정을 이용하여 반도체 기판(10)에 소오스/드레인 영역(22)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있다.
각 트랜지스터별로 문턱전압, 펀치-쓰로우, 할로우 이온주입 그리고 소오스/드레인 정션 형성 이온주입들이 상호 카운터 도핑 영역(counter doping region)발생에 따른 숏채널 트랜지스터 소자의 특성 미세 조정이 어렵다.
따라서, 셀 영역의 트랜지스터 경우 채널길이 감소에 따른 펀치-쓰로우 특성 열화로 인해 딥 펀치-쓰로우(deep punch-through) 억제 현상이 나타난다.
또한, 주변영역 트랜지스터의 경우, 숏채널 효과 개선용으로 기울기를 갖는 할로우 이온주입을 이용하고 있으나 고속을 요구하는 숏채널 트랜지스터에는 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 펀치-쓰로우 이온주입과 채널 문턱전압 컨트롤 이온주입을 원하는 영역에 실시하여 숏채널 효과 및 딥 펀치-쓰로우 억제를 개선시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1a는 일반적인 트랜지스터의 단면도이고, 도 1b는 도 1a의 등가 회로도
도 2a 내지 도 2c는 종래의 반도체 소자의 트랜지스터 제조방법을 나타낸 공정 단면도
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 패드 산화막
102 : 절연막 103 : 제 1 포토레지스트
104a : 제 1 스페이서 절연막 105 : 제 1 펀치-쓰로우 방지영역
106 : 채널 문턱전압 컨트롤 영역 107 : 게이트 절연막
108 : 제 1 도전층 109 : 제 2 도전층
110a,110b : 게이트 패턴 111 : 제 2 펀치-쓰로우 방지영역
112 : 할로우 영역 113 : 절연막
114 : 저농도 불순물 영역 115a : 제 2 스페이서 절연막
116 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 셀 영역 및 주변영역을 갖는 반도체 소자의 트랜지스터 제조방법에 있어서, 반도체 기판 상부에 패드 산화막과 제 1 절연막을 증착한 후, 상기 제 1 절연막을 선택적으로 패터닝하는 단계; 상기 패터닝된 제 1 절연막 양측면에 제 1 스페이서 절연막을 형성하는 단계; 상기 제 1 스페이서 절연막을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 반도체 기판에 제 1 펀치-쓰로우 방지영역 및 채널 문턱전압 컨트롤 영역을 형성하는 단계; 상기 제 1 스페이서 절연막을 마스크로 이용한 식각 공정으로 상기 패드 산화막을 식각한 후, 노출된 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트 패턴을 형성하는 단계; 상기 제 1 스페이서 절연막을 제거한 후, 상기 제 1 절연막 및 게이트 패턴을 마스크로 이용한 이온주입 공정으로 상기 셀 영역에 제 2 펀치-쓰로우 방지영역을 형성하고, 상기 주변영역에 할로우 영역을 형성하는 단계; 상기 제 1 절연막을 제거한 후, 상기 게이트 패턴을 포함한 전면에 제 2 절연막을 형성하는 단계; 상기 게이트 패턴 양측의 반도체 기판에 저농도 불순물 영역을 형성하는 단계; 상기 게이트 패턴 양측면에 제 2 스페이서 절연막을 형성하는 단계; 및 상기 제 2 스페이서 절연막을 마스크로 이용한 이온주입 공정을 통해 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 절연막은 고온저압 증착법(High temperature Low pressure Deposition : HLD)에 의해 형성되는 것을 특징으로 한다.
또한, 상기 제 1 및 제 2 스페이서 절연막과 상기 제 2 절연막은 질화막인 것을 특징으로 한다.
또한, 상기 게이트 패턴의 형성단계는 상기 게이트 절연막을 포함한 전면에 제 1 도전층과 제 2 도전층을 차례로 증착하는 단계와, 상기 제 1, 제 2 도전층에 CMP 공정을 이용하여 상기 제 1 스페이서 절연막을 완전히 노출시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 도전층은 도핑된 폴리실리콘 재료로 형성되고, 제 2 도전층은 WSiX재료로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 트랜지스터 제조방법에 대하여 상세히 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이 반도체 기판(100)에 셀 영역 및 주변영역을 정의한 후, 반도체 기판(100) 전면에 패드 산화막(101)과 절연막(102)을 증착하고, 상기 절연막(102)상에 제 1 포토레지스트(103)을 증착하고 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 절연막(102)은 증착은 고온저압 증착법(High temperature Low pressure Deposition : HLD)을 이용한다.
그리고 상기 패터닝된 제 1 포토레지스트(103)를 마스크로 이용하여 상기 절연막(102)을 식각한다.
도 3b에 도시한 바와 같이 상기 패터닝된 포토레지스트(103)를 제거한 후, 상기 절연막(102)을 포함한 전면에 절연막(104)을 증착한 후, 에치백 공정을 이용하여 상기 절연막(102)의 양측벽에 제 1 스페이서 절연막(104a)을 형성한다. 이때, 상기 절연막(104)은 질화막이다.
이어, 상기 제 1 스페이서 절연막(104a)을 마스크로 이용하여 펀치-쓰로우 스톱용 불순물 이온주입 공정을 통해 상기 반도체 기판(100)에 제 1 펀치-쓰로우 방지영역(105)을 형성한 후, 채널 문턱전압 컨트롤 이온주입 공정을 통해 상기 반도체 기판(100)에 채널 문턱전압 컨트롤 영역(106)을 형성한다.
도 3c에 도시한 바와 같이 상기 제 1 스페이서 절연막(104a)을 마스크로 이용한 식각 공정으로 선택적으로 상기 패드 산화막(101)을 식각한 후, 노출된 기판(100)상에 게이트 절연막(107)을 형성한다.
도 3d에 도시한 바와 같이 상기 게이트 절연막(107)을 포함한 절연막(102)상에 제 1 도전층(108)과 제 2 도전층(109)을 차례로 증착한다. 이때, 상기 제 1 도전층(108)은 도핑된 폴리층이고, 상기 제 2 도전층(109)은 WSiX이다.
이어, 상기 제 1, 제 2 도전층(108)(109)에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 게이트 패턴(110a,110b)을 형성한다. 이때, 상기 CMP 공정에 의해 상기 제 1 스페이서 절연막(104a)이 완전히 노출되도록 한다.
도 3e에 도시한 바와 같이 상기 제 1 스페이서 절연막(104a)을 제거한 후, 전면에 제 2 포토레지스트(도면에 도시하지 않았음)를 증착한 후, 상기 주변영역에만 남도록 패터닝한다.
그리고 상기 패터닝된 제 2 포토레지스트를 마스크로 이용하여 펀치-쓰로우 스톱용 이온주입 공정을 통해 상기 셀 영역의 게이트 패턴(110a) 양측의 반도체 기판(100)에 제 2 펀치-쓰로우 방지영역(111)을 형성한다.
이어, 상기 패터닝된 제 2 포토레지스트를 제거한 후, 전면에 제 3 포토레지스트(도면에 도시하지 않았음)를 증착한 후, 상기 셀 영역에만 남도록 패터닝한다.
그리고 상기 패터닝된 제 3 포토레지스트를 마스크로 이용하여 할로우 이온주입 공정을 통해 상기 주변영역의 게이트 패턴(110b) 양측의 반도체 기판(100)에 에 할로우 영역(112)을 형성한다.
도 3f에 도시한 바와 같이 상기 패터닝된 제 3 포토레지스트를 제거한 후, 제 1 절연막(102)을 제거하고, 상기 패드 산화막(101)을 제거한다.
이어, 상기 게이트 패턴(110a,110b)을 포함한 반도체 기판(100) 전면에 절연막(113)을 형성하고, 저농도 불순물 이온주입 공정을 이용하여 상기 게이트 패턴(110a,110b) 양측의 반도체 기판에 저농도 불순물 영역(114) 즉, LDD(Lightly Doped Drain)영역을 형성한다. 이때, 상기 절연막(113)은 질화막이다.
여기서, 상기 절연막(113)을 질화막으로 사용하므로 종래에 비해 버퍼 산화막을 제거하는 공정이 필요없고, 후속 공정에서 형성된 소오스/드레인 이온주입 마스크로 사용될 스페이서 절연막으로 활용할 수 있다.
도 3g에 도시한 바와 같이 상기 절연막(113)을 포함한 전면에 절연막(115)을 증착하고, 에치백 공정을 이용하여 상기 게이트 패턴(110a,110b) 양측면에 제 2 스페이서 절연막(115a)을 형성한다. 이때, 상기 절연막(115)은 질화막이다.
이어, 상기 제 2 스페이서 절연막(115a)을 마스크로 이용한 이온주입 공정을 통해 소오스/드레인 영역(116)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 트랜지스터 제조방법에 의하면, 제 1 스페이서 절연막을 마스크로 이용하여 펀치-쓰로우 방지영역과 채널 문턱전압 컨트롤 영역을 해당 영역에만 선택적으로 형성하므로 이후, 소오스/드레인 영역과의 카운터 도핑(counter doping)을 방지할 수 있다.
따라서, 트랜지스터의 미세 조정이 가능하여 고집적화에 적당하다.
그리고 제 1 스페이서 절연막의 길이를 조절하여 숏채널 게이트를 형성하므로 관련장비와 무관하게 숏채널 게이트 형성이 용이하다.
또한, 숏채널 개선용인 할로우 이온주입 공정을 고온저압 증착법을 이용하여 증착한 절연막과 게이트 패턴을 마스크로 이용하므로 해당영역에만 기울기 없이 깊이 형성할 수 있어 쓰로우-풋(Through-Put) 측면을 향상시킬 수 있다.
그리고 셀 영역에는 해당영역에 추가적으로 펀치-쓰로우 스톱 이온주입 공정을 실시하므로 딥 펀치-쓰로우 억제현상을 개선시킬 수 있다.
Claims (5)
- 셀 영역 및 주변영역을 갖는 반도체 소자의 트랜지스터 제조방법에 있어서,반도체 기판 상부에 패드 산화막과 제 1 절연막을 증착한 후, 상기 제 1 절연막을 선택적으로 패터닝하는 단계;상기 패터닝된 제 1 절연막 양측면에 제 1 스페이서 절연막을 형성하는 단계;상기 제 1 스페이서 절연막을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 반도체 기판에 제 1 펀치-쓰로우 방지영역 및 채널 문턱전압 컨트롤 영역을 형성하는 단계;상기 제 1 스페이서 절연막을 마스크로 이용한 식각 공정으로 상기 패드 산화막을 식각한 후, 노출된 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 게이트 패턴을 형성하는 단계;상기 제 1 스페이서 절연막을 제거한 후, 상기 제 1 절연막 및 게이트 패턴을 마스크로 이용한 이온주입 공정으로 상기 셀 영역에 제 2 펀치-쓰로우 방지영역을 형성하고, 상기 주변영역에 할로우 영역을 형성하는 단계;상기 제 1 절연막을 제거한 후, 상기 게이트 패턴을 포함한 전면에 제 2 절연막을 형성하는 단계;상기 게이트 패턴 양측의 반도체 기판에 저농도 불순물 영역을 형성하는 단계;상기 게이트 패턴 양측면에 제 2 스페이서 절연막을 형성하는 단계; 및상기 제 2 스페이서 절연막을 마스크로 이용한 이온주입 공정을 통해 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막은 고온저압 증착법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 스페이서 절연막과 상기 제 2 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 패턴의 형성단계는 상기 게이트 절연막을 포함한 전면에 제 1 도전층과 제 2 도전층을 차례로 증착하는 단계와;상기 제 1 및 제 2 도전층에 CMP 공정을 이용하여 상기 제 1 스페이서 절연막을 완전히 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 4 항에 있어서,상기 제 1 도전층은 도핑된 폴리실리콘 재료로 형성되고, 제 2 도전층은 WSiX재료로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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