KR20040057825A - 반도체 소자의 게이트 전극 제조 방법 - Google Patents

Abstract

본 발명은 나이트라이드 스페이서를 이용하여 고성능의 포토 식각 장비를 사용하지 않고 딥 서브미크론 프로세스(Deep submicron process)를 가능하도록한 반도체 소자의 게이트 전극 제조 방법에 관한 것으로, 반도체 기판의 전면에 산화막을 형성하고 선택적으로 식각하여 게이트 형성 영역을 정의하는 단계;전면에 나이트라이드막을 형성하고 에치백하여 상기 패터닝된 산화막의 측면에 나이트라이드 스페이서를 형성하는 단계;전면에 게이트 전극을 형성하기 위해 게이트 산화막 및 폴리 실리콘층을 형성하고 평탄화하여 게이트 전극을 형성하는 단계;상기 산화막을 제거하고 해당 영역에 소오스/드레인 영역을 형성하는 단계;상기 나이트라이드 스페이서를 제거하고 해당 영역에 LDD 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 전극 제조 방법{Method for fabricating gate of semiconductor}

본 발명은 반도체 소자에 관한 것으로, 구체적으로 나이트라이드 스페이서를 이용하여 고성능의 포토 식각 장비를 사용하지 않고 딥 서브미크론 프로세스(Deep submicron process)를 가능하도록한 반도체 소자의 게이트 전극 제조 방법에 관한 것이다.

고집적화된 반도체 메모리 소자를 제조함에 있어서 게이트의 선폭을 줄여야함은 필연적이고, 이에 따라 게이트라인의 저항이 증가됨은 피할 수 없는 실정이다.

이전의 게이트를 형성하는 물질로 불순물이 도핑된 폴리실리콘이 사용되어 왔으나, 여러 면에서 사용의 한계를 나타내고 있다.

반도체 소자가 고집적화되어 감에 따라, 점차 회로 선폭의 사이즈도 이에 비례하여 감소되고 있다.

특히, 차세대 디바이스에서 게이트 전극은 0.10㎛ 이하의 선폭이 요구된다.

그러나 기존의 노광 장비로는 0.1㎛ 이하의 선폭으로 패터닝하기 매우 어려우며, 이를 위하여는 새로운 장비의 도입이 요구된다.

또한, 전자빔을 노광원으로 이용하는 경우는 공정 진행 시간이 많이 소요되므로, 수율이 감소하는 문제점이 있다.

이하에서 종래 기술의 반도체 소자의 게이트 전극에 관하여 설명하면 다음과 같다.

반도체 장치는 미세하고 고집적도로 형성되기 때문에, 게이트 절연막 또는 층의 두께가 얇고 게이트 전극이 미세하게 된다.

게이트 절연막의 두께 및 게이트 전극의 두께는 트랜지스터의 성능을 결정한다. 그러므로 박막의 게이트 절연막 상에 미세한 게이트 전극을 정밀하게 형성하는 기술이 필수적이다.

종래 기술에서 반도체 소자의 게이트 전극은 다음과 같이 제조된다.

먼저, 게이트 절연막이 반도체 기판 상에 형성되고 폴리실리콘막이 게이트 절연막 상에 형성된다.

포토리소그래피 기술을 사용함으로써, 게이트 전극을 형성하기 위한 마스크 패턴을 구비한 포토레지스트막이 실리콘막 상에 형성된다.

식각 마스크로서 포토레지스트막을 사용하여 선택적으로 패터닝하여 폴리 실리콘으로 만들어진 게이트 전극이 제조된다.

이와 같은 종래 기술에서는 게이트 전극의 폭은 포토리소그래피 기술에 의하여 형성된 대응하는 포토레지스트 패턴의 크기에 의하여 결정된다.

그러나 이와 같은 종래 기술의 반도체 소자의 게이트 전극 패터닝에 있어서는 다음과 같은 문제점이 있다.

종래 기술에서는 포토리소그래피 기술을 사용하여 형성될 수 있는 포토레지스트 패턴의 최소 크기보다 게이트 전극의 크기를 더 작게 형성하는 것은 불가능하다.

그러므로 딥 서브 미크론(deep submicron) 디바이스에 대한 구현은 고성능의포토/에치 장비를 사용하여야 한다.

이는 반도체 소자의 제조 비용을 증가시키고 양산 적용에 어려움을 갖게 한다.

본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극의 패터닝의 문제를 해결하기 위하여 안출한 것으로, 나이트라이드 스페이서를 이용하여 고성능의 포토 식각 장비를 사용하지 않고 딥 서브미크론 프로세스(Deep submicron process)를 가능하도록 한 반도체 소자의 게이트 전극 제조 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1k는 본 발명에 따른 반도체 소자의 게이트 전극 형성을 위한 공정 단면도

-도면의 주요 부분에 대한 부호의 설명-

11. 웰 영역 12. 소자 격리층

13. 문턱 전압 이온 주입층 14. 산화막

15. 포토레지스트 패턴 16. 나이트라이드

17. 나이트라이드 스페이서 18. 폴리 실리콘층

19. 소오스/드레인 영역 20. LDD 영역

21. 딥 서브미크론 선폭의 게이트 전극

22. 콘택 플러그 23. 금속 배선

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 제조 방법은 반도체 기판의 전면에 산화막을 형성하고 선택적으로 식각하여 게이트 형성 영역을 정의하는 단계;전면에 나이트라이드막을 형성하고 에치백하여 상기 패터닝된 산화막의 측면에 나이트라이드 스페이서를 형성하는 단계;전면에 게이트 전극을 형성하기 위해 게이트 산화막 및 폴리 실리콘층을 형성하고 평탄화하여 게이트 전극을 형성하는 단계;상기 산화막을 제거하고 해당 영역에 소오스/드레인 영역을 형성하는 단계;상기 나이트라이드 스페이서를 제거하고 해당 영역에 LDD 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 게이트 전극 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1a내지 도 1k는 본 발명에 따른 반도체 소자의 게이트 전극 형성을 위한 공정 단면도이다.

본 발명은 이전의 서브미크론 장비를 사용하여 딥 서브미크론의 프로세스를 구현 가능하도록 한 것이다.

본 발명에 따른 반도체 소자의 제조 공정은 먼저, 도 1a에서와 같이, 반도체 기판에 소자 격리층(13)을 형성하고 웰 영역(11)을 형성한다.

그리고 상기 웰 영역(11)의 표면내에 소자의 문턱 전압을 조절하기 위한 불순물 이온을 주입하여 문턱 전압 이온 주입층(12)을 형성한다.

이어, 도 1b에서와 같이, 전면에 산화막(14)을 형성하고 게이트 형성을 위한 스페이서를 형성하기 위한 영역을 정의하는 포토레지스트 패턴층(15)을 형성한다.

그리고 도 1c에서와 같이, 상기 포토레지스트 패턴층(15)을 마스크로 하여 상기 산화막(14)을 선택적으로 식각한다.

이어, 도 1d에서와 같이, 상기 패터닝된 산화막(14)을 포함하는 전면에 나이트라이드막(16)을 형성한다.

그리고 도 1e에서와 같이, 상기 나이트라이드막(16)을 에치백하여 상기 패터닝된 산화막(14)의 측면에 나이트라이드 스페이서(17)를 형성한다.

이어, 도 1f에서와 같이, 상기 나이트라이드 스페이서(17)를 포함하는 전면에 게이트 전극을 형성하기 위한 게이트 산화막 및 폴리 실리콘층(18)을 형성한다.

그리고 도 1g에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 평탄화 공정을 수행하여 폴리 실리콘층(18),나이트라이드 스페이서(17), 산화막(14)을 동시에 평탄화한다.

이어, 도 1h에서와 같이, 상기 산화막(14)을 제거하고 소오스/드레인 영역을 형성하기 위한 불순물 이온을 주입한다.

그리고 도 1i에서와 같이, 소오스/드레인 영여(19)이 형성된 후에 나이트라이드 스페이서(17)를 제거한다.

이어, 도 1j에서와 같이, LDD(Lightly Doped Drain) 이온 주입 공정을 진행하여 LDD 영역(20)을 형성한다.

그리고 도 1k에서와 같이, 딥 서브미크론 선폭의 게이트 전극(21)이 형성된 상태에서 층간 절연층들을 형성하고 콘택 플러그(22) 및 금속 배선(23)을 형성한다.

이와 같은 본 발명은 스페이서의 넓이가 일정하게 패터닝되는 것을 이용하는 것으로 원하는 크기보다 크게 스페이스를 만든 다음 스페이서를 이용하여 원하는 크기의 폴리 게이트가 형성될 수 있도록 폭을 조절한 다음 폴리 실리콘을 채워 넣는 것이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

이상에서 설명한 본 발명에 따른 반도체 소자의 게이트 전극 제조 방법은 다음과 같은 효과가 있다.

본 발명은 서브 미크론 장비를 사용하여 딥 서브미크론(deep submicron) 공정을 이루어낸 것으로 나이트라이드 스페이서를 이용하여 미세한 선폭을 갖는 게이트 전극을 형성할 수 있다.

이는 고가의 장비 및 복잡한 공정을 적용하지 않으므로 제조 비용 및 공정 진행 측면에서 유리하다.

또한, 스페이서 크기를 조절하는 것에 의해 게이트 선폭을 조절할 수 있으므로 다양한 크기의 게이트 형성을 가능하게 하는 효과가 있다.

Claims (3)

1. 반도체 기판의 전면에 산화막을 형성하고 선택적으로 식각하여 게이트 형성 영역을 정의하는 단계;

   전면에 나이트라이드막을 형성하고 에치백하여 상기 패터닝된 산화막의 측면에 나이트라이드 스페이서를 형성하는 단계;

   전면에 게이트 전극을 형성하기 위해 게이트 산화막 및 폴리 실리콘층을 형성하고 평탄화하여 게이트 전극을 형성하는 단계;

   상기 산화막을 제거하고 해당 영역에 소오스/드레인 영역을 형성하는 단계;

   상기 나이트라이드 스페이서를 제거하고 해당 영역에 LDD 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
2. 제 1 항에 있어서, 산화막의 패터닝 영역의 크기에서 나이트라이드 스페이서크기 만큼 축소되어 게이트 전극이 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
3. 제 1 항에 있어서, 폴리 실리콘층을 형성한 후에 진행하는 평탄화 공정을 CMP 공정으로 평탄화 공정을 진행하여 폴리 실리콘층,나이트라이드 스페이서, 산화막을 동시에 평탄화하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.