TW427024B - Method of manufacturing semiconductor device - Google Patents

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TW427024B
TW427024B TW087113529A TW87113529A TW427024B TW 427024 B TW427024 B TW 427024B TW 087113529 A TW087113529 A TW 087113529A TW 87113529 A TW87113529 A TW 87113529A TW 427024 B TW427024 B TW 427024B
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electrode forming
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Norio Nakamura
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Nippon Electric Co
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Description

427 0 2 4 A? A7 B7 五、'發明説明（） 【發明之領域】 本發明是關於一半導體裝置之製造方法，特別是關於製 造具有降低寄生電容之金屬氧化物半導體(M0S，Metal Oxide Semiconductor)電晶體的方法。 【習用技術之描述】 一用於減少在M0S電晶體裡的源極/汲極之間高濃度雜 質擴散區的擴散層電容的方法及一基板已經被使用來增加 半導體裝置中'互補式金屬氧化物半導體（CMOS, Complemetary Metal-Oxide Semiconductor)電晶體的操作 速度。爲了如上述般減低擴散層電容，一有效的方法是減 低一通道區的基板雜質濃度，然而，基板雜質濃度在電晶 體的顯微結構越來越提升的同時，也有越來越增加的傾向。 在如此的情況下，抑制雜質在以微影技術形成一電晶體之 通道區的過程中摻雜到通道區，以及只有在一閘電極形成 的區域摻雜通道離子是迄今已被提出來降低擴散層電容的 方法。再者，有關最近的M0S電晶體，爲了提升其顯微結 構，已有提出了一裝置結構(所稱的袖珍結構），在此結構 中和輕微摻雜的汲極結構(LDD-sturcture, Lightly Doped Dra i η)或源極/汲極擴散層的低濃度雜質層具有相反導電類 形的雜質被摻雜到在低濃度雜質層之正下面，以防止源極/ 汲極擴散層周圍之缺乏層的伸展，如此抑制了一短通道效 應。在此結構中，因袖珍結構所存在的雜質也增加汲極擴 散層的電容，所以用只在閘極-汲極(源極)擴散層邊界的鄰 {請先閱讀t-面之注Vl*'項再填寫本頁) 訂 本紙乐又度鸿州中闯K家標今（（'NS ) ΛΊ規格（2IOX297公赞） 427 0 2 4 47 A7 B7 五：發明説明（） 域中摻雜和汲極(源極)具有相反導電類型的雜質的方法。_ 此傳統技術將參照附圖來加以說明。圖1A到爲顯示 一傳統製造半導體裝置方法之過程的槪要橫剖面圖。_ 首先，如圖1A所示，一期望之井(並無顯示)及一冗素 隔離區18在半導體基板1上形成。 一 接著，如圖1B所示，以微影技術形成一光罩22 ’藉使 用此光罩，在和一半導體基板1所預定閘電極形成部份區 域相應對的區域(在半導體基板1中一閘電極將形成的區域) 執行離子植入法，如此形成一通道區3。 再者，如圖1C所示，一閘絕緣薄膜2形成，並且一閘 電極材料寄存在閘絕緣薄膜2上。一閘電極4’以微影技術 在和通道區3相應對的位置上形成。在形成閘電極4’的微 影過程中需有一裕度來和通道3的微影位置相符(第一光罩 位置裕度）。 接著，如圖1D所示，藉使用微影技術來形成一光罩23， 並且使用光罩23和閘電極4’爲光罩，執行離子植入法在半 導體基板上形成一LDD-結構的低濃度雜質擴散層12和一具 有相反導電類型且用來抑制缺乏層的伸展到基板內部的雜 質(袖珍雜質)層13。關於閘電極4’的形成，形成光罩23的 微影過程需有一裕度來和使用於形成通道3的微影位置相 符(第二個光罩位置裕度）。 ‘ 接著，如圖2A所示，一由一絕緣薄膜所形成的側壁Η 在閘電極4’的側面形成，並且藉使用閘電極4’和側壁14爲 光罩’執行離子植入法以使高濃度雜質摻雜到半導體基板1 4 本紙張尺度埤州中囡^家標今(rNsTA4^# ( 210X297^#! ~ ----------------ir------έ.1γ (請先閱讀膂面之注畜事項再填寫本頁) * - -4 2 7 0 2 4 五：發明説明（） 中以形成和高濃度雜質擴散層相應對的源極和汲極15 〇 接著，如圖2B所示，一絕緣薄膜20’形成於上述的形成 表面上，並且4絕緣薄膜20’上形成一接觸孔16，俾於絕緣 薄膜20’上形成一導線17。 如上所述，在具有MOS電晶體的半導體裝置之傳統製造 方法中，第一和第二光罩位置裕度不可避免的出現在形成 通道3的實際製造過程中，以及在形成閘電極4’的過程中， 還有摻雜袖珍雜質來形成LDD低濃度雜質擄散層的過程中 都會出現。 在如此的情況下，源極/汲極擴散層和通道區重疊的部 份因爲位置裕度而增加，並且在源極/汲極擴散層和通道區 3之間的電容，或是半導體基板1的電容也增加了。結果， 半導體裝置的電路之操作速度因此降低。上述的位置邊境 即使將元素設計的很微小也是必需的，因此，裝置的微小 化是增加操作速度的一大障礙。 發明之槪述 【發明之摘述】 因此，本發明之一目的就是減低在具有一 LDD袖珍結構 的半導體裝置中源極/汲極擴散層的電容。 再者，本發明之另一目的爲提供一半導體裝置製造方 法，其可增強具有LDD袖珍結構之半導體裝置的元素之顯 微結構，並且降低源極/汲極擴散層之電容。 爲了實現上述之目的，根據本發明，其具有一半導體裝 ____5_ 州屮阈丨在糸標’（〔卞S )八4坭格（210X 297公釐) (锖先閲讀背面之注"-事項再填寫本頁)
427024 五、'發明説明（ if.^-部中决极ίί-扃負Jt消於告竹社印聚 本紙乐尺度速 A7 B7 置製造方法，其特徵舄 在半導體基板上形咦〜閛絕緣薄膜，及在閘極絕緣薄膜 上臟第一閘電麵成材料讎的步驟； 在第-聞麵賊_4麵上臟第—麵，及選擇性 的移除第-讎上將形調極的部份，難第一麵 中形成一開口部的步驟； 在第一閘電極形成材料薄膜上之鄰接於第一薄膜開口部 之內側表酿贼第二薄膜，以暴露出第—_極形成材 料麵之在第〒膜內侧之腿峨驟； 藉使用第—麵縣^麵爲光罩，歷服醒區的 繼摻雜到半導形成一通道區的步驟； 、露於第二纖__第—閘電極腿材料薄膜上形 成第一閘電極形成材料胃； :由以第-薄膜及第二閘電極形成材料薄願光罩，在 第及第二閘電極形成材料薄膜之間形成—凹槽以移 除第二薄膜，俾便暴露出和凹槽相應對的第一閘電極形成 材料薄膜部份的步驟； 胃帛_讎默鮮導體麵娜成—低濃麵 貫擴目靖之步驟； ^輯，讎到 牛導體基板中之低濃度雜質擴散層的較低側之步驟； 在凹槽形成後所殘留的第一薄膜，及移除第一鬧電 薄膜之並非在第二鬧電娜成材料_^之 (('NS ) Λ4現格（210X297公釐） (諳先閱讀t*面之注，意事項再填寫本頁)
Α7 Β7 427024 五、普明説明（） .形成一由絕緣薄膜所組成的側壁’以1¾¾蓋第二閘電極 形成材料薄膜的側面及殘留在第二閘電極形成材料薄膜下 的第一閘電極形成材料薄膜部份的步驟；及 藉使用殘留的第一及第二閘電極形成材料薄膜及側壁爲 光罩，使高濃度的雜質摻雜到半導體基板內以形成源極 和及汲極的步驟。 在上述半導體裝置製造方法中’於第—形成材料薄 膜上之鄰接於第一薄膜開口部之內側袠商處形成第二薄 膜，並暴露出第一閘電極形成材料薄膜之在第二薄膜內側 之區域的步驟，係藉由下述方式來執行:在暴露表面形成一 第二薄膜的材料層，再回蝕第二薄膜的材料層使第二薄膜 殘留於第一薄膜開口部之內側表面的鄰域裡，並使殘留的 第二薄膜內側的第一閘電極形成材料薄膜。 在上述半導體裝置製造方法中’形成〜袍綠胃U 便覆蓋第二閘電極形成材料薄膜的側面及殘留在第二闊電 極形成材料薄膜下的第一閘電極形成树料薄膜部份的步 驟，係係藉由下述方式來執行：形成一袍緣膜的材料層， 使得絕緣膜只殘留於和凹槽相應對的區域。 在上述半導II驗製造施巾’鶴_麵纖纖薄 膜之材料層的形成，是在凹槽形成後所灣留的該第一薄膜 移除步驟之則’且在該第一'聞電極形成材料薄膜之非位於 第二閘電極形成材料薄膜之下的部分之移除步驟之前爲 之。 在上述半導體裝置製造方法中，在暴露表面的該絕緣薄 ______7___ 本紙乐尺度1¾川中:標彳{ ΓΝ?7λ4^ ( 210X 297^^7 (請先閱讀背面之注意事項再填寫本頁) 訂 線>. 經满部中决桡準^oc-T消fr合朽·社印來 '在2飞Ο2么_B7__ 五、'發明説明（） 膜之材料層的形成，是在凹槽形成後所殘留的該第一薄膜 移除步驟之後，且在該第一閘電極形成材料薄膜之非位於 第二閘電極形成材料薄膜之下的部分之移除步驟之後爲 之。 在上述半導體裝置製造方法中，將雜質穿過凹槽摻雜入於 半導體基板以形成一低濃度雜質擴散層之步驟；及將和低 濃度雜質擴散層爲相反導電類型之雜質，摻雜到半導體基 板中之低濃度雜質擴散層的較低側之步驟是在第一閘電極 形成材料薄膜存在於和凹槽相應對區域內時執行之。 在上述半導體裝置製造方法中，將雜質穿過凹槽摻雜入 於半導體基板以形成一低濃度雜質擴散層之步驟；及將和 低濃度雜質擴散層爲相反導電類型之雜質，摻雜到半導體 基板中之低濃度雜質擴散層的較低側之步驟是在第一閘電 極形成材料薄膜從和凹槽相應對的區域裡被移除之後執行 之。 如上所述，光罩位置裕度在習用技術中並非必須，並且 源極和汲極的擴散層，和摻雜到通道區及LDD低濃度雜質 擴散層之底面的具有LDD低濃度雜質相反導電類型的雜質 擴散層有最少的接觸。因此，即使當元素結構製造成很微 小，仍可降低該接面電容，而MOS電晶體的寄生電容就可 被降低。如此，即使是具有高整合積集度的微小元素結構 之半導體裝置的操作速度都可以有效的提升。 【圖示之簡單說明】 _ 8 本紙張尺度過州中阈㈣家標綷（(TNS ) Λ4規格（210x 297公釐） ¾¾.部中决i.f.iv-局努二消 ίΐ Atft.拉印4'J水 427 0 2 4 A7 B7 五、'發明説明（） 圖1A到ID爲顯示一傳統半導體裝置之製造裝置的槪要 剖面圖， 圖2A到2B爲顯示該傳統半導體裝置之製造裝置的槪要 剖面圖； 圖3A到3D爲顯示依據本發明之一半導體裝置製造方法 的實施例之槪要剖面圖； 圖4A到4D爲顯示依據本發明之該半導體裝置製造方法 的實施例之槪要剖面圖； 圖5A到圖5C爲依據本發明之該半導體裝置製造方法的 實施例之槪要橫剖面圖；及 圖6A到6D爲顯示另一依據本發明之半導體裝置製造方 法的實施例之槪要剖面圖。 【符號之說明】 1〜半導體基板 2〜閘絕緣薄膜 3〜通道區 4〜第一閘電極形成材料的薄膜 4’〜閘電極 9~第二閘電極形成材料的薄膜 10〜第一薄膜 11〜第二片薄膜 12〜低濃度雜質擴散層 13〜雜質(袖珍雜質)層 (請先閱讀f*面之注t*事項再填寫本頁) 本紙认尺度適;彳]中网阀家栉呤（ΓΝ5 ) Λ4規格（210X297公穿） 427024 : B7 五、'發明説明（） 14〜側壁 15~源極和汲極 16〜接觸孔 17〜導線 18〜元素隔離區 一 20〜第二絕緣薄膜 20,〜絕緣薄膜 22~光罩 23〜光罩 w〜開口部的見度 【較佳實施例之詳細說明】 本發明之較佳實施例將以對照的圖樣來加以描述。 圖3A到3D，4A到4D及5A到5D爲顯示依據本發明之 半導體裝置製造方法的實施例之槪要橫剖面圖； 首先，如圖3A所顯示，一期望之井(並無顯示)和一元 素隔離區18形成於一半導體(例如，矽)基板1。 接下來，如圖3B所示，一閘絕緣薄膜(例如，一氧化矽 薄膜膜)2形成於半導體基板1的表面（以及元素隔離區 18)，並且第一聞電極形成材料的薄膜4(例如，多晶砂摻雜 璘)在閘絕緣薄膜2上增長並形成約5⑻到1500埃的厚度。 如此之後，第一膜(例如，一氮化矽薄膜)K)在薄膜4上形 成約2000埃的厚度。 再下來，如圖3C所顯示，與一形成閘電極的閘電極形 10 本紙张尺度遇用屮1¾¾家標彳（rNTS ) Λ4現格（210/297公犛） (請先閏讀#.面之注倉事項再填寫本頁) 訂 線 S濟部中次^準局负-7-消於合竹社印4,!表 42702( at B7 ___ 五、'發明説明（） 成預定區相一致(也就是，閘電極形成預備區部份及周圍部 份)的第一薄膜10，藉微影技術來有選擇性的移除，以便在 其中形成一開口部。接著，第二片薄膜(例如，一氧化矽薄 膜)11在因而形成的結構上增長並形成約1500埃的厚度， 並且第二薄膜11回蝕。根據如此，如圖3C所示，第二薄 膜11留置在第一薄膜10的開口部之內側表面鄰域以便形 成一側壁，並在第二薄膜11的內部把第一閘電極形成材料 薄膜4暴露到外界。這裡，開口部的寬度w最好設定在閘 長度及第二薄膜11之厚度的兩倍。 接下來，如圖3D所顯示，藉著使用第一薄膜10及第二 薄膜11爲光罩來執行離子植入法，以便弓丨進第二種導電類 型之用於通道區的雜質到半導體基板1，然後此基板經過回 火形成通道區3。雜質藉摻雜來訂定MOS電晶體的啓始電路， 並抑制短通路效應，且依據電晶管的結構適當的被選取。 接著，如圖4A所顯示，第二閘電極形成材料的薄膜9(例 如，矽化鎢：WSi)在因而形成的表面增長並形成約5000 埃的厚度。第二閘電極形成材料薄膜9之理想厚度強烈的 視由開口部及第二薄膜所決定的通道區的寬度而定，並且 此薄膜的厚度最好設定爲約通道區3的1.5倍或更大。如 此的結果是，開口部將充滿了第二閘電極材料。 接著，如圖4B所顯示，第二閘電極形成材料被硏磨(例 如，化學打光或化學及機械硏磨:化學機械硏磨技術)直到 第一薄膜10暴露出來，藉此移除部份的第二閘電極形成材 料薄膜9使其保持在開口部之內部鄰域中的第二薄膜的內 (請先鬩讀"-面之注^事項再填寫本頁)
本紙張尺度进州巾阄®家標1* ( (’NS ) Λ4規格（210乂297公茇> 4 2 7 0 2 4 A7 B7 五、'發明説明（） 部裡。 接著，如圖4C所顯示，第二薄膜11藉著以第一薄膜及 第二閘電極形成材料薄膜9爲光罩來以稀釋的氟氫(HF)餓 刻，並藉此移除第二薄膜11，使一凹槽在第一薄膜10及第 二閘電極形成薄膜9之間形成，而和凹槽IT合的第一閘電 極形成材料薄膜4區就暴露出來。第二種導電類型雜質經 由凹槽摻雜到半導體基板1並組成一 LDD低濃度雜質擴散 層12。接著，和低濃度雜質擴散層12相反的第一種導電類 型的雜質摻雜到半導體基板1中，在低濃度雜質擴散層12 之下形成一相反的導電類型雜質層13，如此可和低濃度雜 質擴散層12相連接。 接著，如圖4D所顯示，和凹槽相符合的第一閘電極形 成材料薄膜4區經由蝕刻處理來移除。在這時，第二閘電 極形成材料薄膜9可以部份的蝕刻並移除。 接著，如圖5A所顯示，第一絕緣薄膜(例如，氧化矽薄 膜）14形成S 2000埃的厚度。 接著，第一絕緣薄膜14回蝕，如圖5B所顯示，第一絕 緣薄膜14留置在和低濃度雜質擴散層相符合的第一及第二 閘電極形成材料薄膜4及9並形成一側壁。殘留的第一薄 膜10經由蝕刻技術移除，如此第一閘電極形成材料薄膜4 因而暴露的部份也經由蝕刻技術移除。高濃度的第一導電 類型雜質藉由用殘留的第一及第二閘電極形成材料薄膜4 和9以及殘留的第一絕緣薄膜(側壁）14爲光罩，進行離子 植入法使其摻雜到半導體基板，如此形成源極和汲極15之 12 本紙乐尺度適州中家榡今（ΓΝ5 ) Λ4規格（2丨0〆297公犛） (請先閱讀#*面之注奮事項再填寫本頁)
427024 A7 B7 五、發明说明（） 高濃度雜質擴散層。如此’就適合進行退火處理〔例如， 在攝氏1〇〇〇度進行RTA(快速加溫退火)ι〇秒n]。 接著’如圖5C所顯示’第二絕緣薄膜20以普通的方法 在形成的結構上形成’在第二絕綠薄膜20中形成一接觸孔 16，並且一導線17也在第二薄膜絕緣上形成*。導線Π和 源極及汲極15藉由接觸動16彼此連接，經過上述的過程， 就可得到一大型積體電路(LSI)。 如上所述’在此實施例中，所有的低濃度雜質擴散層12， 相反的導電類型雜質層13及側壁14都位置精確地在凹槽 形成的區域中形成，並且源極和汲極15也位置經確的在側 壁14之外面形成。因此，源極和汲極15 ’和低濃度雜質擴 散層12及相反的導電類型雜質層Π，還有通道區3都配置 於意欲的位置，如此不可避免的使鄰域彼此之間有最少的 接觸。依此，即使當元素結構在具有LDD袖珍型結構的半 導體裝置中製做的很微小，在MOS電晶體中的源極/汲極擴 散層之電容仍可有效的被降低，半導體之操作速度也相對 的提升。 再者，在此實施例中，第一閘電極形成材料薄膜4及第 二閘電極形成材料薄膜9被使用於形成閘電極，因此第二 閘電極形成材料薄膜9在經過部份的移除閘電極形成材料 薄膜4的步驟時，在閘形成區裡保護著第一閘電極形成材 料薄膜4 ’如此可輕易的得到有理想特徵的兩層結構之閘電 極。 上面的過程，低濃度雜質擴散層12及和低濃度雜質擴 _______________13___ 本紙張尺度中囚丨2家標々（「NS )八4現格（210 X 297公釐） 427024 A7 B7 五v發明説明（） 散層12具有相反導電類型的雜質層13的形成顯示於圖4C， 而蝕刻第一閘電極形成材料薄膜4的步驟如圖4D所示，可 以反方向的執行。 除此之外，在上面的說明中，第一閘電極材料爲多晶矽， 第二閘電極材料則爲矽化鎢。然而，在這些使用的材料， 也可以使用Mo (鉬），W (鎢），Ta (鉬），Si (矽）或其 他矽的材料來做爲電極材料。第一電極形成材料和第二電 極形成材料可以爲相同的材料（例如，多晶矽）。 再者，在上述的說明中，第一薄膜及第二薄膜是由絕緣 薄膜形成。然而，這些薄膜可以使用W, TiN或其他金屬薄 膜。 圖6A到圖6D爲顯示另一依據本發明之半導體裝置製造 方法的實施例之槪要橫剖面圖。 在此實施例中，執行如圖3A到3D和4A到4D的步驟， 如此可得如圖6A的結構。 其後，如圖6B所顯示，殘留的第一薄膜1〇藉由蝕刻技術 移除’而因此暴露出的第一聞電極形成材料薄膜也藉著倉虫 刻技術而移除。 取代上述步驟，可以採納在經過和圖3A到圖3D及圖4A 到圖目同的步驟後，殘留的第一薄膜10以蝕刻技術移 除’而因此暴露出的第一閘電極形成材料薄膜4再以蝕刻 技術移除。 之後，第一絕緣薄膜(例如，氧化矽薄膜)形成約丨〇⑻ 埃的厚度’再回蝕使這第一絕緣薄膜留置於第一及第二閘 14 ϋϋ度57丨ΐ中K1¾家^ ( ('Ns7a4^ ( 210x297^# ) — (請先閱讀背面之注意事項再填寫本頁) 訂 線>_ 427 02 4 . A7 B7 五、‘發明説明（） (锖先閱讀背面之注項再填寫本頁) 電極形成材料薄膜4和9附近，和低濃度雜質擴散層12相 符合，如此形成一側壁14。因此，高濃度第一類型雜質藉 使用殘留的第一及第二閘電極形成材料薄膜4和9及殘留 的第一絕緣薄膜(側壁)14爲光罩來進行離子植入法摻雜到 半導體基板1中，藉此形成高濃度雜質層的源極及汲極15。 之後，上述的結果就適於進行退火處理(例如，在攝氏1000 度進行RTA(快速加溫退火)1 〇秒鐘）。 之後，第二絕緣薄膜20在經如圖6D所示的普通方法所 形成的結構上形成，並且在第二絕緣薄膜20中形成一接觸 孔16，而一導線17也在第二薄膜絕緣20上形成。導線17 和源極及汲極15藉由接觸孔16彼此連接，經過上述的過 程，就可得到一大型機體電路。 線 在此實施例中，低濃度雜質擴散層12，還有相反的導電 類型雜質層13及側壁14都位置精確的在凹槽形成的區域 中形成，並且源極和汲極15也位置經確的在側壁14之外 面形成。因此，源極和汲極15，和低濃度雜質擴散層12及 相反的導電類型雜質層13，還有通道區3都配置於意欲的 位置，如此不可避免的使鄰域彼此之間有最少的接觸。依 此，即使當元素結構在具有LDD袖珍型結構的半導體裝置 中製作的很微小，在MOS電晶體中的源極/汲極擴散層之電 容可有效的被降低，半導體之操作速度也相對的提升。 再者，在此實施例中，第一閘電極形成材料薄膜4及第 二閘電極形成材料薄膜9被使用來形成閘電極，因此第二 閘電極形成材料薄膜9當進行部份的移除閘電極形成材料 本紙張尺度適川中阈拽家棉彳（（，>；5)/\4規格（210/297公釐) 427024 Λ7 B7 五、'發明説明（) 薄膜4的步驟時，在閘形成區裡保護著第一閘電極形成材 料薄膜4，如此可輕易的得到具有理想特徵的兩層結構之閘 電極。 如上所述，根據本發明，低濃度雜質擴散層12，還有相 反的導電類型雜質層13及側壁都精確的在符合於凹槽形成 的區域中形成，並且源極和汲極15也位置精確的在側壁14 之外面形成。因此，源極和汲極15，和低濃度雜質擴散層 12及相反的導電類型雜質層13，還有通道區3都配置於意 欲的位置，如此不可避免的使鄰域彼此之間有最少的接觸。 依此，即使當元素結構在具有LDD袖珍型結構的半導體裝 置中製作的很微小，在MOS電晶體中的源極/汲極擴散層之 電容可有效的被降低，半導體之操作速度也相對的提升。 如此，就不需留意所有的通道區及閘電極形成時的位置 裕度及相反導電類型雜質層及閘電極形成時的位置裕度， 如此在具有LDD袖珍結構的半導體裝置中的M0S電晶體的 源極和汲極擴散層的電容就可減低，而不需減低製造良品 呼<。 再者，根據本發明，第一閘電極形成材料薄膜4及第二閘 電極形成材料薄膜9被使用來形成閘電極，因此第二閘電 極形成材料薄膜9當進行部份的移除閘電極形成材料薄膜4 的步驟時，在閘形成區裡保護著第一閘電極形成材料薄膜 4，如此可輕易的得到具有理想特徵的兩層結構之閘電極。 ---------ό------IT------線，' (請先鬩讀背面之注意事項再填寫本頁) 本紙认凡度適州中闲K家橾今(「NS ) Λ4規格（210 '〆297公茇）

Claims (1)

  1. ¢21024飞_ 37 3 5 2¾ A8 B8 C8 D8 經濟部中央橾準局員工消费合作社印製 '申請專利範圍 1.一半導體裝置製造方法，包含： 在半導體基板上形成一閘絕緣薄膜，及在閘極絕緣薄膜 上形成第一閘電極形成材料薄膜的步驟； 在第一閘電極形成材料薄膜上形成第一薄膜，及選擇性 的移除第一薄膜上將形成一閘電極的部份，俾於第一薄膜 中形成一開口部的步驟； 在第一閘電極形成材料薄膜上之鄰接於第一薄膜開口部 之內側表面處形成第二薄膜，以暴露出第一閘電極形成材 料薄膜之在第二薄膜內側之區域的步驟； 藉使用第一薄膜及第二薄膜爲光罩，將使用於通道區的 雜質摻雜到半導體基板而形成一通道區的步驟； 在暴露於第二薄膜內側的第一閘電極形成材料薄膜上形 成第二閘電極形成材料薄膜的步驟； 藉由以第一薄膜及第二閘電極形成材料薄膜爲光罩，在 第一薄膜及第二閘電極形成材料薄膜之間形成一凹槽以移 除第二薄膜，俾便暴露出和凹槽相應對的第一閘電極形成 材料薄膜部份的步驟； 將雜質穿過凹槽摻雜入於半導體基板以形成一低濃度雜 質擴散層之步驟； 將和低濃度雜質擴散層爲相反導電類型之雜質，摻雜到 半導體基板中之低濃度雜質擴散層的較低側之步驟； 移除在凹槽形成後所殘留的第一薄膜，及移除第一閘電 極形成材料薄膜之並非在第二閘電極形成材料薄膜底下之 部份的步驟； (請先聞讀背面之注意事項再填寫本頁)
    本紙浪尺度通用中國國家櫺準（CNS Μ4規格（210X297公釐） Α8 BS C8 D8 427〇24 六、，請專利範ϊ 形所組成的讎’以麵葦第二鬧電極 的筚巧f膜的側®及殘留在第二閘電極形成材料薄膜下 形成材料麵部份的步驟;及 光罩Β，留的第〜及第二閘電極形成材料薄膜及側壁爲 濃度的雜質摻雜到半導體基板內’以形成源極 和及汲極的步驟。 第1項之半導體裝置製造旅’其中上 f 麵料麵上之鄰搬第-麵開口部 料面處形成第二薄膜，並暴露出第一閘電極形成材 ^^^^鞠嶋之區賴頻，讎由下述方式 :丫二:在暴露表面形成-第二讎酣料層，再回蝕第二 讎的材料_第二麵麵於第___部之內側表 ’鞭麵的第r薄勵刪第電極形成 材料薄膜部份暴露。 3 JD申請專利範圍第1項之半導體裝置製浩方法，其中上 述形成一絕緣薄膜之側壁’以便覆蓋第二閘電極形成材料 薄膜的側職獅在第二隱極臟材卿膜下的第-閘 電極形成材料薄膜部份的步驟，係係藉由下述方式來執行: 形成一絕緣膜的材料層，使得絕緣膜只殘留於和凹槽相應 對的區域。 4.如申請專利範圍第3項之半導體裝置製造方法，其 中在暴露表®的該絕緣薄膜之材料層的形成，是在凹槽形 成後所殘留的該第一薄膜移除步驟之前，且在該第—閘電 極形成材料薄膜之非位於第二閘電極形成材料薄膜之下的 (請先W讀背面之注意事項再填寫本頁) *tr 線 經濟部中央標率局员工消費合作社印繁 本紙張尺度速用ta®家棣準（CNS ) ΜίΙ格（210X297公釐） 鎚濟部中央棣率局員工消費合作'社印笈 427〇24 as B8 C8 ___ DB 六、'申請專利範圍 部分之移除步驟之前爲之。 5.如申請專利範圍第3項之半導體裝置製造方法，其 中在暴露表面的該絕綠薄膜之材料靨的形成，是在凹槽形 成後所殘留的該第一薄膜移除步驟之後，且在該第—閘電 極形成材料薄膜之非位於第二閘電極形成材料薄膜之下的 部分之移除步驟之後爲之。 6·如申請專利範圍第1項之半導體裝置製浩方法，其 中’將雜質穿過凹槽摻雜入於半導_基板以形成一低濃^ 雜質擴散層之步驟；及將和低濃度雜質擴散層爲相反導電 類型之雜質，摻雜到半導體基板中之低濃度雜質擴散層的 較低側之步驟是在第一閘電極形成材料薄膜存在於和凹槽 相應對區域內時執行之。 7·如申請專利範圍第！項之半導體裝置製浩方法，其 中’將雜質穿過凹槽摻雜入於半導體基板以形成一低濃度 雜質擴散層之步驟；及將和低濃度雜質擴散層爲相反導電 類型之雜質，摻雜到半導體基板中之低濃度雜質擴散層的 較低側之步驟是在第一閘電極形成材料薄膜從和凹槽相應 對的區域裡被移除之後執行之。 19 (請先閲讀背面之注意Ϋ項再填寫本頁) Γ. 訂 梦 本紙張尺度適用中國國家橾準（CNS ) A4规格（210X 297公釐）
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