JP2009503851A - 応力ｍｏｓデバイスの製造方法 - Google Patents

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Abstract

応力がかけられたＭＯＳデバイス（３０）を製造する方法が提供されている。該方法は、半導体基板（３６）とその上に複数の並列のＭＯＳトランジスタを形成するステップを含む。この並列のＭＯＳトランジスタは、共通のソース（９２）領域、共通のドレイン（９４）領域、および共通のゲート電極（６６）を有する。第１トレンチ（８２）は、共通のソース（９２）領域の基板にエッチングされ、第２トレンチ（８４）は共通のドレイン（９４）領域の基板にエッチングされる。結晶格子が半導体基板と一致しない応力誘起半導体材料（９０）は、第１トレンチ（８２）および第２トレンチ（８４）に選択的に成長される。応力誘起材料（９０）が成長することで、ＰチャネルＭＯＳトランジスタの駆動電流を増加するＭＯＳデバイスチャネル（５０）に圧縮した縦方向の応力と横方向の引張応力の両方が生じる。圧縮した応力コンポーネントがもたらすＮチャネルＭＯＳトランジスタの駆動電流の減少は、引張応力コンポーネントによってオフセットされる。

Description

概して、本発明は半導体デバイスの製造方法に関し、より詳細には、応力がかけられたＭＯＳデバイスの製造方法に関する。
現今の集積回路（ＩＣｓ）の多くは、複数の相互接続された電界効果トランジスタ（ＦＥＴｓ）を使用して実装される。このトランジスタは、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴｓ）や、単にＭＯＳトランジスタとも呼ばれる。ＭＯＳトランジスタは、制御電極としてゲート電極を備え、また、離間され、その間を電流が流れることができるソースおよびドレイン電極を備える。ゲート電極に印加される制御電圧は、ソースおよびドレイン電極間のチャネルを介して電流の流れを制御する。
ＭＯＳトランジスタはバイポーラトランジスタとは違って、多数キャリアデバイスである。ＭＯＳトランジスタのゲインは通常、相互コンダクタンス（ｇｍ）によって定義されるものであり、トランジスタチャネル中の多数キャリアの移動度に比例する。ＭＯＳトランジスタの通電容量は、移動度×チャネル幅÷チャネル長に比例する（ｇｍＷ／ｌ）。
通常、ＭＯＳトランジスタはシリコン基板上に、（１００）の結晶方向で製造される。これは、シリコン技術では通常のことである。この結晶方向および多くの別の結晶方向に対して、ＰチャネルＭＯＳトランジスタ中の正孔、多数キャリアの移動度は、チャネルに対して圧縮性の縦方向の応力を加えることで増加させることができる。しかし、このような圧縮した縦方向の応力はＮチャネルＭＯＳトランジスタ中の電子、多数キャリアの移動度を低下させる。圧縮した縦方向の応力は、トランジスタチャネルの端部のシリコン基板に、疑似格子整合ＳｉＧｅ（pseudomorphic SiGe)などの拡張材料を埋め込むことで、ＭＯＳトランジスタのチャネルに加えることができる（例えば、IEEE Electron Device Letters,vol.25, No. 4, p.191, 2004参照）。ＳｉＧｅ結晶の格子定数はＳｉ結晶の格子定数よりも大きいので、埋め込まれたＳｉＧｅがあることでＳｉ基盤が変形してしまう。
残念なことに、拡張材料を埋め込むことによりキャリア移動度を増加するという現在の技術を、同じようにＰチャネルとＮチャネルＭＯＳトランジスタの双方に適用することはできない。その理由は、正孔移動度を増加させる圧縮した縦方向の応力は、電子移動度には好ましくないからである。さらに、現在の技術は、縦方向の応力によりキャリア移動度が増加するという現象を利用しているに過ぎず、同じように移動度に影響を及ぼす横方向の応力(traverse stress）を無視している。
したがって、縦方向の応力と横方向の応力の両方を利用する応力がかけられたＭＯＳデバイスの製造方法を提供することが望ましい。加えて、ＮチャネルとＰチャネルデバイス両方のキャリア移動度を向上させる応力がかけれれたＭＯＳデバイスの製造方法を提供することが望ましい。さらに、本発明のその他の望ましい特性および特徴は、添付の図面とこれまでに記載した技術分野および背景とあわせて以下の詳細な説明と添付の請求項から明らかになるであろう。
応力がかけられたＭＯＳデバイスを半導体基板内及びそのその上に製造する方法が提供されている。該方法は、半導体基板に半導体複数の並列のＭＯＳトランジスタを形成するステップを含む。この複数の並列のＭＯＳトランジスタは結合されたソース領域、結合されたドレイン領域、および共通のゲート電極を備える。第１の凹部は結合されたソース領域の半導体基板にエッチングされ、第２の凹部は結合されたドレイン領域の半導体基板にエッチされる。格子定数が半導体基板の格子定数よりも大きい応力誘起半導体材料は、第１トレンチおよび第２トレンチ中に選択的に成長される。
以下に本発明を添付の図面とあわせて記載する。図面において同じ参照符号は同一の要素を示す。
以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではな。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。
典型的な相補型ＭＯＳ（ＣＭＯＳ）集積回路では、高性能のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタはそれぞれ、十分な駆動電流を供給するように、相対的に広いチャネル幅を有する。このようなトランジスタのチャネル幅は、１μｍのオーダーであり、一方では、ソースおよびドレイン領域のチャネル長および深度は約０．１μｍ以下である。厚みがソースおよびドレイン領域と同じ大きさのオーダーの応力誘起材料がチャネルの端部に埋め込まれていれば、このような応力誘起材料によりチャネル沿いに縦方向の応力を加えることができるが、チャネルに横方向の応力を加えることは相対的に非効率的である。ある程度大きな横方向の応力はチャネルの端部だけに誘起される。
また、このような応力は、応力誘起材料の厚みと同じ大きさのオーダーの距離しかチャネル内に広がらない。結果的に、高い横方向の応力はチャネルのごく一部だけに誘起され、デバイスのパフォーマンスには殆ど影響を及ぼさない。本発明の実施形態によれば、このような問題は、チャネル幅の広いＭＯＳトランジスタを、並列に結合された複数の幅の狭いチャネルＭＯＳトランジスタに置き換えることで克服することができる。チャネルの端部に埋め込まれた応力誘起材料を有する狭いチャネルトランジスタは、チャネル領域全体にわたって圧縮した縦方向の応力と横方向の引張り応力の両方を受ける。圧縮した縦方向の応力はチャネル中の正孔移動度を増加させ、電子移動度を低下させる。一方で、横方向の引張応力は、チャネル中の正孔移動度と電子移動度の両方を増加させる。
図１〜８に、本発明の各種実施形態に従う応力がかけられたＭＯＳデバイス３０と、このようなＭＯＳデバイスを製造するための方法ステップと、を示す。この例示の実施形態では、例示している応力がかけられたＭＯＳデバイス３０のごく一部は、１つのＰチャネルＭＯＳトランジスタ３２と、１つのＮチャネルＭＯＳトランジスタ３４である。デバイス３０などの応力がかけられたＭＯＳデバイスから形成される集積回路は、多くのこのようなトランジスタを備えることができる。相補型ＭＯＳトランジスタが示されているが、本発明はさらに、ＰチャネルＭＯＳトランジスタだけを備えたデバイスにも適用できる。
ＭＯＳトランジスタの製造においては様々なステップが周知であるので、簡潔を期するために、多くの従来のステップは本文においてごく簡単に述べるものとするか、周知の処理の詳細を説明しないで全体として省くことにする。「ＭＯＳデバイス」という用語は、金属ゲート電極と酸化物ゲート絶縁膜とを備えたデバイスを適切に指すが、この用語は本明細書においては、半導体基板上に位置決めされた（酸化物であろうとその他の絶縁膜であろうと）ゲート絶縁膜上に位置決めされた（金属であろうとその他の導電材料であろうと）導電性のゲート電極を含む半導体デバイスのことを指す。
図１に示すように、本発明の一実施形態に従う応力がかけられたＭＯＳデバイス３０の製造は、半導体基板３６を準備することから開始する。好ましくは、この半導体基板は、単結晶のシリコン基板である。ここでは、「シリコン基板」という用語は、半導体産業で使用される相対的に純粋なシリコン材料を包含するように使用される。シリコン基板３６は、バルクシリコンウェハや絶縁層上のシリコンの薄膜層（シリコン−オン−インシュレータあるいはＳＯＩとして一般に知られている）であってもよく、シリコンキャリアウェハによってサポートされる。しかし、本文では、バルクシリコンウェハとして例示しているが、これに限定されるものではない。好ましくは、シリコンウェハの方向は（１００）か（１１０）のいずれかである。シリコンウェハの一部分３８がＮ型の不純物ドーパント（Ｎウェル）でドープされ、もう一方の部分４０がＰ型の不純物ドーパント（Ｐウェル）でドープされる。このＮウェルおよびＰウェルは、例えばイオン注入によって適切な導電率までドープすることができる。ＮウェルとＰウェル間を電気的に絶縁し、かつ、電気的に絶縁する必要のある周辺の個々のデバイスを絶縁するためにシャロートレンチアイソレーション（ＳＴＩ）４２が形成される。ＳＴＩは、ＰチャネルＭＯＳトランジスタ３２を形成するためにアクティブエリア４４を画定し、ＮチャネルＭＯＳトランジスタ３４を形成するためにアクティブエリア４６を画定する。ＳＴＩを形成するために使用できる多くのプロセスがあり、このようなプロセスは本明細書では詳細に説明するまでもなく周知である。概して、ＳＴＩは、半導体基板の表面にエッチングされ、次に、絶縁材料で充填されるシャロートレンチを含む。トレンチが絶縁材料で充填されると、表面は通常、化学機械平坦化（ＣＭＰ）などによって平坦化される。この２つのウェルとＳＴＩを、図１では断面図で、図２では上面図で示す。
本発明の実施形態によれば、Ｐチャネルトランジスタ３２とＮチャネルトランジスタ３４とは両方とも幅広のチャネルＭＯＳトランジスタであり、また両方とも並列に結合された複数の狭いチャネルＭＯＳトランジスタとして実装される。以下にさらに十分に説明するように、ＰチャネルＭＯＳトランジスタ３２とＮチャネルＭＯＳトランジスタ３４とはそれぞれ、共通のソース、共通のドレイン、共通のゲート、および、共通のゲート下方の、ソースからドレインまで延びる複数の並列チャネルを備える。図３に示すように、ＰチャネルＭＯＳトランジスタ３２の複数の並列チャネル５０は、アクティブエリア４４の表面に形成される複数のＳＴＩ領域５２によって画定される。さらに図３に示すように、ＮチャネルＭＯＳトランジスタ３４の複数の並列チャネル５４は、アクティブエリア４６の表面に形成される複数のＳＴＩ領域５６によって画定される。各ＳＴＩ領域はＳＴＩ領域４２と同時に、あるいは別々に形成することができる。図２と同様、図３に応力がかけられたＭＯＳデバイス３０を上面図で示す。好ましくは、複数の並列チャネルはそれぞれ、幅は額０．１μｍである。図面では、トランジスタの各々に対して３つの並列チャネルだけを示しているが、ＮチャネルＭＯＳトランジスタ３４とＰチャネルトランジスタ３２の各々の並列チャネルの総数は、各々が置換できるように設計された単一の広いチャネルトランジスタのチャネル幅と等価となるように選択される。好ましくは、チャネルは、＜１１０＞結晶方向に沿って方向づけられる。
ゲート絶縁層６０は、図４に示すように、アクティブエリア４４および４６の表面を含む、シリコン基板３６の表面に形成される。このゲート絶縁層は、酸化環境でシリコン基板を加熱することで熱的に成長した二酸化シリコン層であってもよく、あるいは、酸化シリコン、窒化シリコンなどの蒸着絶縁膜、ＨｆＳｉＯなどの高誘電定数絶縁膜であってもよい。蒸着絶縁膜は、化学気相蒸着（ＣＶＤ）、低圧化学気相蒸着（ＬＰＣＶＤ）、あるいは、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）によって蒸着することができる。図示した実施形態では、ゲート層、絶縁膜は、ＳＴＩとシリコン基板上に均一に蒸着する蒸着絶縁膜である。ゲート絶縁材料は、典型的に厚みが１〜１０ナノメータ（ｎｍ）である。本発明の一実施形態によれば、多結晶シリコン６２の層は、ゲート絶縁膜の層に蒸着される。好ましくは、多結晶シリコンの層は、ドープされない多結晶シリコンとして蒸着され、次にイオン注入によって不純物ドープされる。酸化シリコン、窒化シリコン、あるいは酸窒化シリコンなどのハードマスク材料の層６４は、多結晶シリコンの表面上に蒸着される。多結晶材料は、シランの水素還元により、ＬＰＣＶＤによって、約１００ｎｍの厚みにまで蒸着される。さらに、ハードマスク材料は、ＬＰＣＶＤによって、約５０ｎｍの厚みにまで蒸着される。
図５に示すように、ハードマスク層６４と、多結晶シリコン６２の下層は、アクティブエリア４４上にＰチャネルＭＯＳトランジスタゲート電極６６を形成し、アクティブエリア４６上にＮチャネルＭＯＳトランジスタゲート電極６８を形成するように、フォトリソグラフィカルパターニングされる。ゲート電極６６は、ＰチャネルＭＯＳトランジスタ３２の複数の並列チャネル５０の上に重なり、ゲート電極６８はＮチャネルＭＯＳトランジスタ３４の複数の並列チャネル５４上に重なる。さらに、ゲート電極６６および６８を図３の破線で示す。多結晶シリコンは、例えば、ＣｌやＨＢｒ／Ｏ２化学物質でプラズマエッチングすることで所望のパターンにエッチングされ、また、例えば、ＣＨＦ３、ＣＦ４、あるいはＳＦ６化学物質でプラズマエッチングすることでハードマスクがエッチングされ得る。本発明の一実施形態に従いゲート電極をパターニングすると、酸化環境で多結晶シリコンを加熱することにより、酸化シリコンの薄膜層７０がゲート電極６６の互いに対向する側壁７２上に熱的に成長し、酸化シリコンの薄膜層７４がゲート電極６８の対向側壁７６に熱的に成長する。各層７０および７４は、約２〜５ｎｍの厚みにまで成長し得る。ゲート電極６６および６８、層７０および７４は、一方の、あるいは両方のＭＯＳトランジスタにソースおよびドレイン拡張部（図示せず）を形成するために、イオン注入マスクとして使用され得る。多数のソースおよびドレイン領域を形成するために予想される必要性および方法は周知であるが、本発明と密接な関係はないので、本明細書に説明する必要はない。
本発明の一実施形態では、図６に示すように、側壁スペーサ８０はゲート電極６６および６８の対向側壁７２および７６にそれぞれ形成される。この側壁スペーサは、スペーサ材料の層をゲート電極に蒸着し、続いて反応性イオンエッチングなどで層を異方性エッチングすることで、窒化シリコン、酸化シリコンなどから形成され得る。側壁スペーサ８０、ゲート電極６６および６８、各ゲート電極上のハードマスク、およびＳＴＩ４２は、Ｐチャネルゲート電極６６に対して、離間してそのまま位置合せされた状態で、シリコン基板中のトレンチ８２および８４をエッチするように、また、Ｎチャネルゲート電極６８に対して、離間してそのまま位置合せされた状態で、トレンチ８６および８８をエッチするように、エッチマスクとして使用される。トレンチは狭い並列チャネル５０および５４の端部を交差する。トレンチは、ＨＢｒ／Ｏ２およびＣｌ化学物質などを使用してプラズマエッチングによってエッチングされ得る。好ましくは、トレンチの各々の深度は、狭い並列チャネル５０および５４の幅と同じ大きさのオーダーである。
図７に示すように、トレンチは応力誘起材料層９０で充填される。この応力誘起材料は、シリコンの格子定数とは異なる格子定数を有するシリコン基板上に成長可能な仮像材料であり得る。この２つの並列する材料の格子定数の差異によって、ホスト材料に応力が生じる。応力誘起材料は、例えば、約１０〜３０の原子百分率のゲルマニウムを有する単結晶シリコンゲルマニウム（ＳｉＧｅ）であり得る。好ましくは、応力誘起材料は、狭い並列チャネル５０および５４の幅と同じ大きさのオーダーの厚みにまで選択的成長プロセスによってエピタキシャル成長される。選択的な方法でシリコンホスト上のこれらの材料にエピタキシャル成長させる方法は周知であるので、本明細書で説明する必要はない。
例えば、ＳｉＧｅの場合、ＳｉＧｅの格子定数はシリコンよりも大きく、また、トランジスタチャネルに圧縮した縦方向の応力を有する。圧縮した縦方向の応力は、それだけでチャネル中の正孔移動度を増加させ、これによりＰチャネルＭＯＳトランジスタのパフォーマンスを向上させる。しかし、圧縮した縦方向の応力は、ＮチャネルＭＯＳトランジスタのチャネル中の電子移動度を低下させる。本発明の実施形態に従ってＰチャネルＭＯＳトランジスタ３２およびＮチャネルトランジスタ３４の両方のチャネル幅を縮小することで、トランジスタのチャネルに横方向の引張応力が加えられ、また、このような応力は正孔および電子双方の移動度を増加させる。ＰチャネルＭＯＳトランジスタに対しては、圧縮した縦方向の応力によって正孔移動度が増加することに加えて、横方向の引張応力によって多数キャリア正孔の移動度が増加する。ＮチャネルＭＯＳトランジスタに対しては、横方向の引張応力がもたらす電子移動度の増加により、圧縮した縦方向の応力が引き起こす電子移動度の低下をオフセットするように支援する。埋め込まれた応力誘起材料によって生じる引張応力によって電子移動度が増加するので、同様のプロセスをＰチャネルトランジスタとＮチャネルトランジスタの両方に適用することができる。両トランジスタに同様のプロセスを適用するので、Ｎチャネルトランジスタはエッチングおよび選択成長ステップにおいてマスクされずに済み、その結果、全体のプロセスがより簡単で信頼できるものとなり、これにより低価格になる。
ＭＯＳトランジスタのソースおよびドレイン領域は、選択性エピタキシャル成長プロセスにおいて、導電性を決定する不純物で一部あるいは完全にイン−シツ（in-situ)ドープされる。あるいは、トレンチ８２、８４、８６、および８８で応力誘起材料が成長すると、図８に示すように、Ｐ型の導電性を決定するイオンがトレンチ８２および８４中の応力誘起材料に注入され、ＰチャネルＭＯＳトランジスタ３２のソース領域９２およびドレイン領域９４が形成される。同様に、Ｎ型の導電性を決定するイオンがトレンチ８６および８８中の応力誘起材料中に注入され、ＮチャネルＭＯＳトランジスタ３４のソース領域９６およびドレイン領域９８が形成される。
応力ＭＯＳデバイス３０は、周知のステップ（図示せず）によって完成され得る。そのようなステップとしては、誘電材料層を蒸着するステップ、ソースおよびドレイン領域の一部を露出するように、誘電材料によって開口部をエッチングするステップ、および、ソースおよびドレイン領域と電気的に接触するように、開口部を通じて延びるメタライゼーションを形成するステップ、が挙げられる。層間絶縁材料のさらなる層、相互接続メタライゼーション層の付加的な層などは、実装される集積回路の適切な回路機能を実現するために適用され、パターニングされる。
これまでの詳細な説明では、少なくとも１つの例示的実施形態を示してきたが、当然、数多くのバリエーションが存在する。さらに、例示的実施形態は単なる例であり、いかなる方法においても本発明の範囲、応用あるいは構造を制限することを意図していない。むしろ、これまでの詳細な説明は、例示的実施形態を実装するための便利な指針を当業者に提供することになるであろう。添付の請求項およびその法的等価物に説明されているように、本発明の範囲から逸脱することなく、機能および要素の配置において様々に変更できることを理解されたい。
本発明の各種実施形態による応力がかけられたＭＯＳデバイスとその製造方法を示した断面図である。 製造段階における応力がかけられたＭＯＳデバイスの一部の概略的平面図である。 製造段階における応力がかけられたＭＯＳデバイスの一部の概略的平面図である。 本発明の各種実施形態による応力がかけられたＭＯＳデバイスとその製造方法を示した断面図である。 本発明の各種実施形態による応力がかけられたＭＯＳデバイスとその製造方法を示した断面図である。 本発明の各種実施形態による応力がかけられたＭＯＳデバイスとその製造方法を示した断面図である。 本発明の各種実施形態による応力がかけられたＭＯＳデバイスとその製造方法を示した断面図である。 本発明の各種実施形態による応力がかけられたＭＯＳデバイスとその製造方法を示した断面図である。

Claims (10)

  1. 応力がかけられたＭＯＳデバイス（３０）をシリコン基板（３６）に製造する方法であって、
    前記シリコン基板（３６）上にゲート絶縁層（６０）を形成するステップと、
    前記ゲート絶縁層（６０）上にゲート電極材料６２を堆積し、対向側面（７２）を有するゲート電極を形成するために、前記ゲート電極（６６）の層をパターニングするステップと、
    互いに離間されて前記ゲート電極の前記対向側面に対して自己整合される前記シリコン基板の第１トレンチ（８２）と、第２トレンチ（８４）と、をエッチングするステップと、
    前記第１トレンチ（８２）および前記第２トレンチ（８４）に応力誘起材料（９０）の層を選択的に成長させるステップと、
    ソース領域（９２）を形成するために前記第１トレンチ（８２）の前記応力誘起材料（９０）に導電性を決定する不純物をイオン注入し、ドレイン領域（９４）を形成するために前記第２トレンチ（８４）の前記応力誘起材料（９０）に導電性を決定する不純物をイオン注入するステップと、
    前記ゲート電極（６６）の下方の前記ソース領域（９２）と前記ドレイン領域（９４）との間に延びる前記シリコン基板に複数の並列チャネル領域（５０）を画定するステップと、を含む方法。
  2. 前記選択的に成長させるステップは、格子定数がシリコンの格子定数よりも大きい半導体材料を含む層をエピタキシャル成長させるステップを含む、請求項１記載の方法。
  3. 前記複数の並列チャネル領域（５０）を形成するステップは、前記ソース領域（９２）から前記ドレイン領域（９４）にまで延びる複数の互いに離間したシャロートレンチアイソレーション領域（５２）を形成するステップを含む、請求項１記載の方法。
  4. 応力がかけられたＭＯＳデバイス（３０）をシリコン基板（３６）に形成する方法であって、
    前記第１領域（４４）と第２領域（４６）を画定するために前記シリコン基板に絶縁構造（４２）を形成するステップと、
    複数のＰチャネル（５０）を画定するために、前記第１領域（４４）の前記シリコン基板に第１の複数の並列の絶縁構造（５２）を形成するステップと、
    複数のＮチャネル（５４）を画定するために、前記第４領域（４６）の前記シリコン基板に第２の複数の並列の絶縁構造５６を形成するステップと、
    前記複数のＰチャネル上に第１に対向面（７２）を有する第１ゲート電極（６６）を形成し、前記第２の複数のＮチャネル上に第２の対向面（９６）を有する第２ゲート電極（６８）を形成するステップと、
    前記複数のＰチャネル（５０）を横断する第１トレンチ（８２）および第２トレンチ（８４）を、前記第１ゲート電極（６６）の前記第１の対向面（７２）から離間した前記シリコン基板にエッチングするステップと、
    前記複数のＮチャネル（５４）を横断する第３トレンチ（８６）および第４トレンチ（８８）を、前記ゲート電極（６８）の前記対向面（７６）から離間したシリコン表面にエッチングするステップと、
    前記第１トレンチ（８２）と第２トレンチ（８４）および前記第３トレンチ（８６）と第４トレンチ（８８）に応力誘起材料（９０）を選択的に成長させるステップと、
    Ｐ型の導電性を決定する不純物イオンを、Ｐ型のソース領域（９２）を形成するために前記第１トレンチ（８２）の前記応力誘起材料（９０）にイオン注入するとともに、Ｐ型のドレイン領域（９４）を形成するために前記第２トレンチ（８４）の前記応力誘起材料（９０）にイオン注入するステップと、
    Ｎ型の導電性を決定する不純物イオンを、Ｎ型のソース領域（９６）を形成するために前記第３トレンチ（８６）の前記応力誘起材料（９０）にイオン注入するとともに、Ｎ型のドレイン領域（９８）を形成するために前記第４トレンチ（８８）の前記応力誘起材料にイオン注入するステップと、を含む方法。
  5. 前記選択的に応力誘起材料９０を成長させるステップは、ＳｉＧｅ層をエピタキシャル成長させるステップを含む、請求項４記載の方法。
  6. 応力がかけられたＭＯＳデバイス（３０）を半導体基板に製造する方法であって、
    前記半導体基板に、共通のソース領域（９２）、共通のドレイン領域（９４）および共通のゲート電極（６６）を有する複数の並列ＭＯＳトランジスタを形成するステップと、
    第１トレンチ（８２）を前記半導体基板の前記共通のソース領域（９２）に、かつ、第２トレンチ（８４）を前記共通のドレイン領域（９４）にエッチングするステップと、
    前記第１トレンチおよび前記第２トレンチに、前記半導体基板と格子が一致しない応力誘起半導体材料（９０）を選択的に成長させるステップと、を含む方法。
  7. 複数の並列ＭＯＳトランジスタを形成する前記ステップは、各々が所定の幅のチャネルを有する複数の並列のＭＯＳトランジスタを形成するステップを含む、請求項６記載の方法。
  8. 前記選択的に成長させるステップは、前記所定の幅と同じ大きさのオーダーの厚みを有する半導体材料（９０）の層を選択的に成長させるステップを含む、請求項７記載の方法。
  9. 前記選択的に成長させるステップは、ＳｉＧｅから構成される層を選択的に成長させるステップを含む、請求項６記載の方法。
  10. 前記複数の並列のＭＯＳトランジスタを形成するステップは、
    アクティブエリア（４４）を画定するためにシャロートレンチアイソレーション構造（４２）を形成するステップと、
    共通のソース領域（８２）、共通のドレイン領域（８４）および複数の並列のチャネル領域（５０）に前記アクティブエリア（４４）を分割するステップと、を含む請求項６記載の方法。
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