JPH09511103A - シリコンカーバイドにおける半導体デバイス - Google Patents

シリコンカーバイドにおける半導体デバイス

Info

Publication number
JPH09511103A
JPH09511103A JP8522200A JP52220096A JPH09511103A JP H09511103 A JPH09511103 A JP H09511103A JP 8522200 A JP8522200 A JP 8522200A JP 52220096 A JP52220096 A JP 52220096A JP H09511103 A JPH09511103 A JP H09511103A
Authority
JP
Japan
Prior art keywords
junction
wafer
silicon carbide
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8522200A
Other languages
English (en)
Other versions
JP4143120B2 (ja
Inventor
ヘルマンソン,ウィリー
ラムベルグ,レンナート
ジグルド,ダグ
Original Assignee
エービービー リサーチ リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エービービー リサーチ リミテッド filed Critical エービービー リサーチ リミテッド
Publication of JPH09511103A publication Critical patent/JPH09511103A/ja
Application granted granted Critical
Publication of JP4143120B2 publication Critical patent/JP4143120B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/7602Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/931Silicon carbide semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Thyristors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 本方法は、プロトンまたはイオン注入によりシリコンカーバイド領域を導電性から抵抗性に再構成する方法に関し、この注入方法を用いてp−n接合部を含む半導体デバイスを製造する。この半導体デバイスでは、p−導電性層およびn−導電性層がシリコンカーバイド(SiC)のドープされた層として設計されており、よって次の工程、すなわち半絶縁層を備えたデバイスのシリコンカーバイド表面をパッシベートする工程と、製造中にp−n接合部の領域を境界を定める工程と、半絶縁層によりp−n接合部のエッジをターミネートする工程と、1つの同じシリコンカーバイドウェーハ上に複数のデバイスを製造する際に異なるデバイスを互いに絶縁する工程の少なくとも1つのために注入方法を使用する。本発明は注入方法自体にも関する。

Description

【発明の詳細な説明】 シリコンカーバイドにおける半導体デバイス 技術分野 本発明は、プロトン(陽子)またはイオン注入(打ち込み)を用いてシリコン カーバイド領域を導電性から抵抗性となるように再構成し、この方法を用いてコ ンポーネントの製造中にp−n接合部の領域の境界を定め、p−n接合部をエッ ジターミネートし、更にコンポーネントの表面をパッシベートする、ベース材料 としてシリコンカーバイドを有する半導体デバイスに関する。更に、この方法は 、p−n接合部のエッジで正のエッジ角度を形成するのに使用される。本発明は 、注入方法自体にも関する。 背景技術 ベース材料としてのシリコンカーバイド(炭化珪素)(SiC)に基づく半導 体デバイスは、従来の半導体が満足し得る状態で機能できないような状況下で、 高温、ハイパワー用途および高エネルギー放射線を利用する条件下で使用できる ように、これまで継続して開発されてきた。予想では、パワーMOSFETタイ プのSiCトランジスタおよびSiCダイオード整流器は、高電圧および高温、 例えば650〜800℃の温度範囲で作動でき、より低い損失およびより高い周 波数で良好なブレークダウン特性を示し、更に対応するシリコンコンポーネント よりも容積が20分の1となると示されている。これらの改良点は、シリコンと 比較してシリコンカーバイドが有する固有の有利な材料特性、例えば(シリコン よりも少なくとも10倍高い)ブレークダウン電界、(シリコンの3倍を越える )熱伝導率および大きなエネルギーバンドギャップ(SiCの結晶構造の1つで ある6H−SiCでは2.9eVである)に起因するものである。 シリコンカーバイド半導体技術は、比較的最近のものであり、多くの点で最適 な状態となっていないので、完全に有効なSiCパワー半導体を実験的に実現し 、大量生産を行えるようにする前に解決の必要な重大な製造上の問題が多数ある 。このことは、特にハイパワーの高電圧用に用いられるコンポーネントに当ては ま る。解決の必要な問題とは、数キロボルトの電圧に耐えられるようにすべき単一 コンポーネント(部品)に対しては、コンポーネント内の電圧吸収層に対するバ ックグラウンドドーピング濃度を低減すること、シリコンカーバイドの表面パッ シベーション技術を最適にしなければならないこと、および例えば、大面積を有 する大電流コンポーネントを製造しなければならない場合にシリコンカーバイド 材料における重大な欠点の数を低減しなければならないことが挙げられる。開発 の必要な他の分野としては、例えば、この材料に対する良好なオーミック接触部 を製造する方法、注入によるドーピング方法、エッチング等のプロセス技術が挙 げられる。 実験的に形成されたp−n接合部およびショットキー接合部を備えた6H−S iCにおいて、高電圧ダイオードを製造することは実験目的で実行されている( M.バットナガーおよびB.J.バリガー著のIEEEトランザクション、エレ クトロンデバイス第40巻第3号645〜655頁、1993年3月、またはP .J.ノイデック、P.J.ラーキン、J.A.パウエル、L.J.マタスおよ びC.S.サルプ著のアプライドフィジカルレターズ、第64巻第11号、19 94年3月14日、1386〜1388頁も参照)。上記問題のいくつか、特に ドーピング濃度の低減は解決されており、よって、これまでに最初の2000V のシリコンカーバイドダイオードが報告されている。これは、シリコンカーバイ ドによる基板材料を製造するための近年の開発進歩により実現されている。 表面から下方の所望の深さまで高抵抗層を得るために、シリコンカーバイド材 料の表面を再構成するために有効で簡単なシリコンカーバイドの表面パッシベー ション方法は知られていない。 電圧吸収p−n接合部を備えた高電圧ダイオードまたは他の半導体デバイスを 製造する間、マスターする別の問題は、p−n接合部のエッジの適当なターミネ ーションを行うことである。p−n接合部の両端に高い逆電圧が印加されると、 p−n接合部のエッジにおける、このp−n接合部の両端の電界は極めて大きく なる。この問題は、上記公知のダイオードでは解決されていない。SiCの半導 体デバイスの開発中に解決すべき状態のままになっている問題は、対応するシリ コンコンポーネントを導入した際に生じた問題に極めて似ている。しかし、シリ コンコンポーネントの対応する製造のために現在のところ知られている解決案の ように、シリコンカーバイドコンポーネントの製造に関連する特定の問題の解決 に対し、同じ技術を用いることはできない。約2270Kよりも下では拡散係数 は無視できるので、SiCにおける拡散によりドーピングを行うことは極めて困 難であることを、一例として挙げることができる。更に、シリコンコンポーネン トを製造する際の共通技術であるドーパントのイオン注入方法はマスタが困難で あり、シリコンカーバイドに対しては開発されていない。 p−n接合部のエッジにおいて結果として生じる強力な電界と逆方向の高電圧 は、p−n接合部のエッジにおけるブレークダウンまたはフラッシュオーバーを 生じさせる恐れが大きい。コンポーネントの表面でp−n接合部が出現している 場合、コンポーネントのより内部のp−n接合部における状況と比較して電界が 大きくなる。これは、コンポーネント内の、より一様な状態から表面における材 料の急激にステップアウトする変化と関係している。このような事実により、表 面の電界を小さくし、表面をパッシベートすることが重要となる。シリコンコン ポーネントの表面をパッシベートすることと組み合わせて、例えば、p−n接合 部が表面で出現している状態に影響を与えることにより、表面における電界を等 しくするような処置も行う。パワーコンポーネントに対しては、例えば、電界を 等しくするようにp−n接合部を通る所定の角度で表面のラッピング(研磨)を 実行する。これに関連し、高ドーピング濃度の層から低ドーピング濃度の層へ( すなわち、高ドーピング濃度のp領域から低ドーピング濃度のn領域へ)通過す る際に、p−n接合部を有するウェーハの面積が増加するように負の指定エッジ 角度を使用する。これに対応し、正のエッジ角度は、低ドーピング濃度の層に向 かう方向(すなわち、高ドーピング濃度のp領域から低ドーピング濃度のn領域 への方向)へp−n接合部の面積が減少するように指定する。p−n接合部のエ ッジにおける電界を小さくする1つの方法としては、エッジを研磨することによ り公知の半導体材料の場合のエッジ角度を得るように正のエッジ角度を有するp −n接合部を設計することであり、このような方法は、シリコンカーバイドコン ポーネントでは全く提案されていない。 p−n接合部のエッジで電界濃度を低減する別の方法は、表面における電界を 小さくするようにp−n接合部の周辺のリング(いわゆる、接合部ターミネーシ ョン延長部)内の表面に向かってpドーピングを徐々に減らすことである。シリ コン技術から知られる、これら方法は、SiC材料に適用するには困難である。 その理由は、この材料は硬質であり、拡散によるドーピングを実施することが困 難であるからである。 ベース材料としてシリコンを使用するp−n接合部をターミネートするのに、 例えば、所定の任意の極めて小さい導電率を有する半絶縁層をp−n接合部のエ ッジに設けることが知られており、ここで、この層は逆方向の高電圧をp−n接 合部に印加すると、この半絶縁層を通って逆方向に微弱な電流が流れ、よってp −n接合部のエッジにおける電界が減少し、電圧ブレークダウンの生じる恐れが かなり少なくなる。スエーデン特許第SE9400482号明細書は、SiCベース材料 で構成されたp−n接合部のエッジターミネーションを行い、更にパッシベート する方法を述べている。本発明は、この問題に対する別の解決案を説明するもの である。 更に、ショットキーダイオードにおけるアルゴンイオン注入によりエッジター ミネーションを行うことも知られている(IEEEエレクトロンデバイスレター ズ、第15巻第10号、1994年10月、デブ・アローク外)。しかしながら 、この刊行物は、ショットキーダイオードの表面における薄膜をパッシベートで きることしか記載しておらず、少なくとも2つの異なるシリコンカーバイド層か ら成るp−n接合部のエッジターミネーションについては述べていない。 発明の概略 本発明は、プロトンまたはイオン注入を用いてシリコンカーバイド領域を導電 性から抵抗性に再構成し、この注入方法を用いてp−n接合部を含む半導体デバ イスを製造し、p導電性層およびn導電性層の双方をシリコンカーバイド(Si C)のドープされた層として構成する方法に関し、この注入方法は次の工程の少 なくとも1つで使用される。 −半絶縁層を有するコンポーネントのシリコンカーバイド表面をパッシベート する工程 −製造中のp−n接合部の領域の境界を定める工程 −半絶縁層によるp−n接合部のエッジをターミネートする工程 −p−n接合部のエッジにおける正のエッジ角度を形成する工程 −シリコンカーバイドの同じウェーハで複数のコンポーネントを製造する際に 異なるコンポーネントを互いに絶縁する工程 本発明は注入方法自体にも関する。 方法に係わるシリコンカーバイドで構成された半導体デバイスの表面のパッシ ベーションおよびエッジターミネーションを行う、この方法は、パッシベーショ ンしないコンポーネントの表面にマスクを載せるイオン注入方法において、シリ コンカーバイドの表面の電気的および構造的性質を変えることを特徴とする。変 えるべきコンポーネントの表面にイオン、好ましくはプロトンを照射し、イオン の注入中にpまたはnドープされたシリコンカーバイドとすることができる、表 面にイオン注入の制御によりパッシベート層に望まれる高抵抗率を付与する。コ ンポーネントの構造的に変化する表面層の深さは注入エネルギーによって決定さ れる。 上記方法によりシリコンカーバイドデバイス部分、例えば保護層として働く半 絶縁層内まで表面に向かって進むp−n接合部内の層を直接再構成することが可 能である。このように、シリコンカーバイドの所望領域をパッシベートしたプレ ーナーコンポーネントが得られる。 抵抗率を制御することにより層を抵抗性としたp−n接合部のエッジターミネ ーションとして、注入方法による半絶縁層のパッシベーションを使用すると、p −n接合部のエッジにおけるクラッシュオーバーまたはブレークダウンの上記の ような恐れが少なくなる。パッシベーション層には極めて微弱な電流を運ぶ可能 性が与えられ、これにより微弱漏れ電流により加えられた電荷が放電するという 点でパッシベーション層が帯電する恐れが少なくなる。注入を制御することによ り、このパッシベーション層にかかる任意の抵抗率を与えることができる。 パッシベーション層はコンポーネントから直接形成され、その後堆積される層 を構成しないので、コンポーネントの材料と化学的に同一である。これにより、 熱特性および機械的特性は、互いにより良好に適合したものとなる。この理由は 、コンポーネントと層は同じ材料サンプルから形成されるからである。 実際に使用できるSiC半導体デバイスを得るのに、本発明によれば、イオン またはプロトン注入を使用できる。基本アイデアは、シリコンカーバイドの結晶 パターン内の電荷キャリアに対する格子欠陥および捕捉機構を導入することによ り、電流が通過しないシリコンカーバイドの材料領域、例えば、エミッタを囲む 領域を半絶縁性とすることである。この目的のため、照射中に複数の異なる物質 を使用できるが、利用可能なプロトンエネルギーを使用することにより、プロト ンは、シリコンカーバイド本体の結晶格子内に深く達するのに特に適している。 領域または層を半絶縁性としたシリコンカーバイドコンポーネントの重要な利 点は、その領域または層がパッシベーション層として機能し、良好な熱特性によ るパッシベーションが行われること、例えば、パッシベーション層がシリコンカ ーバイド本体の残りと同じ膨張係数を有するということである。更に、領域を永 久的に帯電することなくパッシベーション領域に対して適合された抵抗率が得ら れる。注入は、いわゆるプレーナー技術に従い、平坦な表面で行うことができ、 このことは、特にコンポーネントの構造がより複雑となる場合に常に有利である 。 SiC材料の除去を行うエッチングによって得られるメサ構造と異なり、本発 明の方法による注入は、SiC材料の除去の代わりとして行われる。このことは 、本方法によれば照射済み領域または層の導電率が大幅に低減され、よってコン ポーネントから半導電性SiCの所望しない領域を除去する必要がなくなること を意味しており、このことは極めて有利となっている。 本発明によって実施される注入技術は、極めて高いメサ構造に対応するよう、 より深い注入によりコンポーネントの層の幾何学的形状を変えるという点で、更 にワンステップ改善できる。このことは、90度のエッジ角度を有するp−n接 合部に適用され、このことは、低いメサまたは薄い注入体の場合の状況と比較し てブレークダウン電圧の点で極めて有利であり、このような薄い構造体ではp− n接合部のエッジでゆっくりとした電界の累積が生じる。注入中、マスクされた 領域の下ではイオンまたはプロトンが、傾斜した角度で多少側方に進入するとい う点で、多少、正のエッジ角度が生じるので、p−n接合部のエッジは、正確に 90度とはならない。本発明によれば、知られているように、エッジの電界の低 減に有利に影響する適当な正のエッジ角度を提供できるという点で、この事実を 明らかに利用できる。放射線がp−n接合部においてマスクの下方で所定の角度 で斜めに進入するよう、ウェーハの垂直軸線を中心として放射線を回転させなが ら放射線がウェーハに斜めに衝突するよう、1つ以上のコンポーネントを有する ウェーハに注入照射を行うことにより、p−n接合部に正のエッジ角度を付与す る。このように、この方法により簡単に正のエッジ角が得られること、更にこれ がプレーナーコンポーネントで可能であるという事実が最も重要である。 上記イオンまたはプロトン注入による利点により、半絶縁性SiC内に封止さ れた1つ以上のアクティブ(ドープされた)層を有するSiCコンポーネントを 形成する可能性が得られる。このように、プロトン技術によりp−n接合部にお けるエッジターミネーションおよび1つのシングルプロセスの工程によるパッシ ベーションの双方が達成される。大きな注入エネルギーが必要であるという技術 に係わらず、この技術は、複雑な交互エッジターミネーション方法と比較して極 めて将来性があるようである。この方法は、更にシリコンカーバイドの1つの同 じウェーハ上に複数のコンポーネントを製造する際に、異なるコンポーネントを 互いにアイソレートする可能性も与える。本明細書におけるウェーハなる用語は 、1つのコンポーネントに対し本明細書に説明した方法により単一または複数の コンポーネントを上部に同時に製造するシリコンカーバイドのプレートを意味す る。1つの同じウェーハ上に複数のコンポーネントを製造する際、これらコンポ ーネントは、プロセスの後のステージで互いに分離される。 イオンまたはプロトンが注入される層は、極めて抵抗値が大きいものであって はならない。その他のキーとなる特性としては、温度依存性、生じる抵抗率の温 度安定性、注入されたSiC層の誘電強度およびp−n接合部の両端の周辺電流 リークが挙げられる。これら特性のいずれに対しても、本発明により得られる注 入層で好ましい値が得られる。 本発明による方法では、注入領域とコンポーネント内の隣接する影響されない SiC層との間の境界層で、完全に構造を適応化できる。このような適応化は、 パッシベーションを行うため異なる物質を利用する際には困難である。注入層お よび隣接する層は同じ結晶に属しているので、注入方法により完全な一体性が保 持される。このように、仕上がったコンポーネントが機械的に安定となるという 利点も得られる。 上記のように、p−n接合部のエッジを下方に研磨することにより、公知の 態様でエッジターミネートすることが可能である。しかしながら、SiCで構成 されたp−n接合部は極めて薄いので、SiC内のp−n接合部のエッジを機械 的に加工することは極めて困難である。 シリコンカーバイド層にプロトンの注入をする際に、プロトン照射を行うエネ ルギーにより決定される層内の深さで、上記の結晶の構造的変化が生じる。結晶 内で本発明により表面から下方に構造変化と共にパッシベーションを行う場合、 種々の方法を利用できる。より厚い半絶縁層を得る1つの方法は、異なるエネル ギーレベルで、または所定プログラムに従い、時間に対して注入エネルギーを制 御するいくつかの工程でプロトンの注入を実行することである。別の方法によれ ば、1つの同じプロトンエネルギーを使用し、回転するマスクを利用する。マス クは、厚みが変化しており、シリコンカーバイド結晶に注入されるプロトンのエ ネルギーレベルを変えるようなインターバルを与えるので、結晶内の所望の深さ に所望の厚みを有する、構造的に変化した固有の層が得られる。後者の方法の変 形例として、マスクを固定した状態でp−n接合部を備えたSiCウェーハを回 転する。上記これらの変形例は、一時期に1つのp−n接合部しか処理しない場 合に利用できる。 図面の簡単な説明 第1図は、本発明に係わる注入プロセスでエッジターミネートされパッシベー トされたプレーナ状p−n接合部を示す。 第2図は、深い注入を行ったp−n接合部を示す。 第3図は、より深い深さまで注入を行った場合の正のエッジ角度でターミネー トされたプレーナ状p−n接合部を示す。 第4b図は、異なるエネルギレベルの照射を行うよう、回転マスクによる注入 を行うための方法を示す。 図4b図は、マスク材料の厚みを多数回変えた回転マスクの外観の一例を示す 。 第5図は、SiCサンプルに7つの異なるエネルギーレベルでプロトンを1. 1μmの深さまで注入した総照射量の関数として抵抗率を示すグラフである。 第6図は、シリコンカーバイドのウェーハに対し、所定の角度で注入物を入射 できるようにすることにより、正のエッジ角度を形成する際の注入方法を示す。 第7図は、プロトン注入を実施する一例における工程を示す図である。 好ましい実施例の説明 次に多数の実施例を参照して本発明について説明する。 6Hポリタイプの、市場で購入した、エピタキシャル法によりCVD成長され たSiCウェーハを使用して、第1図に示された垂直p−n接合部を製造した。 第1図から1つのコンポーネントを含むウェーハW内の層の組成が明らかである 。ここでは、エピタキシャル技術によりn+基板1上に低ドープ濃度のn-層2を 形成する。このn-層2の上にp+層4をエピタキシャル法で形成することにより 、ウェーハW内にエピタキシャル技術でp−n接合部3も製造する。次の表1か ら層の構造およびドーピングが明らかであり、この表は、良好に実施された実施 例の1つの例の値しか示していない。 図示されたp−n接合部3は、ダイオードにおけるp−n接合部3の利用を示 しているので、コーティングされたNiまたはTiから構成できるnタイプのコ ンタクト6とn+基板1とが接触しており、p−n接合部のp+層4がコンタクト 7と接触しており、本例ではコンタクト7はコーティングされたAlから成る。 300秒の間、950℃までの熱処理をした後、注入マスクおよび接合金属と してp+コンタクト上にTi、PtおよびAuを蒸着する。 p+コンタクト7上でウェーハWにマスクが設けられると、イオンを注入し、 p−n接合部3を囲むシリコンカーバイドの領域をp−n接合部3が位置するウ ェーハW内の深さよりも深い位置まで再構成する。プロトン(陽子)注入により p−n接合部3内の周辺材料の再構成が行われ、p−n接合部の領域の境界を定 め、従ってp−n接合部のエッジEの境界を定める。同じ工程において、周辺材 料の再構成によりp−n接合部3を囲む、半絶縁特性を備えた層5が形成される 。この半絶縁層5は、周辺に対するパッシベーション層として働く。この半絶縁 層5は、p−n接合部3のエッジEにおける電界濃度を低減することにも寄与す る。この半絶縁層5は、またp−n接合部のエッジにおける電界の伝搬も行う。 p+接点がマスクされたウェーハに多数の異なるエネルギーレベルおよび異なる 照射量で照射を行い、異なる深さの層でプロトン照射による結晶の再構成化が生 じ、かつシリコンカーバイドの表面から所望の深さまで下方に異なる層が互いに 重なり合うような、プロトンによる注入を実施例で行った。下記の表2に記載し た照射量および25keV〜175keVのプロトンエネルギで、7工程にてプ ロトン照射により、第1図に示されたコンポーネント内の半絶縁層を得る一例と して記載できる。ここで2つのウェーハCおよびDはそれぞれ2回注入した。 第5図は、この注入の結果を示す。ここでは、選べる低効率は、ウェーハCお よびDにおける総照射量の関数として示され、よって、それぞれのウェーハに対 する注入量を加えることにより2回の照射の後の総注入量が得られる。第5図か らプロトン注入中の総注入量を選択することにより、材料に対する所望の低効率 が得られることが確認される。 第7図は、所望の再構成された層5を形成するための注入方法の一般的なフロ ーチャートを示す。 第2図は、ウェーハのより深い深さまで陽子による注入を行った、本発明に係 わるp−n接合部を備えたシリコンカーバイドコンポーネントを示す。p−n接 合部3に隣接する半絶縁層5は、本ケースでは欠損層の限界を構成する高さより もより深いウェーハW内の深さまで移動でき、これにより、境界部におけるドー ピングされたSiC材料が半絶縁層5で満たされる恐れを低減することに寄与で きる。 第3図も、より深い深さまで注入を行ったp−n接合部を示すが、本例ではエ ッジ角度は正となっている。このことは、異なる技術により、このようなエッジ 角度を得た場合、Siコンポーネントに対する従来技術によれば、p−n接合部 のエッジにおける電界強度は極めて低くなる。注入中にサンプルまたは放射線を 傾斜し、同時にサンプルまたは放射線を回転することにより、正のエッジ角度が 得られ、この場合、放射線はマスクの下の所望角度に進入する。第6図が参照さ れる。最適なエッジ角度は、40〜45度であるが、他の値を選択することもで きる。従って、ここに提案するプロトン注入方法を用いると、シリコンカーバイ ドコンポーネント中のp−n接合部で正のエッジ角度が得られる可能性が生じ、 Siコンポーネント上でのp−n接合部は、エッジを機械的に研磨し、同じ1つ のプロセスエ程でSiCコンポーネントの正のエッジ角、エッジターミネーショ ンおよび表面のパッシベーションを行うことにより、Siコンポーネントでの接 合が行われる。更に、この接合は、プレーナ状ウェーハで行うと取り扱いが容易 であり、同時にコンポーネントの結晶構造に対する結晶の観点から半絶縁パッシ ベーション層5が完全に適合する。この理由は、プロトンの衝突は、SiC結晶 の構造変化しか生じさせないからである。 p−n接合部まわりのリークは問題とならず、注入コンポーネントにおけるブ レークダウン電圧は、コンポーネントの機能を乱さないと観察されている。更に 、p−n接合部のまわりの電界に対する半絶縁層5の形態をした電界プレートに よって生じる影響によりブレークダウン電界が高くなる。 半絶縁層の製造、または全体として本発明に係わるプレトン注入によるシリコ ンカーバイドに注入を行う変形例として、第4a図の方法が使用できる。この方 法では、全注入プロセス中でプロトンを注入すべきサンプル10に同じエネルギ レベルのプロトンを照射する。(シリコンカーバイド材料中の表面から下方の所 望の高さまでの)シリコンカーバイドサンプル10における異なる深さで所望す る構造的変化を得るのに必要なプロトンエネルギを得るために、この方法は、サ ンプル10とH+放射線源(図示されず)との間で回転させられる、厚みが変化 するマスク11を使用する。第4b図は、円形プレートの形態をしたマスク11 の一例を示す。このプレートはシリコンカーバイドサンプル10に達する、変化 するエネルギーのプロトン放射線を得るのに使用され、このプレートには図示さ れた例では4つの異なる厚みa〜dを有する。 所望の抵抗率を有する再構成ゾーンを得るための、プロトンによる注入方法は 、必ずしもシリコンカーバイド材料におけるゾーンを表面から下方に再構成する ように行う必要はない。表面から下方に位置し、シリコンカーバイド材料内に点 在された、半絶縁特性を有する層を得ることもできる。 更に、プロトンの代わりに、例えばHe2+またはD+を使用することも可能で ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI H01L 29/78 7608−4M H01L 29/74 F 29/861 9447−4M 29/78 652T 9355−4M 29/72

Claims (1)

  1. 【特許請求の範囲】 1.ドープされたシリコンカーバイドのウェーハ(W)において高抵抗領域( 5)を得るための方法であって、 領域(5)の電気導電率特性が導電性から抵抗性に変化するように、照射され た領域内のシリコンカーバイドの結晶構造を変える、使用されたイオンエネルギ によって与えられた、シリコンウェーハ(W)内の範囲の深さをカバーする抵抗 性領域(5)を得るための注入方法で、領域(5)をエネルギーの変化するイオ ンで照射することを特徴とする方法。 2.ウェーハ(5)を照射するイオンが、好ましくはプロトンから成ることを 特徴とする請求項1記載の方法。 3.ウェーハ(5)を照射するイオンが、好ましくはHe2+またはD+から成 ることを特徴とする請求項1記載の方法。 4.所望の層の厚みの抵抗性領域(5)を得るために、工程ごとにイオンエネ ルギを変える複数の工程で注入を実行することを特徴とする請求項1記載の方法 。 5.注入中の放射線エネルギーが変化しないイオン源によりウェーハ(W)を 照射し、ウェーハに供給されるエネルギーを変える装置によりウェーハ(W)に 対する変化した放射エネルギーを得ることを特徴とする請求項1記載の方法。 6.放射エネルギーを変えるよう放射線源とウェーハ(W)との間に、厚みが 変化するプレート状をしたマスク(11)を挿入し、ウェーハ(W)を通る中心 軸線を中心としてマスクまたは放射線源を回転することを特徴とする請求項5記 載の方法。 7.p−n接合部(3)の領域(7)がマスクされたp−n接合部(3)を含 むシリコンカーバイドウェーハ(W)に対しイオン注入を行い、よってマスクさ れた領域を囲む層(5)を半絶縁特性を有するように再構成し、パッシベーショ ン層を形成することを特徴とする請求項1記載の方法。 8.p−n接合部(3)の領域(7)がマスクされたp−n接合部(3)を含 むシリコンカーバイドウェーハ(W)に対しイオン注入を行い、よってマスクさ れた領域を囲む層(5)を半絶縁特性を有するように再構成し、よって半絶縁 (5)がp−n接合部(3)の領域の境界を定めることを特徴とする請求項1記 載の方法。 9.p−n接合部(3)の領域(7)がマスクされたp−n接合部(3)を含 むシリコンカーバイドウェーハ(W)に対しイオン注入を行い、よってマスクさ れた領域を囲む層(5)を半絶縁特性を有するように再構成し、よって半絶縁層 (5)がp−n接合部(3)のエッジ(E)のエッジターミネーションを構成す ることを特徴とする請求項1記載の方法。 10.p−n接合部(3)のエッジターミネーションを正のエッジ角度で実行す ることを特徴とする請求項9記載の方法。 11.ウェーハ(W)を通る垂直軸線を中心としてウェーハ(W)を回転するか 、または放射線源を回転することによりウェーハ(W)に注入を実行することを 特徴とする、先の請求項のいずれかに記載の方法。 12.請求項1記載の方法によって製造された、少なくとも1つのp−n接合部 (3)を含むシリコンカーバイドにおける半導体デバイスにおいて、p−n接合 部(3)のエッジ(E)に隣接する領域(5)をイオン注入により高抵抗シリコ ンカーバイド構造に再構成したことを特徴とする半導体デバイス。 13.プレーナ状シリコンカーバイドウェーハ(W)にて、注入により半導体デ バイスを製造したことを特徴とする請求項12記載の半導体デバイス。 14.p−n接合部(3)のエッジ(E)を正のエッジ角度としたことを特徴と する請求項12記載の半導体デバイス。 15.p−n接合部(3)に隣接する再構成された高抵抗層(5)がp−n接合 部(3)の欠損層の限界を構成する高さよりも深い深さまで延びていることを特 徴とする請求項12記載の半導体デバイス。 16.ダイオード、MOSFETトランジスタ、バイポーラトランジスタ、サイ リスタ、IGBTトランジスタまたは別のBiMOSのいずれかにp−n接合部 (3)が設けられていることを特徴とする請求項12記載の半導体デバイス。 17.請求項1記載の方法により、少なくともいくつかのp−またはn−ドープ された層または領域をパッシベートする、シリコンカーバイドにおける半導体デ バイス。
JP52220096A 1995-01-18 1996-01-17 シリコンカーバイドにおける半導体デバイス Expired - Lifetime JP4143120B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9500146-7 1995-01-18
SE9500146A SE9500146D0 (sv) 1995-01-18 1995-01-18 Halvledarkomponent i kiselkarbid
PCT/SE1996/000034 WO1996022610A1 (en) 1995-01-18 1996-01-17 Semiconductor device in silicon carbide

Publications (2)

Publication Number Publication Date
JPH09511103A true JPH09511103A (ja) 1997-11-04
JP4143120B2 JP4143120B2 (ja) 2008-09-03

Family

ID=20396853

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52220096A Expired - Lifetime JP4143120B2 (ja) 1995-01-18 1996-01-17 シリコンカーバイドにおける半導体デバイス

Country Status (6)

Country Link
US (1) US5914499A (ja)
EP (1) EP0750789B1 (ja)
JP (1) JP4143120B2 (ja)
DE (1) DE69601981T2 (ja)
SE (1) SE9500146D0 (ja)
WO (1) WO1996022610A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164525A (ja) * 1998-11-30 2000-06-16 Denso Corp 炭化珪素半導体装置及びその製造方法
WO2009110229A1 (ja) * 2008-03-07 2009-09-11 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2017117939A (ja) * 2015-12-24 2017-06-29 住重試験検査株式会社 半導体装置および半導体装置の製造方法
JP2018521503A (ja) * 2015-06-09 2018-08-02 アーベーベー・シュバイツ・アーゲー 炭化ケイ素パワー半導体デバイスのエッジ終端部を製造する方法
JP2020205309A (ja) * 2019-06-14 2020-12-24 日産自動車株式会社 半導体装置及びその製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE512259C2 (sv) * 1998-03-23 2000-02-21 Abb Research Ltd Halvledaranordning bestående av dopad kiselkarbid vilken innefattar en pn-övergång som uppvisar åtminstone en ihålig defekt och förfarande för dess framställning
US6884644B1 (en) * 1998-09-16 2005-04-26 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
US6803243B2 (en) * 2001-03-15 2004-10-12 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
JP3955396B2 (ja) 1998-09-17 2007-08-08 株式会社ルネサステクノロジ 半導体サージ吸収素子
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6396080B2 (en) 1999-05-18 2002-05-28 Cree, Inc Semi-insulating silicon carbide without vanadium domination
US6373076B1 (en) * 1999-12-07 2002-04-16 Philips Electronics North America Corporation Passivated silicon carbide devices with low leakage current and method of fabricating
US6924215B2 (en) * 2002-05-29 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Method of monitoring high tilt angle of medium current implant
US7157730B2 (en) * 2002-12-20 2007-01-02 Finisar Corporation Angled wafer rotating ion implantation
CN1802755B (zh) 2003-05-09 2012-05-16 克里公司 通过离子注入进行隔离的led制造方法
US20050194584A1 (en) * 2003-11-12 2005-09-08 Slater David B.Jr. LED fabrication via ion implant isolation
US7592634B2 (en) * 2004-05-06 2009-09-22 Cree, Inc. LED fabrication via ion implant isolation
CN101405871A (zh) * 2004-11-24 2009-04-08 美高森美公司 用于宽禁带功率器件的结终端结构
US7622358B2 (en) * 2005-09-30 2009-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with semi-insulating substrate portions and method for forming the same
JP5044117B2 (ja) * 2005-12-14 2012-10-10 関西電力株式会社 炭化珪素バイポーラ型半導体装置
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
CN102570294B (zh) * 2012-01-12 2013-07-10 北京工业大学 一种真空解理大功率半导体激光器腔面氮钝化方法
JP6107430B2 (ja) * 2012-06-08 2017-04-05 豊田合成株式会社 半導体装置
WO2014172697A1 (en) 2013-04-19 2014-10-23 Lightspin Technologies, Inc. Integrated avalanche photodiode arrays
US9768211B2 (en) 2015-05-06 2017-09-19 LightSpin Technologies Inc. Integrated avalanche photodiode arrays
DE102015115173A1 (de) * 2015-09-09 2017-03-09 Infineon Technologies Austria Ag Ein Halbleiterwafer, eine Implantationsvorrichtung zum Implantieren von Protonen und ein Verfahren zum Bilden eines Halbleiterbauelements
US10541300B2 (en) 2016-05-26 2020-01-21 General Electric Company Semiconductor device and method of making thereof
US10529884B2 (en) 2017-11-09 2020-01-07 LightSpin Technologies Inc. Virtual negative bevel and methods of isolating adjacent devices
US10608079B2 (en) 2018-02-06 2020-03-31 General Electric Company High energy ion implantation for junction isolation in silicon carbide devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL131898C (ja) * 1965-03-26
US3458779A (en) * 1967-11-24 1969-07-29 Gen Electric Sic p-n junction electroluminescent diode with a donor concentration diminishing from the junction to one surface and an acceptor concentration increasing in the same region
US5270244A (en) * 1993-01-25 1993-12-14 North Carolina State University At Raleigh Method for forming an oxide-filled trench in silicon carbide
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5449925A (en) * 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
WO1995032524A1 (en) * 1994-05-24 1995-11-30 Abb Research Ltd. Semiconductor device in silicon carbide with passivated surface
US5650654A (en) * 1994-12-30 1997-07-22 International Business Machines Corporation MOSFET device having controlled parasitic isolation threshold voltage

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164525A (ja) * 1998-11-30 2000-06-16 Denso Corp 炭化珪素半導体装置及びその製造方法
WO2009110229A1 (ja) * 2008-03-07 2009-09-11 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
DE112009000535T5 (de) 2008-03-07 2011-01-20 Mitsubishi Electric Corp. Siliziumkarbid-Halbleitervorrichtung und Verfahren zu deren Herstellung
JPWO2009110229A1 (ja) * 2008-03-07 2011-07-14 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US8350270B2 (en) 2008-03-07 2013-01-08 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing the same
JP5182359B2 (ja) * 2008-03-07 2013-04-17 三菱電機株式会社 炭化珪素半導体装置
JP2018521503A (ja) * 2015-06-09 2018-08-02 アーベーベー・シュバイツ・アーゲー 炭化ケイ素パワー半導体デバイスのエッジ終端部を製造する方法
JP2017117939A (ja) * 2015-12-24 2017-06-29 住重試験検査株式会社 半導体装置および半導体装置の製造方法
JP2020205309A (ja) * 2019-06-14 2020-12-24 日産自動車株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP0750789B1 (en) 1999-04-07
EP0750789A1 (en) 1997-01-02
US5914499A (en) 1999-06-22
DE69601981D1 (de) 1999-05-12
WO1996022610A1 (en) 1996-07-25
SE9500146D0 (sv) 1995-01-18
DE69601981T2 (de) 1999-12-02
JP4143120B2 (ja) 2008-09-03

Similar Documents

Publication Publication Date Title
JP4143120B2 (ja) シリコンカーバイドにおける半導体デバイス
JP3732857B2 (ja) 耐電圧降伏性単結晶炭化ケイ素半導体デバイス及びその製造方法
US6373076B1 (en) Passivated silicon carbide devices with low leakage current and method of fabricating
US8901699B2 (en) Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
JP5527958B2 (ja) 電圧吸収エッジを有するpn接合を含むSiC半導体装置
US5804482A (en) Method for producing a semiconductor device having a semiconductor layer of SiC
US8927999B2 (en) Edge termination by ion implantation in GaN
JPH11503570A (ja) マスキング段階を含んでなるSiCの半導体層を有する半導体装置の製法
CN101467262A (zh) 结势垒肖特基整流器及其制造方法
JP6113298B2 (ja) 半導体装置の製造方法、および、半導体装置
JPH04229660A (ja) 非常に深い濃度増加領域を備えたパワートランジスタデバイス
US11715769B2 (en) Silicon carbide diode with reduced voltage drop, and manufacturing method thereof
JP4123913B2 (ja) 半導体装置の製造方法
CN212365972U (zh) 融合pn肖特基二极管
JP4862207B2 (ja) 半導体装置の製造方法
JP3977676B2 (ja) 半導体装置及びその製造方法
JP3635956B2 (ja) 炭化けい素ショットキーバリアダイオードの製造方法
JPH09153466A (ja) 半導体デバイスのキャリアの蓄積を減少させる方法
JP2024073141A (ja) 炭化珪素半導体装置及びその製造方法
CN113990955A (zh) 具有减小的电压降的碳化硅二极管以及其制造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20031111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070815

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080212

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080501

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20080501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080527

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080616

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110620

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110620

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120620

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120620

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130620

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term