JPS58182869A - 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 - Google Patents
絶縁ゲ−ト型電界効果半導体装置及びその製造方法Info
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- JPS58182869A JPS58182869A JP6535282A JP6535282A JPS58182869A JP S58182869 A JPS58182869 A JP S58182869A JP 6535282 A JP6535282 A JP 6535282A JP 6535282 A JP6535282 A JP 6535282A JP S58182869 A JPS58182869 A JP S58182869A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果半導体装置、特にMIS
FET(Metal In5ulator Sem1
conduc−tor F”1eld Effect
’l’ransistor )及びその製造方法に関T
るものである。
FET(Metal In5ulator Sem1
conduc−tor F”1eld Effect
’l’ransistor )及びその製造方法に関T
るものである。
従来のM I S F E Tにおいては、シリコンケ
ート構造にする場合、ソース及びドレイン領域はゲート
電極をマスクとしてイオン打込みで形成されるためにゲ
ート電極とは自己整合的(セルファライン)となる。し
かし、ゲート電極の端部は一般にフィールド5i02膜
上に延在させているので、その端部はフィールドSiO
*膜に対してセルファラインとはならず、加工時に一定
のマスク合せ余裕を必賛とし、これがフィールドSi0
g膜の面積縮小(従ってチップサイズの減小)の1つの
障害となっていることが分った。また、ソース又はドレ
イン領域側へゲート電極配線を延長する場合、他の配線
との接続に大きな面積を必要とする。
ート構造にする場合、ソース及びドレイン領域はゲート
電極をマスクとしてイオン打込みで形成されるためにゲ
ート電極とは自己整合的(セルファライン)となる。し
かし、ゲート電極の端部は一般にフィールド5i02膜
上に延在させているので、その端部はフィールドSiO
*膜に対してセルファラインとはならず、加工時に一定
のマスク合せ余裕を必賛とし、これがフィールドSi0
g膜の面積縮小(従ってチップサイズの減小)の1つの
障害となっていることが分った。また、ソース又はドレ
イン領域側へゲート電極配線を延長する場合、他の配線
との接続に大きな面積を必要とする。
従って、本発明の目的は、各領域間をセルフアラインメ
ントに配置して菓子を最小寸法となすことにある。
ントに配置して菓子を最小寸法となすことにある。
以下、本発明の実施例を図面について詳細に説明する。
本実施例によるM I S F E Tをその製造プロ
セスに沿って説明すると、まず第1A図及び第2A図の
ように、P型シリコン基板1の一王面全体に、公知の半
導体技術に従ってゲート酸化膜2.ポリシリコン膜3及
びSi、、N4膜4を順次積層せしめる。
セスに沿って説明すると、まず第1A図及び第2A図の
ように、P型シリコン基板1の一王面全体に、公知の半
導体技術に従ってゲート酸化膜2.ポリシリコン膜3及
びSi、、N4膜4を順次積層せしめる。
(ポリシリコン膜3とSi、N4膜4の間に酸化膜を挿
入してもよい。)ポリシリコン膜3にはリン処理等で不
純物をドープして低抵抗化しておく。
入してもよい。)ポリシリコン膜3にはリン処理等で不
純物をドープして低抵抗化しておく。
次いで第1B図及び第2B図のように、菓子領域を決め
ろマスクパターンを用いて5t8N、膜4、更に必安ど
あれば下部のポリシリコン膜3及びゲート酸化膜2を同
一バタ・−ンにエツチングする。
ろマスクパターンを用いて5t8N、膜4、更に必安ど
あれば下部のポリシリコン膜3及びゲート酸化膜2を同
一バタ・−ンにエツチングする。
この状態でP型不純物、例えばボロンをイオン打込みし
、チャネルストッパ用のイオン打込み領域5を形成する
。なお、以下の図面ではそのイオン打込み領域は説明の
簡略化のために図不省略する。
、チャネルストッパ用のイオン打込み領域5を形成する
。なお、以下の図面ではそのイオン打込み領域は説明の
簡略化のために図不省略する。
次いで第1C図及び第2C図のように、公知の選択酸化
技術であるLOCO8(Local Ox+datio
nof Si 1icon )によって、耐酸化膜と
してのSi3N4膜4の周囲を酸化せしめ、素子分離用
のフィールド5in2膜6を成長させる。
技術であるLOCO8(Local Ox+datio
nof Si 1icon )によって、耐酸化膜と
してのSi3N4膜4の周囲を酸化せしめ、素子分離用
のフィールド5in2膜6を成長させる。
次いで第1D図及び第2D図のよりに、Si、N。
膜4及びポリシリコン膜3をその幅方向に同一パターン
にエツチングし、中間位置にゲート電極形状にSi、N
、膜4とポリシリコン膜3との積層体を残す。そして、
N i)不純物、例えはリン又はAsのイオンビーム7
を照射し、上記積層体及びフィールド5iQ2膜6をマ
スクとして基板1にイオン打込みを行なう。
にエツチングし、中間位置にゲート電極形状にSi、N
、膜4とポリシリコン膜3との積層体を残す。そして、
N i)不純物、例えはリン又はAsのイオンビーム7
を照射し、上記積層体及びフィールド5iQ2膜6をマ
スクとして基板1にイオン打込みを行なう。
次いで第1E図及び第2E図のように、公知の熱酸化技
術によってSi、N4膜4の周囲を酸化し、N+型ソー
ス領域8及びドレイン領域9上を覆う5iOz膜10を
成長させる。
術によってSi、N4膜4の周囲を酸化し、N+型ソー
ス領域8及びドレイン領域9上を覆う5iOz膜10を
成長させる。
次いで第1F図及び第2F図のように、ゲート電極3十
〇〕si、N4膜4をエツチングで除去した後、露出し
たゲート電極3上に第2電極11(例えばMo、 W、
’l’a等の高融点金族配線又は場合によってはA−
e配置)を公知の蒸着及びパターニングによって形成す
る。更に、公知の化学的気相成長技術でリンガラス膜1
2を被増後、フォトエツチングで加工し、形成されたコ
ンタクトホールにA、、eのソース及びドレイ/を極配
線13,14を設ける。
〇〕si、N4膜4をエツチングで除去した後、露出し
たゲート電極3上に第2電極11(例えばMo、 W、
’l’a等の高融点金族配線又は場合によってはA−
e配置)を公知の蒸着及びパターニングによって形成す
る。更に、公知の化学的気相成長技術でリンガラス膜1
2を被増後、フォトエツチングで加工し、形成されたコ
ンタクトホールにA、、eのソース及びドレイ/を極配
線13,14を設ける。
工程を単純化したいのならば、リンガラス膜12を級着
せず、上記5i02膜10にコンタクトホールを形成し
、金属配線をソース、ゲート、ドレイン領域におこなっ
てもよい。
せず、上記5i02膜10にコンタクトホールを形成し
、金属配線をソース、ゲート、ドレイン領域におこなっ
てもよい。
このようにして作成されたMISFETによれは、ゲー
ト電極3の幅(チャネル幅とほぼ同じ)がフィールド5
ift膜6で囲まれた素子領域の幅とほぼ同じに設けら
れ、かつフィールド5iO1膜6及びソース領域8.ド
レイン領域9に対しセルファラインに形成されている。
ト電極3の幅(チャネル幅とほぼ同じ)がフィールド5
ift膜6で囲まれた素子領域の幅とほぼ同じに設けら
れ、かつフィールド5iO1膜6及びソース領域8.ド
レイン領域9に対しセルファラインに形成されている。
特に従来のMISFET ETに比較して、ゲート電極
3の端部(チャネル幅方向)はフィールド5iQ2膜6
−トに延在せず、菓子領域端と一致しているために、ゲ
ート電極3の端部を決めるマスク合せ時の合せ余裕は必
要ではなく、トランジスタのアイソレーション領域(フ
ィールド5in2膜6)の面積を最小にでき、テンプサ
イズの縮小を図ることができる。しかも、第2の電極配
線11は比較的自由に設けることができ、ゲート電極3
とのコンタクトをその真上でとれることからその接続に
大きな面積は不要となり、このことも菓子サイズの縮小
に寄与している。
3の端部(チャネル幅方向)はフィールド5iQ2膜6
−トに延在せず、菓子領域端と一致しているために、ゲ
ート電極3の端部を決めるマスク合せ時の合せ余裕は必
要ではなく、トランジスタのアイソレーション領域(フ
ィールド5in2膜6)の面積を最小にでき、テンプサ
イズの縮小を図ることができる。しかも、第2の電極配
線11は比較的自由に設けることができ、ゲート電極3
とのコンタクトをその真上でとれることからその接続に
大きな面積は不要となり、このことも菓子サイズの縮小
に寄与している。
また、製造プロセスについても、上記した如く、耐酸化
マスクとしてのSi8N4膜を2回加工することによっ
て、ゲート電極とフィールド5i02膜及びソース、ド
レイン領域とのセルファラインを確実に実現できるよう
にしていることが%徴的である。
マスクとしてのSi8N4膜を2回加工することによっ
て、ゲート電極とフィールド5i02膜及びソース、ド
レイン領域とのセルファラインを確実に実現できるよう
にしていることが%徴的である。
以上述べた実施例は本発明の技術的思想に基いて更に変
形可能であり、例えは素子のパターンや、各半導体領域
の導を型、使用不純動程等を変えてよい。また、本発明
によるMISFETl”は高集積化メモリ等の各椙テバ
イスに適用可能である。
形可能であり、例えは素子のパターンや、各半導体領域
の導を型、使用不純動程等を変えてよい。また、本発明
によるMISFETl”は高集積化メモリ等の各椙テバ
イスに適用可能である。
図面は本発明の実施例を示すものであって、第1A図〜
第1F図はMISFETを製造プロセス111に示す各
断面図、第2A図〜第2F図は第1A図〜第1F図に対
応する各平面図(但、第2F図はリンガラス膜及びA1
配紬を省略している。)である。 なお、図面に示した符号において、3・・・ポリシリコ
ン膜又はゲート電極、4・・・Sl、N4膜、6・・・
フィールドSiQ!膜、8及び9・・・ソース又はドレ
イン領域、10・・・SiQ、膜、11・・・第2の電
極配線である。 第1AID 第2A図 グ
第1F図はMISFETを製造プロセス111に示す各
断面図、第2A図〜第2F図は第1A図〜第1F図に対
応する各平面図(但、第2F図はリンガラス膜及びA1
配紬を省略している。)である。 なお、図面に示した符号において、3・・・ポリシリコ
ン膜又はゲート電極、4・・・Sl、N4膜、6・・・
フィールドSiQ!膜、8及び9・・・ソース又はドレ
イン領域、10・・・SiQ、膜、11・・・第2の電
極配線である。 第1AID 第2A図 グ
Claims (1)
- 【特許請求の範囲】 1、 フィールド酸化膜によって囲まnた領域内にこの
領域の幅方向にその幅分だゆゲート電極が設けられ、こ
のゲート電極と前記フィールド酸化膜とによって囲まれ
た領域にソース及びドレイン領域が夫々形成されており
、前記ゲート電極と前記フィールド酸化膜と前記ソース
及びドレイン領域とが互いに自己整合的に形成されてい
ることを特徴とする絶縁ゲート型電界効果半導体装置。 2、半導体基体の一王面の全体に亘ってゲート絶縁膜と
ゲート電極材料1と耐酸化マスク層とを順次積層し、次
いで少な(とも前記耐酸化マスク層を加工して島状に残
し、次いで酸化処理してこの島状耐酸化マスク層の周囲
にフィールド酸化膜を成長させ、次いで前記島状耐酸化
マスク層と下部のゲート電極材料層とを同一パターンに
加工してゲート電極形状の積層体として残し、次いでこ
の積層体と前記フィールド酸化膜とをマスクとして前記
半導体基体にソース及びドレインg4域形成用の不純物
を導入することを特徴とする絶縁ゲート型電界効果半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6535282A JPS58182869A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6535282A JPS58182869A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58182869A true JPS58182869A (ja) | 1983-10-25 |
Family
ID=13284470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6535282A Pending JPS58182869A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182869A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4936157A (en) * | 1988-04-22 | 1990-06-26 | Koyo Seiko Co., Ltd. | Rack and pinion type steering apparatus |
-
1982
- 1982-04-21 JP JP6535282A patent/JPS58182869A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4936157A (en) * | 1988-04-22 | 1990-06-26 | Koyo Seiko Co., Ltd. | Rack and pinion type steering apparatus |
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