KR20150091003A - 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법 Download PDF

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KR20150091003A
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히데카즈 미야이리
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 미세화에 적합한 반도체 장치를 제공한다.
제 1 트랜지스터와, 제 1 트랜지스터 위에 위치하는 제 2 트랜지스터와, 제 1 트랜지스터와 제 2 트랜지스터 사이에 위치하는 절연막과, 제 1 트랜지스터와 절연막 사이에 위치하는 배선과, 전극을 갖고, 전극과 배선은 서로 중첩되는 영역을 갖고, 절연막은 물 또는 수소의 확산을 저감할 수 있는 기능을 갖고, 제 1 트랜지스터의 채널은 단결정 반도체를 갖고, 제 2 트랜지스터의 채널은 산화물 반도체를 갖고, 제 2 트랜지스터의 게이트 전극은 전극의 재료와 같은 재료를 포함한다.

Description

반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법{Semiconductor device, electronic device, and manufacturing method of semiconductor device}
본 발명의 일 형태는, 전계 효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 기재되는 발명의 일 형태에 따른 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 본 명세서에 기재되는 본 발명의 일 형태의 더 구체적인 기술 분야의 일례로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 들 수 있다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 및 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
반도체 재료를 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 폭넓게 응용되고 있다. 트랜지스터에 적용 가능한 반도체 재료로서는 실리콘계 반도체 재료가 널리 알려져 있지만, 기타 재료로서는 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 기재되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 근년에 들어, 전자 기기의 고성능화, 소형화, 또는 경량화에 따라, 미세화된 트랜지스터 등의 반도체 소자를 고밀도로 집적한 집적 회로에 대한 요구가 높아지고 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
본 발명의 일 형태는, 미세화에 적합한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또는, 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제의 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 신규의 구성을 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 추출될 수 있다.
본 발명의 일 형태는, 제 1 트랜지스터와, 제 1 트랜지스터 위에 위치하는 제 2 트랜지스터와, 제 1 트랜지스터와 제 2 트랜지스터 사이에 위치하는 절연막과, 제 1 트랜지스터와 절연막 사이에 위치하는 배선과, 전극을 갖고, 전극과 배선은 서로 중첩되는 영역을 갖고, 절연막은 물 또는 수소의 확산을 저감할 수 있는 기능을 갖고, 제 1 트랜지스터의 채널은 단결정 반도체를 갖고, 제 2 트랜지스터의 채널은 산화물 반도체를 갖고, 제 2 트랜지스터의 게이트 전극은 전극의 재료와 같은 재료를 포함하는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 제 1 트랜지스터와, 제 1 트랜지스터 위에 위치하는 제 2 트랜지스터와, 제 1 트랜지스터와 제 2 트랜지스터 사이에 위치하는 절연막과, 제 1 트랜지스터와 절연막 사이에 위치하는 배선과, 전극을 갖고, 전극과 배선은 서로 중첩되는 영역을 갖고, 절연막은 물 또는 수소의 확산을 저감할 수 있는 기능을 갖고, 제 1 트랜지스터의 게이트 전극, 배선, 전극, 및 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고, 제 1 트랜지스터의 채널은 단결정 반도체를 갖고, 제 2 트랜지스터의 채널은 산화물 반도체를 갖고, 제 2 트랜지스터의 게이트 전극은 전극의 재료와 같은 재료를 포함하는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 구성에서 제 2 트랜지스터의 게이트 전극의 상면의 높이와 전극의 상면의 높이가 일치하여도 좋다.
또한, 상기 구성에서 제 2 트랜지스터와 절연막 사이에 제 2 절연막을 갖고, 제 2 절연막은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 영역을 갖는 것이 바람직하다.
또한, 상기 구성에서 전극이 복수의 막을 포함하고, 제 2 트랜지스터의 게이트 전극이 복수의 막을 포함하는 것이 바람직하다.
또한, 상기 구성에서 전극이 포함하는 복수의 막 중, 배선에 접촉하는 영역을 갖는 막은 일함수를 조정하는 기능을 갖는 것이 바람직하다.
또한, 상기 구성에서 제 2 트랜지스터는 제 2 게이트 전극을 포함하고, 제 2 게이트 전극은 배선의 재료와 같은 재료를 포함하여도 좋다.
또한, 본 발명의 다른 일 형태는, 상기 반도체 장치 및 표시 장치를 갖는 것을 특징으로 하는 전자 기기이다.
또한, 본 발명의 다른 일 형태는, 채널에 단결정 반도체를 갖는 제 1 트랜지스터를 형성하고, 제 1 트랜지스터 위에 배선을 형성하고, 배선 위에 제 1 절연막을 형성하고, 제 1 절연막 위에 제 2 절연막을 형성하고, 제 2 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 제 1 전극 및 제 2 전극을 형성하고, 제 2 절연막 위, 제 1 전극 위, 및 제 2 전극 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 마스크를 형성하고, 마스크를 사용하여 배선에 도달하는 개구를 게이트 절연막, 제 1 절연막, 및 제 2 절연막에 제공하고, 개구를 매립하도록 제 1 도전막 및 제 2 도전막의 적층을 형성하고, 제 2 도전막에 평탄화 처리를 수행하고, 제 1 도전막 및 평탄화 처리가 수행된 제 2 도전막을 에칭함으로써 게이트 절연막 위에 제 1 게이트 전극 및 제 3 전극, 제 1 게이트 전극 위에 제 2 게이트 전극, 및 제 3 전극 위에 제 4 전극을 형성하고, 제 1 절연막은 물 또는 수소의 확산을 저감할 수 있는 기능을 갖는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 상기 제작 방법에서 평탄화 처리는 화학적 기계 연마법이어도 좋다.
본 발명의 일 형태에 의하여, 미세화에 적합한 반도체 장치를 제공할 수 있다.
또는, 반도체 장치에 양호한 전기 특성을 부여할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 신규의 구성을 갖는 반도체 장치를 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 상술한 모든 효과를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과가 추출될 수 있다.
도 1은 실시형태에 따른, 반도체 장치에 포함되는 적층 구조를 설명하기 위한 도면.
도 2는 실시형태에 따른, 반도체 장치의 회로도 및 구성예.
도 3은 실시형태에 따른, 반도체 장치의 구성예.
도 4는 실시형태에 따른, 반도체 장치의 구성예.
도 5는 실시형태에 따른, 밴드 구조를 설명하기 위한 도면.
도 6은 실시형태에 따른, 반도체 장치의 구성예.
도 7은 실시형태에 따른, 반도체 장치의 구성예.
도 8은 실시형태에 따른, 반도체 장치의 구성예.
도 9는 실시형태에 따른, 반도체 장치의 구성예.
도 10은 실시형태에 따른, 반도체 장치의 구성예.
도 11은 실시형태에 따른, 반도체 장치의 구성예.
도 12는 실시형태에 따른, 반도체 장치의 구성예.
도 13은 실시형태에 따른, 반도체 장치의 제작 방법 예를 설명하기 위한 도면.
도 14는 실시형태에 따른, 반도체 장치의 제작 방법 예를 설명하기 위한 도면.
도 15는 실시형태에 따른, 반도체 장치의 제작 방법 예를 설명하기 위한 도면.
도 16은 실시형태에 따른, 반도체 장치의 제작 방법 예를 설명하기 위한 도면.
도 17은 CAAC-OS 단면에서의 Cs 보정 고분해능 TEM 이미지, 및 CAAC-OS의 단면 모식도.
도 18은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 19는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 도면.
도 20은 CAAC-OS의 전자 회절 패턴을 나타낸 도면.
도 21은 전자 조사에 의한 In-Ga-Zn계 산화물의 결정부의 변화를 나타낸 도면.
도 22는 실시형태에 따른, 회로도.
도 23은 실시형태에 따른, RF 태그의 구성예.
도 24는 실시형태에 따른, CPU의 구성예.
도 25는 실시형태에 따른, 기억 소자의 회로도.
도 26은 실시형태에 따른, 표시 장치의 상면도 및 회로도.
도 27은 실시형태에 따른, 전자 기기.
도 28은 실시형태에 따른, RF 디바이스의 사용예.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 자세한 사항이 본 발명의 취지 및 그 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태의 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에 설명되는 발명의 구성에서, 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에서 공통적으로 사용하고, 그 반복된 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는 해치 패턴을 같게 하고 부호를 특별히 붙이지 않은 경우가 있다.
또한, 본 명세서에서 설명한 각 도면에서 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장된 경우가 있다. 따라서, 그 스케일에 반드시 한정되지 않는다.
또한, 본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것이 아니다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 구현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, 본 명세서에서, '막'이라는 표기와 '층'이라는 표기를 서로 바꾸는 것이 가능하다. 또한, '절연체'라는 표기와 '절연막(또는 절연층)'이라는 표기를 서로 바꾸는 것이 가능하다. 또한, '도전체'라는 표기와 '도전막(또는 도전층)'이라는 표기를 서로 바꾸는 것이 가능하다. 또한, '반도체'라는 표기와 '반도체막(또는 반도체층)'이라는 표기를 서로 바꾸는 것이 가능하다.
본 명세서에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
(실시형태 1)
[적층 구조의 구성예]
본 발명의 일 형태에 따른 반도체 장치에 적용 가능한 적층 구조의 예에 대하여, 이하에서 설명하기로 한다. 도 1은 이하에서 제시하는 적층 구조(10)의 단면 개략도이다.
적층 구조(10)는, 제 1 트랜지스터를 포함하는 제 1 층(11)과, 제 1 절연막(21)과, 제 1 배선층(31)과, 배리어막(41)과, 제 2 배선층(32)과, 제 2 절연막(22)과, 제 2 트랜지스터를 포함하는 제 2 층(12)이 순차적으로 적층된 것이다.
제 1 층(11)에 포함되는 제 1 트랜지스터는 제 1 반도체 재료를 포함하여 구성된다. 또한, 제 2 층(12)에 포함되는 제 2 트랜지스터는 제 2 반도체 재료를 포함하여 구성된다. 제 1 반도체 재료와 제 2 반도체 재료는, 동일한 재료라도 좋지만, 다른 반도체 재료로 하는 것이 바람직하다. 제 1 트랜지스터 및 제 2 트랜지스터는 각각, 반도체막, 게이트 전극, 게이트 절연막, 소스 전극 및 드레인 전극(또는 소스 영역 및 드레인 영역)을 포함한다.
예를 들어, 제 1 반도체 재료 또는 제 2 반도체 재료로서 사용할 수 있는 반도체로서는, 예컨대 실리콘이나 탄소화 실리콘, 저마늄, 비소화 갈륨, 갈륨 비소 인, 질화 갈륨 등의 반도체 재료, Ⅲ-Ⅴ족 반도체 재료의 대표적인 반도체 재료로서 B, Al, Ga, In, 및 Tl 중에서 선택된 하나 이상과 N, P, As, 및 Sb 중에서 선택된 하나 이상을 조합한 화합물 반도체 재료, Ⅱ-Ⅵ족 반도체 재료의 대표적인 반도체 재료로서 Mg, Zn, Cd, 및 Hg 중에서 선택된 하나 이상과 O, S, Se, 및 Te 중에서 선택된 하나 이상을 조합한 화합물 반도체 재료, 유기 반도체 재료, 또는 산화물 반도체 재료 등을 들 수 있다.
여기서는, 제 1 반도체 재료로서 단결정 실리콘을, 제 2 반도체 재료로서 산화물 반도체를 사용한 경우에 대하여 설명하기로 한다.
배리어막(41)은, 이것보다 아래의 층으로부터 위의 층으로 물 및 수소가 확산되는 것을 억제하는 기능을 갖는 층이다. 또한, 배리어막(41)은, 이것보다 위에 제공되는 전극 또는 배선과, 아래에 제공되는 전극 또는 배선을 전기적으로 접속하기 위한 개구나 플러그를 가져도 좋다. 예를 들어, 제 1 배선층(31)에 포함되는 배선 또는 전극과, 제 2 배선층(32)에 포함되는 배선 또는 전극을 전기적으로 접속하기 위한 플러그를 갖는다.
제 1 배선층(31) 및 제 2 배선층(32)에 포함되는 배선 또는 전극에 사용하는 재료로서는, 금속 또는 합금 재료 이외에, 도전성을 갖는 금속 질화물을 사용할 수 있다. 또한, 이와 같은 재료를 포함하는 층을 단층으로 또는 2층 이상 적층하여 사용하여도 좋다.
제 1 절연막(21)은 제 1 층(11)과 제 1 배선층(31)을 전기적으로 절연하는 기능을 갖는다. 또한, 제 1 절연막(21)은, 제 1 층(11)에 포함되는 제 1 트랜지스터, 전극 또는 배선과, 제 1 배선층(31)에 포함되는 전극 또는 배선을 전기적으로 접속하기 위한 개구나 플러그를 가져도 좋다.
제 2 절연막(22)은, 제 2 층(12)과 제 2 배선층(32)을 전기적으로 절연하는 기능을 갖는다. 또한, 제 2 절연막(22)은, 제 2 층(12)에 포함되는 제 2 트랜지스터, 전극 또는 배선과, 제 2 배선층(32)에 포함되는 전극 또는 배선을 전기적으로 접속하기 위한 개구나 플러그를 가져도 좋다.
또한, 제 2 절연막(22)은 산화물을 포함하는 것이 바람직하다. 특히, 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 포함하는 것이 바람직하다. 또한, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 제 2 반도체 재료로서 산화물 반도체를 사용한 경우, 제 2 절연막(22)으로부터 이탈된 산소가 산화물 반도체에 공급되어, 산화물 반도체 내의 산소 결손을 저감하는 것이 가능하다. 결과적으로, 제 2 트랜지스터의 전기 특성의 변동을 억제하여 신뢰성을 높일 수 있다.
여기서 배리어막(41)보다 아래의 층의 수소나 물 등을 가능한 한 저감시켜 두는 것이 바람직하다. 산화물 반도체에 대하여 수소나 물은 전기 특성이 변동되는 요인이 될 수 있다. 또한, 배리어막(41)을 통하여 이것보다 아래의 층으로부터 위의 층으로 확산되는 수소나 물은, 배리어막(41)에 의하여 억제할 수 있으나, 배리어막(41)에 제공되는 개구나 플러그 등을 통하여 수소나 물이 배리어막(41)보다 위의 층으로 확산되는 경우가 있다.
배리어막(41)보다 아래의 층에 위치하는 각 층에 포함되는 수소나 물을 저감시키기 위하여, 배리어막(41)을 형성하기 전 또는 배리어막(41)에 플러그를 형성하기 위한 개구를 형성한 바로 후에, 배리어막(41)보다 아래의 층에 포함되는 수소나 물을 제거하기 위한 가열 처리를 수행하는 것이 바람직하다. 가열 처리의 온도는, 반도체 장치를 구성하는 도전막 등의 내열성이나 트랜지스터의 전기 특성이 열화되지 않을 정도라면, 높을수록 바람직하다. 구체적으로는, 예컨대 450℃ 이상, 바람직하게는 490℃ 이상, 더 바람직하게는 530℃ 이상으로 하면 좋고, 650℃ 이상으로 하여도 좋다. 불활성 가스 분위기하 또는 감압 분위기하에서 1시간 이상, 바람직하게는 5시간 이상, 더 바람직하게는 10시간 이상의 가열 처리를 수행하는 것이 바람직하다. 또한, 가열 처리의 온도는 제 1 층(11)이나 제 1 배선층(31)에 포함되는 배선 또는 전극의 재료, 및 제 1 절연막(21)에 제공되는 플러그의 재료의 내열성을 고려하여 결정하면 좋은데, 예컨대 상기 재료의 내열성이 낮은 경우에는 550℃ 이하, 또는 600℃ 이하, 또는 650℃ 이하, 또는 800℃ 이하로 하면 좋다. 또한, 이와 같은 가열 처리는 적어도 한 번 이상 수행하면 좋지만, 복수 횟수 수행하면 더 바람직하다.
배리어막(41)보다 아래의 층에 제공되는 절연막에 있어서, 승온 이탈 가스 분광법 분석(TDS(Thermal Desorption Spectrometry) 분석이라고도 함)에 의하여 측정되는, 기판 표면 온도가 400℃인 경우의 수소 분자(m/z=2)의 이탈량은, 300℃인 경우의 수소 분자의 이탈량의 130% 이하가 바람직하고, 110% 이하인 것이 더 바람직하다. 또는, TDS 분석에 의하여 측정되는 기판 표면 온도가 450℃인 경우의 수소 분자의 이탈량은, 350℃인 경우의 수소 분자의 이탈량의 130% 이하가 바람직하고, 110% 이하인 것이 더 바람직하다.
또한, 배리어막(41) 자체에 포함되는 물이나 수소도 저감되는 것이 바람직하다. 예를 들어, TDS 분석에 의하여 측정되는 기판 표면 온도가 20℃~600℃의 범위 내인 경우의 수소 분자의 이탈량이, 2×1015개/cm2 미만, 바람직하게는 1×1015개/cm2 미만, 더 바람직하게는 5×1014개/cm2 미만인 재료를 배리어막(41)에 사용하는 것이 바람직하다. 또는, TDS 분석에 의하여 측정되는 기판 표면 온도가 20℃~600℃의 범위 내인 경우의 물 분자(m/z=18)의 이탈량이, 1×1016개/cm2 미만, 바람직하게는 5×1015개/cm2 미만, 더 바람직하게는 2×1012개/cm2 미만인 재료를 배리어막(41)에 사용하는 것이 바람직하다.
또한, 제 1 층(11)에 포함되는 제 1 트랜지스터의 반도체막에 단결정 실리콘을 사용한 경우, 상기 가열 처리는 실리콘의 댕글링 본드를 수소에 의하여 종단화(終端化)하는 처리(수소화 처리라고도 함)를 겸할 수 있다. 수소화 처리를 수행함으로써 제 1 층(11) 및 제 1 절연막(21)에 포함되는 수소의 일부가 이탈되어 제 1 트랜지스터의 반도체막으로 확산되고, 실리콘 내의 댕글링 본드를 종단함으로써, 제 1 트랜지스터의 신뢰성을 향상시킬 수 있다.
배리어막(41)에 사용할 수 있는 재료로서는, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 들 수 있다. 특히, 산화 알루미늄은 물이나 수소에 대한 배리어성이 우수하기 때문에 바람직하다.
배리어막(41)은, 물이나 수소가 투과하기 어려운 재료의 막 이외에, 다른 절연 재료가 포함되는 막의 적층이어도 좋다. 예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 막, 금속 산화물을 포함하는 막 등의 적층이어도 좋다.
또한, 배리어막(41)에는 산소가 투과하기 어려운 재료를 사용하는 것이 바람직하다. 상술한 재료는, 수소나 물에 더하여, 산소에 대해서도 배리어성이 우수한 재료이다. 이와 같은 재료를 사용함으로써, 제 2 절연막(22)을 가열하였을 때에 방출되는 산소가 배리어막(41)보다 아래의 층으로 확산되는 것을 억제할 수 있다. 이 결과, 제 2 절연막(22)으로부터 방출되며, 제 2 층(12)에 포함되는 제 2 트랜지스터의 반도체막에 공급될 산소의 양을 증대시킬 수 있다.
상술한 바와 같이, 배리어막(41)보다 아래의 층에 위치하는 각 층에 포함되는 수소나 물의 농도를 감소하거나 또는 수소나 물을 제거함으로써, 배리어막(41)에 기인하여 제 2 층(12)으로 수소나 물이 확산되는 것을 억제한다. 또한, 배리어막(41)은 수소나 물의 방출을 억제한다. 그러므로, 제 2 절연막(22)이나, 제 2 층(12)에 포함되는 제 2 트랜지스터를 구성하는 각 층의 수소 및 물의 함유량을 매우 낮은 것으로 할 수 있다. 예를 들어, 제 2 절연막(22), 제 2 트랜지스터의 반도체막, 또는 게이트 절연막에 포함되는 수소 농도를 5×1018cm-3 미만, 바람직하게는 1×1018cm-3 미만, 더 바람직하게는 3×1017cm-3 미만까지 저감할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에 상기 적층 구조(10)를 적용함으로써, 제 1 층(11)에 포함되는 제 1 트랜지스터에서도, 또한 제 2 층(12)에 포함되는 제 2 트랜지스터에서도 신뢰성을 높일 수 있어, 매우 높은 신뢰성을 갖는 반도체 장치를 구현할 수 있다.
[구성예]
도 2의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 회로도의 일례이다. 도 2의 (A)에 도시된 반도체 장치는, 제 1 트랜지스터(110)와, 제 2 트랜지스터(100)와, 용량 소자(130)와, 배선(SL)과, 배선(BL)과, 배선(WL)과, 배선(CL)과, 배선(BG)을 포함한다.
제 1 트랜지스터(110)는 소스 및 드레인 중 한쪽이 배선(BL)에 전기적으로 접속되고, 다른 쪽이 배선(SL)에 전기적으로 접속되고, 게이트가 제 2 트랜지스터(100)의 소스 및 드레인 중 한쪽 및 용량 소자(130)의 한쪽 전극에 전기적으로 접속된다. 제 2 트랜지스터(100)는 소스 및 드레인 중 다른 쪽이 배선(BL)에 전기적으로 접속되고, 게이트가 배선(WL)에 전기적으로 접속된다. 용량 소자(130)는 다른 쪽 전극이 배선(CL)에 전기적으로 접속된다. 또한, 배선(BG)은 제 2 트랜지스터(100)의 제 2 게이트에 전기적으로 접속된다. 또한, 제 1 트랜지스터(110)의 게이트와, 제 2 트랜지스터(100)의 소스 및 드레인 중 한쪽과, 용량 소자(130)의 한쪽 전극 사이의 노드를 노드(FN)로 부른다.
도 2의 (A)에 도시된 반도체 장치는, 제 2 트랜지스터(100)가 도통 상태(온 상태)인 경우에 배선(BL)의 전위에 따른 전위를 노드(FN)에 공급한다. 또한, 제 2 트랜지스터(100)가 비도통 상태(오프 상태)인 경우에 노드(FN)의 전위를 유지하는 기능을 갖는다. 즉, 도 2의 (A)에 도시된 반도체 장치는, 기억 장치의 메모리 셀로서의 기능을 갖는다. 또한, 노드(FN)에 전기적으로 접속되는 액정 소자나 유기 EL(Electroluminescence) 소자 등의 표시 소자를 포함하는 경우, 도 2의 (A)의 반도체 장치는 표시 장치의 화소로서 기능할 수도 있다.
제 2 트랜지스터(100)의 도통 상태 및 비도통 상태의 선택은, 배선(WL) 또는 배선(BG)에 공급하는 전위에 의하여 제어할 수 있다. 또한, 배선(WL) 또는 배선(BG)에 공급하는 전위에 의하여 제 2 트랜지스터(100)의 문턱 전압을 제어할 수 있다. 오프 전류가 작은 트랜지스터를 제 2 트랜지스터(100)로서 사용함으로써, 비도통 상태 시의 노드(FN)의 전위를 오랫동안 유지할 수 있다. 따라서, 반도체 장치의 리프레시 빈도를 줄일 수 있어, 소비 전력이 작은 반도체 장치를 구현할 수 있다. 또한, 오프 전류가 작은 트랜지스터의 일례로서, 산화물 반도체를 사용한 트랜지스터를 들 수 있다.
또한, 배선(CL)에는 기준 전위나 접지 전위, 또는 임의의 고정 전위 등의 정(定)전위가 공급된다. 이 경우, 노드(FN)의 전위에 따라, 제 2 트랜지스터(100)의 외견상의 문턱 전압이 변동된다. 외견상의 문턱 전압의 변동에 따라 제 1 트랜지스터(110)의 도통 상태나 비도통 상태가 변화되는 것을 이용함으로써, 노드(FN)에 유지된 전위의 데이터를 데이터로서 판독할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는, 배리어막보다 아래의 층의 수소 농도가 충분히 저감되거나, 수소의 확산·방출이 억제된다. 따라서, 결과적으로 배리어막보다 위의 층의 산화물 반도체를 사용한 트랜지스터는 매우 낮은 오프 전류를 구현할 수 있다.
도 2의 (A)에 도시된 반도체 장치를 매트릭스 형태로 배치함으로써, 기억 장치(메모리 셀 어레이)를 구성할 수 있다.
도 2의 (B)에는, 도 2의 (A)에 도시된 회로를 구현할 수 있는 반도체 장치의 단면 구성의 일례를 도시하였다.
반도체 장치는, 제 1 트랜지스터(110), 제 2 트랜지스터(100), 및 용량 소자(130)를 갖는다. 제 2 트랜지스터(100)는 제 1 트랜지스터(110) 위에 제공되고, 제 1 트랜지스터(110)와 제 2 트랜지스터(100) 사이에는 배리어막(120)이 제공된다.
[제 1 층]
제 1 트랜지스터(110)는, 반도체 기판(111) 위에 제공되고, 반도체 기판(111)의 일부의 반도체막(112), 게이트 절연막(114), 게이트 전극(115), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항층(113a) 및 저저항층(113b)을 포함한다.
제 1 트랜지스터(110)는 p채널형 및 n채널형 중 어느 쪽이라도 좋은데, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
반도체막(112)의 채널이 형성되는 영역이나 그 근방의 영역, 또한 소스 영역 또는 드레인 영역이 되는 저저항층(113a) 및 저저항층(113b) 등은, 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 바람직하다. 또는, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 포함하는 재료로 형성되어도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량을 제어한 실리콘을 사용한 구성으로 하여도 좋다. 또는, GaAs나 GaAlAs 등을 사용함으로써, 제 1 트랜지스터(110)를 HEMT(High Electron Mobility Transistor)로 하여도 좋다.
저저항층(113a) 및 저저항층(113b)은, 반도체막(112)에 적용되는 반도체 재료에 더하여, 비소나 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극(115)에는, 비소나 인 등 n형 도전성을 부여하는 원소 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다.
여기서 제 1 트랜지스터(110)를 포함하는 구성이 상기 적층 구조(10)의 제 1 층(11)에 대응한다.
여기서 제 1 트랜지스터(110) 대신 도 3의 (A)에 도시된 트랜지스터(160)를 사용하여도 좋다. 도 3의 (A) 중 왼쪽은 트랜지스터(160)의 채널 길이 방향의 단면이고, 오른쪽은 채널 폭 방향의 단면이다. 도 3의 (A)에 도시된 트랜지스터(160)에서, 채널이 형성되는 반도체막(112)(반도체 기판의 일부)은 볼록 형상을 갖고, 그 측면 및 상면을 따라서 게이트 절연막(114), 게이트 전극(115a), 및 게이트 전극(115b)이 제공된다. 또한, 게이트 전극(115a)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(160)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터로 불리기도 한다. 또한, 볼록부를 형성하기 위한 마스크로서 기능하고, 볼록부의 상부에 접하는 절연막을 포함하여도 좋다. 또한, 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 설명하였으나, SOI 기판을 가공하여 볼록 형상을 갖는 반도체막을 형성하여도 좋다.
[제 1 절연막]
제 1 트랜지스터(110)를 덮도록, 절연막(121), 절연막(122), 및 절연막(123)이 순차적으로 적층되어 제공된다.
반도체막(112)에 실리콘계 반도체 재료를 사용한 경우, 절연막(122)이 수소를 포함하는 것이 바람직하다. 수소를 포함하는 절연막(122)을 제 1 트랜지스터(110) 위에 제공하고 가열 처리를 수행함으로써 절연막(122) 내의 수소에 의하여 반도체막(112) 내의 댕글링 본드가 종단되어, 제 1 트랜지스터(110)의 신뢰성을 향상시킬 수 있다.
절연막(123)은, 그 아래의 층에 제공되는 제 1 트랜지스터(110) 등에 의하여 생기는 단차를 평탄화하는 평탄화막으로서 기능한다. 절연막(123)의 상면은, 평탄성을 높이기 위하여 화학적 기계 연마(CMP: Chemical Mechanical Polishing)법 등을 이용한 평탄화 처리에 의하여 평탄화되어도 좋다.
또한, 절연막(121), 절연막(122), 및 절연막(123)에는, 저저항층(113a)이나 저저항층(113b) 등에 전기적으로 접속되는 플러그(161), 제 1 트랜지스터(110)의 게이트 전극(115)에 전기적으로 접속되는 플러그(162) 등이 매립되어도 좋다. 또한, 본 명세서 등에서, 전극과, 전극에 전기적으로 접속되는 배선이 일체화되어 있어도 좋다. 즉, 배선의 일부가 전극으로서 기능하는 경우나, 전극의 일부가 배선으로서 기능하는 경우도 있다.
절연막(121), 절연막(122), 및 절연막(123)을 포함하는 구성이 상기 적층 구조(10)의 제 1 절연막(21)에 상당한다.
[제 1 배선층]
절연막(123) 위에는 배선(131), 배선(132), 배선(133) 등이 제공된다.
배선(131)은 플러그(161)에 전기적으로 접속된다. 또한, 배선(133)은 플러그(162)에 전기적으로 접속된다.
여기서, 배선(131), 배선(132), 배선(133) 등을 포함하는 구성이 상기 적층 구조(10)의 제 1 배선층(31)에 상당한다.
배선(131), 배선(132), 및 배선(133) 등의 재료로서는, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다.
또한, 배선(131), 배선(132), 배선(133) 등은 절연막(124)에 매립되도록 제공되고, 절연막(124)과 배선(131), 배선(132), 배선(133) 등 각각의 상면은 평탄화되는 것이 바람직하다.
[배리어막]
배리어막(120)은, 절연막(124), 배선(131), 배선(132), 배선(133) 등의 상면을 덮도록 제공된다. 배리어막(120)은, 상기 적층 구조(10)의 배리어막(41)에 상당한다. 배리어막(120)의 재료로서는, 상기 배리어막(41)에 대한 기재를 원용할 수 있다.
또한, 배리어막(120)은 배선(132)과, 후술하는 배선(141)을 전기적으로 접속하기 위한 개구를 갖는다.
[제 2 배선층]
배리어막(120) 위에는 배선(141)이 제공된다. 배선(141)을 포함하는 구성이 상기 적층 구조(10)의 제 2 배선층(32)에 상당한다.
배선(141)은, 배리어막(120)에 제공된 개구를 통하여 배선(132)에 전기적으로 접속된다. 배선(141)의 일부는, 후술하는 제 2 트랜지스터(100)의 채널 형성 영역과 중첩되도록 제공되고, 제 2 트랜지스터(100)의 제 2 게이트 전극으로서의 기능을 갖는다.
또한, 도 4의 (A)에 도시된 바와 같이, 제 2 트랜지스터(100)의 제 2 게이트 전극으로서 배선(132)을 사용하는 구성이라도 좋다.
여기서, 배선(141) 등을 구성하는 재료로서는, 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 특히, 내열성이 요구되는 경우, 텅스텐이나 몰리브데넘 등 고융점 재료를 사용하는 것이 바람직하다. 또한, 도전성을 고려하면 저저항의 금속 재료 또는 합금 재료를 사용하는 것이 바람직하고, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄 등의 금속 재료, 또는 이 금속 재료를 포함하는 합금 재료를 단층으로, 또는 적층으로 사용하여도 좋다.
또한, 배선(141) 등을 구성하는 재료로서, 인, 붕소, 탄소, 질소, 또는 전이 금속 원소 등 주성분 이외의 원소를 포함하는 금속 산화물을 사용하는 것이 바람직하다. 이와 같은 금속 산화물은, 높은 도전성을 구현할 수 있다. 예를 들어, In-Ga계 산화물, In-Zn계 산화물, In-M-Zn계 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf) 등의 금속 산화물에 상술한 원소를 포함하여 도전성을 높인 재료가 사용될 수 있다. 또한 이와 같은 금속 산화물은 산소가 투과하기 어렵기 때문에, 이와 같은 재료를 포함하는 배선(141)으로 배리어막(120)에 제공되는 개구를 덮음으로써, 후술하는 절연막(125)을 가열 처리하였을 때에 방출되는 산소가 배리어막(120)보다 아래로 확산되는 것을 억제할 수 있다. 결과적으로, 절연막(125)으로부터 방출되어 제 2 트랜지스터(100)의 반도체막으로 공급될 산소의 양을 증대시킬 수 있다.
또한, 도 4의 (B)에 도시된 바와 같이, 배선(141)과 동시에 성막되며 동시에 에칭되는 배선(141a) 및 배선(141b)을 제공하여도 좋다. 배선(141a) 및 배선(141b)은 배선(131)이나 배선(133) 등에 접속된다.
[제 2 절연막]
배리어막(120) 및 배선(141)을 덮도록 절연막(125)이 제공된다. 여기서 절연막(125)을 포함하는 영역이 상기 적층 구조(10)의 제 2 절연막(22)에 상당한다.
절연막(125)의 상면은 상술한 평탄화 처리에 의하여 평탄화되는 것이 바람직하다.
절연막(125)에는, 가열 처리에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다.
가열 처리에 의하여 산소를 이탈하는 산화물 재료로서는, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막에서는 가열 처리에 의하여 일부의 산소가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막은 TDS 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 이 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
예를 들어, 이와 같은 재료로서, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수도 있다. 또한, 본 명세서에서 산화 질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
[제 2 층]
절연막(125) 위에는 제 2 트랜지스터(100)가 제공된다. 제 2 트랜지스터(100)를 포함하는 구성이 상기 적층 구조(10)의 제 2 층(12)에 상당한다.
제 2 트랜지스터(100)는, 절연막(125)의 상면에 접촉하는 산화물막(101a)과, 산화물막(101a)의 상면에 접촉하는 반도체막(102)과, 반도체막(102)의 상면에 접촉하며 반도체막(102)과 중첩되는 영역에서 서로 이격하는 전극(103a) 및 전극(103b)과, 반도체막(102)의 상면에 접촉하는 산화물막(101b)과, 산화물막(101b) 위의 게이트 절연막(104)과, 게이트 절연막(104) 및 산화물막(101b)을 개재(介在)하여 반도체막(102)과 중첩되는 게이트 전극(105a) 및 게이트 전극(105b)을 포함한다. 또한, 제 2 트랜지스터(100)를 덮도록, 절연막(107), 절연막(108), 및 절연막(126)이 제공된다.
또한, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 제공된다.
또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 접촉한다. 또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의 적어도 일부(또는 전부)에 접촉한다.
또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 전기적으로 접속된다. 또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의 일부(또는 전부)에 전기적으로 접속된다.
또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 근접하여 배치된다. 또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의 일부(또는 전부)에 근접하여 배치된다.
또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)의 옆쪽에 배치된다. 또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의 일부(또는 전부)의 옆쪽에 배치된다.
또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)에 대하여 비스듬한 위쪽에 배치된다. 또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의 일부(또는 전부)에 대하여 비스듬한 위쪽에 배치된다.
또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의, 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전부)의 위쪽에 배치된다. 또는, 전극(103a)(및/또는 전극(103b))의 적어도 일부(또는 전부)는, 반도체막(102)(및/또는 산화물막(101a)) 등의 반도체막의 일부(또는 전부)의 위쪽에 배치된다.
반도체막(102)은, 채널이 형성되는 영역에서, 실리콘계 반도체 등의 반도체를 포함하여도 좋다. 특히, 반도체막(102)은 실리콘보다 밴드 갭이 큰 반도체를 포함하는 것이 바람직하다. 바람직하게는, 반도체막(102)은 산화물 반도체를 포함하여 구성된다. 실리콘보다 밴드 갭이 넓고, 또한 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태 시의 전류를 저감할 수 있기 때문에 바람직하다.
예를 들어, 상기 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 더 바람직하게는, In-M-Zn계 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)로 표기되는 산화물을 포함한다.
특히 반도체막으로서는, 복수의 결정부를 포함하고, 상기 결정부에서 c축이 반도체막의 피형성면 또는 반도체막의 상면에 대하여 수직으로 배향하고, 또한 인접하는 결정부간에 입계를 가지지 않는 산화물 반도체막을 사용하는 것이 바람직하다.
반도체막에 이와 같은 재료를 사용함으로써, 전기 특성의 변동이 억제되며 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 반도체막에 적용 가능한 산화물 반도체의 바람직한 형태와 그 형성 방법에 대해서는, 후술하는 실시형태에서 자세히 설명하기로 한다.
본 발명의 일 형태에 따른 반도체 장치는, 산화물 반도체막과 이 산화물 반도체막과 중첩되는 절연막 사이에, 산화물 반도체막을 구성하는 금속 원소 중 적어도 하나의 금속 원소를 구성 원소로서 포함하는 산화물막을 갖는 것이 바람직하다. 이로써, 산화물 반도체막과 이 산화물 반도체막과 중첩되는 절연막의 계면에 트랩 준위가 형성되는 것을 억제할 수 있다.
즉, 본 발명의 일 형태는, 산화물 반도체막의 적어도 채널 형성 영역에서의 상면 및 저면이, 산화물 반도체막의 계면 준위 형성 방지를 위한 배리어막으로서 기능하는 산화물막에 접촉하는 구성을 갖는 것이 바람직하다. 이와 같은 구성으로 함으로써, 산화물 반도체막 내 및 계면에서 캐리어의 생성 요인이 되는 산소 결손의 생성 및 불순물의 혼입을 억제할 수 있기 때문에, 산화물 반도체막을 고순도 진성화할 수 있다. 고순도 진성화란, 산화물 반도체막을 진성 또는 실질적으로 진성으로 하는 것을 말한다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 명세서 등에서 실질적으로 진성이라고 하는 경우, 산화물 반도체막의 캐리어 밀도는 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만이다. 산화물 반도체막을 고순도 진성화함으로써, 트랜지스터에 안정적인 전기 특성을 부여할 수 있다.
산화물막(101a)은 절연막(125)과 반도체막(102) 사이에 제공된다.
산화물막(101b)은 반도체막(102)과 게이트 절연막(104) 사이에 제공된다. 더 구체적으로 말하면, 산화물막(101b)은 그 하면이 전극(103a) 및 전극(103b)의 상면, 및 그 상면이 게이트 절연막(104)의 하면에 접촉하도록 제공된다.
산화물막(101a) 및 산화물막(101b)은 각각 반도체막(102)과 동일한 금속 원소를 일종 이상 포함하는 산화물을 포함한다.
또한, 반도체막(102)과 산화물막(101a)의 경계, 및 반도체막(102)과 산화물막(101b)의 경계는 불명확한 경우가 있다.
예를 들어, 산화물막(101a) 및 산화물막(101b)은 In 또는 Ga을 포함하고, 대표적으로는, In-Ga계 산화물, In-Zn계 산화물, In-M-Zn계 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)이고, 또한 반도체막(102)보다 전도대 하단의 에너지가 진공 준위에 가까운 재료가 사용된다. 대표적으로는, 산화물막(101a) 또는 산화물막(101b)의 전도대 하단의 에너지와 반도체막(102)의 전도대 하단의 에너지 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하로 하는 것이 바람직하다.
반도체막(102)을 끼우도록 제공되는 산화물막(101a) 및 산화물막(101b)에, 반도체막(102)에 비하여 스태빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 반도체막(102)으로부터의 산소의 방출을 억제할 수 있다.
반도체막(102)에 예컨대 원자수비가 In:Ga:Zn=1:1:1 또는 3:1:2인 In-Ga-Zn계 산화물을 사용한 경우, 산화물막(101a) 또는 산화물막(101b)으로서 예컨대 원자수비가 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 1:6:8, 1:6:10, 또는 1:9:6 등인 In-Ga-Zn계 산화물을 사용할 수 있다. 또한, 반도체막(102), 산화물막(101a), 및 산화물막(101b)의 원자수비는 각각 상기 원자수비의 ±20%의 오차 변동을 포함한다. 또한, 산화물막(101a) 및 산화물막(101b)에는 같은 조성을 갖는 재료를 사용하여도 좋고, 조성이 다른 재료를 사용하여도 좋다.
또한, 반도체막(102)에 In-M-Zn계 산화물을 사용한 경우, 반도체막(102)이 되는 반도체막을 성막하기 위하여 사용하는 타깃으로서, 이 타깃에 함유되는 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하였을 때에 x1/y1의 값이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z1/y1이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하의 원자수비의 산화물을 사용하는 것이 바람직하다. 또한, z1/y1을 6 이하로 함으로써, 후술하는 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:1:1, 3:1:2 등이 있다.
또한, 산화물막(101a) 및 산화물막(101b)으로서 In-M-Zn계 산화물을 사용한 경우, 산화물막(101a) 및 산화물막(101b)이 되는 산화물막을 성막하기 위하여 사용하는 타깃은, 이 타깃에 함유되는 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하였을 때에 x2/y2＜x1/y1이고, z2/y2의 값이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하의 원자수비의 산화물을 사용하는 것이 바람직하다. 또한, z2/y2를 6 이하로 함으로써, 후술하는 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:3:4, 1:3:6, 1:3:8 등이 있다.
또한, 산화물막(101a) 및 산화물막(101b)에, 반도체막(102)에 비하여 전도대 하단의 에너지가 진공 준위에 가까운 재료를 사용함으로써, 채널이 주로 반도체막(102)에 형성되어, 반도체막(102)이 주된 전류 경로가 된다. 이와 같이, 채널이 형성되는 반도체막(102)을, 같은 금속 원소를 포함하는 산화물막(101a) 및 산화물막(101b)으로 협지함으로써, 이들의 계면 준위의 생성이 억제되어, 트랜지스터의 전기 특성의 신뢰성이 향상된다.
또한, 이에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체막(102), 산화물막(101a), 및 산화물막(101b)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
여기서, 산화물막(101a)과 반도체막(102) 사이에는, 산화물막(101a)과 반도체막(102)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체막(102)과 산화물막(101b) 사이에는, 반도체막(102)과 산화물막(101b)의 혼합 영역을 갖는 경우가 있고, 이 혼합 영역의 계면 준위 밀도는 낮게 된다. 따라서, 산화물막(101a), 반도체막(102), 및 산화물막(101b)의 적층체는 각 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조를 갖는다.
여기서, 밴드 구조에 대하여 설명하기로 한다. 이해를 쉽게 하기 위하여, 밴드 구조는 절연막(125), 산화물막(101a), 반도체막(102), 산화물막(101b), 및 게이트 절연막(104)의 전도대 하단의 에너지(Ec)를 나타낸다.
도 5에 나타낸 바와 같이, 전도대 하단의 에너지는 산화물막(101a), 반도체막(102), 및 산화물막(101b)에서 연속적으로 변화된다. 이것은, 산화물막(101a), 반도체막(102), 및 산화물막(101b)을 구성하는 원소가 공통되기 때문에 산소가 상호적으로 확산되기 쉬운 점에서도 이해된다. 따라서, 산화물막(101a), 반도체막(102), 및 산화물막(101b)은 조성이 다른 층의 적층체이긴 하지만, 물리적으로 연속된다고 할 수도 있다.
공통의 주성분을 포함하고 적층된 산화물막은, 각 층을 단순히 적층하지 않고 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형 웰 구조(U-shaped well structure)가 형성되도록 제작한다. 즉, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 만약에, 적층된 다층막의 층간에 불순물이 혼재하면, 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 트랩 또는 재결합에 의하여 소멸된다.
또한, 도 5의 (A)에서는 산화물막(101a)과 산화물막(101b)의 Ec가 같은 경우에 대하여 나타내었으나, 각각 상이하여도 좋다. 예를 들어, 산화물막(101b)의 Ec가 산화물막(101a)보다 높은 에너지를 갖는 경우, 밴드 구조의 일부는 도 5의 (B)와 같이 나타내어진다.
도 5에 나타낸 바와 같이, 반도체막(102)이 웰(우물)이 되고, 제 2 트랜지스터(100)에서 채널이 반도체막(102)에 형성되는 것을 알 수 있다. 또한, 산화물막(101a), 반도체막(102), 및 산화물막(101b)은 전도대 하단의 에너지가 연속적으로 변화되기 때문에, U자형 웰(U Shape Well)로 부를 수도 있다. 또한, 이와 같은 구성으로 형성된 채널을 매립 채널로 부를 수도 있다.
또한, 산화물막(101a) 및 산화물막(101b)과 산화 실리콘막 등 절연막과의 계면 근방에는 불순물이나 결함으로 인한 트랩 준위가 형성될 수 있다. 산화물막(101a) 및 산화물막(101b)이 있기 때문에, 반도체막(102)과 상기 트랩 준위를 멀리 떨어지게 할 수 있다. 다만, 산화물막(101a) 또는 산화물막(101b)의 Ec와 반도체막(102)의 Ec의 에너지 차이가 작은 경우, 반도체막(102)의 전자가 이 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 마이너스의 고정 전하가 생겨 트랜지스터의 문턱 전압이 플러스 방향으로 변동된다.
따라서, 트랜지스터의 문턱 전압의 변동을 저감하기 위해서는, 산화물막(101a) 및 산화물막(101b)의 Ec와 반도체막(102)의 Ec 사이에 에너지 차이를 제공할 필요가 있다. 각 에너지 차이는 0.1eV 이상이 바람직하고, 0.15eV 이상이 더 바람직하다.
또한, 산화물막(101a), 반도체막(102), 및 산화물막(101b)에는 결정부가 포함되는 것이 바람직하다. 특히, c축이 배향된 결정을 사용함으로써, 트랜지스터에 안정적인 전기 특성을 부여할 수 있다.
또한, 도 5의 (B)에 나타낸 바와 같은 밴드 구조에서, 산화물막(101b)을 제공하지 않고 반도체막(102)과 게이트 절연막(104) 사이에 In-Ga 산화물(예컨대, 원자수비 In:Ga=7:93)을 제공하여도 좋다.
반도체막(102)으로서는, 산화물막(101a) 및 산화물막(101b)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체막(102)으로서, 산화물막(101a) 및 산화물막(101b)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지 차이이다.
여기서, 반도체막(102)의 두께는 적어도 산화물막(101a)보다 두껍게 형성하는 것이 바람직하다. 반도체막(102)이 두꺼울수록, 트랜지스터의 온 전류를 높일 수 있다. 또한, 산화물막(101a)의 두께는, 반도체막(102)의 계면 준위의 생성을 억제하는 효과가 없어지지 않을 정도라면 좋다. 예를 들어, 반도체막(102)의 두께는, 산화물막(101a)의 두께에 대하여 1배보다 크고, 바람직하게는 2배 이상, 더 바람직하게는 4배 이상, 더 바람직하게는 6배 이상으로 하면 좋다. 또한, 트랜지스터의 온 전류를 높일 필요가 없는 경우에는 이에 한정되지 않고, 산화물막(101a)의 두께를 반도체막(102)의 두께 이상으로 하여도 좋다.
또한, 산화물막(101b)의 두께도 산화물막(101a)과 마찬가지로, 반도체막(102)의 계면 준위의 생성을 억제하는 효과가 없어지지 않을 정도라면 좋다. 예를 들어, 산화물막(101a)과 동등하거나 또는 그 이하의 두께로 하면 좋다. 산화물막(101b)의 두께가 두꺼우면, 게이트 전극에 의한 전계가 반도체막(102)에 도달하기 어려워질 우려가 있기 때문에, 얇게 형성되는 것이 바람직하다. 예를 들어, 반도체막(102)의 두께보다 얇으면 좋다. 또한, 이에 한정되지 않고, 산화물막(101b)의 두께는 게이트 절연막(104)의 내압을 고려하여, 트랜지스터를 구동시키는 전압에 따라 적절히 설정하면 좋다.
여기서, 예컨대 반도체막(102)이 구성 원소가 다른 절연막(예컨대 산화 실리콘막을 포함하는 절연막 등)에 접촉하는 경우, 이 계면에 계면 준위가 형성되고, 이 계면 준위는 채널을 형성하는 경우가 있다. 이와 같은 경우, 문턱 전압이 다른 제 2 트랜지스터가 나타나고, 트랜지스터의 외견상 문턱 전압이 변동되는 경우가 있다. 그러나 본 구성의 트랜지스터에서는, 반도체막(102)을 구성하는 금속 원소를 일종 이상 포함한 산화물막(101a)을 포함하기 때문에, 산화물막(101a)과 반도체막(102)의 계면에 계면 준위를 형성하기 어렵다. 따라서, 산화물막(101a)을 제공함으로써, 트랜지스터의 문턱 전압 등의 전기 특성의 편차나 변동을 저감할 수 있다.
또한, 게이트 절연막(104)과 반도체막(102)의 계면에 채널이 형성되는 경우, 상기 계면에서 계면 산란이 일어나 트랜지스터의 전계 효과 이동도가 저하될 수 있다. 그러나, 본 구성의 트랜지스터에서는, 반도체막(102)을 구성하는 금속 원소를 일종 이상 포함한 산화물막(101b)을 포함하기 때문에, 반도체막(102)과 산화물막(101b)의 계면에서는 캐리어의 산란이 일어나기 어려워, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
전극(103a) 및 전극(103b)은 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
전극(103a)은 플러그(163a), 배선(167a), 플러그(163b), 및 전극(170)을 통하여 배선(131)에 전기적으로 접속된다. 또한, 전극(103b)은 플러그(164a), 배선(167b), 플러그(164b), 및 전극(171)을 통하여 배선(133)에 전기적으로 접속된다.
전극(103a) 및 전극(103b)에는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 중첩하도록 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩하도록 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함한 투명 도전 재료를 사용하여도 좋다.
게이트 절연막(104)으로서는 예컨대, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba, Sr)TiO3(BST) 등 소위 high-k 재료를 포함하는 절연막을 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연막에 예컨대, 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연막을 질화 처리하여도 좋다. 상기 절연막에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 게이트 절연막(104)으로서, 절연막(125)과 마찬가지로 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하는 것이 바람직하다.
또한, 게이트 절연막에 특정의 재료를 사용하면, 특정의 조건하에서 게이트 절연막에 전자를 포획시켜 문턱 전압을 증대시킬 수도 있다. 예를 들어, 산화 실리콘과 산화 하프늄의 적층막과 같이, 게이트 절연막의 일부에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼 등 전자 포획 준위가 높은 재료를 사용하고, 보다 높은 온도(반도체 장치의 사용 온도 또는 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서 게이트 전극의 전위가 소스 전극이나 드레인 전극의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써, 전자가 반도체막으로부터 게이트 전극을 향하여 이동하고 그 전자 중 일부는 전자 포획 준위에 포획된다.
이와 같이 전자 포획 준위에 필요한 양의 전자가 포획된 트랜지스터의 문턱 전압은 플러스 측으로 변동한다. 게이트 전극의 전압의 제어에 의하여 포획하는 전자의 양을 제어할 수 있고, 이에 따라 문턱 전압을 제어할 수 있다. 또한, 전자를 포획시키는 처리는 트랜지스터의 제작 과정에서 수행하면 좋다.
예를 들어, 트랜지스터의 소스 전극 또는 드레인 전극에 접속되는 배선의 형성 후, 또는 전(前)공정(웨이퍼 처리) 종료 후, 또는 웨이퍼 다이싱 공정 후, 또는 패키징 후 등, 공장 출하 전의 어느 단계에서 수행하면 좋다. 어느 경우에도, 그 단계 후에 125℃ 이상의 온도에서 1시간 이상 노출되지 않는 것이 바람직하다.
게이트 전극(105a) 및 게이트 전극(105b)에는, 예컨대 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐 중에서 선택된 금속, 또는 상술한 금속을 성분으로 하는 합금이나, 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈, 지르코늄 중 어느 하나 또는 복수의 금속을 사용하여도 좋다. 또한, 인 등 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다. 예를 들어, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등이 있다. 또한, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수를 알루미늄과 조합한 합금막 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(105a) 및 게이트 전극(105b)에는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 사용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속의 적층 구조로 할 수도 있다.
게이트 전극(105a)이 되는 도전막은, 게이트 절연막(104), 산화물막(101b), 절연막(125), 및 배리어막(120)에 개구를 제공할 때 마스크로 사용할 수 있다. 또한, 상기 도전막은 게이트 전극의 일함수를 제어하는 기능을 갖는다.
또한, 게이트 전극(105a)이 되는 도전막을 사용하여 전극(170)에 접촉하는 도전막(170a), 전극(171)에 접촉하는 도전막(171a)이 제공된다.
또한, 게이트 전극(105b), 전극(170), 및 전극(171)은 동일한 재료, 동일한 공정으로 형성된다. 또한, 게이트 전극(105b)의 상면의 높이, 전극(170)의 상면의 높이, 및 전극(171)의 상면의 높이는 서로 일치한다. 또한, 여기서 '일치한다'란, 기준의 상면의 높이의 ±20% 이하, 바람직하게는 ±10% 이하, 더 바람직하게는 ±5% 이하의 오차를 포함한다.
절연막(126), 절연막(107), 절연막(108), 게이트 절연막(104), 산화물막(101b), 절연막(125), 및 배리어막(120)을 한꺼번에 개구하는 것은, 개구의 깊이가 깊어지기 때문에 가공하는 데 어렵다. 하지만, 본 발명의 일 형태에서는 개구를 분할함으로써(구체적으로 말하면 게이트 절연막(104), 산화물막(101b), 절연막(125), 및 배리어막(120)에 제공되는 개구, 및 절연막(126), 절연막(107), 및 절연막(108)에 제공되는 개구), 배선이나 전극의 접촉 부분의 형상의 이상(異常)을 억제할 수 있다.
또한, 게이트 전극(105a)과 게이트 절연막(104) 사이에, In-Ga-Zn계 산질화물 반도체막, In-Sn계 산질화물 반도체막, In-Ga계 산질화물 반도체막, In-Zn계 산질화물 반도체막, Sn계 산질화물 반도체막, In계 산질화물 반도체막, 금속 질화막(InN, ZnN 등) 등을 제공하여도 좋다. 이들 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 가지며, 트랜지스터의 문턱 전압을 플러스로 변동할 수 있어, 소위 노멀리 오프 특성을 갖는 스위칭 소자를 구현할 수 있다. 예를 들어, In-Ga-Zn계 산질화물 반도체막을 사용하는 경우, 적어도 반도체막(102)보다 높은 질소 농도, 구체적으로는 7at.% 이상의 In-Ga-Zn계 산질화물 반도체막을 사용한다.
또한, 게이트 전극(105b) 위에 절연막(106), 전극(170) 위에 절연막(174), 전극(171) 위에 절연막(175)이 형성된다.
절연막(107)은 배리어막(120)과 마찬가지로, 물이나 수소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 또한, 특히 절연막(107)으로서 산소를 투과하기 어려운 재료를 사용하는 것이 바람직하다.
산소를 투과하기 어려운 재료를 포함하는 절연막(107)으로 반도체막(102)을 덮음으로써, 반도체막(102)으로부터 절연막(107)보다 위로 산소가 방출되는 것을 억제할 수 있다. 또한 절연막(125)으로부터 이탈된 산소를 절연막(107)보다 아래 쪽에 가둘 수 있어, 반도체막(102)에 공급될 산소의 양을 증대시킬 수 있다.
또한, 물이나 수소를 투과하기 어려운 절연막(107)에 의하여, 산화물 반도체에 대하여 불순물인 물이나 수소가 외부로부터 혼입되는 것을 억제할 수 있어, 제 2 트랜지스터(100)의 전기 특성의 변동이 억제되어, 신뢰성이 높은 트랜지스터를 구현할 수 있다.
또한, 절연막(125)과 같은, 가열에 의하여 산소가 이탈되는 절연막을 절연막(107)보다 아래 쪽에 제공함으로써, 게이트 절연막(104)을 통하여 반도체막(102)의 위쪽으로부터도 산소를 공급하는 구성으로 하여도 좋다.
여기서, 제 2 트랜지스터(100)에 적용할 수 있는 트랜지스터의 구성예에 대하여 설명하기로 한다. 도 6의 (A)는 이하에서 예시하는 트랜지스터의 상면 개략도이고, 도 6의 (B)는 도 6의 (A) 중 절단선 A1-A2에서 절단한 단면 개략도이고, 도 6의 (C)는 도 6의 (A) 중 절단선 B1-B2에서 절단한 단면 개략도이다. 또한, 도 6의 (B)는 트랜지스터의 채널 길이 방향의 단면에 상당하고, 도 6의 (C)는 트랜지스터의 채널 폭 방향의 단면에 상당한다.
도 6의 (C)에 도시된 바와 같이, 트랜지스터의 채널 폭 방향의 단면에서, 게이트 전극이 반도체막(102)의 상면 및 측면에 대향하도록 제공됨으로써, 반도체막(102)의 상면 근방뿐만 아니라 측면 근방에도 채널이 형성되어, 실효적인 채널 폭이 증대되어, 온 상태에서의 전류(온 전류)를 높일 수 있다. 특히, 반도체막(102)의 폭이 매우 작은 경우에는(예컨대 50nm 이하, 바람직하게는 30nm 이하, 더 바람직하게는 20nm 이하), 반도체막(102) 내부까지 채널이 형성되는 영역이 넓어지기 때문에 미세화될수록 온 전류에 대한 기여가 높아진다.
또한, 도 7에 도시된 바와 같이, 게이트 전극(105b)의 폭을 좁게 하여도 좋다. 이 경우, 예컨대 전극(103a) 및 전극(103b)이나 게이트 전극(105b) 등을 마스크로 하여 반도체막(102) 등에 아르곤, 수소, 인, 붕소 등 불순물을 도입할 수 있다. 결과적으로, 반도체막(102) 등에 저저항 영역(109a) 및 저저항 영역(109b)을 제공할 수 있다. 또한, 저저항 영역(109a) 및 저저항 영역(109b)은 반드시 제공하지 않아도 된다. 또한, 도 6뿐만 아니라 다른 도면에서도 게이트 전극(105b)의 폭을 좁게 할 수 있다.
도 8에 도시된 트랜지스터는, 도 3에 도시된 트랜지스터와 비교하여 산화물막(101b)이 전극(103a) 및 전극(103b)의 하면에 접촉하도록 제공되는 점에서 주로 다르다.
이와 같은 구성으로 함으로써, 산화물막(101a), 반도체막(102), 및 산화물막(101b)을 구성하는 각 막의 성막 시에 있어서, 대기에 노출시키지 않고 연속적으로 성막할 수 있기 때문에 각 계면 결함을 저감할 수 있다.
또한, 상기에서는 반도체막(102)에 접촉하여 산화물막(101a) 및 산화물막(101b)을 제공하는 구성에 대하여 설명하였으나, 산화물막(101a) 또는 산화물막(101b) 중 한쪽, 또는 그 양쪽 모두 제공하지 않는 구성으로 하여도 좋다.
또한, 도 8에서도, 도 6과 마찬가지로 게이트 전극(105b)의 폭을 좁게 할 수 있다. 이 경우의 예를 도 9에 도시하였다. 또한, 도 6 및 도 8뿐만 아니라 다른 도면에서도 게이트 전극(105b)의 폭을 좁게 할 수 있다.
도 10에는 산화물막(101a) 및 산화물막(101b)을 제공하지 않는 경우의 예를 도시하였다. 또한, 도 11에는 산화물막(101a)을 제공하고, 산화물막(101b)을 제공하지 않는 경우의 예를 도시하였다. 또한, 도 12에는 산화물막(101b)을 제공하고, 산화물막(101a)을 제공하지 않는 경우의 예를 도시하였다.
또한, 채널 길이란, 예컨대 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 한 트랜지스터의 채널 길이가 모든 영역에서 같은 값을 취한다고 한정할 수는 없다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예컨대 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스 또는 드레인의 폭을 말한다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값을 취한다고 한정할 수는 없다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로 본 명세서에서 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭으로 부름)과, 트랜지스터의 상면도에서의 채널 폭(이하 외견상 채널 폭으로 부름)이 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이 트랜지스터의 상면도에서의 외견상 채널 폭보다 커, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는, 반도체 상면에 형성되는 채널 영역의 비율에 대하여 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에서의 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터의 경우, 실효적인 채널 폭의 실측에 의한 어림잡기가 어려운 경우가 있다. 예를 들어, 설계값을 바탕으로 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서, 반도체와 게이트 전극이 중첩되는 영역에서의 소스와 드레인이 대향하는 부분의 길이인 외견상 채널 폭을 'Surrounded Channel Width(SCW)'로 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등의 값은, 단면 TEM 이미지 등을 취득하여 이 화상을 해석하는 등에 의하여 결정할 수 있다.
또한, 계산에 의하여 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와 다른 값이 될 수 있다.
이상이 제 2 트랜지스터(100)에 대한 설명이다.
제 2 트랜지스터(100)를 덮는 절연막(126)은, 그것보다 아래의 층의 요철 형상을 피복하는 평탄화막으로서 기능한다. 또한, 절연막(108)은, 절연막(126)을 형성할 때의 보호막으로서 기능하여도 좋다. 절연막(108)은 필요 없으면 제공하지 않아도 된다.
산화물막(101b), 게이트 절연막(104), 절연막(107), 절연막(108), 및 절연막(126)에는, 전극(103a)에 전기적으로 접속되는 플러그(163a) 및 플러그(163b)나, 전극(103b)에 전기적으로 접속되는 플러그(164a) 및 플러그(164b) 등이 매립된다.
또한, 배선(167a) 및 배선(167b)은 절연막(127)에 매립되도록 제공되고, 절연막(127), 배선(167a), 및 배선(167b) 각각의 상면은 평탄화되는 것이 바람직하다.
절연막(137)은 배선(167b)과 도전막(138)이 중첩되는 영역에서 용량 소자(130)의 유전층으로서 기능한다. 또한, 절연막(139)은 그 아래의 층의 요철 형상을 피복하는 평탄화막으로서 기능한다.
여기서, 제 1 트랜지스터(110)의 게이트 전극(115), 용량 소자(130)의 제 1 전극으로서 기능하는 배선(167b), 및 제 2 트랜지스터(100)의 전극(103b)을 포함하는 노드가 도 2의 (A)에 도시된 노드(FN)에 상당한다.
본 발명의 일 형태에 따른 반도체 장치는 제 1 트랜지스터(110)와, 제 1 트랜지스터 위에 위치하는 제 2 트랜지스터(100)를 포함하기 때문에, 이들이 적층되도록 제공됨으로써 소자의 점유 면적을 축소할 수 있다. 또한 제 1 트랜지스터(110)와 제 2 트랜지스터(100) 사이에 제공된 배리어막(120)에 의하여, 이것보다 아래의 층에 존재하는 물이나 수소 등 불순물이 제 2 트랜지스터(100) 측으로 확산되는 것을 억제할 수 있다.
또한, 도 3의 (B)에 도시된 바와 같이, 수소를 포함하는 절연막(122) 위에, 배리어막(120)과 같은 재료를 포함하는 절연막(140)을 제공하는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 수소를 포함하는 절연막(122)에 잔존한 물이나 수소가 위로 확산되는 것을 효과적으로 억제할 수 있다. 이 경우, 절연막(140)을 형성하기 전에, 및 절연막(140)을 형성한 후이며 배리어막(120)을 형성하기 전에 물이나 수소를 제거하기 위한 가열 처리를 합계 2번 이상 수행하는 것이 바람직하다.
이상이 구성예에 대한 설명이다.
[제작 방법예]
이하에서는, 상기 구성예에서 설명한 반도체 장치의 제작 방법의 일례에 대하여 도 13~도 16을 사용하여 설명하기로 한다.
우선, 반도체 기판(111)을 준비한다. 반도체 기판(111)으로서는, 예컨대 단결정 실리콘 기판(p형 반도체 기판, 또는 n형 반도체 기판을 포함함), 탄소화 실리콘이나 질화 갈륨으로 이루어진 화합물 반도체 기판 등을 사용할 수 있다. 또한, 반도체 기판(111)으로서 SOI 기판을 사용하여도 좋다. 이하에서는 반도체 기판(111)에 단결정 실리콘을 사용한 경우에 대하여 설명하기로 한다.
이어서, 반도체 기판(111)에 소자 분리층(미도시)을 형성한다. 소자 분리층은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 이용하여 형성하면 좋다.
동일한 기판 위에 p형 트랜지스터와 n형 트랜지스터를 형성하는 경우, 반도체 기판(111)의 일부에 n웰 또는 p웰을 형성하여도 좋다. 예를 들어, p형 도전성을 부여하는 붕소 등 불순물 원소를 n형 반도체 기판(111)에 첨가하여 p웰을 형성하고, 동일한 기판 위에 n형 트랜지스터와 p형 트랜지스터를 형성하여도 좋다.
이어서, 반도체 기판(111) 위에 게이트 절연막(114)이 되는 절연막을 형성한다. 예를 들어, 표면의 질화 처리를 수행한 후에 산화 처리를 수행하여, 실리콘과 질화 실리콘의 계면을 산화하여 산화 질화 실리콘막을 형성하여도 좋다. 예를 들어, 온도 700℃에서 NH3 분위기에서 열질화 실리콘막을 표면에 형성한 후 산소 라디칼 산화(oxygen radical oxidation)를 수행함으로써 산화 질화 실리콘막을 얻을 수 있다.
상기 절연막은, 스퍼터링법, CVD(Chemical Vapor Deposition)법(열CVD법, MOCVD(Metal Organic CVD)법, PECVD(Plasma Enhanced CVD)법 등을 포함함), MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등으로 성막함으로써 형성하여도 좋다.
이어서, 게이트 전극(115)이 되는 도전막을 성막한다. 도전막에는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 크로뮴, 나이오븀 등에서 선택된 금속, 또는 이 금속을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하는 것이 바람직하다. 또한, 인 등 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 금속 질화물막과 상기 금속막의 적층 구조를 사용하여도 좋다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브데넘, 질화 타이타늄을 사용할 수 있다. 금속 질화물막을 제공함으로써 금속막의 밀착성을 향상시킬 수 있어, 박리를 방지할 수 있다. 또한, 게이트 전극(115)의 일함수를 제어하는 금속막을 제공하여도 좋다.
도전막은, 스퍼터링법, 증착법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함) 등에 의하여 성막할 수 있다. 또한, 플라즈마로 인한 대미지를 저감하기 위해서는 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
이어서, 상기 도전막 위에 리소그래피법 등을 이용하여 레지스트 마스크를 형성하고, 상기 도전막의 불필요한 부분을 제거한다. 그 후에 레지스트 마스크를 제거함으로써 게이트 전극(115)을 형성할 수 있다.
여기서, 피가공막의 가공 방법에 대하여 설명하기로 한다. 피가공막을 미세 가공하는 경우, 다양한 미세 가공 기술을 이용할 수 있다. 예를 들어, 리소그래피법 등으로 형성한 레지스트 마스크에 대하여 슬리밍 처리를 수행하는 방법을 이용하여도 좋다. 또한, 리소그래피법 등으로 더미(dummy) 패턴을 형성하고, 상기 더미 패턴에 사이드월을 형성한 후에 더미 패턴을 제거하고, 잔존한 사이드월을 레지스트 마스크로서 사용하여, 피가공막을 에칭하여도 좋다. 또한, 피가공막의 에칭으로서는, 높은 애스펙트비를 구현하기 위하여 이방성 드라이 에칭을 이용하는 것이 바람직하다. 또한, 무기막 또는 금속막으로 이루어지는 하드 마스크를 사용하여도 좋다.
레지스트 마스크의 형성에 사용하는 광은, 예컨대 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 이 외에, 자외선이나 KrF 레이저광, 또는 ArF 레이저광 등을 사용할 수도 있다. 또한, 액침 노광 기술에 의하여 노광하여도 좋다. 또한, 노광에 사용하는 광으로서, 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용하여도 좋다. 또한, 노광에 사용하는 광 대신에 전자 빔을 사용할 수도 있다. 극단 자외광, X선 또는 전자 빔을 사용하면, 매우 미세한 가공이 가능해지기 때문에 바람직하다. 또한, 전자 빔 등의 빔을 주사함으로써 노광을 수행하는 경우에는, 포토마스크는 필요 없다.
또한, 레지스트 마스크가 되는 레지스트막을 형성하기 전에 피가공막과 레지스트막의 밀착성을 개선하는 기능을 갖는 유기 수지막을 형성하여도 좋다. 상기 유기 수지막은 예컨대 스핀 코팅법 등에 의하여, 그 아래의 층의 단차를 피복하여 표면을 평탄화하도록 형성될 수 있고, 상기 유기 수지막의 위의 층에 제공되는 레지스트 마스크의 두께의 편차를 저감할 수 있다. 또한, 특히 미세 가공을 수행하는 경우, 상기 유기 수지막에는 노광에 이용하는 광에 대한 반사 방지막으로서 기능하는 재료를 사용하는 것이 바람직하다. 이와 같은 기능을 갖는 유기 수지막으로서는, 예컨대 BARC(Bottom Anti-Reflection Coating)막 등이 있다. 이 유기 수지막은 레지스트 마스크의 제거와 동시에 제거하거나, 레지스트 마스크를 제거한 후에 제거하면 좋다.
게이트 전극(115)의 형성 후에, 게이트 전극(115)의 측면을 덮는 사이드월을 형성하여도 좋다. 사이드월은, 게이트 전극(115)의 두께보다 두꺼운 절연막을 성막한 후에 이방성 에칭을 수행하고, 게이트 전극(115)의 측면 부분만 상기 절연막을 잔존시킴으로써 형성할 수 있다.
사이드월 형성 시에 게이트 절연막(114)이 되는 절연막도 동시에 에칭됨으로써 게이트 전극(115) 및 사이드월 아래에 게이트 절연막(114)이 형성된다. 또는, 게이트 전극(115)을 형성한 후에, 게이트 전극(115) 또는 게이트 전극(115)을 가공하기 위한 레지스트 마스크를 에칭 마스크로 하여 상기 절연막을 에칭함으로써, 게이트 절연막(114)을 형성하여도 좋다. 또는, 상기 절연막에 대하여 에칭 가공을 수행하는 일이 없이 그대로 게이트 절연막(114)으로서 사용할 수도 있다.
이어서, 반도체 기판(111)의 게이트 전극(115)(및 사이드월)이 제공되지 않는 영역에 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 첨가한다. 이 단계의 단면 개략도가 도 13의 (A)에 상당한다.
이어서, 절연막(121)을 형성한 후에, 상술한 도전성을 부여하는 원소의 활성화를 위하여 제 1 가열 처리를 수행한다.
절연막(121)으로서는, 예컨대 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 사용하면 좋고, 적층 또는 단층으로 제공한다. 절연막(121)은 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의하여 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마로 인한 대미지를 저감하기 위해서는, 열CVD법, MOCVD법, 또는 ALD법이 바람직하다.
제 1 가열 처리는, 희가스나 질소 가스 등의 불활성 가스 분위기하, 또는 감압 분위기하에서, 예컨대 400℃ 이상이며 기판의 변형점 미만에서 수행할 수 있다.
이 단계에 제 1 트랜지스터(110)가 형성된다.
이어서, 절연막(122) 및 절연막(123)을 형성한다.
절연막(122)에는 절연막(121)에 사용할 수 있는 재료 이외에, 산소와 수소를 포함하는 질화 실리콘(SiNOH)을 사용하면 가열에 의하여 이탈되는 수소의 양을 많게 할 수 있어 바람직하다. 또한, 절연막(123)에는, 절연막(121)에 사용할 수 있는 재료 이외에, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실레인 등과, 산소 또는 아산화 질소 등을 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용하는 것이 바람직하다.
절연막(122) 및 절연막(123)은 예컨대 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의하여 성막하면, 피복성을 향상시킬 수 있어 바람직하다. 또한, 플라즈마로 인한 대미지를 저감하기 위해서는 열CVD법, MOCVD법, 또는 ALD법이 바람직하다.
이어서, 절연막(123)의 상면을 CMP법 등으로 평탄화한다.
그 후에, 반도체막(112) 내의 댕글링 본드를, 절연막(122)으로부터 이탈되는 수소에 의하여 종단하기 위하여 제 2 가열 처리를 수행한다.
제 2 가열 처리는 상기 적층 구조에 대한 설명에서 예시한 조건하에서 수행할 수 있다.
다음에, 절연막(121), 절연막(122), 및 절연막(123)에 저저항층(113a), 저저항층(113b), 및 게이트 전극(115) 등에 도달하는 개구를 형성한다. 그 후에 개구를 매립하도록 도전막을 형성하고, 절연막(123)의 상면이 노출되도록 상기 도전막에 평탄화 처리를 수행함으로써, 플러그(161)나 플러그(162) 등을 형성한다. 도전막의 형성은, 예컨대 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다.
이어서, 절연막(123) 위에 도전막을 성막한다. 그 후에 상기와 같은 방법으로 레지스트 마스크를 형성하고, 도전막의 불필요한 부분을 에칭으로 제거한다. 그 후에 레지스트 마스크를 제거함으로써 배선(131), 배선(132), 및 배선(133)을 형성할 수 있다.
다음에, 배선(131), 배선(132), 및 배선(133)을 덮도록 절연막을 성막하고, 각 배선의 상면이 노출되도록 평탄화 처리를 수행함으로써 절연막(124)을 형성한다. 이 단계의 단면 개략도가 도 13의 (B)에 상당한다.
절연막(124)이 되는 절연막은, 절연막(121) 등과 같은 재료 및 방법으로 형성할 수 있다.
절연막(124)을 형성한 후에 제 3 가열 처리를 수행하는 것이 바람직하다. 제 3 가열 처리에 의하여, 각 층에 포함되는 물이나 수소를 이탈시킴으로써 물이나 수소의 함유량을 저감할 수 있다. 후술하는 배리어막(120)을 형성하기 바로 전에 제 3 가열 처리를 수행하여, 배리어막(120)보다 아래의 층에 포함되는 수소나 물을 철저히 제거한 후에 배리어막(120)을 형성함으로써, 나중의 공정에서 배리어막(120)보다 아래의 층 측에 물이나 수소가 확산 및 방출되는 것을 억제할 수 있다.
제 3 가열 처리는 상기 적층 구조에 대한 설명에서 예시한 조건하에서 수행할 수 있다.
이어서, 절연막(124), 배선(131), 배선(132), 및 배선(133) 등의 위에 배리어막(120)을 형성한다(도 13의 (C) 참조).
배리어막(120)은, 예컨대 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법으로 성막하면 피복성을 향상시킬 수 있어 바람직하다. 또한, 플라즈마로 인한 대미지를 저감하기 위해서는 열CVD법, MOCVD법, 또는 ALD법이 바람직하다.
배리어막(120)을 형성한 후에, 배리어막(120)에 포함되는 물이나 수소를 저감하거나, 또는 이탈 가스를 억제하기 위한 가열 처리를 수행하여도 좋다.
이어서, 배리어막(120) 위에 상기와 같은 방법으로 레지스트 마스크를 형성하고, 배리어막(120)의 불필요한 부분을 에칭으로 제거한다. 그 후에 레지스트 마스크를 제거함으로써 배선(132)에 도달하는 개구를 형성한다.
다음에, 배리어막(120) 위에 도전막을 형성한 후에, 상기와 같은 방법으로 레지스트 마스크를 형성하고 도전막의 불필요한 부분을 에칭으로 제거한다. 그 후에 레지스트 마스크를 제거함으로써 배선(141)을 형성할 수 있다(도 13의 (D) 참조).
이어서, 절연막(125)을 성막한다.
절연막(125)은, 예컨대 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법으로 성막하면, 피복성을 향상시킬 수 있어 바람직하다. 또한, 플라즈마로 인한 대미지를 저감하기 위해서는, 열CVD법, MOCVD법, 또는 ALD법이 바람직하다.
절연막(125)에 산소를 과잉으로 함유시키기 위해서는, 예컨대 산소 분위기하에서 절연막(125)을 형성하면 좋다. 또는, 형성 후의 절연막(125)에 산소를 도입하여 산소를 과잉으로 함유하는 영역을 형성하여도 좋고, 이 2개의 수단을 조합하여도 좋다.
예를 들어, 성막 후의 절연막(125)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
산소 도입 처리에는 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는 산소, 일산화 이질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서는, 산소를 포함하는 가스에 희가스를 포함하여도 좋고, 예컨대 이산화 탄소와 수소와 아르곤의 혼합 가스를 사용할 수 있다.
또한, 절연막(125)을 형성한 후에, 그 상면의 평탄성을 높이기 위하여 CMP법 등을 이용한 평탄화 처리를 수행하여도 좋다.
이어서, 산화물막(101a)이 되는 산화물막과, 반도체막(102)이 되는 반도체막을 순차적으로 성막한다. 상기 산화물막과 반도체막은, 대기에 노출시키는 일이 없이 연속적으로 성막하는 것이 바람직하다.
산화물막 및 반도체막을 성막한 후에, 제 4 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 불활성 가스 분위기하, 산화성 가스를 10ppm 이상 포함하는 분위기하, 또는 감압 상태에서 수행하면 좋다. 또한, 가열 처리는, 불활성 가스 분위기하에서 가열 처리한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하여도 좋다. 가열 처리는, 반도체막을 성막한 바로 후에 수행하여도 좋고, 반도체막을 가공하여 섬 형상의 반도체막(102)을 형성한 후에 수행하여도 좋다. 가열 처리를 수행함으로써, 절연막(125)이나 산화물막으로부터 반도체막으로 산소가 공급되어, 반도체막 내의 산소 결손을 저감할 수 있다.
그 후에, 반도체막 위에 하드 마스크가 되는 도전막 및 상기와 같은 방법으로 레지스트 마스크를 형성하고, 도전막의 불필요한 부분을 에칭으로 제거한다. 그 후에, 도전막을 마스크로 하여 반도체막과 산화물막의 불필요한 부분을 에칭으로 제거한다. 이 후에, 레지스트 마스크를 제거함으로써, 섬 형상의 도전막(103), 섬 형상의 산화물막(101a)과 섬 형상의 반도체막(102)의 적층 구조를 형성할 수 있다(도 14의 (A) 참조).
도전막은, 예컨대 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 상기 도전막을 CVD법, 바람직하게는 플라즈마 CVD법으로 성막하면, 피복성을 향상시킬 수 있어 바람직하다. 또한, 플라즈마로 인한 대미지를 저감하기 위해서는, 열CVD법, MOCVD법, 또는 ALD법이 바람직하다.
또한, 도 14의 (A)에 도시된 바와 같이, 산화물막 및 반도체막의 에칭 시에 절연막(125)의 일부가 에칭됨으로써, 산화물막(101a) 및 반도체막(102)으로 덮이지 않는 영역에서 절연막(125)이 박막화될 수 있다. 따라서, 상기 에칭에 의하여 절연막(125)이 없어지지 않도록 절연막(125)을 미리 두껍게 형성해 두는 것이 바람직하다.
이어서, 도전막(103) 위에 상기와 같은 방법으로 레지스트 마스크를 형성하고, 도전막(103)의 불필요한 부분을 에칭으로 제거한다. 그 후에, 레지스트 마스크를 제거함으로써, 전극(103a) 및 전극(103b)을 형성할 수 있다. 그 후에, 산화물막(101b) 및 게이트 절연막(104)을 형성한다(도 14의 (B) 참조).
이어서, 게이트 절연막(104) 위에 상기와 같은 방법으로 레지스트 마스크를 형성하고, 상기 마스크를 사용하여 게이트 절연막(104), 산화물막(101b), 절연막(125), 및 배리어막(120)에, 배선(131) 및 배선(133) 등에 도달하는 개구를 형성한다. 그 후에, 도전막(165)을 형성한다(도 14의 (C) 참조). 또한, 도전막(165)은, 나중에 형성되는 게이트 전극의 일함수를 제어하는 막으로서 기능한다.
다음에, 개구를 매립하도록 도전막을 형성하고, 도전막의 상면을 CMP법 등을 이용하여 평탄화한 도전막(166)을 형성한다(도 15의 (A) 참조).
이어서, 도전막(166) 위에 절연막을 성막하고, 절연막 위에 상기와 같은 방법으로 레지스트 마스크를 형성하고, 절연막의 불필요한 부분을 에칭으로 제거함으로써, 절연막(106), 절연막(174), 및 절연막(175)이 형성된다. 절연막(106), 절연막(174), 및 절연막(175)을 마스크로 사용하여 도전막(165) 및 도전막(166)의 불필요한 부분을 에칭으로 제거함으로써, 게이트 전극(105a), 게이트 전극(105b), 도전막(170a), 전극(170), 도전막(171a), 및 전극(171)이 형성된다. 또한, 레지스트 마스크는, 절연막(106), 절연막(174), 및 절연막(175)을 형성한 후 또는 게이트 전극(105a), 게이트 전극(105b), 도전막(170a), 전극(170), 도전막(171a), 및 전극(171)을 형성한 후에 제거, 또는 에칭 시에 소실된다(도 15의 (B) 참조). 절연막(106), 절연막(174), 및 절연막(175)을 마스크로 함으로써 에칭 시에 레지스트 마스크가 소실되어도 게이트 전극(105a), 게이트 전극(105b), 도전막(170a), 전극(170), 도전막(171a), 및 전극(171)을 위치 정밀도 좋게 형성할 수 있다. 또한, 절연막(106), 절연막(174), 및 절연막(175)으로서는 예컨대 질화 실리콘막을 사용할 수 있다.
또한, 이 때, 평탄화된 도전막(166)으로부터 게이트 전극(105b), 전극(170), 및 전극(171)을 형성하기 위하여, 게이트 전극(105b)의 상면의 높이, 전극(170)의 상면의 높이, 및 전극(171)의 상면의 높이는 서로 일치한다.
또한, 게이트 전극(105a)은, 일함수를 제어하는 기능을 갖는 도전막으로 형성되고, 트랜지스터의 문턱값을 제어할 수 있다.
또한, 본 실시형태에서는, 절연막(106), 절연막(174), 및 절연막(175)이 제공되어 있으나 이에 한정되지 않고, 절연막(106), 절연막(174), 및 절연막(175)을 제거하여도 좋다. 또한, 도전막(166) 위에 절연막을 형성하였으나 이에 한정되지 않고, 절연막을 형성하지 않는 구성으로 하여도 좋다.
이 단계에서 제 2 트랜지스터(100)가 형성된다.
다음에, 절연막(107)을 형성한다. 절연막(107)은, 예컨대 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 상기 절연막을 CVD법, 바람직하게는 플라즈마 CVD법으로 성막하면, 피복성을 향상시킬 수 있어 바람직하다. 또한, 플라즈마로 인한 대미지를 저감하기 위해서는, 열CVD법, MOCVD법, 또는 ALD법이 바람직하다.
절연막(107)을 성막한 후, 제 5 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 수행함으로써, 절연막(125) 등으로부터 반도체막(102)에 대하여 산소를 공급하여, 반도체막(102) 내의 산소 결손을 저감할 수 있다. 또한, 이 때, 절연막(125)으로부터 이탈된 산소는 배리어막(120) 및 절연막(107)에 의하여 블로킹되어, 배리어막(120)보다 아래의 층 및 절연막(107)보다 위의 층으로 확산되지 않기 때문에, 상기 산소를 효과적으로 가둘 수 있다. 그러므로, 반도체막(102)에 공급할 수 있는 산소의 양을 증대시킬 수 있어 반도체막(102) 내의 산소 결손을 효과적으로 저감할 수 있다.
이어서, 절연막(108) 및 절연막(126)을 이 차례로 형성한다(도 15의 (C) 참조). 절연막(108) 및 절연막(126)은 예컨대 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법, APCVD(Atmospheric Pressure CVD)법 등을 포함함), MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다. 특히, 절연막(108)을 DC 스퍼터링법으로 형성하면, 배리어성이 높은 막을 생산성 좋게, 두껍게 형성할 수 있어 바람직하다. 또한, ALD법으로 성막하면, 이온 대미지를 줄일 수 있고 양호한 피복성을 가지게 할 수 있어 바람직하다. 또한, 절연막(126)으로서 유기 수지 등의 유기 절연 재료를 사용하는 경우에는, 스핀 코팅법 등의 도포법을 이용하여 형성하여도 좋다. 또한, 절연막(126)을 형성한 후에 그 상면에 대하여 평탄화 처리를 수행하는 것이 바람직하다. 또한, 가열 처리를 수행함으로써 유동화하여 평탄화하여도 좋다. 또한, 평탄성을 더 양호하게 하기 위하여, 절연막(126)을 형성한 후에 CVD법을 이용하여 절연막을 적층하고 나서, 그 상면에 대하여 평탄화 처리를 수행하는 것이 바람직하다.
다음에, 상기와 같은 방법으로, 절연막(126), 절연막(108), 절연막(107), 절연막(174), 절연막(175), 게이트 절연막(104), 및 산화물막(101b)에 개구를 제공하고, 전극(103a)에 도달하는 플러그(163a), 전극(170)에 도달하는 플러그(163b), 전극(103b)에 도달하는 플러그(164a), 및 전극(171)에 도달하는 플러그(164b)를 형성한다. 그 후에, 플러그(163a) 및 플러그(163b)에 접촉하는 배선(167a), 플러그(164a) 및 플러그(164b)에 접촉하는 배선(167b)을 형성한다.
다음에, 배선(167a) 및 배선(167b)을 덮는 절연막을 성막하고, 각 배선의 상면이 노출되도록 평탄화 처리를 수행함으로써, 절연막(127)을 형성한다(도 16의 (A) 참조).
이어서, 배선(167b) 위에 절연막(137)이 형성되고, 절연막(137) 위에 도전막(138)이 형성된다. 이 단계에서 용량 소자(130)가 형성된다. 용량 소자(130)는, 일부가 제 1 전극으로서 기능하는 배선(167b)과, 제 2 전극으로서 기능하는 도전막(138)과, 이들에 협지된 절연막(137)으로 구성된다.
다음에, 절연막(139)을 형성한다(도 16의 (B) 참조).
상술한 공정에 의하여, 본 발명의 일 형태에 따른 반도체 장치를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 반도체막에 적합하게 사용할 수 있는 산화물 반도체에 대하여 설명하기로 한다.
산화물 반도체는 에너지 갭이 3.0eV 이상으로 크다. 산화물 반도체를 적절한 조건하에서 가공하고 그 캐리어 밀도를 충분히 저감시켜 얻어진 산화물 반도체막이 적용된 트랜지스터는, 종래의 실리콘을 사용한 트랜지스터에 비하여, 오프 상태 시의 소스와 드레인간의 누설 전류(오프 전류)를 매우 낮은 것으로 할 수 있다.
적용할 수 있는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감하기 위한 스태빌라이저로서, 이들에 더하여 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 타이타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예컨대, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd)) 중에서 선택된 1종 또는 복수종이 포함되는 것이 바람직하다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 포함하는 산화물을 가리키며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 포함되어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상기 스태빌라이저로서의 원소를 나타낸다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:6, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 그 조성의 근방의 조성을 갖는 산화물을 사용하면 좋다.
산화물 반도체막에 다량의 수소가 포함되면, 그 수소와 산화물 반도체가 결합하여 수소의 일부가 도너가 되어, 캐리어인 전자를 발생시킨다. 그러므로, 트랜지스터의 문턱 전압이 음 방향으로 변동된다. 따라서, 산화물 반도체막을 형성한 후, 탈수화 처리(탈수소화 처리)를 수행하여 산화물 반도체막으로부터 수소 또는 수분을 제거함으로써 불순물이 가능한 한 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막을 탈수화 처리(탈수소화 처리)함으로써 산화물 반도체막으로부터 산소도 동시에 감소되는 경우가 있다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의하여 증가된 산소 결손을 보전하기 위하여, 산화물 반도체막에 산소를 첨가하는 처리를 수행하는 것이 바람직하다. 본 명세서 등에서 산화물 반도체막에 산소를 공급하는 경우를 가(加)산소화 처리라고 기재하는 경우가 있고, 또는 산화물 반도체막에 포함되는 산소를 화학량론적 조성보다 많게 하는 경우를 과(過)산소화 처리라고 기재하는 경우가 있다.
상술한 바와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)가 수행됨으로써, 수소 또는 수분이 제거되고 가산소화 처리에 의하여 산소 결손이 보전되어, i형(진성)화되거나 또는 i형에 한없이 가까워 실질적으로 i형(진성)인 산화물 반도체막이 될 수 있다. 또한, 실질적으로 진성이란, 산화물 반도체막 내에 도너에서 유래하는 캐리어가 매우 적고(제로에 가깝고) 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하임을 말한다.
또한 이와 같이 i형 또는 실질적으로 i형인 산화물 반도체막을 구비한 트랜지스터는 매우 우수한 오프 전류 특성을 구현할 수 있다. 예를 들어, 산화물 반도체막이 사용된 트랜지스터가 오프 상태일 때의 드레인 전류를 실온(25℃)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, n채널형 트랜지스터의 경우에 게이트 전압이 문턱 전압보다 충분히 낮은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 낮으면 트랜지스터는 오프 상태가 된다.
<산화물 반도체의 구조에 대하여>
이하에서는 산화물 반도체의 구조에 대하여 설명하기로 한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서 보면 산화물 반도체는 비정질 산화물 반도체와 그 외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명하기로 한다. 또한, CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 포함하는 산화물 반도체로 부를 수도 있다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체 중 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면 복수의 펠릿을 확인할 수 있다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는 TEM에 의하여 관찰한 CAAC-OS에 대하여 설명하기로 한다. 도 17의 (A)는 시료 면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(spherical aberration corrector) 기능을 이용하였다. 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지로 부른다. Cs 보정 고분해능 TEM 이미지의 취득은, 예컨대 원자 분해능 분석 전자 현미경 JEM-ARM200F(JEOL Ltd.제) 등에 의하여 수행할 수 있다.
도 17의 (B)는 도 17의 (A) 중 영역 (1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 17의 (B)를 보면 알다시피, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은, CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철이 반영되고, CAAC-OS의 피형성면 또는 상면에 평행하게 배열된다.
도 17의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 17의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 17의 (B) 및 (C)를 보면 알다시피, 펠릿 하나의 크기는 1nm 이상의 것이나 3nm 이상의 것이 있고, 펠릿과 펠릿의 기울기에 의하여 생기는 간극의 크기는 0.8nm 정도이다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)으로 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지를 바탕으로 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 17의 (D) 참조). 도 17의 (C)에서 관찰된 펠릿들 사이에서 기울기가 생긴 부분은 도 17의 (D) 중 영역(5161)에 상당한다.
또한, 도 18의 (A)는 시료 면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 18의 (B), 도 18의 (C), 및 도 18의 (D)는 각각 도 18의 (A) 중 영역 (1), 영역 (2), 및 영역 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 18의 (B)~(D)로부터, 펠릿에서는 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되는 것을 확인할 수 있다. 그러나, 다른 펠릿간에서, 금속 원자의 배열에 규칙성은 관찰되지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명하기로 한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 수행하면, 도 19의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 확인할 수 있다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. 더 바람직한 CAAC-OS에서는, out-of-plane법에 의한 구조 해석에서 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
한편, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 수행하여도, 도 19의 (B)에 나타낸 바와 같이 명료한 피크가 나타나지 않는다. 이에 비해, InGaZnO4의 단결정 산화물 반도체에서는, 2θ를 56° 근방에 고정하여 φ스캔을 수행한 경우, 도 19의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명하기로 한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 시료 면에 평행하게 입사하면, 도 20의 (A)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하는 것을 알 수 있다. 한편, 도 20의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료 면에 수직으로 입사한 경우의 회절 패턴이다. 도 20의 (B)를 보면 알다시피, 고리형의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 20의 (B) 중 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 20의 (B)에서의 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
또한, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 산화물 반도체의 결함으로서는 예컨대, 불순물에 기인한 결함이나 산소 결손 등이 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체라고 할 수도 있다. 또한, CAAC-OS는 산소 결손이 적은 산화물 반도체라고 할 수도 있다.
산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되거나 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예컨대 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
또한, 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체는 낮은 캐리어 밀도를 가질 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체로 부른다. CAAC-OS는 불순물 농도가 낮으며 결함 준위 밀도가 낮다. 즉, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS를 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 산화물 반도체의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길고, 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체를 사용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다. 한편, CAAC-OS를 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다.
또한, CAAC-OS는 결함 준위 밀도가 낮기 때문에, 광 조사 등에 의하여 생성된 캐리어가 결함 준위에 포획되는 일이 적다. 따라서, CAAC-OS를 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
＜미결정 산화물 반도체＞
다음에, 미결정 산화물 반도체에 대하여 설명하기로 한다.
미결정 산화물 반도체는 고분해능 TEM 이미지에서 결정부를 확인할 수 있는 영역과 명확한 결정부가 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정을 포함하는 산화물 반도체를, nc-OS(nanocrystalline Oxide Semiconductor)로 부른다. nc-OS는 예컨대, 고분해능 TEM 이미지에서 결정 입계가 명확히 확인되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에 포함되는 펠릿의 기원과 같을 수 있다. 따라서, 이하에서는 nc-OS의 결정부를 펠릿으로 부르는 경우가 있다.
nc-OS는 미소한 영역(예컨대, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 다른 펠릿간에서 결정 방위에 규칙성이 관찰되지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, nc-OS는, 분석 방법에 따라 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들어, 펠릿보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS의 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다 큰 프로브 직경(예컨대 50nm 이상)의 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자 빔을 사용하는 나노 빔 전자 회절을 수행하면 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 수행하면 원을 그리듯이(고리형으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 고리형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정)간에서는 결정 방위에 규칙성이 보이지 않기 때문에, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체로 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 다른 펠릿간에서 결정 방위에 규칙성이 관찰되지 않는다. 따라서, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높다.
＜비정질 산화물 반도체＞
다음에, 비정질 산화물 반도체에 대하여 설명하기로 한다.
비정질 산화물 반도체는, 막 내의 원자 배열이 불규칙하고 결정부를 포함하지 않는 산화물 반도체이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체가 그 일례이다.
비정질 산화물 반도체는 고분해능 TEM 이미지에서 결정부가 확인되지 않는다.
비정질 산화물 반도체에 대하여 XRD 장치를 사용한 out-of-plane법에 의한 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체에 대하여 전자 회절을 수행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체에 대하여 나노 빔 전자 회절을 수행하면 스폿이 관측되지 않고 헤일로 패턴만 관측된다.
비정질 구조에 대해서는 다양한 견해가 있다. 예를 들어, 원자 배열에 완전히 질서성을 갖지 않는 구조를 완전한 비정질 구조(completely amorphous structure)로 부르는 경우가 있다. 또한, 최근접 원자간 거리 또는 제 2 근접 원자간 거리까지 질서성을 갖고, 또한 장거리 질서성을 갖지 않는 구조를 비정질 구조로 부르는 경우도 있다. 따라서, 가장 엄격한 정의에 따르면, 조금이라도 원자 배열에 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체로 부를 수는 없다. 또한, 적어도, 장거리 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체로 부를 수는 없다. 따라서, 결정부를 갖기 때문에, 예컨대 CAAC-OS 및 nc-OS를 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체로 부를 수는 없다.
<a-like OS>
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 경우가 있다. 이와 같은 구조를 갖는 산화물 반도체를, 특히 a-like OS(amorphous-like Oxide Semiconductor)로 부른다.
a-like OS에서는, 고분해능 TEM 이미지에서 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부를 명확히 확인할 수 있는 영역과 결정부가 확인되지 않는 영역을 갖는다.
a-like OS는 공동을 가지므로 불안정한 구조이다. 이하에서는, a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명하기로 한다.
전자 조사를 수행하는 시료로서 a-like OS(시료 A로 표기함), nc-OS(시료 B로 표기함), 및 CAAC-OS(시료 C로 표기함)를 준비한다. 시료는 모두 In-Ga-Zn계 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면 알다시피, 각 시료는 모두 결정부를 포함한다.
또한, 어느 부분을 하나의 결정부로 간주하는지의 판정은 아래와 같이 수행하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 적층된 구조를 갖는 것이 알려져 있다. 상기 근접하는 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 구해진다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 21은 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 예이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 21을 보면, a-like OS는 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 21의 (1)에 나타낸 바와 같이, TEM에 의한 관찰 초기에 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가, 누적 조사량이 4.2×108e-／nm2에서는 2.6nm 정도의 크기까지 성장된 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는 것을 알 수 있다. 구체적으로는, 도 21 중 (2) 및 (3)으로 표시된 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 가지므로 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]를 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예컨대, In:Ga:Zn=1:1:1[원자수비]를 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예컨대 In:Ga:Zn=1:1:1[원자수비]를 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는, 조성이 다른 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도는, 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
상술한 바와 같이 산화물 반도체는 다양한 구조를 가지며 각각 다양한 특성을 갖는다. 또한, 산화물 반도체는 예컨대, 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, CAAC-OS 중 2종 이상을 갖는 적층막이어도 좋다.
CAAC-OS막은 예컨대 이하에서 설명하는 방법에 의하여 형성할 수 있다.
CAAC-OS막은 예컨대 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성한다.
성막 시의 기판 온도를 높게 함으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 온도를 높게 함으로써, 스퍼터링 입자가 기판에 도달한 경우에 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평탄한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전됨으로써 스퍼터링 입자들끼리 반발하면서 기판에 부착되므로, 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없어 두께가 균일한 CAAC-OS막을 성막할 수 있다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화 탄소, 질소 등)의 농도를 저감하면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감하면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
또는, 이하의 방법으로 CAAC-OS막을 형성한다.
우선, 제 1 산화물 반도체막을 1nm 이상 10nm 미만의 두께로 형성한다. 제 1 산화물 반도체막은 스퍼터링법으로 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 내의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 한다.
다음에, 가열 처리를 수행하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 수행한 후에 산화성 분위기에서 가열 처리를 수행한다. 불활성 분위기에서 가열 처리를 수행함으로써, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감할 수 있다. 한편, 불활성 분위기에서의 가열 처리로 인하여 제 1 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우 산화성 분위기에서 가열 처리를 수행함으로써 상기 산소 결손을 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 제 1 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감할 수 있다.
제 1 산화물 반도체막은 두께가 1nm 이상 10nm 미만인 경우, 두께가 10nm 이상인 경우에 비하여 가열 처리에 의한 결정화가 용이하다.
다음에, 제 1 산화물 반도체막과 같은 조성을 갖는 제 2 산화물 반도체막을 두께 10nm 이상 50nm 이하로 형성한다. 제 2 산화물 반도체막은 스퍼터링법으로 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고 성막 가스 내의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 하여 형성한다.
다음에, 가열 처리를 수행하여 제 2 산화물 반도체막을 제 1 CAAC-OS막으로부터 고상 성장시킴으로써 결정성이 높은 제 2 CAAC-OS막으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행하면 좋다. 바람직하게는, 불활성 분위기에서 가열 처리를 수행한 후에 산화성 분위기에서 가열 처리를 수행한다. 불활성 분위기에서 가열 처리를 수행함으로써, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감할 수 있다. 한편, 불활성 분위기에서의 가열 처리로 인하여 제 2 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우 산화성 분위기에서 가열 처리를 수행함으로써 상기 산소 결손을 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 제 2 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감할 수 있다.
상술한 바와 같이 하여 총 두께 10nm 이상의 CAAC-OS막을 형성할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 트랜지스터를 사용한 회로의 일례에 대하여 도면을 참조하여 설명하기로 한다.
[회로 구성예]
실시형태 1에서 설명한 구성에서 트랜지스터나 배선, 전극의 접속 구성을 다르게 함으로써, 다양한 회로를 구성할 수 있다. 이하에서는 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써 구현할 수 있는 회로 구성의 예에 대하여 설명하기로 한다.
[CMOS 회로]
도 22의 (A)에 도시된 회로도는, p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속하고, 또한 각 게이트를 접속한 소위 CMOS 회로의 구성을 갖는 것이다. 또한, 도면에는 제 2 반도체 재료가 적용된 트랜지스터에 'OS'의 기호를 붙여 도시하였다.
[아날로그 스위치]
또한, 도 22의 (B)에 도시된 회로도는, 트랜지스터(2100)와 트랜지스터(2200) 각각의 소스와 드레인이 서로 접속된 구성을 갖는 것이다. 이와 같은 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
[기억 장치의 예]
본 발명의 일 형태에 따른 트랜지스터가 사용되어, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 22의 (C)에 도시하였다.
도 22의 (C)에 도시된 반도체 장치는 제 1 반도체 재료를 사용한 트랜지스터(3200), 제 2 반도체 재료를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한, 트랜지스터(3300)로서 상기 실시형태에서 예시한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는, 산화물 반도체를 갖는 반도체막에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이것을 사용하면 오랫동안 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있어 소비 전력을 충분히 저감할 수 있다.
도 22의 (C)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속된다. 그리고, 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 다른 쪽은, 용량 소자(3400)의 전극 중 한쪽과 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 전극 중 다른 쪽과 전기적으로 접속된다.
도 22의 (C)에 도시된 반도체 장치에서는 트랜지스터(3200)의 게이트 전극의 전위의 유지가 가능하다는 특징을 살림으로써, 다음과 같이, 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명하기로 한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 설정하여 트랜지스터(3300)를 온 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 용량 소자(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극에는 소정의 전하가 공급된다(기록). 여기서는, 2개의 다른 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프 상태가 되는 전위로 설정하여 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명하기로 한다. 제 1 배선(3001)에 소정의 전위(정전위)를 공급한 상태에서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선(3002)은 다른 전위를 갖는다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth _H는 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth _L보다 낮게 되기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(3200)를 '온 상태'로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L 중간의 전위(V0)로 함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 동작 시에, High 레벨 전하가 공급되어 있는 경우 제 5 배선(3005)의 전위가 V0(>Vth _H)이 되면 트랜지스터(3200)는 '온 상태'가 된다. Low 레벨 전하가 공급되어 있는 경우, 제 5 배선(3005)의 전위가 V0(<Vth _L)이 되어도 트랜지스터(3200)는 그대로 '오프 상태'가 유지된다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 유지되어 있는 데이터를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치하여 사용하는 경우, 원하는 메모리 셀의 데이터만을 판독할 수 있을 필요가 있다. 이와 같이 데이터를 판독하지 않는 경우, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 '오프 상태'가 되는 전위, 즉 Vth _H보다 작은 전위를 제 5 배선(3005)에 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 '온 상태'가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선(3005)에 공급하면 좋다.
도 22의 (D)에 도시된 반도체 장치는 트랜지스터(3200)를 제공하지 않은 점에서 주로 도 22의 (C)와 다르다. 이 경우에도 상기와 같은 동작에 의하여 데이터의 기록 및 유지 동작이 가능하다.
다음에, 데이터의 판독에 대하여 설명하기로 한다. 트랜지스터(3300)가 온 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되어 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 이 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 전극 중 한쪽의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 변동된다.
예를 들어, 용량 소자(3400)의 전극 중 한쪽의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀에서 용량 소자(3400)의 전극 중 한쪽의 전위가 V1과 V0(V1>V0)의 2개의 상태를 취하는 것으로 가정하면, 전위 V1을 유지하는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체 재료가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체 재료가 적용된 트랜지스터를 구동 회로 위에 적층하여 제공하는 구성으로 하면 좋다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체가 사용되어 있으며 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 오랫동안 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력이 충분히 저감될 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도 오랫동안 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 기재된 반도체 장치에서는, 데이터의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로 전자를 주입하거나 플로팅 게이트로부터 전자를 추출할 필요가 없으므로 게이트 절연층의 열화 등의 문제가 전혀 생기지 않는다. 즉, 개시(開示)된 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되는 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 데이터의 기록이 수행되기 때문에 고속 동작도 용이하게 구현할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에서 설명한 트랜지스터, 또는 기억 장치를 포함하는 RF 태그에 대하여 도 23을 참조하여 설명하기로 한다.
본 실시형태에서의 RF 태그는 내부에 기억 회로를 포함하고, 기억 회로에 필요한 데이터를 기억하고, 비접촉 수단, 예컨대 무선 통신을 이용하여 외부와 데이터의 수수를 수행하는 것이다. 상기 특징으로부터, RF 태그는 물품 등의 개체 데이터를 판독함으로써 물품을 식별하는 개체 인증 시스템 등에 사용하는 것이 가능하다. 또한, 이들 용도에 사용하기 위해서는, 매우 높은 신뢰성이 요구된다.
RF 태그의 구성에 대하여 도 23을 사용하여 설명하기로 한다. 도 23은 RF 태그의 구성예를 도시한 블록도이다.
도 23에 도시된 바와 같이, RF 태그(800)는 통신기(801)(질문기, 리더/라이터 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. 또한, RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 포함한다. 또한, 복조 회로(807)에 포함되는 정류 작용을 갖는 트랜지스터는, 역방향 전류를 충분히 억제할 수 있는 재료, 예컨대 산화물 반도체가 사용된 구성으로 하여도 좋다. 이로써, 역방향 전류에 기인하는 정류 작용의 저하를 억제하여 복조 회로의 출력이 포화(飽和) 상태가 되는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형 관계(linear relation)에 가깝게 할 수 있다. 또한, 데이터의 전송 방식은, 한 쌍의 코일을 대향 배치하여 상호 유도에 의하여 교신하는 전자기 결합 방식, 유도 전자계에 의하여 교신하는 전자기 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3개로 대별된다. 본 실시형태에 제시하는 RF 태그(800)에서는 이들 방식 중 어느 것이 이용되어도 좋다.
다음에, 각 회로의 구성에 대하여 설명하기로 한다. 안테나(804)는, 통신기(801)에 접속된 안테나(802)간에서 무선 신호(803)의 송수신을 수행하는 것이다. 또한, 정류 회로(805)는, 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류(예컨대 반파(半波) 2배압 정류)하고, 후단(後段)에 제공된 용량 소자에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력 측 또는 출력 측에는 리미터 회로를 제공하여도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 일정 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정적인 전원 전압을 생성하여 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정적인 전원 전압의 상승을 이용하여 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 포락선 검출(envelope detection)에 의하여 입력 교류 신호를 복조하여 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 수행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하여 처리를 수행하기 위한 회로이다. 기억 회로(810)는 입력된 데이터를 유지하기 위한 회로이며, 로우 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 포함한다. 또한, ROM(811)은 식별 번호(ID) 등을 저장하고, 처리에 따라 이를 출력하기 위한 회로이다.
또한, 상술한 각 회로는 필요에 따라 적절히 취사(取捨)할 수 있다.
여기서 앞의 실시형태에서 설명한 기억 회로를 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태에 따른 기억 회로는 전원이 차단된 상태에서도 데이터를 유지할 수 있기 때문에, RF 태그에 적합하게 사용할 수 있다. 또한 본 발명의 일 형태에 따른 기억 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비하여 현저히 작기 때문에, 데이터 판독 시와 기록 시의 최대 통신 거리의 차를 발생시키지 않는 것도 가능하다. 또한 데이터 기록 시에 전력이 부족하여 오동작되거나 잘못 기록되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 회로는 비휘발성 메모리로서 사용하는 것이 가능하기 때문에 ROM(811)에 적용할 수도 있다. 이 경우에는, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도 준비하여, 사용자가 자유롭게 재기록하지 못하게 해 두는 것이 바람직하다. 생산자가 출하 전에 식별 번호를 기록한 후에 제품을 출하함으로써, 제작한 RF 태그 모두에 대하여 식별 번호를 부여하는 것이 아니라, 출하하는 우량품에만 식별 번호를 할당하는 것이 가능하게 되고, 출하 후의 제품의 식별 번호가 연속되어 출하 후의 제품에 대응한 고객 관리가 용이해진다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 적어도 실시형태에서 설명한 트랜지스터를 사용할 수 있고, 앞의 실시형태에서 설명한 기억 장치를 포함하는 CPU에 대하여 설명하기로 한다.
도 24는, 앞의 실시형태에 설명한 트랜지스터가 적어도 일부에 사용된 CPU의 일례의 구성을 도시한 블록도이다.
도 24에 도시된 CPU는, 기판(1190) 위에, ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함한다. 기판(1190)에는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 24에 도시된 CPU는 그 구성을 간략화하여 나타낸 일례뿐이고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 24에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하고, 각 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급되는 비트 수를, 예컨대 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 기초하여 각종 제어를 수행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU가 프로그램을 실행하는 동안에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하며, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 24에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서는, 앞의 실시형태에 기재된 트랜지스터를 사용할 수 있다.
도 24에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 포함하는 메모리 셀에서, 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급을 정지할 수 있다.
도 25는 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(1200)는, 전원 차단에 의하여 기억 데이터가 휘발되는 회로(1201)와, 전원이 차단되어도 기억 데이터가 휘발되지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 인덕터 등 다른 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 앞의 실시형태에서 설명한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 접지 전위(0V), 또는 트랜지스터(1209)가 오프 상태가 되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)가 하나의 도전형(예컨대 n채널형)을 갖는 트랜지스터(1213)를 사용하여 구성되고 스위치(1204)가 상기 하나의 도전형과 반대의 도전형(예컨대 p채널형)을 갖는 트랜지스터(1214)를 사용하여 구성된 예에 대하여 설명하기로 한다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉, 트랜지스터(1213)의 온 상태 또는 오프 상태)가 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태(즉, 트랜지스터(1214)의 온 상태 또는 오프 상태)가 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)로 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예컨대 GND선)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위 VDD를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예컨대 GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예컨대 GND선)에 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)에서, 제어 신호(WE)와 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른 쪽 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 25에는, 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 예를 도시하였다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206)에 의하여 그 논리값이 반전된 반전 신호가 되고 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 25에는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 예를 도시하였지만 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가, 논리값이 반전되는 일이 없이 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 25에 있어서, 기억 소자(1200)에 사용되는 트랜지스터 중에서 트랜지스터(1209) 이외의 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 모든 트랜지스터를, 채널이 산화물 반도체막에서 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 이외에도 채널이 산화물 반도체막에서 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터를 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 25의 회로(1201)에는, 예컨대 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)에는, 예컨대 인버터나 클럭드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안, 회로(1201)에 기억된 데이터를, 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
또한, 산화물 반도체막에 채널이 형성되는 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 산화물 반도체막에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저히 낮다. 그러므로, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지되는 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 제공함으로써, 프리차지 동작을 수행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 그러므로, 기억 소자(1200)로의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호를, 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 따라서, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되어 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 상술한 바와 같은 기억 소자(1200)를 사용함으로써, 전원 전압의 공급 정지로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 짧은 시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간에도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
본 실시형태에서는 기억 소자(1200)를 CPU에 사용하는 예를 설명하였지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF(Radio Frequency) 디바이스에도 응용할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 패널의 구성예에 대하여 설명하기로 한다.
(구성예)
도 26의 (A)는 본 발명의 일 형태에 따른 표시 패널의 상면도이고, 도 26의 (B)는 본 발명의 일 형태에 따른 표시 패널의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 26의 (C)는 본 발명의 일 형태에 따른 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는 상기 실시형태에 따라 형성할 수 있다. 또한，상기 트랜지스터는 n채널형 트랜지스터로 하기 쉬우므로, 구동 회로 중 n채널형 트랜지스터를 사용하여 구성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 기재된 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 26의 (A)는 액티브 매트릭스형 표시 장치의 블록도의 일례를 도시한 것이다. 표시 장치의 기판(700) 위에는, 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)를 갖는다. 화소부(701)에는 복수의 신호선이 신호선 구동 회로(704)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 연장되어 배치된다. 또한, 주사선과 신호선의 교차 영역 각각에는, 표시 소자를 포함하는 화소가 매트릭스 형태로 제공된다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속된다.
도 26의 (A)에서, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)는 화소부(701)와 같은 기판(700) 위에 형성된다. 그러므로, 외부에 제공하는 구동 회로 등의 부품의 개수가 감소되어, 비용의 저감을 도모할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공한 경우에는 배선을 연장시킬 필요가 생기고, 배선간의 접속수가 증가한다. 같은 기판(700) 위에 구동 회로를 제공한 경우, 그 배선간의 접속수를 줄일 수 있어, 신뢰성의 향상 또는 수율 향상을 도모할 수 있다.
[액정 패널]
또한, 화소의 회로 구성의 일례를 도 26의 (B)에 도시하였다. 여기서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는, 하나의 화소에 복수의 화소 전극을 포함하는 구성에 적용할 수 있다. 각 화소 전극은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동할 수 있도록 구성되어 있다. 이에 의하여, 멀티 도메인 설계된 화소 각각의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과 트랜지스터(717)의 게이트 배선(713)은, 다른 게이트 신호를 공급할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(714)은, 트랜지스터(716)와 트랜지스터(717)에서 공통적으로 사용된다. 트랜지스터(716)와 트랜지스터(717)에는 상기 실시형태에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 이로써, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(716)와 전기적으로 접속되는 제 1 화소 전극과, 트랜지스터(717)와 전기적으로 접속되는 제 2 화소 전극의 형상에 대하여 설명하기로 한다. 제 1 화소 전극과 제 2 화소 전극의 형상은 슬릿에 의하여 분리되어 있다. 제 1 화소 전극은 V자형으로 퍼지는 형상을 갖고, 제 2 화소 전극은 제 1 화소 전극의 외측을 둘러싸도록 형성된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)과 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)과 접속된다. 게이트 배선(712)과 게이트 배선(713)에 다른 게이트 신호를 공급하여 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍을 다르게 함으로써 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속되는 용량 전극으로 유지 용량을 형성하여도 좋다.
멀티 도메인 구조는, 한 화소에 제 1 액정 소자(718)와 제 2 액정 소자(719)를 포함한다. 제 1 액정 소자(718)는 제 1 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성되고, 제 2 액정 소자(719)는 제 2 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성된다.
또한, 도 26의 (B)에 도시된 화소 회로는 이에 한정되지 않는다. 예를 들어, 도 26의 (B)에 도시된 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
[유기 EL 패널]
화소의 회로 구성의 다른 일례를 도 26의 (C)에 도시하였다. 여기서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극 중 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태에 되돌아올 때에 발광한다. 이와 같은 메커니즘으로부터, 이러한 발광 소자는 전류 여기형 발광 소자로 불린다.
도 26의 (C)는 적용 가능한 화소 회로의 일례를 도시한 것이다. 여기서는, 한 화소가 2개의 n채널형 트랜지스터를 포함하는 예를 나타낸다. 또한, 본 발명의 일 형태에 따른 금속 산화물막은 n채널형 트랜지스터의 채널 형성 영역에 사용할 수 있다. 또한, 상기 화소 회로에는, 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명하기로 한다.
화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724), 및 용량 소자(723)를 포함한다. 스위칭용 트랜지스터(721)에서는, 게이트 전극이 주사선(726)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)이 신호선(725)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)이 구동용 트랜지스터(722)의 게이트 전극에 접속된다. 구동용 트랜지스터(722)에서는, 게이트 전극이 용량 소자(723)를 통하여 전원선(727)에 접속되고, 제 1 전극이 전원선(727)에 접속되고, 제 2 전극이 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)에는 상기 실시형태에서 설명한 트랜지스터를 적절히 사용할 수 있다. 이에 의하여, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(727)에 공급되는 고전원 전위보다 낮은 전위이며, 예컨대 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(724)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키며, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(722)의 게이트 용량은, 채널 형성 영역과 게이트 전극 사이에서 형성되어도 좋다.
다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대하여 설명하기로 한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온 상태 또는 오프 상태의 2개 상태가 되는 비디오 신호를 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위하여, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극에 인가한다. 또한, 신호선(725)에는 전원선 전압에 구동용 트랜지스터(722)의 문턱 전압 Vth를 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 수행하는 경우, 구동용 트랜지스터(722)의 게이트 전극에, 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 문턱 전압 Vth를 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(722)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위하여, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 수행할 수 있다.
또한, 화소 회로의 구성은, 도 26의 (C)에 도시된 화소 구성에 한정되지 않는다. 예를 들어, 도 26의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
도 26에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 배선(미도시)에 의하여 소스 전극에 공급되는 전위보다 낮은 전위 등 앞에서 예시한 전위를 제 2 게이트 전극에 입력 가능한 구성으로 하면 좋다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적용 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 27에 도시하였다.
도 27의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 27의 (A)에 도시된 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 27의 (B)는 휴대 정보 단말이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경이 가능하다. 제 1 표시부(913)의 영상을, 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 하여도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다.
도 27의 (C)는 노트북 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 27의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 27의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경이 가능하다. 표시부(943)의 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 27의 (F)는 자동차이며, 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 RF 디바이스의 사용예에 대하여 도 28을 사용하면서 설명하기로 한다. RF 디바이스의 용도는 광범위하지만, 예컨대, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 28의 (A) 참조), 기록 매체(DVD나 비디오 테이프 등, 도 28의 (B) 참조), 포장용 용기류(포장지나 보틀 등, 도 28의 (C) 참조), 탈 것들(자전거 등, 도 28의 (D) 참조), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 단 꼬리표(도 28의 (E) 및 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 디바이스(4000)는 표면에 붙이거나, 또는 매립함으로써, 물품에 고정된다. 예를 들어, 책이면 종이에 매립하고, 유기 수지로 이루어지는 패키지이면 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 디바이스(4000)는 소형, 박형, 경량이기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손실하는 일이 없다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 디바이스(4000)를 제공함으로써, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 디바이스를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것들에도 본 발명의 일 형태에 따른 RF 디바이스를 부착함으로써, 도난(盜難) 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RF 디바이스를 본 실시형태에 든 각 용도에 사용함으로써, 데이터의 기록이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 하는 것이 가능하다. 또한, 전력이 차단된 상태에서도 데이터를 매우 긴 기간 유지 가능하기 때문에, 기록이나 판독의 빈도가 적은 용도에도 적합하게 사용할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
10: 적층 구조
11: 제 1 층
12: 제 2 층
21: 제 1 절연막
22: 제 2 절연막
31: 제 1 배선층
32: 제 2 배선층
41: 배리어막
100: 제 2 트랜지스터
101a: 산화물막
101b: 산화물막
102: 반도체막
103: 도전막
103a: 전극
103b: 전극
104: 게이트 절연막
105a: 게이트 전극
105b: 게이트 전극
106: 절연막
107: 절연막
108: 절연막
109a: 저저항 영역
109b: 저저항 영역
110: 제 1 트랜지스터
111: 반도체 기판
112: 반도체막
113a: 저저항층
113b: 저저항층
114: 게이트 절연막
115: 게이트 전극
115a: 게이트 전극
115b: 게이트 전극
120: 배리어막
121: 절연막
122: 절연막
123: 절연막
124: 절연막
125: 절연막
126: 절연막
127: 절연막
130: 용량 소자
131: 배선
132: 배선
133: 배선
137: 절연막
138: 도전막
139: 절연막
140: 절연막
141: 배선
141a: 배선
141b: 배선
160: 트랜지스터
161: 플러그
162: 플러그
163a: 플러그
163b: 플러그
164a: 플러그
164b: 플러그
165: 도전막
166: 도전막
167a: 배선
167b: 배선
170: 전극
170a: 도전막
171: 전극
171a: 도전막
174: 절연막
175: 절연막
700: 기판
701: 화소부
702: 주사선 구동 회로
703: 주사선 구동 회로
704: 신호선 구동 회로
710: 용량 배선
712: 게이트 배선
713: 게이트 배선
714: 드레인 전극
716: 트랜지스터
717: 트랜지스터
718: 액정 소자
719: 액정 소자
720: 화소
721: 스위칭용 트랜지스터
722: 구동용 트랜지스터
723: 용량 소자
724: 발광 소자
725: 신호선
726: 주사선
727: 전원선
728: 공통 전극
800: RF 태그
801: 통신기
802: 안테나
803: 무선 신호
804: 안테나
805: 정류 회로
806: 정전압 회로
807: 복조 회로
808: 변조 회로
809: 논리 회로
810: 기억 회로
811: ROM
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
2100: 트랜지스터
2200: 트랜지스터
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4000: RF 디바이스
5120: 기판

Claims (14)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    상기 제 1 트랜지스터 위의 제 2 트랜지스터와;
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 절연막과;
    상기 제 1 트랜지스터와 상기 절연막 사이의 배선과;
    전극을 포함하고,
    상기 전극과 상기 배선은 서로 부분적으로 중첩되고,
    상기 절연막은 물 또는 수소의 확산을 저감하는 기능을 갖고,
    상기 제 1 트랜지스터의 채널은 단결정 반도체를 포함하고,
    상기 제 2 트랜지스터의 채널은 산화물 반도체를 포함하고,
    상기 제 2 트랜지스터의 게이트 전극은 상기 전극에 포함되는 재료와 같은 재료를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 상기 게이트 전극의 상면의 높이와 상기 전극의 상면의 높이가 일치하는, 반도체 장치.
  3. 제 1 항에 있어서,
    제 2 절연막은 상기 제 2 트랜지스터와 상기 절연막 사이에 제공되고,
    상기 제 2 절연막은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 영역을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 전극은 복수의 막을 포함하고,
    상기 제 2 트랜지스터의 상기 게이트 전극은 복수의 막을 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 전극이 포함하는 상기 복수의 막 중, 상기 배선에 접촉하는 영역을 포함하는 막은 일함수를 조정하는 기능을 갖는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 제 2 게이트 전극을 포함하고,
    상기 제 2 게이트 전극은 상기 배선에 포함되는 재료와 같은 재료를 포함하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    상기 제 1 트랜지스터 위의 제 2 트랜지스터와;
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 절연막과;
    상기 제 1 트랜지스터와 상기 절연막 사이의 배선과;
    전극을 포함하고,
    상기 전극과 상기 배선은 서로 부분적으로 중첩되고,
    상기 절연막은 물 또는 수소의 확산을 저감하는 기능을 갖고,
    상기 제 1 트랜지스터의 게이트 전극, 상기 배선, 상기 전극, 및 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 서로 전기적으로 접속되고,
    상기 제 1 트랜지스터의 채널은 단결정 반도체를 포함하고,
    상기 제 2 트랜지스터의 채널은 산화물 반도체를 포함하고,
    상기 제 2 트랜지스터의 게이트 전극은 상기 전극에 포함되는 재료와 같은 재료를 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 트랜지스터의 상기 게이트 전극의 상면의 높이와 상기 전극의 상면의 높이가 일치하는, 반도체 장치.
  9. 제 7 항에 있어서,
    제 2 절연막은 상기 제 2 트랜지스터와 상기 절연막 사이에 제공되고,
    상기 제 2 절연막은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 영역을 포함하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 전극은 복수의 막을 포함하고,
    상기 제 2 트랜지스터의 상기 게이트 전극은 복수의 막을 포함하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 전극이 포함하는 상기 복수의 막 중, 상기 배선에 접촉하는 영역을 포함하는 막은 일함수를 조정하는 기능을 갖는, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 2 트랜지스터는 제 2 게이트 전극을 포함하고,
    상기 제 2 게이트 전극은 상기 배선에 포함되는 재료와 같은 재료를 포함하는, 반도체 장치.
  13. 반도체 장치의 제작 방법에 있어서,
    채널에 단결정 반도체를 포함하는 제 1 트랜지스터를 형성하는 단계와;
    상기 제 1 트랜지스터 위에 배선을 형성하는 단계와;
    상기 배선 위에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 제 1 전극 및 제 2 전극을 형성하는 단계와;
    상기 제 2 절연막 위, 상기 제 1 전극 위, 및 상기 제 2 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 마스크를 형성하는 단계와;
    상기 마스크를 사용하여 상기 배선에 도달하는 개구를 상기 게이트 절연막, 상기 제 1 절연막, 및 상기 제 2 절연막에 형성하는 단계와;
    상기 개구를 매립하도록 제 1 도전막 및 제 2 도전막의 적층을 형성하는 단계와;
    상기 제 2 도전막에 평탄화 처리를 수행하는 단계와;
    상기 게이트 절연막 위에 제 1 게이트 전극 및 제 3 전극, 상기 제 1 게이트 전극 위에 제 2 게이트 전극, 및 상기 제 3 전극 위에 제 4 전극을 형성하도록, 상기 제 1 도전막 및 상기 평탄화된 제 2 도전막을 에칭하는 단계를 포함하고,
    상기 제 1 절연막은 물 또는 수소의 확산을 저감하는 기능을 갖는, 반도체 장치의 제작 방법.
  14. 제 13 항에 있어서,
    상기 평탄화 처리는 화학적 기계 연마법인, 반도체 장치의 제작 방법.
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