CN110462803A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

提供一种集成度高的半导体装置。该半导体装置包括：包括第一区域、第二区域、与第一区域和第二区域相邻的第三区域、以及与第二区域相邻的第四区域的氧化物半导体；氧化物半导体上的第一绝缘体；第一绝缘体上的第一导电体；氧化物半导体、第一绝缘体及第一导电体上的第二绝缘体；隔着第二绝缘体设置在第一绝缘体的侧面及第一导电体的侧面的第三绝缘体；第二绝缘体及第三绝缘体上的第四绝缘体；以及与氧化物半导体接触的第二导电体，第一区域与第一绝缘体接触并隔着第一绝缘体及导电体与第三绝缘体重叠，第二区域与第二绝缘体接触并隔着第二绝缘体与第三绝缘体重叠，第三区域与第二绝缘体接触并隔着第二绝缘体及第三绝缘体与第三绝缘体重叠，第四区域与第二导电体接触。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、拍摄装置及电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
近年来，已对半导体装置进行开发，LSI、CPU、存储器被广泛地使用。CPU是包括从半导体晶片分开的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、CPU、存储器等的半导体电路(IC芯片)安装在电路板例如印刷线路板上，并用作各种电子设备的构件之一。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(也简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。另外，作为其他材料，氧化物半导体受到关注。
已知使用氧化物半导体的晶体管的非导通状态下的泄漏电流极小。例如，应用了使用氧化物半导体的晶体管的泄漏电流小的特性的低功耗CPU等已被公开(参照专利文献1)。
另外，公开了如下技术：为了提高晶体管的载流子迁移率，层叠电子亲和势(或导带底能级)不同的氧化物半导体层的技术(参照专利文献2及专利文献3)。
另外，近年来，随着电子设备的小型化和轻量化，对高密度地集成有晶体管等的集成电路的要求增高。此外，有提高包含集成电路的半导体装置的生产率的需求。
作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。另外，作为其他材料，氧化物半导体受到关注。作为氧化物半导体，例如，已知除了如氧化铟、氧化锌等单元金属氧化物之外还有多元金属氧化物。在多元金属氧化物中，有关In-Ga-Zn氧化物(以下也称为IGZO)的研究尤为火热。
通过对IGZO的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis aligned crystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献1至非专利文献3)。非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。非专利文献4及非专利文献5中公开了一种比CAAC结构及nc结构的结晶性更低的氧化物半导体中也具有微小的结晶。
[先行技术文献]
[专利文献]
将IGZO用于活性层的晶体管具有极小的关态电流(参照非专利文献6)，已知有利用了该特性的LSI及显示器(参照非专利文献7及非专利文献8)。
[专利文献1]日本专利申请公开第2012-257187号公报
[专利文献2]日本专利申请公开第2011-124360号公报
[专利文献3]日本专利申请公开第2011-138934号公报
[非专利文献]
[非专利文献1]S.Yamazaki et al.,“SID Symposium Digest of TechnicalPapers”,2012,volume 43,issue 1,p.183-186
[非专利文献2]S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18-1-04ED18-10
[非专利文献3]S.Ito et al.,“The Proceedings of AM-FPD’13Digest ofTechnical Papers”,2013,p.151-154
[非专利文献4]S.Yamazaki et al.,“ECS Journal of Solid State Science andTechnology”,2014,volume 3,issue 9,p.Q3012-Q3022
[非专利文献5]S.Yamazaki,“ECS Transactions”,2014,volume 64,issue 10,p.155-164
[非专利文献6]K.Kato et al.,“Japanese Journal of Applied Physics”,2012,volume 51,p.021201-1-021201-7
[非专利文献7]S.Matsuda et al.,“2015Symposium on VLSI Technology Digest ofTechnical Papers”,2015,p.T216-T217
[非专利文献8]S.Amano et al.,“SID Symposium Digest of Technical Papers”,2010,volume 41,issue 1,p.626-629
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。另外，本发明的一个方式的目的之一是提供一种能够实现微型化或高集成化的半导体装置。本发明的一个方式的目的之一是提供一种生产率高的半导体装置。
本发明的一个方式的目的之一是提供一种能够长期间保持数据的半导体装置。本发明的一个方式的目的之一是提供一种数据写入速度快的半导体装置。本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置。本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置。
注意，上述目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。另外，这些目的之外的目的根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，该半导体装置包括：包括第一区域、第二区域、与第一区域和第二区域相邻的第三区域、以及与第二区域相邻的第四区域的氧化物半导体；氧化物半导体上的第一绝缘体；第一绝缘体上的第一导电体；氧化物半导体、第一绝缘体及第一导电体上的第二绝缘体；隔着第二绝缘体设置在第一绝缘体的侧面及第一导电体的侧面的第三绝缘体；第二绝缘体及第三绝缘体上的第四绝缘体；以及与氧化物半导体接触地设置的第二导电体。第一区域与第一绝缘体接触并隔着第一绝缘体及导电体与第三绝缘体重叠，第二区域与第二绝缘体接触并隔着第二绝缘体与第三绝缘体重叠，第三区域与第二绝缘体接触并隔着第二绝缘体及第三绝缘体与第三绝缘体重叠，第四区域与第二导电体接触，第二绝缘体是金属氧化物，第三绝缘体是包含氢或氮的膜。
另外，在上述方式中，第二绝缘体也可以是氧化铝。
另外，在上述方式中，第四绝缘体也可以是氮化硅。
另外，在上述方式中，在第二绝缘体中，与第二区域重叠的区域的厚度可以小于与第三区域重叠的区域的厚度。
另外，在上述方式中，第二绝缘体的与第三区域重叠的区域的厚度可以是3.0nm以上，第二绝缘体的与第二区域重叠的区域的厚度可以是3.0nm以下。
本发明的一个方式是一种半导体装置，该半导体装置包括：包括具有第一区域、第二区域、与第一区域和第二区域相邻的第三区域以及与第二区域相邻的第四区域的第一氧化物半导体、第一氧化物半导体上的第一绝缘体、以及第一绝缘体上的第一导电体的第一晶体管；包括具有第五区域、第六区域、与第五区域和第六区域相邻的第七区域以及与第六区域相邻的第八区域的第二氧化物半导体、与第五区域重叠的第二绝缘体、以及第二绝缘体上的第二导电体的第二晶体管；第一氧化物半导体、第二氧化物半导体、第一绝缘体、第二绝缘体、第一导电体及第二导电体上的第三绝缘体；隔着第三绝缘体设置在第一绝缘体的侧面及第一导电体的侧面的第四绝缘体；隔着第三绝缘体设置在第二绝缘体的侧面及第二导电体的侧面的第五绝缘体；以及第三绝缘体、第四绝缘体及第五绝缘体上的第六绝缘体。第一区域与第一绝缘体接触并隔着第一绝缘体及第一导电体与第三绝缘体重叠，第二区域及第六区域与第三绝缘体接触并隔着第三绝缘体与第六绝缘体重叠，第三区域与第三绝缘体接触并隔着第三绝缘体及第四绝缘体与第六绝缘体重叠，第七区域与第三绝缘体接触并隔着第三绝缘体及第五绝缘体与第六绝缘体重叠，第四区域与第三导电体接触，第八区域与第四导电体接触，第五区域具有作为单层的区域，第三绝缘体是金属氧化物，第六绝缘体是包含氢或氮的膜。
另外，在上述方式中，第三绝缘体是氧化铝。
另外，在上述方式中，第六绝缘体是氮化硅。
另外，在上述方式中，在第三绝缘体中，与第二区域及第六区域重叠的区域的厚度小于与第三区域及第七区域重叠的区域的厚度。
另外，在上述方式中，第三绝缘体的与第三区域及第七区域重叠的区域的厚度是3.0nm以上，第三绝缘体的与第二区域及第六区域重叠的区域的厚度是3.0nm以下。
发明效果
通过本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，通过本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。通过本发明的一个方式，可以提供一种生产率高的半导体装置。
另外，可以提供一种能够长期间保持数据的半导体装置。另外，可以提供一种数据写入速度快的半导体装置。另外，可以提供一种设计自由度高的半导体装置。另外，可以提供一种能够抑制功耗的半导体装置。另外，可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，这些效果之外的效果根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的效果。
附图简要说明
[图1]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图2]根据本发明的一个方式的半导体装置的截面图。
[图3]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图4]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图5]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图6]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图7]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图8]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图9]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图10]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图11]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图12]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图13]示出根据本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
[图14]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图15]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图16]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图17]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图18]根据本发明的一个方式的半导体装置的俯视图及截面图。
[图19]根据本发明的一个方式的半导体装置的电路图及截面图。
[图20]根据本发明的一个方式的半导体装置的电路图及截面图。
[图21]示出根据本发明的一个方式的存储装置的结构的截面图。
[图22]示出根据本发明的一个方式的存储装置的结构的截面图。
[图23]示出根据本发明的一个方式的存储装置的结构的截面图。
[图24]示出根据本发明的一个方式的存储装置的结构的电路图及截面图。
[图25]根据本发明的一个方式的半导体装置的截面图。
[图26]根据本发明的一个方式的半导体装置的俯视图。
[图27]示出根据本发明的一个方式的半导体装置的制造方法的截面图。
[图28]示出根据本发明的一个方式的半导体装置的制造方法的截面图。
[图29]示出根据本发明的一个方式的半导体装置的制造方法的截面图。
[图30]示出根据本发明的一个方式的半导体装置的制造方法的截面图。
[图31]示出根据本发明的一个方式的半导体装置的制造方法的截面图。
[图32]示出根据本发明的一个方式的半导体装置的制造方法的截面图。
[图33]根据本发明的一个方式的存储装置的电路图及截面图。
[图34]根据本发明的一个方式的半导体装置的截面图。
[图35]根据本发明的一个方式的存储装置的截面图。
[图36]示出根据本发明的一个方式的存储装置的结构的截面图。
[图37]示出根据本发明的一个方式的存储装置的结构实例的方框图。
[图38]示出根据本发明的一个方式的存储装置的结构实例的电路图。
[图39]示出根据本发明的一个方式的存储装置的结构实例的方框图。
[图40]示出根据本发明的一个方式的存储装置的结构实例的方框图及电路图。
[图41]示出根据本发明的一个方式的半导体装置的结构实例的方框图。
[图42]示出根据本发明的一个方式的半导体装置的结构实例的方框图、电路图及示出半导体装置的工作例子的时序图。
[图43]示出根据本发明的一个方式的半导体装置的结构实例的方框图。
[图44]示出根据本发明的一个方式的半导体装置的结构实例的电路图及示出半导体装置的工作例子的时序图。
[图45]示出根据本发明的一个方式的AI系统的结构实例的方框图。
[图46]说明根据本发明的一个方式的AI系统的应用例子的方框图。
[图47]示出安装有根据本发明的一个方式的AI系统的IC的结构实例的立体示意图。
[图48]示出根据本发明的一个方式的电子设备的图。
[图49]说明根据本实施例的样品的截面TEM图像的图。
实施发明的方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等非意图性地被减薄，但是为了便于理解有时省略图示。另外，在附图中，有时在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，尤其在俯视图(也称为平面图)或立体图等中，为了便于对发明的理解，有时省略部分构成要素的记载。另外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，可以根据情况适当地更换。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于规定的连接关系(例如，附图或文中所示的连接关系等)，附图或文中所示的连接关系以外的连接关系也包含于附图或文中所记载的内容中。
这里，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜及层等)。
作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)，并且X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)连接的情况。
作为X与Y电连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载等)。另外，开关具有控制开启和关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。另外，X与Y电连接的情况包括X与Y直接连接的情况。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振宽度或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号生成电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，也可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道形成区域，并且通过沟道形成区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者其中形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“有效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面的情况下，有时因为有效沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在栅电极覆盖半导体的侧面的微型晶体管中，有时形成在半导体的侧面的沟道形成区域的比例增高。在此情况下，有效沟道宽度大于外观上的沟道宽度。
在此情况下，有时难以通过实测估计有效沟道宽度。例如，要从设计值估算出有效沟道宽度，需要假定半导体的形状是已知的。因此，当半导体的形状不清楚时，难以准确地测量有效沟道宽度。
于是，在本说明书中，有时将外观上的沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。此外，在本说明书中，在简单地表示为“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地表示“沟道宽度”时，有时表示有效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、有效沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。有时由于包含杂质，例如造成半导体的DOS(Density ofStates：态密度)变高，结晶性降低等。当半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等。例如，有氢、锂、钠、硅、硼、磷、碳、氮等。在半导体是氧化物半导体的情况下，有时水也作为杂质起作用。另外，在半导体是氧化物半导体时，有时例如由于杂质的进入导致氧空位的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅膜是指在其组成中氧含量大于氮含量的膜。例如，优选的是，氧的浓度为55原子％以上且65原子％以下，氮的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。另外，氮氧化硅膜是指在其组成中氮含量大于氧含量的膜。例如，优选的是，氮的浓度为55原子％以上且65原子％以下，氧的浓度为1原子％以上且20原子％以下，硅的浓度为25原子％以上且35原子％以下，并且氢的浓度为0.1原子％以上且10原子％以下的范围内。
另外，在本说明书等中，可以将“膜”和“层”相互调换。例如，有时可以将“导电层”变换为“导电膜”。此外，例如，有时可以将“绝缘膜”变换为“绝缘层”。
另外，在本说明书等中，可以将“绝缘体”换称为“绝缘膜”或“绝缘层”。另外，可以将“导电体”换称为“导电膜”或“导电层”。另外，可以将“半导体”换称为“半导体膜”或“半导体层”。
另外，除非特别叙述，本说明书等所示的晶体管为场效应晶体管。此外，除非特别叙述，本说明书等所示的晶体管为n沟道型晶体管。由此，除非特别叙述，其阈值电压(也称为“Vth”)大于0V。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
另外，在本说明书中，六方晶系包括三方晶系和菱方晶系。
注意，在本说明书中，阻挡膜是指具有抑制氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，可以将OS FET称为包含氧化物或氧化物半导体的晶体管。
(实施方式1)
下面说明包括根据本发明的一个方式的晶体管200的半导体装置的一个例子。
<半导体装置的结构实例>
图1A、图1B和图1C是本发明的一个方式的晶体管200及晶体管200的周围的俯视图及截面图。
图1A是包括晶体管200的半导体装置的俯视图。图1B和图1C是该半导体装置的截面图。在此，图1B是沿着图1A中的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。图1C是沿着图1A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。为了明确起见，在图1A的俯视图中省略部分构成要素。
本发明的一个方式的半导体装置包括晶体管200、被用作层间膜的绝缘体210、绝缘体212及绝缘体280。另外，该半导体装置还包括与晶体管200电连接且被用作布线的导电体203(导电体203a及导电体203b)及被用作插头的导电体240(导电体240a及导电体240b)。
另外，在导电体203中，以与绝缘体212的开口的内壁接触的方式形成导电体203a，其内侧形成有导电体203b。在此，导电体203的顶面的高度与绝缘体212的顶面的高度可以大致相同。另外，在晶体管200中，层叠有导电体203a与导电体203b，但是本发明不局限于此。例如，导电体203也可以采用只设置导电体203b的结构。
另外，导电体240以与绝缘体280的开口的内壁接触的方式形成。在此，导电体240的顶面的高度与绝缘体280的顶面的高度可以大致相同。另外，在晶体管200中，导电体240具有单层结构，但是本发明不局限于此。例如，导电体240可以具有两层以上的叠层结构。
[晶体管200]
如图1所示，晶体管200包括：配置在衬底(未图示)上的绝缘体214及绝缘体216；以埋入绝缘体214及绝缘体216中的方式配置的导电体205；配置在绝缘体216和导电体205上的绝缘体220；配置在绝缘体220上的绝缘体222；配置在绝缘体222上的绝缘体224；配置在绝缘体224上的氧化物230(氧化物230a、氧化物230b及氧化物230c)；配置在氧化物230上的绝缘体250；配置在绝缘体250上的绝缘体252；配置在绝缘体252上的导电体260(导电体260a及导电体260b)；配置在导电体260上的绝缘体270；配置在绝缘体270上的绝缘体271；以至少与绝缘体250及导电体260的侧面接触并与氧化物230接触的方式配置的绝缘体273；隔着绝缘体273配置在导电体260的侧面的绝缘体275；以及隔着绝缘体273配置在氧化物230上的绝缘体274。
另外，示出在晶体管200中层叠有氧化物230a、氧化物230b及氧化物230c的结构，但是本发明不局限于此。此外，可以采用设置氧化物230b的单层、氧化物230b与氧化物230a的两层结构、氧化物230b与氧化物230c的两层结构或者三层以上的叠层结构。另外，示出在晶体管200中层叠有导电体260a及导电体260b的结构，但是本发明不局限于此。
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)。
例如，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。此外，作为氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
另外，在氧化物半导体被添加氢或氮等的情况下，载流子密度增加。在氧化物半导体被添加氢的情况下，该氢与键合于金属原子的氧起反应而生成水，而形成氧空位。在氢进入该氧空位的情况下，载流子密度增加。另外，有时氢的一部分与键合于金属原子的氧键合，生成作为载流子的电子。换言之，被添加氮或氢的氧化物半导体变为n型化，其电阻下降。
因此，通过选择性地降低氧化物230的电阻，可以在加工为岛状的氧化物230中形成被用作载流子密度低的半导体的区域及被用作源区域或漏区域的低电阻区域。
图2示出在图1B中由虚线围绕的区域239的放大图。
如图2所示，氧化物230b在被用作晶体管200的沟道形成区域的区域234与被用作源区域或漏区域的区域231(区域231a及区域231b)之间包括区域232(区域232a及区域232b)。另外，也可以包括与导电体240重叠的区域236(区域236a及区域236b(区域236b是与导电体240b重叠的区域，未图示))。
被用作源区域或漏区域的区域231为载流子密度高的低电阻区域。另外，被用作沟道形成区域的区域234为与被用作源区域或漏区域的区域231相比载流子密度低的区域。另外，区域232为与被用作源区域或漏区域的区域231相比载流子密度低且与被用作沟道形成区域的区域234相比载流子密度高的区域。就是说，区域232被用作沟道形成区域与源区域或漏区域之间的接合区域(junction region)。另外，区域232有时被用作与被用作栅电极的导电体260重叠的所谓的重叠区域(也称为Lov区域)。
通过设置接合区域可以防止被用作源区域或漏区域的区域231与被用作沟道形成区域的区域234之间形成高电阻区域，而可以增大晶体管的通态电流。
另外，区域236是其载流子密度高于被用作源区域或漏区域231的低电阻化区域。随着晶体管的微型化，氧化物230和导电体240的接触面积也变小。通过使区域236低电阻化，可以确保氧化物230和导电体240的足够的欧姆接触。
在图1以及图2中，区域236、区域234、区域231及区域232形成在氧化物230b中，但是不局限于此。例如这些区域可以形成在氧化物230a或氧化物230c中。另外，虽然在图1以及图2中各区域的边界以大致垂直于氧化物230的顶面的方式表示，但是本实施方式不局限于此。例如，区域232有时具有如下形状：在氧化物230b的表面附近向导电体260一侧突出，在氧化物230a的底面附近向导电体240a一侧或导电体240b一侧缩退。
为了选择性地降低氧化物230的电阻，例如将铟等提高导电性的金属元素及杂质中的至少一个添加到所希望的区域。作为杂质，可以使用形成氧空位的元素或者被氧空位俘获的元素等。例如，作为该元素，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛和稀有气体等。另外，作为稀有气体元素的典型例子，可以举出氦、氖、氩、氪及氙等。
因此，通过增高区域231中的上述形成氧空位的元素或者被氧空位俘获的元素的含量，可以提高载流子密度，由此可以降低电阻。
为了使区域231低电阻化，例如，优选以与氧化物230的被用作源区域及漏区域的区域231接近的方式设置含有氢或氮等的膜。优选至少隔着绝缘体250、绝缘体252、导电体260、绝缘体273、绝缘体270、绝缘体271及绝缘体275在氧化物230上设置含有氢或氮等的膜。
通过从含有氢或氮等的膜将氢或氮扩散到氧化物230的区域231，可以实现低电阻化。另一方面，因为隔着被用作栅电极的导电体260及绝缘体275，所以向氧化物230的与导电体260及绝缘体275重叠的区域(区域234及区域232)的氢及氮的添加被抑制。
在此，当过剩的氢或氮从含有氢或氮等的膜添加到氧化物230时，氢或氮有时还扩散到被用作沟道的区域234。就是说，发生如下问题：本来作为沟道形成区域设计的区域也低电阻化，源区域和漏区域之间导通。另外，由于杂质的添加处理及后面的热履历等，因此区域231所包含的氢及氮等杂质有时扩散到区域234。
于是，通过适当地设计区域232，可以抑制氢及氮等杂质扩散到区域234。
例如，如图1及图2所示，将绝缘体275设置在被用作栅电极的导电体260的侧面，即可。通过隔着绝缘体275设置绝缘体274作为含有氢或氮等的膜，向与绝缘体275重叠的区域(区域232)的氢及氮的添加得到抑制。另外，根据绝缘体275的形状、厚度及宽度等而决定区域232。因此，通过适当地设计绝缘体275，可以调节向其氢及氮扩散的区域232而实现晶体管200被要求的特性。
另外，为了抑制杂质的过度添加或过度扩散，也可以采用氧化物230不与含有氢或氮等的膜直接接触的结构。例如，可以在氧化物230与含有氢或氮等的膜之间设置抑制氢或氮的扩散的膜。就是说，抑制氢或氮的扩散的膜被用作抑制氢或氮的过度扩散的缓冲层。
当采用上述结构时，通过根据所使用的材料而适当地调节抑制氢或氮的扩散的膜的厚度以及含有氢或氮等的膜的厚度，可以调节杂质的扩散。
注意，不需要必须去除抑制氢或氮的扩散的膜以及含有氢或氮等的膜。例如，通过残留抑制氢或氮的扩散的膜以及含有氢或氮等的膜，可以将其用作层间膜。另外，也可以只去除含有氢或氮等的膜。
例如，如图1及图2所示，在氧化物230与作为含有氢或氮等的膜的绝缘体274之间，作为绝缘体273设置抑制氢或氮的扩散的膜，即可。通过隔着绝缘体273在氧化物230的区域231上设置绝缘体274，可以防止过剩的氢或氮添加到氧化物230中的区域234。
另外，绝缘体273可以还被用作保护栅电极及栅极绝缘体的侧面的侧面阻挡物。在被用作侧面阻挡物的情况下，如图1及图2所示，绝缘体273以至少覆盖导电体260的侧面、绝缘体250的侧面及绝缘体252的侧面的方式设置。因此，可以防止水或氢等杂质经过导电体260、绝缘体250及绝缘体252而进入氧化物230。
另外，作为侧面阻挡物，优选还抑制氧的扩散。通过抑制氧的扩散，可以抑制导电体260的氧化。
在此，作为侧面阻挡物防止杂质的扩散时需要的厚度与作为缓冲层扩散至少使区域231低电阻化之量的杂质时需要的厚度有时不同。就是说，在绝缘体273中，被用作侧面阻挡物的区域和被用作缓冲层的区域的被要求的厚度有时不同。因此，在绝缘体273中，与绝缘体274接触的区域的厚度优选比与导电体260的侧面、绝缘体250的侧面及绝缘体252的侧面接触的部分的厚度大。
例如，通过在形成绝缘体275时去除绝缘体273的一部分，如图1及图2所示，在绝缘体273中，使与绝缘体274接触的区域的厚度比与导电体260的侧面、绝缘体250的侧面及绝缘体252的侧面接触的部分的厚度小，即可。
另外，在绝缘体222是抑制氢或氮的扩散的膜的情况下，绝缘体273优选在氧化物230的外侧与绝缘体222接触。在绝缘体222及绝缘体273接触时，氧化物230具有被抑制氢或氮的扩散的膜密封的结构。因此，可以防止过剩的杂质从绝缘体274以外的结构体进入氧化物230中。
另外，另一方面，设置区域232，以便不使高电阻区域形成在被用作源区域或漏区域的区域231与被用作沟道形成区域的区域234之间。就是说，区域232优选从与绝缘体275重叠的区域设置到位于与导电体260的侧面和绝缘体273接触的面对齐的区域。或者，区域232优选以从与绝缘体275重叠的区域位于与导电体260重叠的区域的内侧的方式设置。
于是，例如，可以将绝缘体250、绝缘体252、导电体260、绝缘体270及绝缘体271用作掩模，对氧化物230添加金属元素或杂质。就是说，因为将被用作栅电极的导电体260用作掩模，所以只向氧化物230的与导电体260重叠的区域(区域234)的氢及氮的添加得到抑制，可以自对准地设定区域234与区域232的边界。
然后，在设置绝缘体273及绝缘体275之后，设置作为含有氢或氮等的膜的绝缘体274。在此，因为利用用来形成区域234的以被用作栅电极的导电体260为掩模进行的杂质添加处理，所以与绝缘体275重叠的区域的电阻比区域234低。因此，在区域231和区域234之间形成其载流子密度比区域234高且比区域231低的接合区域(区域232)。
因为利用以上述导电体260为掩模的杂质添加处理，所以例如在设置绝缘体274后的工序中形成区域232，因此即使没有为了杂质扩散的足够的热履历，也可以确实地设置区域232。此外，由于杂质扩散，因此区域232也可以与被用作栅电极的导电体260重叠。在此情况下，区域232被用作所谓的重叠区域(也称为Lov区域)。
另外，例如，也可以在形成成为绝缘体273的膜之后，利用离子掺杂法经过成为绝缘体273的膜添加杂质。以覆盖氧化物230、绝缘体250、导电体260、绝缘体270及绝缘体271的方式设置成为绝缘体273的膜。因此，可以在由绝缘体273保护被用作栅极绝缘体的绝缘体250及绝缘体252的同时添加杂质。
作为杂质、金属元素的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。此外，也可以将所添加的杂质及金属元素换称为元素、掺杂剂、离子、供体或受体等。
另外，也可以通过等离子体处理添加杂质及金属元素。此时，通过利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理，可以添加杂质及金属元素。此外，也可以组合上述处理中的多个处理。
通过组合上述结构及上述工序来添加杂质，即使在其沟道长度为10nm至30nm左右的微型化晶体管中，也可以自对准地形成区域232。
通过在晶体管200中设置区域232在被用作源区域及漏区域的区域231与形成沟道的区域234之间没有形成高电阻区域，而可以增高晶体管的通态电流并提高晶体管的迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与栅极重叠，由此可以抑制形成不需要的电容。另外，当包括区域232时，可以减小非导通时的泄漏电流。
另外，区域236优选比区域231进一步低电阻化。通过使区域236低电阻化，可以确保氧化物230和导电体240的足够的欧姆接触。
通过增高区域236中的上述形成氧空位的元素或者被氧空位俘获的元素的含量，可以提高载流子密度，由此可以降低电阻。另外，通过添加铟等金属元素，增高区域236中的铟等金属原子的含量，可以提高电子迁移率，由此可以降低电阻。在添加铟的情况下，至少区域236中的相对于元素M的铟的原子个数比大于区域234中的相对于元素M的铟的原子个数比。
为了使区域236低电阻化，可以在绝缘体280、绝缘体274及绝缘体273中设置露出有氧化物230的开口，将绝缘体280、绝缘体274及绝缘体273用作掩模添加杂质或金属元素。
因为是上述结构及上述工序，所以即使在其沟道长度为10nm至30nm左右的微型化晶体管中，也可以自对准地形成区域236。
通过在晶体管200中设置区域236，可以确保氧化物230和导电体240的足够的欧姆接触，可以提高晶体管的通态电流及迁移率。
通过组合上述结构或上述工序，可以选择性地降低氧化物230的电阻。
换言之，当添加杂质时，通过将被用作栅电极的导电体260或者绝缘体275用作掩模，可以自对准地降低氧化物230的电阻。因此，在同时形成多个晶体管200的情况下，可以减少晶体管之间的电特性不均。另外，晶体管200的沟道长度取决于导电体260的宽度及绝缘体275，因此，通过将导电体260的宽度设定为最小加工尺寸，可以进行晶体管200的微型化。
如上所述，通过适当地选择各区域的范围，可以根据电路设计容易提供具有符合要求的电特性的晶体管。
另外，通过选择性地使氧化物230低电阻化且自对准地形成沟道形成区域、源区域或漏区域等，不需要另行形成使用金属材料等的源电极及漏电极的工序。因此，可以减少成本或者缩短工序。
此外，氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。另外，由于使用氧化物半导体的晶体管的非导通状态下的泄漏电流(关态电流：off-state current)极小，所以可以提供功耗低的半导体装置。
如上所述，可以提供包括通态电流(on-state current)大的含有氧化物半导体的晶体管的半导体装置。或者，可以提供包括关态电流小的含有氧化物半导体的晶体管的半导体装置。或者，可以抑制电特性变动而实现具有稳定的电特性及高可靠性的半导体装置。
下面，说明包括本发明的一个方式的晶体管200的半导体装置的详细结构。
如图1A及图1C所示，导电体203在沟道宽度方向上延伸，被用作对导电体205施加电位的布线。另外，导电体203优选填埋于绝缘体214及绝缘体216中。
导电体205以与氧化物230及导电体260重叠的方式配置。另外，优选导电体205以与导电体203的顶面接触的方式设置。
在此，导电体260有时被用作第一栅(也称为顶栅极)电极。导电体205有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的阈值电压。尤其是，通过对导电体205供应负电位，可以使晶体管200的阈值电压大于0V且可以减小关态电流。因此，可以减小对导电体260供应的电压为0V时的漏极电流。
就是说，通过在导电体203上设置导电体205，可以适当地设定被用作第一栅电极及布线的导电体260与导电体203之间的距离。就是说，当在导电体203和导电体260之间设置绝缘体214及绝缘体216等时，可以降低导电体203和导电体260之间的寄生电容，可以提高绝缘耐压。
通过降低导电体203和导电体260之间的寄生电容，可以提高晶体管的开关速度，而可以实现具有高频率特性的晶体管。此外，通过提高导电体203和导电体260之间的绝缘耐压，可以提高晶体管200的可靠性。因此，绝缘体214及绝缘体216的厚度优选大。此外，导电体203的延伸方向不局限于此，例如也可以在晶体管200的沟道长度方向上延伸。
如图1A所示，导电体205与氧化物230及导电体260重叠。另外，导电体205优选比氧化物230中的区域234大。尤其是，如图1C所示，导电体205优选延伸到氧化物230b的沟道宽度方向的区域234的端部的外侧的区域。就是说，优选在氧化物230b的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。
当具有上述结构时，在对导电体260及导电体205供应电位的情况下，从导电体260产生的电场和从导电体205产生的电场连接而形成闭合电路，可以覆盖形成在氧化物230中的沟道形成区域。
就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区域。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
在导电体205中，以与绝缘体214及绝缘体216的开口的内壁接触的方式形成有导电体205a，其内侧形成有导电体205b。在此，导电体205a及导电体205b的顶面的高度与绝缘体216的顶面的高度可以大致相同。注意，在晶体管200中层叠有导电体205a和导电体205b，但是本发明不局限于此。例如，也可以采用只设置导电体205b的结构。
在此，作为导电体205a及导电体203a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
通过使导电体205a及导电体203a具有抑制氧的扩散的功能，可以防止因导电体205b及导电体203b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，优选使用钽、氮化钽、钌或氧化钌等。因此，作为导电体205a及导电体203a可以使用上述导电材料的单层或叠层。由此，可以抑制氢、水等杂质经过导电体203及导电体205扩散到晶体管200一侧。
作为导电体205b，优选使用以钨、铜或铝为主要成分的导电材料。在附图中，导电体205b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层。
导电体203b因为被用作布线所以优选使用具有比导电体205b高的导电性的导电体。例如，可以使用以铜或铝为主要成分的导电材料。导电体203b也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层。
尤其是，作为导电体203b优选使用铜。因为铜的电阻低，所以优选用于布线等。另一方面，铜容易扩散，因此有时铜扩散到氧化物230而导致晶体管200的特性降低。于是，例如，作为绝缘体214使用铜透过性低的氧化铝或氧化铪等材料，可以抑制铜扩散。
不需要必须设置导电体205。在此情况下，导电体203的一部分可以被用作第二栅电极。
绝缘体210及绝缘体214优选被用作防止水或氢等杂质从衬底一侧进入晶体管的阻挡绝缘膜。因此，作为绝缘体210及绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，优选的是，作为绝缘体210使用氧化铝等，作为绝缘体214使用氮化硅等。由此，可以抑制氢、水等杂质经过绝缘体210及绝缘体214从衬底一侧扩散到晶体管一侧。此外，可以抑制绝缘体224等中的氧经过绝缘体210及绝缘体214扩散到衬底一侧。
此外，通过在导电体203上层叠导电体205，可以在导电体203上设置绝缘体214。在此，即使作为导电体203b使用铜等容易扩散的金属，通过作为绝缘体214设置氮化硅等也可以防止该金属扩散到绝缘体214上方的层。
被用作层间膜的绝缘体212、绝缘体216及绝缘体280的介电常数优选比绝缘体210或绝缘体214低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
作为绝缘体212、绝缘体216及绝缘体280，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体220、绝缘体222及绝缘体224被用作栅极绝缘体。
另外，作为接触于氧化物230的绝缘体224优选使用包含超过化学计量组成的氧的氧化物绝缘体。换言之，优选在绝缘体224中形成有过剩氧区域。通过以与氧化物230接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过热使一部分的氧脱离的氧化物材料。通过热使氧脱离的氧化物是指在TDS(Thermal Desorption Spectroscopy：热脱附谱)分析中换算为氧分子的氧的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3，或者3.0×1020molecules/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
当绝缘体224具有过剩氧区域时，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
通过使绝缘体222具有抑制氧的扩散的功能，过剩氧区域的氧可以高效地供应给氧化物230而不扩散到绝缘体220一侧。另外，可以抑制导电体205与来自绝缘体224所包括的过剩氧区域的氧起反应。
作为绝缘体222，例如优选使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用具有抑制杂质及氧等的扩散的功能(不容易使杂质或氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作防止氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体220优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以通过与high-k材料的绝缘体222组合，可以实现具有热稳定性且相对介电常数高的叠层结构。
绝缘体220、绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230a上包括氧化物230b时，可以防止杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230c下包括氧化物230b时，可以防止杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
另外，氧化物230优选具有各金属原子的原子个数比互不相同的氧化物的叠层结构。具体而言，用于氧化物230a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
优选的是，使氧化物230a及氧化物230c的导带底的能量高于氧化物230b的导带底的能量。换言之，氧化物230a及氧化物230c的电子亲和势优选小于氧化物230b的电子亲和势。
在此，在氧化物230a、氧化物230b及氧化物230c中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为导带底能级连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物230a与氧化物230b、以及氧化物230b与氧化物230c包含氧之外的共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及氧化物230c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物230b。可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度，因此，界面散射对载流子传导的影响减少，可以增高通态电流。
另外，氧化物230具有区域231、区域232及区域234。另外，也可以具有区域236。注意，优选的是，区域231的至少一部分隔着绝缘体273与绝缘体274重叠，其中的氢及氮等杂质中的至少一个的浓度比区域234大。另外，优选的是，区域232中的氢及氮等杂质中的至少一个的浓度比区域234大且区域231小。另外，优选的是，区域236的至少一部分与导电体240接触，其中的氢及氮等杂质中的至少一个的浓度比区域231大。
就是说，区域231、区域232及区域236是对作为氧化物230设置的金属氧化物添加杂质而成的区域。区域231的导电性比区域234高。另外，区域232的导电性比区域231低且比区域234高。另外，区域236的导电性比区域231高。
氧化物半导体被添加形成氧空位的元素或被氧空位俘获的元素而低电阻化。作为上述元素，典型地可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛和稀有气体等。另外，作为稀有气体元素的典型例子，可以举出氦、氖、氩、氪及氙等。因此，区域231、区域232及区域236可以采用包含上述元素中的一种或多种的结构。
通过在晶体管200中使区域232低电阻化，在被用作源区域及漏区域的区域231与形成沟道的区域234之间没有形成高电阻区域，而可以增高晶体管的通态电流并提高晶体管的迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与栅极重叠，由此可以抑制形成不需要的电容。另外，当包括区域232时，可以减小非导通时的泄漏电流。
另外，通过在晶体管200中设置区域236，可以确保氧化物230和导电体240的足够的欧姆接触，可以提高晶体管的通态电流及迁移率。
因此，通过适当地选择各区域的范围，可以根据电路设计容易提供具有符合要求的电特性的晶体管。
因此，当晶体管200成为导通状态时，区域231a或区域231b被用作源区域或漏区域。另一方面，区域234的至少一部分被用作沟道形成区域。当在区域231与区域234之间设置有区域232时，可以增大晶体管200的通态电流且可以减小晶体管200的非导通时的泄漏电流(关态电流)。
在氧化物230的侧面与氧化物230的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物230b的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。
作为氧化物230优选使用被用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)。例如，作为成为区域234的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
由于使用氧化物半导体的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
例如，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。此外，作为氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。
绝缘体250被用作栅极绝缘体。绝缘体250优选以与氧化物230c的顶面接触的方式配置。绝缘体250优选使用通过热释放氧的绝缘体形成。例如，在热脱附谱分析(TDS分析)中，该氧化物膜的换算为氧分子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3，或者3.0×1020atoms/cm3。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下的范围内。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体250以与氧化物230c的顶面接触的方式设置因热而释放氧的绝缘体，可以高效地对氧化物230b的区域234供应氧。与绝缘体224同样，优选绝缘体250中的水或氢等杂质的浓度得到降低。绝缘体250的厚度优选为1nm以上且20nm以下。
另外，为了将绝缘体250所包含的过剩氧高效地供应到氧化物230，绝缘体252优选抑制氧扩散。通过设置抑制氧的扩散的绝缘体252，向导电体260的过剩氧的扩散得到抑制。换言之，可以抑制供应到氧化物230的过剩氧的减少。另外，可以抑制因过剩氧导致的导电体260的氧化。
另外，绝缘体250及绝缘体252有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为绝缘体252优选使用作为相对介电常数高的high-k材料的金属氧化物。通过采用该叠层结构，可以实现具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
通过采用上述叠层结构，可以增高通态电流，而无需减少来自导电体260的电场的影响。另外，通过利用绝缘体250及绝缘体252的物理厚度保持导电体260与氧化物230之间的距离，可以抑制泄漏电流。另外，通过设置绝缘体250及绝缘体252的叠层结构，可以容易调节导电体260与氧化物230之间的物理距离及从导电体260施加到氧化物230的电场强度。
具体而言，作为绝缘体252，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热履历中不容易晶化，所以是优选的。
被用作第一栅电极的导电体260包括导电体260a及导电体260a上的导电体260b。与导电体205a同样，导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等)的扩散的功能的导电材料。
当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250及绝缘体252所包含的过剩氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
另外，由于导电体260被用作布线，所以优选使用导电性高的导电体。例如，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b可以具有叠层结构，例如可以具有钛、氮化钛与上述导电材料的叠层。
另外，例如，作为导电体260a，可以使用导电性氧化物。例如，优选使用可以被用作氧化物230的金属氧化物。尤其优选使用金属的原子个数比满足[In]:[Ga]:[Zn]＝4:2:3至4:2:4.1及其附近值的导电性高的In-Ga-Zn类氧化物。通过设置上述导电体260a，可以抑制氧向导电体260b透过并防止氧化导致导电体260b的电阻值的增加。
另外，通过利用溅射法形成这样的导电氧化物，可以对绝缘体250及绝缘体252添加氧并且将氧供应到氧化物230中的区域234。由此，可以减少氧化物230中的区域234的氧空位。
在将上述导电氧化物用作导电体260a的情况下，作为导电体260b，优选使用能够将氮等杂质添加到导电体260a而提高导电体260a的导电性的导电体。例如，作为导电体260b优选使用氮化钛等。此外，导电体260b也可以采用在氮化钛等金属氮化物上层叠钨等金属的叠层结构。
当如图1C所示，导电体205延伸到氧化物230b的沟道宽度的端部的外侧的区域时，导电体260优选在该区域隔着绝缘体250与导电体205重叠。就是说，在氧化物230b的侧面的外侧，优选由导电体205、绝缘体250和导电体260形成叠层结构。
当具有上述结构时，在对导电体260及导电体205供应电位的情况下，从导电体260产生的电场和从导电体205产生的电场连接而形成闭合电路，可以覆盖形成在氧化物230中的沟道形成区域。
就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区域。
另外，可以在导电体260b上设置被用作阻挡膜的绝缘体270。作为绝缘体270优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电体260的氧化。另外，可以防止水或氢等杂质通过导电体260及绝缘体250进入氧化物230中。
优选在绝缘体270上配置被用作硬掩模的绝缘体271。通过设置绝缘体271，可以以其侧面与衬底表面大致垂直的方式对导电体260进行加工，具体而言，可以使导电体260的侧面与衬底表面所形成的角度为75度以上且100度以下，优选为80度以上且95度以下。通过将导电体加工为上述形状，可以将随后形成的绝缘体273形成为所希望的形状。
另外，也可以通过作为绝缘体271使用抑制水或氢等杂质及氧的透过的功能的绝缘材料，来将绝缘体271兼作用阻挡膜。在此情况下，也可以不设置绝缘体270。
以与氧化物230的顶面及侧面、绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面接触的方式设置被用作阻挡膜及缓冲层的绝缘体273。另外，在绝缘体273中，优选的是，与氧化物230的顶面及侧面接触的区域的厚度比与绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面接触的区域的厚度小。
在此，作为绝缘体273优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止绝缘体250及绝缘体252中的氧扩散到外部。另外，可以抑制氢、水等杂质从绝缘体250及绝缘体252的端部等进入氧化物230中。因此，氧化物230与绝缘体250的界面处的氧空位的形成得到抑制，可以提高晶体管200的可靠性。
另外，通过设置绝缘体273，可以由具有抑制水或氢等杂质及氧的透过的功能的绝缘体覆盖导电体260的侧面、绝缘体250的侧面及绝缘体252的侧面。由此，可以防止水或氢等杂质通过导电体260、绝缘体250及绝缘体252进入氧化物230中。因此，绝缘体273可以被用作保护栅电极及栅极绝缘体的侧面的侧面阻挡物。
另外，隔着绝缘体273在导电体260、绝缘体252及绝缘体250的侧面设置绝缘体275。随着晶体管的微型化，例如，在以10nm以上且30nm以下的设计沟道长度形成晶体管的情况下，包含在区域231中的杂质元素扩散到区域234而区域231a与区域231b电导通的可能性很高。通过设置绝缘体275，可以确保区域231a与区域231b的距离，而防止在第一栅极电位为0V时源区域与漏区域电导通。就是说，通过在氧化物230中的与绝缘体275重叠的区域设置区域232，可以防止区域231的过剩的氢或氮扩散到区域234。
另外，在绝缘体224被加工为岛状的情况下，可以采用在绝缘体224的外侧绝缘体222与绝缘体273接触的结构。通过采用该结构，氧化物230具有被抑制氢或氮的扩散的膜密封的结构。因此，可以防止没设计的过剩的杂质从绝缘体274以外的结构体进入氧化物230中。
另外，绝缘体274隔着绝缘体273至少设置在氧化物230的区域231上。通过隔着绝缘体273在氧化物230的区域231上设置绝缘体274，可以防止过剩的氢或氮添加到氧化物230中的区域234。
因此，可以根据所使用的材料而适当地调节绝缘体274的厚度、绝缘体273的与氧化物230的顶面及侧面接触的区域的厚度。例如，作为绝缘体273，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。另外，氧化铪的阻挡性比氧化铝低，但是通过增加其厚度，可以提高阻挡性。因此，通过调节氧化铪的厚度，可以适当地调节氢及氮的添加量。
因此，通过将氧化铝用于绝缘体273时，与绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面接触的区域的厚度优选为0.5nm以上，更优选为3.0nm以上。另一方面，绝缘体273的与氧化物230的顶面及侧面接触的区域的厚度优选为3.0nm以下。
例如，作为绝缘体274，可以使用包含氮的绝缘体。例如，优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝、氮氧化铝等。尤其是，氮化硅膜在该氮化硅膜的形成中或者利用后面的热履历释放出氮化硅膜中的氢。
优选在绝缘体274上设置被用作层间膜的绝缘体280。与绝缘体224等同样，优选绝缘体280中的水或氢等杂质的浓度得到降低。此外，也可以在绝缘体280上形成与绝缘体210同样的绝缘体。
另外，在形成于绝缘体280及绝缘体274中的开口中配置导电体240a及导电体240b。导电体240a及导电体240b以隔着导电体260彼此对置的方式设置。另外，导电体240a及导电体240b的顶面的高度与绝缘体280的顶面的高度可以大致一致。
导电体240a与被用作晶体管200的源区域和漏区域中的一个的区域236a接触，导电体240b与被用作晶体管200的源区域和漏区域中的另一个的区域236b接触。因此，导电体240a可以被用作源电极和漏一个电极，导电体240b可以被用作源电极和漏另一个电极。
由于区域236a及区域236b的电阻低，所以可以降低导电体240a与区域231a的接触电阻以及导电体240b与区域231b的接触电阻，从而可以增大晶体管200的通态电流。
另外，以与绝缘体280及绝缘体274的开口的内壁接触的方式形成有导电体240a。氧化物230的区域236a位于该开口的底部的至少一部分，导电体240a与区域236a接触。同样，以与绝缘体280及绝缘体274的开口的内壁接触的方式形成有导电体240b。氧化物230的区域236b位于该开口的底部的至少一部分，导电体240b与区域236b接触。
在此，导电体240a及导电体240b至少与氧化物230的顶面接触，优选其还与氧化物230的侧面接触。尤其优选的是导电体240a及导电体240b接触于氧化物230的与沟道宽度方向交叉的侧面(A3一侧的侧面和A4一侧的侧面)中的一个或两个。另外，也可以采用导电体240a及导电体240b接触于氧化物230的与沟道长度方向交叉的侧面(A1一侧或A2一侧)的结构。如此，通过使导电体240a及导电体240b接触于氧化物230的顶面及氧化物230的侧面，可以在不增加导电体240a及导电体240b与氧化物230的接触部的顶面面积的情况下增大接触部的接触面积，而降低导电体240a及导电体240b与氧化物230的接触电阻。由此，可以在实现晶体管的源电极及漏电极的微型化的同时增高通态电流。
导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。此外，虽然未图示，但是导电体240a及导电体240b也可以具有叠层结构，例如可以具有钛、氮化钛与上述导电材料的叠层。
当作为导电体240采用叠层结构时，作为与绝缘体274及绝缘体280接触的导电体优选与导电体205a等同样地使用具有抑制水或氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。具有抑制水或氢等杂质的透过的功能的导电材料可以是单层或叠层。通过使用该导电材料，可以防止水或氢等杂质从绝缘体280的上方的层通过导电体240a及导电体240b进入氧化物230。
虽然未图示，但是可以以与导电体240a及导电体240b的顶面接触的方式配置被用作布线的导电体。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层。另外，与导电体203等同样，该导电体可以填埋于形成在绝缘体中的开口中。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。另外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
此外，作为衬底也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在非柔性衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。另外，衬底也可以具有伸缩性。此外，衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底例如包括具有如下厚度的区域：5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。通过将衬底形成得薄，可以实现包括晶体管的半导体装置的轻量化。另外，通过将衬底形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击等。即，可以提供一种耐久性高的半导体装置。
作为柔性衬底，例如可以使用金属、合金、树脂或玻璃或者其纤维等。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
另外，尤其是，氧化硅及氧氮化硅具有热稳定性。因此，例如通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。例如，通过组合氧化硅及氧氮化硅与相对介电常数较高的绝缘体，可以实现具有热稳定性且相对介电常数高的叠层结构。
通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用氧化物半导体的晶体管，能够使晶体管的电特性稳定。
作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
例如，作为绝缘体273，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。另外，氧化铪的阻挡性比氧化铝低，但是通过增加其厚度，可以提高阻挡性。因此，通过调节氧化铪的厚度，可以适当地调节氢及氮的添加量。
例如，作为绝缘体274，可以使用包含氮的绝缘体。例如，优选使用氮化硅、氮氧化硅、氧氮化硅、氮化铝、氮氧化铝等。尤其是，氮化硅膜在该氮化硅膜的形成中或者利用后面的热履历释放出氮化硅膜中的氢。
例如，被用作栅极绝缘体的一部分的绝缘体224及绝缘体250优选为包含过剩氧区域的绝缘体。例如，通过将包含过剩氧区域的氧化硅或者氧氮化硅接触于氧化物230，可以填补氧化物230所包含的氧空位。
另外，例如，作为被用作栅极绝缘体的一部分的绝缘体224及绝缘体252，可以使用包含铝、铪及镓中的一个或多个的氧化物的绝缘体。尤其是，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
例如，作为绝缘体222，优选使用具有热稳定性的氧化硅或氧氮化硅。通过使栅极绝缘体为具有热稳定性的膜与相对介电常数高的膜的叠层结构，可以在保持物理厚度的同时减少栅极绝缘体的等效氧化物厚度(EOT)。
通过采用上述叠层结构，可以提高通态电流，而无需减少来自栅电极的电场的影响。另外，通过利用栅极绝缘体的物理厚度，来保持栅电极与形成沟道的区域之间的距离，由此可以抑制泄漏电流。
绝缘体212、绝缘体216、绝缘体271、绝缘体275及绝缘体280优选包括相对介电常数低的绝缘体。例如，绝缘体212、绝缘体216、绝缘体271、绝缘体275及绝缘体280优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体212、绝缘体216、绝缘体271、绝缘体275及绝缘体280优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。
作为绝缘体210、绝缘体214、绝缘体270及绝缘体273，可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。作为绝缘体270及绝缘体273，例如可以使用氧化铝、氧化铪、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
《导电体》
作为导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟和钌等的金属元素中的一种以上的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
另外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。另外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅电极的导电体，优选使用包含氧及包含在形成沟道的金属氧化物中的金属元素的导电材料。或者，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。或者，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。或者，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
作为导电体260、导电体203、导电体205及导电体240优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟和钌等的金属元素中的一种以上的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
<金属氧化物>
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物(以下，也称为氧化物半导体)。以下，将说明可用于本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该构成中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[金属氧化物的结构]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxidesemiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[具有金属氧化物的晶体管]
接着，说明将上述金属氧化物用于晶体管的沟道形成区域的情况。
通过将上述金属氧化物用于晶体管的沟道形成区域，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物膜的载流子密度的情况下，可以降低金属氧化物膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，金属氧化物中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的金属氧化物膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被金属氧化物的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的金属氧化物中具有沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少金属氧化物中的杂质浓度是有效的。为了减少金属氧化物中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
作为用于晶体管的半导体的金属氧化物，优选使用结晶性高的薄膜。通过使用该薄膜可以提高晶体管的稳定性或可靠性。作为该薄膜，例如，可以举出单晶金属氧化物薄膜或多晶金属氧化物薄膜。但是，在衬底上形成单晶金属氧化物薄膜或多晶金属氧化物薄膜需要进行高温或激光热的工序。因此，制造工序的成本变高且处理量下降。
非专利文献1及非专利文献2中报告了2009年发现了具有CAAC结构的In-Ga-Zn氧化物(也称为CAAC-IGZO)。在非专利文献1及非专利文献2中，报告了CAAC-IGZO具有c轴取向性、晶界不明确、可以低温形成在衬底上。另外，还报告了使用CAAC-IGZO的晶体管具有优良的电特性及可靠性。
另外，2013年发现了具有nc结构的In-Ga-Zn氧化物(称为nc-IGZO)(参照非专利文献3)。在非专利文献3中，报告了nc-IGZO在微小的区域(例如，1nm以上且3nm以下的区域)中的原子排列具有周期性，在不同区域间观察不到结晶取向的规律性。
非专利文献4及非专利文献5示出分别对上述CAAC-IGZO、nc-IGZO及结晶性低的IGZO的薄膜照射电子束时的平均结晶尺寸的推移。在结晶性低的IGZO薄膜中，在对其照射电子束之前就能够观察到1nm左右的结晶性IGZO。因此，在非专利文献4及非专利文献5中报告了在IGZO中没能确认到完全的非晶结构(completely amorphous structure)的存在。再者，公开了与结晶性低的IGZO薄膜相比CAAC-IGZO薄膜及nc-IGZO薄膜的相对于电子束照射的稳定性较高。因此，作为晶体管的半导体优选使用CAAC-IGZO薄膜或nc-IGZO薄膜。
非专利文献6公开了使用金属氧化物的晶体管在非导通状态下的泄漏电流极小，具体而言，晶体管的每沟道宽度1μm的关态电流为yA/μm(10-24A/μm)等级(order)。例如，已公开了一种应用了使用金属氧化物的晶体管的泄漏电流低小一特性的低功耗CPU等(参照非专利文献7)。
另外，还有利用使用金属氧化物的晶体管的泄漏电流小这一特性将该晶体管应用于显示装置的报告(参照非专利文献8)。在显示装置中，显示图像在1秒间被切换数十次。每1秒钟的图像切换次数被称为“刷新频率”。另外，刷新频率有时被称为“驱动频率”。这样的人眼难以识别的高速画面切换被认为是导致眼睛疲劳的原因。于是，非专利文献8提出了降低显示装置的刷新频率以减少图像改写次数的技术。另外，刷新频率得到降低的驱动可以降低显示装置的功耗。将该驱动方法称为“空转停止(IDS)驱动”。
CAAC结构及nc结构的发现有助于使用CAAC结构或具有nc结构的金属氧化物的晶体管的电特性及可靠性的提高、制造工序的成本的降低以及处理量的提高。另外，已进行利用上述晶体管的泄漏电流小这一特性将该晶体管应用于显示装置及LSI的研究。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
在金属氧化物包含第14族元素之一的硅或碳时，在金属氧化物中形成缺陷能级。因此，将金属氧化物中或金属氧化物的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，将包含碱金属或碱土金属的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的金属氧化物中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当金属氧化物包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。因此，在该金属氧化物中，优选尽可能地减少氮，例如，利用SIMS测得的金属氧化物中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，将包含氢的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
<半导体装置的制造方法>
接着，参照图3至图13说明包括本发明的晶体管200的半导体装置的制造方法。图3至图13的各附图A示出俯视图。图3至图13的各附图B是相当于各附图A中的点划线A1-A2的部分的截面图。图3至图13的各附图C是相当于各附图A中的点划线A3-A4的部分的截面图。
首先，准备衬底(未图示)，在该衬底上形成绝缘体210。绝缘体210可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：MolecularBeam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或原子层沉积(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，在利用ALD法的成膜时不产生等离子体损伤，所以能够得到缺陷较少的膜。ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。但是，ALD法的沉积速度比较慢，所以有时优选与CVD法等沉积速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法及ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过在形成膜的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形成膜时，与使用多个成膜室进行成膜的情况相比可以以传送及调整压力所需的时间的部分缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体210，利用溅射法形成氧化铝。绝缘体210也可以采用多层结构。例如可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成另一氧化铝的结构。或者，也可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上形成另一氧化铝的结构。
接着，在绝缘体210上形成绝缘体212。绝缘体212可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体212，通过CVD法形成氧化硅。
接着，在绝缘体212中形成到达绝缘体210的开口。开口例如包括槽或狭缝等。有时将形成有开口的区域称为开口部。在形成开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。作为绝缘体210，优选选择在对绝缘体212进行蚀刻以形成槽时用作蚀刻阻挡膜的绝缘体。例如，当作为形成槽的绝缘体212使用氧化硅膜时，关于绝缘体210，作为被用作蚀刻阻挡膜的绝缘膜，可以使用氮化硅膜、氧化铝膜、氧化铪膜。
在形成开口后，形成成为导电体203a的导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体203a的导电体可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为成为导电体203a的导电膜，利用溅射法形成氮化钽或者在氮化钽上层叠氮化钛而成的膜。通过作为导电体203a使用这种金属氮化物，即使作为后面说明的导电体203b使用铜等容易扩散的金属，也可以防止该金属从导电体203a扩散到外部。
接着，在成为导电体203a的导电膜上形成成为导电体203b的导电膜。该导电膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为成为导电体203b的导电膜，形成铜等低电阻导电材料。
接着，通过进行化学机械抛光(CMP)处理，去除成为导电体203a的导电膜以及成为导电体203b的导电膜的一部分，使绝缘体212露出。其结果是，只在开口部残留成为导电体203a的导电膜以及成为导电体203b的导电膜。由此，可以形成其顶面平坦的包括导电体203a及导电体203b的导电体203(参照图3)。注意，有时由于该CMP处理而绝缘体212的一部分被去除。
接着，在绝缘体212及导电体203上形成绝缘体214。绝缘体214可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体214利用CVD法形成氮化硅。如此，通过作为绝缘体214使用氮化硅等不容易透过铜的绝缘体，即使作为导电体203b使用铜等容易扩散的金属，也可以防止该金属扩散到绝缘体214的上方的层。
接着，在绝缘体214上形成绝缘体216。绝缘体216可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体216利用CVD法形成氧化硅。
接着，在绝缘体214及绝缘体216中形成到达导电体203的开口。在形成开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。
在形成开口后，形成成为导电体205a的导电膜。成为导电体205a的导电膜优选包含具有抑制氧的透过的功能的导电材料。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体205a的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为成为导电体205a的导电膜，利用溅射法形成氮化钽。
接着，在成为导电体205a的导电膜上形成成为导电体205b的导电膜。该导电膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为成为导电体205b的导电膜，利用CVD法形成氮化钛，在该氮化钛上利用CVD法形成钨。
接着，通过进行CMP处理，去除成为导电体205a的导电膜以及成为导电体205b的导电膜的一部分，使绝缘体216露出。其结果是，只在开口部残留成为导电体205a及导电体205b的导电膜。由此，可以形成其顶面平坦的包括导电体205a及导电体205b的导电体205(参照图3)。注意，有时由于该CMP处理而绝缘体212的一部分被去除。
接着，在绝缘体216及导电体205上形成绝缘体220。绝缘体220可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体212利用CVD法形成氧化硅。
接着，在绝缘体220上形成绝缘体222。作为绝缘体222，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。另外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，晶体管200的周围的结构体所包含的氢及水没有通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘体222可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，在绝缘体222上形成绝缘膜224A。绝缘膜224A可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成(参照图3)。在本实施方式中，作为绝缘体224A，利用CVD法形成氧化硅。
接着，优选进行热处理。热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。热处理也可以在减压状态下进行。或者，热处理也可以在氮或惰性气体气氛下进行热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。
在本实施方式中，作为热处理，在形成绝缘膜224A之后在氮气氛下以400℃的温度进行1小时的处理。
通过进行上述热处理，过剩氧从绝缘体222添加到绝缘膜224A，在绝缘膜224A中可以容易形成过剩氧区域。此外，可以去除绝缘膜224A所包含的氢或水等杂质。
另外，该热处理也可以在形成绝缘体220后以及形成绝缘体222后的各时序分别进行。该热处理可以使用上述热处理条件，但是形成绝缘体220后的热处理优选在包含氮的气氛下进行。
在此，为了在绝缘膜224A中形成过剩氧区域，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘膜224A中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。另外，通过适当地选择该等离子体处理的条件，可以去除绝缘膜224A所包含的氢或水等杂质。此时，也可以不进行热处理。
接着，在绝缘膜224A上依次形成成为氧化物230a的氧化膜230A以及成为氧化物230b的氧化膜230B(参照图4)。优选在不暴露于大气环境的情况下连续地形成上述氧化膜。通过以不暴露于大气的方式形成氧化膜，可以防止来自大气环境的杂质或水分附着于氧化膜230A及氧化膜230B上，所以可以保持氧化膜230A与氧化膜230B的界面附近的清洁。
氧化膜230A以及氧化膜230B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
例如，在利用溅射法形成氧化膜230A以及氧化膜230B的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，可以使用上述In-M-Zn氧化物靶材。
尤其是，在形成氧化膜230A时，有时溅射气体所包含的氧的一部分供应给绝缘膜224A。因此，氧化膜230A的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
此外，在利用溅射法形成氧化膜230B的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的状态下进行成膜时，形成氧缺乏型氧化物半导体。使用氧缺乏型氧化物半导体的晶体管可以具有较高的场效应迁移率。
在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的靶材形成氧化膜230A。另外，利用溅射法使用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材形成氧化膜230B。上述氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子个数比来形成。
接着，也可以进行热处理。作为热处理，可以利用上述热处理条件。通过进行热处理，可以去除氧化膜230A以及氧化膜230B中的水或氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，将氧化膜230A及氧化膜230B加工为岛状来形成氧化物230a及氧化物230b(参照图5)。
在此，以其至少一部分与导电体205重叠的方式形成氧化物230a及氧化物230b。氧化物230a及氧化物230b的侧面优选与绝缘体222的顶面大致垂直。当氧化物230a及氧化物230b的侧面与绝缘体222的顶面大致垂直时，在设置多个晶体管200时可以实现小面积化和高密度化。可以采用氧化物230a及氧化物230b的侧面和绝缘体222的顶面所形成的角度为锐角的结构。此时，氧化物230a及氧化物230b的侧面和绝缘体222的顶面所形成的角度越大越好。
在氧化物230a及氧化物230b的侧面与氧化物230a的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物230b的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。当端部不具有角部时，可以提高后面的成膜工序中的膜的覆盖性。
该氧化膜的加工可以利用光刻法进行。另外，该加工可以利用干蚀刻法或湿蚀刻法进行。利用干蚀刻法的加工适合于微型加工。
在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要上述抗蚀剂曝光用掩模。另外，作为去除抗蚀剂掩模的方法，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在氧化膜230B上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。氧化膜230A及氧化膜230B的蚀刻可以在去除抗蚀剂掩模后进行，也可以在不去除抗蚀剂掩模的状态下进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对上述氧化膜进行蚀刻后通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后面的工序或者可以在后面的工序中使用的情况下，不需要必须去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型一个电极施加高频功率的结构。或者，也可以采用对平行平板型一个电极施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：InductivelyCoupled Plasma)蚀刻装置等。
通过进行上述干蚀刻等处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a及氧化物230b等的表面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等，进行洗涤。作为洗涤方法，有使用洗涤液等的湿式清洁、使用等离子体的等离子处理以及使用热处理的洗涤等，可以适当地组合上述洗涤。
作为湿式清洁，可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。在本实施方式中，使用纯水或碳酸水进行超声波洗涤。
接着，也可以进行热处理。作为热处理，可以利用上述热处理条件。
接着，在绝缘膜224A、氧化物230a及氧化物230b上形成氧化膜230C。
氧化膜230C可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。氧化膜230C可以根据氧化物230c所需的特性利用与氧化膜230A或氧化膜230B相同的形成方法形成。在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的靶材形成氧化膜230C(参照图6)。
接着，对氧化膜230C进行加工，来形成氧化物230c(参照图7)。另外，在该工序中，也可以将绝缘膜224A加工为岛状。在此情况下，可以将绝缘体222用作蚀刻停止膜。
另外，在绝缘体224A被加工为岛状的情况下，可以采用在绝缘体224的外侧绝缘体222与绝缘体273接触的结构。通过采用该结构，氧化物230具有被抑制氢或氮的扩散的膜密封的结构。因此，可以防止没设计的过剩的杂质从绝缘体274以外的结构体进入氧化物230中。
接着，在氧化物230及绝缘膜224A上依次形成绝缘膜250A、绝缘膜252A、导电膜260A、导电膜260B、绝缘膜270A及绝缘膜271A(参照图8)。
首先，形成绝缘膜250A。绝缘膜250A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施例中，作为绝缘膜250A，优选利用CVD法形成氧氮化硅。绝缘膜250A的成膜温度优选为350℃以上且低于450℃，尤其优选为400℃左右。通过以400℃的温度形成绝缘膜250A，可以形成杂质少的绝缘体。
另外，通过使用微波激发氧，产生高密度氧等离子体，将绝缘膜250A暴露于该氧等离子体，可以对绝缘膜250A及氧化物230引入氧。
另外，也可以进行热处理。作为热处理的条件，可以利用上述热处理条件。通过该热处理，可以降低绝缘膜250A的水分浓度及氢浓度。
接着，在绝缘膜250A上形成绝缘膜252A。作为绝缘膜252A，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。另外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，晶体管200的周围的结构体所包含的氢及水没有通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘膜252A可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
另外，在包含氧的气氛下，利用溅射法作为绝缘膜252A沉积金属氧化物，由此可以对绝缘膜250A添加氧来在绝缘膜250A中形成过剩氧区域。通过利用添加到绝缘膜250A中的过剩氧来将氧供应到氧化物230，可以填补氧空位。
在此，在利用溅射法形成绝缘膜252A时，在靶材与衬底之间存在离子和被溅射的粒子。例如，靶材与电源连接，被供应电位E0。另外，衬底被供应接地电位等电位E1。注意，衬底也可以处于电浮动状态。另外，在靶材与衬底之间存在成为电位E2的区域。各电位的大小关系为E2＞E1＞E0。
通过使等离子体中的离子由于电位差E2-E0加速而该离子碰撞到靶材，被溅射的粒子从靶材被弹出。该被溅射的粒子附着于成膜表面上而沉积，来形成膜。另外，有时离子的一部分由靶材反冲，并且作为反冲离子经过所形成的膜被吸收到与被形成面接触的绝缘膜250A及绝缘膜224A。此外，有时等离子体中的离子由于电位差E2-E1而加速，冲击到成膜表面。此时，离子的一部分到达绝缘膜250A及绝缘膜224A的内部。通过离子被吸收到绝缘膜250A及绝缘膜224A，在绝缘膜250A及绝缘膜224A中形成离子被吸收的区域。换言之，在离子是包含氧的离子的情况下，在绝缘膜250A及绝缘膜224A中形成过剩氧区域。
通过对绝缘膜250A及绝缘膜224A引入过剩氧，可以在绝缘膜250A及绝缘膜224A中形成过剩氧区域。绝缘膜250A及绝缘膜224A中的过剩氧被供应到氧化物230中，可以填补氧化物230中的氧空位。
因此，当利用溅射装置在氧气体气氛下形成绝缘膜252A时，可以在形成绝缘膜252A的同时对绝缘膜250A及绝缘膜224A引入氧。尤其是，通过作为绝缘膜252A使用具有阻挡性的铝和铪中的一方或双方的氧化物，可以有效地封锁引入到绝缘体250的过剩氧。
接着，形成导电膜260A及导电膜260B。导电膜260A及导电膜260B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为导电膜260A，利用CVD法形成氮化钛，作为导电膜260B，利用CVD法形成钨。
接着，可以进行热处理。作为热处理，可以利用上述热处理条件。注意，有时也可以不进行热处理。通过进行该热处理，过剩氧从绝缘膜252A添加到绝缘膜250A及绝缘体224，在绝缘膜250A及绝缘体224A中可以容易形成过剩氧区域。
绝缘膜270A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。因为绝缘膜270A被用作阻挡膜，所以作为绝缘膜270A优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电体260的氧化。另外，可以防止水或氢等杂质通过导电体260及绝缘体250进入氧化物230中。在本实施方式中，作为绝缘膜270A，利用ALD法形成氧化铝。
绝缘膜271A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在此，绝缘膜271A的厚度优选比在后面的工序中形成的绝缘膜272A的厚度大。由此，在后面的工序中形成绝缘体272时，可以容易在导电体260上残留绝缘体271。在本实施方式中，作为绝缘膜271A，利用CVD法形成氧化硅。
接着，对绝缘膜271A进行蚀刻来形成绝缘体271。在此，绝缘体271被用作硬掩模。通过设置绝缘体271，可以使绝缘体250的侧面、绝缘体252的侧面、导电体260a的侧面、导电体260b的侧面及绝缘体270的侧面大致垂直于衬底。
接着，将绝缘体271用作掩模，对绝缘膜250A、绝缘膜252A、导电膜260A、导电膜260B及绝缘膜270A进行蚀刻来形成绝缘体250、绝缘体252、导电体260(导电体260a及导电体260b)及绝缘体270(参照图9)。在该工序中，也可以将绝缘膜224A加工为岛状。在此情况下，可以将绝缘体222用作蚀刻停止膜。
另外，在氧化物230c与绝缘体250不重叠的区域中，氧化物230c的一部分也可以因该蚀刻而被去除。在此情况下，有时氧化物230c中的与绝缘体250重叠的区域的厚度比氧化物230c中的不与绝缘体250重叠的区域大。
绝缘体250、绝缘体252、导电体260、绝缘体270及绝缘体271以其至少一部分与导电体205及氧化物230重叠的方式形成。
绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面优选在同一面内。
由绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面所共享的面优选大致垂直于衬底。此外，在截面形状中，绝缘体250、绝缘体252、导电体260及绝缘体270的侧面与氧化物230的顶面所形成的角度也可以为锐角。此时，绝缘体250、导电体260及绝缘体270的侧面与氧化物230的顶面所形成的角度越大越好。
另外，在进行上述加工之后，也可以在不去除该硬掩模(绝缘体271)的状态下进行后面的工序。
在此，例如，也可以将绝缘体250、绝缘体252、导电体260、绝缘体270及绝缘体271用作掩模，进行对氧化物230添加金属元素或杂质的处理(在图9B中以箭头表示)。
作为添加金属元素或杂质的添加处理，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。此外，也可以将所添加的杂质及金属元素换称为元素、掺杂剂、离子、供体、受体、杂质或元素等。
另外，也可以通过等离子体处理添加杂质及金属元素。此时，通过利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理，可以添加杂质及金属元素。此外，也可以组合上述处理中的多个处理。
因为将被用作栅电极的导电体260用作掩模，所以只向氧化物230的与导电体260重叠的区域(区域234)的氢及氮的添加得到抑制，可以自对准地设定区域234与区域232的边界。
因为以上述导电体260为掩模的杂质添加处理，所以例如在设置绝缘体274后的工序中形成区域232，因此即使没有为了杂质扩散的足够的热履历，也可以确实地设置区域232。此外，由于杂质扩散，因此区域232也可以与被用作栅电极的导电体260重叠。在此情况下，区域232被用作所谓的重叠区域(也称为Lov区域)。
另外，例如，也可以在形成成为绝缘体273的膜之后，利用离子掺杂法经过成为绝缘体273的膜添加杂质。以覆盖氧化物230、绝缘体250、绝缘体252、导电体260、绝缘体270及绝缘体271的方式设置成为绝缘体273的膜。因此，可以在由绝缘体273保护被用作栅极绝缘体的绝缘体250及绝缘体252的同时添加杂质。
接着，以覆盖氧化物230、绝缘体250、绝缘体252、导电体260、绝缘体270及绝缘体271的方式形成绝缘膜273A及绝缘膜275A(参照图10)。绝缘膜273A及绝缘膜274A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
绝缘膜273A优选利用覆盖性良好的ALD法形成。通过利用ALD法，在因导电体260等而形成的台阶部上也对绝缘体250、绝缘体252、导电体260及绝缘体270的侧面形成厚度均匀的绝缘膜273A。
例如，作为绝缘膜273A，可以使用通过ALD法沉积的金属氧化膜。通过利用ALD法可以形成致密的薄膜。例如，金属氧化物优选包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上。在本实施方式中，作为绝缘体273使用氧化铝。
氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。另外，氧化铪的阻挡性比氧化铝低，但是通过增加其厚度，可以提高阻挡性。例如，通过利用ALD法沉积氧化铪，氧化铪的厚度的控制很容易，可以调节氢及氮的适当的添加量。
因此，通过将氧化铝用于绝缘膜273A时，与绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面接触的区域的厚度优选为0.5nm以上，更优选为3.0nm以上。
另外，作为成为绝缘膜273A的绝缘体优选通过溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。在利用溅射法的情况下，例如，优选利用对向靶材式溅射装置进行成膜。对向靶材式溅射装置可以在被成膜面不暴露于对向的靶材之间的高电场区域的状态下进行成膜，因此被成膜面不容易受到等离子体损伤。因此，可以减轻在形成成为绝缘膜273A的绝缘体时对氧化物230造成的成膜损伤，所以是优选的。可以将使用对向靶材式溅射装置的成膜法称为VDSP(Vapor Deposition SP)(注册商标)。
接着，对绝缘膜275A进行各向异性蚀刻处理，隔着绝缘体273在绝缘体250、绝缘体252、导电体260及绝缘体270的侧面形成绝缘体275。另外，通过去除露出的绝缘膜273A的表面，减薄绝缘膜273A的一部分，来形成绝缘体273(参照图11)。此外，在绝缘体273是氧化铝的情况下，绝缘体273中的减薄区域的厚度优选为3.0nm以下。
作为各向异性蚀刻处理，优选进行干蚀刻处理。由此，去除在大致平行于衬底面的表面上形成的绝缘膜，而可以自对准地形成绝缘体272。
另外，可以利用上述蚀刻，同时进行绝缘膜273A的蚀刻来形成绝缘体273。此外，也可以利用与上述蚀刻不同的蚀刻工序形成绝缘体273。
此外，虽然未图示，但是可以在氧化物230的侧面也留下绝缘膜275A。此时，可以提高在后面的工序中形成的层间膜等的覆盖性。
通过形成以接触于氧化物230的侧面的方式残留有绝缘膜275A的结构体，当在后面的工序中，形成包含作为杂质的元素的绝缘体274且在氧化物230中形成区域231a及区域231b时，绝缘体224和氧化物230的界面区域不被低电阻化，因此可以抑制泄漏电流的产生。
接着，在氧化物230中形成区域231及区域232。区域231及区域232是对作为氧化物230设置的金属氧化物添加杂质而成的区域。区域231的导电性至少比区域234高。
为了对区域231及区域232添加杂质，例如可以添加铟或镓等金属元素以及杂质的至少一个的掺杂剂。作为掺杂剂，可以使用形成上述氧空位的元素或者被氧空位俘获的元素等。例如，作为该元素，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛和稀有气体等。另外，作为稀有气体元素的典型例子，可以举出氦、氖、氩、氪及氙等。
例如，为了对区域231及区域232添加杂质，作为包含掺杂剂的膜，优选隔着绝缘体273在区域231上形成绝缘体274。作为绝缘体274优选使用含有上述元素中的一种或多种的绝缘膜(参照图12)。
具体而言，可以在氧化物230上隔着包含金属氧化物的绝缘体273形成包含氮等成为杂质的元素的绝缘体274。包含氮等成为杂质的元素的绝缘体有时抽出并吸收氧化物230所包含的氧。当氧从氧化物230被抽出时，区域231及区域232中产生氧空位。由于形成绝缘体274时或形成绝缘体274之后的热处理，而绝缘体274的沉积气氛所包含的氢或氮等杂质元素被该氧空位俘获，区域231及区域232低电阻化。就是说，以氧化物230中的与绝缘体274接触的区域为中心由被添加的杂质元素形成氧空位，该杂质元素进入氧空位，由此可以使载流子密度增高并且降低电阻。可认为，此时，杂质还扩散到不与绝缘体274接触的区域232，因此降低电阻。
由此，通过形成绝缘体274可以自对准地形成源区域及漏区域。因此，可以高成品率地形成微型化或高集成化半导体装置。
在此，通过隔着绝缘体273在导电体260的侧面形成绝缘体275，可以抑制在氧化物230中添加到区域231的氮或氢等质元素扩散到区域234。
另外，通过在绝缘体274和氧化物230之间形成绝缘体273，可以抑制氮或氢等杂质元素过多添加到氧化物230。
在此，通过由绝缘体275及绝缘体273覆盖导电体260、绝缘体252及绝缘体250的顶面及侧面，可以防止氮或氢等杂质元素进入导电体260、绝缘体252及绝缘体250中。由此，可以防止氮或氢等杂质元素经过导电体260、绝缘体252及绝缘体250进入被用作晶体管200的沟道形成区域的区域234中。由此，可以提供具有优良的电特性的晶体管200。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体274。
作为绝缘体274，例如可以使用利用CVD法形成的氮化硅、氮氧化硅、氧氮化硅。在本实施方式中，作为绝缘体274使用氮氧化硅。
在作为绝缘体274使用氮氧化硅的情况下，区域231a及区域231b中的氢和氮中至少一种的浓度优选比区域234高。可以利用二次离子质谱分析法(SIMS：Secondary IonMass Spectrometry)测量氢或氮的浓度。在此，作为区域234的氢或氮的浓度，测量氧化物230b的与绝缘体250重叠的区域的中央附近(例如，氧化物230b的从绝缘体250的沟道长度方向的两侧面的距离大致相等的部分)的氢或氮的浓度即可。
此外，也可以与其他掺杂剂的添加方法组合来形成各区域。作为其他掺杂剂的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。注意，也可以将掺杂剂换称为离子、供体、受体、杂质或元素等。
另外，可以在等离子体处理中添加杂质。此时，可以利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理来对区域231及区域232添加掺杂剂。此外，也可以组合上述处理中的多个处理形成各区域等。
例如，通过增高区域231中的上述形成氧空位的元素或者被氧空位俘获的元素的含量，可以提高载流子密度，由此可以降低电阻。或者，例如，在区域231中，通过添加铟等金属元素，增高氧化物230中的铟等金属原子的含量，可以提高电子迁移率，由此可以降低电阻。在添加铟的情况下，至少区域231中的相对于元素M的铟的原子个数比大于区域234中的相对于元素M的铟的原子个数比。
通过在晶体管200中设置区域232,在被用作源区域及漏区域的区域231与形成沟道的区域234之间没有形成高电阻区域，而可以增高晶体管的通态电流并提高晶体管的迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与栅极重叠，由此可以抑制形成不需要的电容。另外，当包括区域232时，可以减小非导通时的泄漏电流。
因此，通过适当地选择各区域的范围，可以根据电路设计容易提供具有符合要求的电特性的晶体管。
接着，可以进行热处理。作为热处理，可以利用上述热处理条件。通过进行热处理，被添加的杂质扩散到氧化物230的区域232而可以增大通态电流。
接着，在绝缘体274上形成绝缘体280。绝缘体280可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtaincoater)法等形成。在本实施方式中，作为该绝缘膜使用氧氮化硅。
接着，去除绝缘体280的一部分。优选以其顶面具有平坦性的方式形成绝缘体280。例如，在作为成为绝缘体280的绝缘膜形成就之后，可以使绝缘体280的顶面具有平坦性。或者，例如，在成膜后，也可以从顶面去除绝缘体等以使绝缘体280的顶面平行于衬底背面等基准面，而使绝缘体280的顶面具有平坦性。将这种处理称为平坦化处理。作为平坦化处理，有CMP处理、干蚀刻处理等。在本实施方式中，作为平坦化处理使用CMP处理。但是，绝缘体280的顶面不一定必须具有平坦性。
接着，在绝缘体280及绝缘体274中形成到达氧化物230的开口(参照图13)。该开口可以利用光刻法形成。另外，以在到达氧化物230的开口中露出氧化物230的侧面的方式形成该开口，以使导电体240a及导电体240b接触于氧化物230的侧面。
在此，例如，也可以将绝缘体280、绝缘体274及绝缘体273用作掩模，进行对氧化物230添加金属元素或杂质的处理(在图13B中以箭头表示)。通过进行该添加金属元素或杂质的处理，可以自对准地形成区域236。区域236优选比区域231进一步低电阻化。通过使区域236低电阻化，可以确保氧化物230和导电体240的足够的欧姆接触。
作为金属元素或杂质的添加处理，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。此外，也可以将所添加的杂质及金属元素换称为元素、掺杂剂、离子、供体、受体、杂质或元素等。
另外，也可以通过等离子体处理添加杂质及金属元素。此时，通过利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理，可以添加杂质及金属元素。此外，也可以组合上述处理中的多个处理。
接着，形成成为导电体240a及导电体240b的导电膜。该导电膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过CMP处理，去除成为导电体240a及导电体240b的导电膜的一部分，使绝缘体280露出。其结果是，上述导电膜只残留在上述开口中，由此可以形成其顶面平坦的导电体240a及导电体240b(参照图1)。
通过上述工序，可以制造包括晶体管200的半导体装置。如图3至图13所示，通过使用本实施方式所示的半导体装置的制造方法可以形成晶体管200。
根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种关态电流小的半导体装置。另外，根据本发明的一个方式，可以提供一种通态电流大的晶体管。另外，根据本发明的一个方式，可以提供一种可靠性高的半导体装置。根据本发明的一个方式可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个方式，可以提供一种功耗降低的半导体装置。另外，根据本发明的一个方式，可以提供一种生产率高的半导体装置。
以上,本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
<半导体装置的变形例子>
下面，参照图14、图15以及图16对包括本发明的一个方式的晶体管200的半导体装置的一个例子进行说明。
各附图A是包括晶体管200的半导体装置的俯视图。各附图B和各附图C是该半导体装置的截面图。在此，各附图B是沿着各附图A中的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。各附图C是沿着各附图A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。为了明确起见，在各附图A的俯视图中省略部分构成要素。
在图14、图15以及图16所示的半导体装置中，对具有与<半导体装置的结构实例>所示的半导体装置的构成要素相同的功能的构成要素附加相同的附图标记。
下面，参照图14、图15以及图16对晶体管200的各构成要素进行说明。在本节中，作为晶体管200的构成材料可以使用在<半导体装置的结构实例>中进行了详细说明的材料。
[半导体装置的变形例子1]
图14所示的晶体管200的与<半导体装置的结构实例>所示的半导体装置的不同之处至少在于：具有没有设置绝缘体273而设置被用作侧面阻挡物的绝缘体272的结构。
具体而言，如图14所示，氧化物230具有直接接触于绝缘体274的区域。例如，当绝缘体274的杂质含量少或者将绝缘体274形成得薄时，绝缘体274与氧化物230没有隔着绝缘体273而直接接触，由此可以使氧化物230的区域231及区域232低电阻化。
此外，可以通过去除绝缘膜273A中的不与绝缘体275及导电体260重叠的区域，形成绝缘体272。在此，通过在绝缘体270上形成绝缘体271，即使绝缘体270上的绝缘膜273A被去除，也可以使绝缘体270残留。另外，通过使由绝缘体250、绝缘体252、导电体260、绝缘体270及绝缘体271构成的结构体的高度高于氧化物230的高度，可以去除氧化物230的侧面的绝缘膜273A。再者，当将氧化物230a、氧化物230b的端部形成为圆形时，可以缩短去除在氧化物230a、氧化物230b的侧面上隔着氧化物230c形成的绝缘膜273A的时间，由此可以更容易地形成绝缘体272。
此外，虽然未图示，但是可以在氧化物230的侧面也留下绝缘膜273A。此时，可以提高在后面的工序中形成的层间膜等的覆盖性。通过在氧化物230的侧面留下绝缘体，有时可以减少进入氧化物230的水或氢等杂质且防止氧从氧化物230向外扩散。
[半导体装置的变形例子2]
图15所示的晶体管200的与<半导体装置的结构实例>所示的半导体装置的不同之处至少在于：氧化物230c的形状。
具体而言，如图15所示，氧化物230c的侧面也可以具有与导电体260的侧面、绝缘体250的侧面及绝缘体252的侧面对齐的面。
此外，可以将绝缘体250、绝缘体252及导电体260用作掩模对氧化物230c进行加工。通过去除区域236上的氧化物230c，导电性高的氧化物230b与导电体260接触，因此可以确保足够的欧姆接触。
[半导体装置的变形例子3]
图16所示的晶体管200的与图15所示的半导体装置的不同之处至少在于：分别形成被用作侧面阻挡物的绝缘体272以及被用作缓冲层的绝缘体273。另外，氧化物230c的形状也不同。
具体而言，如图16所示，氧化物230c的侧面也可以具有位于绝缘体272的侧面的同一面上的面。并且，以覆盖绝缘体275及氧化物230的方式包括被用作缓冲层的绝缘体273。
此外，可以将绝缘体275及导电体260用作掩模对氧化物230c及绝缘体272进行加工。通过去除区域236上的氧化物230c，导电性高的氧化物230b与导电体260接触，因此可以确保足够的欧姆接触。
[半导体装置的变形例子4]
图17所示的晶体管200的与图1所示的半导体装置的不同之处至少在于：绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面的形状。
具体而言，如图17所示，绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面、氧化物230的顶面也可以具有锥形角。通过采用该形状，可以提高绝缘体273及绝缘体274的覆盖性。
本实施方式所示的构成、结构和方法等可以与其他实施方式所示的构成、结构和方法等适当地组合而实施。
(实施方式2)
下面，对包括本发明的一个方式的晶体管200的半导体装置的一个例子进行说明。
<半导体装置的结构实例>
图18A、图18B及图18C是本发明的一个方式的晶体管200、电容器100及晶体管200的周围的俯视图及截面图。另外，在本说明书中，将具有一个电容器及至少一个晶体管的存储装置称为单元。
图18A是具有晶体管200及电容器100的单元600的俯视图。另外，图18B及图18C是单元600的截面图。在此，图18B是沿着图18A中的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。另外，图18C是沿着图18A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。为了明确起见，在图18A的俯视图中省略部分构成要素。
[单元600]
本发明的一个方式的半导体装置包括晶体管200、电容器100以及被用作层间膜的绝缘体280。另外，还包括与晶体管200电连接的被用作插头的导电体240(导电体240a及导电体240b)。
在图18所示的单元600中，通过将晶体管200与电容器100设置在同一层中，可以将晶体管200的部分构成要素兼用作电容器100的部分构成要素。也就是说，晶体管200的部分构成要素有时用作电容器100的部分构成要素。
另外，通过使晶体管200与电容器100的一部分或全部重叠，可以缩小晶体管200的投影面积及电容器100的投影面积的总面积。
通过将与晶体管200电连接的插头或者被用作布线的导电体240b及导电体207(导电体207a及导电体207b)设置在电容器100和晶体管200重叠的区域之下，单元600的微型化或高集成化变容易。另外，导电体207可以与作为晶体管200的构成要素之一的导电体205以同一工序形成，所以可以缩短工序。
根据所需要的电容器100的电容值，可以适当地设计晶体管200及电容器100的布局。
例如，电容器100的面积取决于氧化物230的区域231b与导电体120隔着绝缘体130彼此重叠的区域的面积。因此，在图18A及图18B所示的电容器100中不能获得单元600所需要的电容值的情况下，通过使氧化物230a及氧化物230b的区域231b的A3-A4方向上的宽度大于氧化物230a及氧化物230b的区域234的A3-A4方向上的宽度，可以增加电容值。
另外，例如，也可以使氧化物230的区域231b的A1-A2方向上的长度长于导电体120的A1-A2方向上的长度。在此情况下，可以将导电体240b填埋于绝缘体280。换言之，氧化物230的区域231b与导电体240b可以在氧化物230的区域231b不与导电体120重叠的区域中接触。由此，可以以同一工序形成导电体240a及导电体240b，从而可以缩短工序。
通过具有上述结构可以实现微型化或高集成化。另外，可以提高设计自由度。另外，晶体管200与电容器100可以通过同一工序形成。由此，可以缩短工序，从而可以提高生产率。
[晶体管200]
作为晶体管200的结构，可以采用在上述实施方式中说明的半导体装置所包括的晶体管的结构。注意，图18所示的晶体管200只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
例如，优选在晶体管200中设置绝缘体275。通过采用该结构，可以降低产生在被用作电容器100的电极的导电体120以及在晶体管200中被用作栅电极的导电体260的寄生电容。因此，作为绝缘体275优选使用相对介电常数小的材料。例如，绝缘体275的相对介电常数优选小于4，更优选小于3。作为绝缘体275，例如可以使用氧化硅、氧氮化硅。通过降低寄生电容，晶体管200可以高速地工作。
[电容器100]
如图18所示，电容器100与晶体管200共同使用部分构成要素。在本实施方式中，例示出电容器100，其中将设置在晶体管200的氧化物230中的区域231b用作电容器100的一个电极。
电容器100包括氧化物230的区域231b、区域231上的绝缘体130以及绝缘体130上的导电体120。并且，优选的是，在绝缘体130上以其至少一部分与氧化物230的区域231b重叠的方式配置导电体120。
氧化物230的区域231b被用作电容器100的一个电极，导电体120被用作电容器100的另一个电极。绝缘体130被用作电容器100的电介质。氧化物230的区域231b是其电阻得到降低的导电氧化物。因此，氧化物230的区域231b可以被用作电容器100的一个电极。
此外，也可以对相当于上述晶体管中的绝缘体273及绝缘体274的绝缘体进行加工来设置绝缘体130。另外，绝缘体130(相当于绝缘体273及绝缘体274的绝缘体)也可以与晶体管200及绝缘体224接触地残留。
另外，通过利用离子掺杂法或等离子体处理等对氧化物230的区域231添加掺杂剂，可以不设置相当于绝缘体274的绝缘体而作为电介质另行设置绝缘体130。作为绝缘体130，例如，可以使用氧化铝或氧氮化硅的单层或叠层。
作为导电体120优选使用以钨、铜或铝为主要成分的导电材料。另外，虽然未图示，但是导电体120可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层。
<单元阵列的结构>
图19A以及图20示出本实施方式的单元阵列的一个例子。例如，通过将图17所示的包括晶体管200及电容器100的单元600以行列状或矩阵状配置可以构成单元阵列。
图19A示出将图17所示的单元600以矩阵状配置的一个方式的电路图。在图19A中，在行方向上相邻的单元600中的晶体管的源极和漏极中的一个电连接到共同的BL(BL01、BL02及BL03)。另外，该BL还与在列方向上配置的单元中的晶体管的源极和漏极中的一个电连接。另一方面，在行方向上相邻的单元600中的晶体管的第一栅极电连接到不同的WL(WL01至WL06)。另外，可以在各单元600中的晶体管中设置第二栅极BG。可以根据对BG施加的电位控制晶体管的阈值。另外，单元600中的电容器的第一电极与晶体管的源极和漏极中的另一个电连接。此时，电容器的第一电极有时由晶体管的部分构成要素构成。另外，单元600中的电容器的第二电极与PL电连接。
图19B是作为图19A中的行的一部分抽出包括与WL04和BL02电连接的单元600a以及与WL03和BL02电连接的单元600b的电路610的截面图。图19B示出单元600a及单元600b的截面图。
单元600a包括晶体管200a及电容器100a。单元600b包括晶体管200b及电容器100b。
晶体管200a的源极和漏极中的一个及晶体管200b的源极和漏极中的一个都电连接到BL02。
通过采用上述结构，使与源极和漏极中的一个电连接的布线共同化，由此可以进一步减小单元阵列的占有面积。
图20A示出将图17所示的单元600以矩阵状配置的电路的与图19A不同的方式的电路图。在图20A中，在行方向上配置的单元600中的晶体管的第一栅极电连接到共同的WL(WL01、WL02及WL03)。另外，在列方向上配置的单元中的晶体管的源极和漏极中的一个电连接到共同的BL(BL01至BL06)。另外，可以在各单元600中的晶体管中设置第二栅极BG。可以根据对BG施加的电位控制晶体管的阈值。另外，单元600中的电容器的第一电极与晶体管的源极和漏极中的另一个电连接。此时，电容器的第一电极有时由晶体管的部分构成要素构成。另外，单元600中的电容器的第二电极与PL电连接。
图20B是作为图20A中的行的一部分抽出包括与WL02和BL03电连接的单元600a以及与WL02和BL04电连接的单元600b的电路620的截面图。图20B示出单元600a及单元600b的截面图。
单元600a包括晶体管200a及电容器100a。单元600b包括晶体管200b及电容器100b。
本实施方式所示的构成、结构和方法等可以与其他实施方式所示的构成、结构和方法等适当地组合而实施。
(实施方式3)
在本实施方式中，参照图21至图24说明半导体装置的一个方式。
<存储装置1>
图21及图22所示的存储装置包括晶体管300、晶体管200及电容器100。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将该晶体管用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
在图21及图22所示的存储装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。
通过使图21及图22所示的存储装置具有能够保持晶体管300的栅极的电位的特征，可以如下所示那样进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将布线1004的电位设定为使晶体管200处于导通状态的电位而使晶体管200处于导通状态。由此，布线1003的电位施加到与晶体管300的栅极及电容器100的一个电极电连接的节点FG。换言之，对晶体管300的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，通过将布线1004的电位设定为使晶体管200处于非导通状态的电位而使晶体管200处于非导通状态，使电荷保持在节点FG(保持)。
在晶体管200的关态电流较小时，节点FG的电荷被长期间保持。
接着，对数据的读出进行说明。当在对布线1001施加规定的电位(恒电位)的状态下对布线1005施加适当的电位(读出电位)时，布线1002具有对应于保持在节点FG中的电荷量的电位。这是因为：在晶体管300为n沟道型晶体管的情况下，对晶体管300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管300处于“导通状态”所需要的布线1005的电位。由此，通过将布线1005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，若布线1005的电位为V0(＞Vth_H)，晶体管300则成为“导通状态”。另一方面，当节点FG被供应低电平电荷时，即便布线1005的电位为V0(＜Vth_L)，晶体管300也保持“非导通状态”。因此，通过辨别布线1002的电位，可以读出节点FG所保持的数据。
<存储装置1的结构>
如图21所示，本发明的一个方式的存储装置包括晶体管300、晶体管200及电容器100。晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。
晶体管300设置在衬底311上，并包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313；以及被用作源区域或漏区域的低电阻区域314a及低电阻区域314b。
晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
另外，由于导电体的材料决定功函数，所以通过改变导电体的材料，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图21所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
在此，图24B示出图21中的以W1-W2表示的晶体管300的W宽度方向上的截面图。在图24B所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，隔着绝缘体315以覆盖半导体区域313的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的上部接触的方式具有被用作用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸形状的半导体膜。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管200的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
另外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容器100或晶体管200电连接的导电体328、导电体330等。另外，导电体328及导电体330被用作插头或布线。注意，有时使用同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且该导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图21中，依次层叠有绝缘体350、绝缘体352及绝缘体354。另外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356被用作插头或布线。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。另外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
另外，也可以在绝缘体350及导电体356上形成布线层。例如，在图21中，依次层叠有绝缘体360、绝缘体362及绝缘体364。另外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366被用作插头或布线。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
另外，也可以在绝缘体364及导电体366上形成布线层。例如，在图21中，依次层叠有绝缘体370、绝缘体372及绝缘体374。另外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376被用作插头或布线。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
另外，也可以在绝缘体374及导电体376上形成布线层。例如，在图21中，依次层叠有绝缘体380、绝缘体382及绝缘体384。另外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386被用作插头或布线。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
另外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
在绝缘体384上依次层叠有绝缘体210、绝缘体212、绝缘体214及绝缘体216。作为绝缘体210、绝缘体212、绝缘体214及绝缘体216中的任何一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体210及绝缘体214，优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管200的区域中的具有阻挡性的膜。因此，绝缘体210及绝缘体214可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管200之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体210及绝缘体214优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管200中。另外，氧化铝可以抑制氧从构成晶体管200的氧化物释放。因此，氧化铝适合用作晶体管200的保护膜。
例如，作为绝缘体212及绝缘体216，可以使用与绝缘体320同样的材料。此外，通过由介电常数较低的材料形成层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体212及绝缘体216，可以使用氧化硅膜和氧氮化硅膜等。
另外，在绝缘体210、绝缘体212、绝缘体214及绝缘体216中埋入有导电体218、构成晶体管200的导电体等。此外，导电体218被用作与电容器100或晶体管300电连接的插头或布线。导电体218可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体210及绝缘体214接触的区域的导电体218优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
在绝缘体216的上方设置有晶体管200。另外，作为晶体管200，可以使用上述实施方式中说明的半导体装置所包括的晶体管。注意，图21所示的晶体管200只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在晶体管200的上方设置绝缘体280。
在绝缘体280上设置有绝缘体282。绝缘体282优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体282可以使用与绝缘体214同样的材料。例如，作为绝缘体282优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管200中。另外，氧化铝可以抑制氧从构成晶体管200的氧化物释放。因此，氧化铝适合用作晶体管200的保护膜。
此外，在绝缘体282上设置有绝缘体286。作为绝缘体286可以使用与绝缘体320同样的材料。此外，通过由介电常数较低的材料形成层间膜，可以减少产生在布线之间的寄生电容。例如，作为绝缘体286，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体220、绝缘体222、绝缘体280、绝缘体282及绝缘体286中埋入导电体246及导电体248等。
导电体246及导电体248被用作与电容器100、晶体管200或晶体管300电连接的插头或布线。导电体246及导电体248可以使用与导电体328及导电体330同样的材料形成。
接着，在晶体管200的上方设置有电容器100。电容器100包括导电体110、导电体120及绝缘体130。
此外，也可以在导电体246及导电体248上设置导电体112。导电体112被用作与电容器100、晶体管200或晶体管300电连接的插头或者布线。导电体110被用作电容器100的电极。此外，可以同时形成导电体112及导电体110。
作为导电体112及导电体110可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图21中，导电体112及导电体110具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
此外，在导电体112及导电体110上作为电容器100的介电质设置绝缘体130。绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等的叠层或单层。
例如，绝缘体130可以使用氧氮化硅等绝缘强度高的材料。通过采用该结构，电容器100由于包括绝缘体130，所以可以提高绝缘强度，并可以抑制电容器100的静电破坏。
在绝缘体130上以与导电体110重叠的方式设置导电体120。作为导电体120可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体120时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体120及绝缘体130上设置有绝缘体150。绝缘体150可以使用与绝缘体320同样的材料形成。另外，绝缘体150可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以在抑制使用包含氧化物半导体的晶体管的半导体装置的电特性变动的同时提高可靠性。另外，可以提供一种通态电流大的包含氧化物半导体的晶体管。另外，可以提供一种关态电流小的包含氧化物半导体的晶体管。另外，可以提供一种功耗得到减少的半导体装置。
<存储装置1的变形例子1>
下面，参照图22对本发明的一个方式的存储装置的一个例子进行说明。
图22A是包括电容器100、晶体管200及晶体管300的存储装置的截面图。另外，在图22所示的存储装置中，对具有与上述实施方式及<存储装置1的结构>所示的半导体装置及存储装置的构成要素相同的功能的构成要素附加相同的附图标记。
如图22所示，存储装置200在包括上述实施方式中说明的单元600这一点上与<存储装置1的结构>所示的存储装置不同。
具体而言，如图22所示，包括单元600，该单元600共同使用电容器100的部分构成要素以及晶体管200的部分构成要素代替电容器100及晶体管200。
在上述结构中，由于单元600与晶体管300的一部分或全部重叠，所以可以减小存储装置的投影面积的总面积。因此，容易进行单元600的微型化或者高集成化。另外，可以缩短工序。
<存储装置1的变形例子2>
另外，图23及图24A示出本实施方式的变形例子的一个例子。
通过集成图21所示的存储装置作为存储单元，可以构成存储单元阵列。例如，在图24A所示的电路图中，可以以存储单元成为矩阵状的方式设置多个存储装置。图23是在图21所示的存储装置中集成晶体管200时的存储单元阵列的截面图的一个例子。
图23及图24A是集成包括晶体管300a、晶体管200a及电容器100a的存储装置以及包括晶体管300b、晶体管200b及电容器100b的存储装置而成的存储单元阵列。
例如，如图23所示，可以重叠地设置晶体管200a和晶体管200b。另外，可以设置晶体管300a和晶体管300b共同使用的SL线。例如，通过作为SL线设置晶体管300a和晶体管300b共同使用的区域314a，不需要形成布线或插头，可以缩短工序。另外，由于该结构，因此可以实现半导体装置的小面积化、高集成化以及微型化。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式4)
下面，说明包括根据本发明的一个方式的电容器100、晶体管200及晶体管400的半导体装置的一个例子。
<半导体装置的结构实例>
图25A和图25B是根据本发明的一个方式的晶体管200及晶体管400外围的截面图，图26是该半导体装置的俯视图。另外，在图26的俯视图中，为了明确起见而省略一部分的要素进行图示。
图25A是沿着图26中的点划线A1-A2的部分的截面图，也是晶体管200及晶体管400的沟道长度方向的截面图。此外，图25B是沿着图26中的点划线A3-A4的部分的截面图，也是晶体管200的沟道宽度方向上的截面图。
形成在衬底201上的晶体管200及晶体管400具有彼此不同的结构。例如，当背栅极电位及顶栅极电位为0V时，晶体管400的漏极电流(Icut)可以比晶体管200小。在本说明书等中，Icut是指控制晶体管的开关工作的栅极的电位为0V时的漏极电流。
可以使用晶体管400作为开关元件，来控制晶体管200的背栅极的电位。由此，通过在使晶体管200的背栅极连接的节点具有所希望的电位之后使晶体管400成为关闭状态，可以抑制与晶体管200的背栅极连接的节点的电荷消失。
以下，使用图25以及图26说明晶体管200和晶体管400的结构。已在<半导体装置的构成材料>中详细地说明晶体管200和晶体管400的构成材料。
本发明的一个方式的半导体装置包括晶体管200、被用作层间膜的绝缘体210、绝缘体212及绝缘体280。另外，该半导体装置还包括与晶体管200电连接且被用作布线的导电体203(导电体203a及导电体203b)及被用作插头的导电体240(导电体240a及导电体240b)。另外，该半导体装置还包括与晶体管400电连接且被用作布线的导电体403(导电体403a及导电体403b)及被用作插头的导电体440(导电体440a及导电体440b)。
作为导电体203，以与绝缘体212的开口的内壁接触的方式形成有导电体203a，在其内侧形成有导电体203b，并且，作为导电体403，以与绝缘体212的开口的内壁接触的方式形成有导电体403a，在其内侧形成有导电体403b。在此，可以使导电体203及导电体403的顶面的高度与绝缘体212的顶面的高度大致相同。
以与绝缘体280、绝缘体282及绝缘体286的开口的内壁接触的方式形成导电体240及导电体440。在此，可以使导电体240及导电体440的顶面的高度与绝缘体286的顶面的高度大致相同。
虽然在附图中，被用作布线或插头的导电体具有两层的叠层结构，但是，本发明不局限于此。例如，也可以具有单层或三层以上的叠层结构。
[晶体管200]
如图25所示，晶体管200是在沟道形成区域中含有金属氧化物的晶体管，可以使用在上述实施方式中示出的晶体管。
[晶体管400]
接着，说明具有与晶体管200不同的电特性的晶体管400。晶体管400优选与上述晶体管200同时制造并形成在与晶体管200相同的层中。在同时制造晶体管200和晶体管400的情况下，无需增加多余的工序就可以形成晶体管400。
如图25A所示，晶体管400包括：配置在衬底201上的绝缘体210及绝缘体212；以埋入绝缘体214及绝缘体216中的方式配置的导电体405(导电体405a及导电体405b)；配置在绝缘体216和导电体405上的绝缘体220；配置在绝缘体220上的绝缘体222；配置在绝缘体222上的绝缘体424；配置在绝缘体424上的氧化物430a1及氧化物430a2；以与氧化物430a1的顶面接触的方式配置的氧化物430b1；以与氧化物430a2的顶面接触的方式配置的氧化物430b2；以与绝缘体424的顶面、氧化物430a1及氧化物430a2的侧面和顶面、以及以氧化物430b1及氧化物430b2的侧面和顶面接触的方式配置的氧化物430c；配置在氧化物430c上的绝缘体450；配置在绝缘体450上的绝缘体452；配置在绝缘体452上的导电体460a；配置在导电体460a上的导电体460b；配置在导电体460b上的绝缘体470；配置在绝缘体470上的绝缘体471；以与绝缘体450、绝缘体452、导电体460a及导电体460b、绝缘体470及绝缘体471的侧面接触并与氧化物430接触的方式配置的绝缘体273；隔着绝缘体273配置在导电体460的侧面的绝缘体475；以及隔着绝缘体273配置在氧化物430上的绝缘体274。
以下，有时将氧化物430a1、氧化物430a2、氧化物430b1、氧化物430b2及氧化物430c总称为氧化物430。注意，在晶体管400中示出了导电体460a和导电体460b的叠层结构，但是本发明不局限于此。例如，可以采用只设置有导电体460b的结构。
在此，构成晶体管400的导电体、绝缘体及氧化物可以以与构成相同层的晶体管200的导电体、绝缘体及氧化物相同的工序形成。因此，导电体405(导电体405a及导电体405b)对应于导电体205(导电体205a及导电体205b)，氧化物430(氧化物430a1、氧化物430a2、氧化物430b1、氧化物430b2及氧化物430c)对应于氧化物230(氧化物230a、氧化物230b及氧化物230c)，绝缘体450对应于绝缘体250，绝缘体452对应于绝缘体252，导电体460(导电体460a及导电体460b)对应于导电体260(导电体260a及导电体260b)，绝缘体470对应于绝缘体270，绝缘体471对应于绝缘体271，绝缘体475对应于绝缘体275。因此，这些构成晶体管400的导电体、绝缘体及氧化物可以使用与晶体管200相同的材料形成，并可以参照晶体管200的结构。
氧化物430c优选以覆盖氧化物430a1、氧化物430b1、氧化物430a2及氧化物430b2的方式形成。氧化物430a1的侧面和氧化物430b1的侧面优选大致对齐，氧化物430a2的侧面和氧化物430b2的侧面优选大致对齐。例如，氧化物430c以与氧化物430a1及氧化物430a2的侧面、氧化物430b1及氧化物430b2的顶面及侧面以及绝缘体424的顶面的一部分接触的方式形成。在此，当从顶面看氧化物430c时，氧化物430c的侧面位于氧化物430a1的侧面、氧化物430b1的侧面、氧化物430a2的侧面及氧化物430b2的侧面的外侧。
氧化物430a1及氧化物430b1与氧化物430a2及氧化物430b2以隔着导电体405、绝缘体450、绝缘体452及导电体460彼此相对的方式形成。
在氧化物430b1的侧面与氧化物430b1的顶面及氧化物430b2的侧面与氧化物430b2的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物430b1的端部或氧化物430b2的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。
氧化物430具有隔着绝缘体273与绝缘体275或绝缘体274重叠的区域，该区域及其附近与晶体管200的区域231及区域232同样地被低电阻化。氧化物430具有与导电体440接触的区域，该区域与晶体管200的区域236同样地被低电阻化。因此，氧化物430a1、氧化物430b1及氧化物430c的一部分或者氧化物430a2、氧化物430b2及氧化物430c的一部分可以被用作晶体管400的接合区域、源区域或漏区域。
氧化物430c中的夹在氧化物430a1及氧化物430b1与氧化物430a2及氧化物430b2之间的区域被用作沟道形成区域。在此，优选使氧化物430a1及氧化物430b1与氧化物430a2及氧化物430b2之间的距离大，例如优选大于晶体管200的导电体260的沟道长度方向的长度。由此，可以减少晶体管400的关态电流。
晶体管400中的氧化物430c可以使用与晶体管200中的氧化物230c相同的材料而形成。也就是说，作为氧化物430c，可以使用能够用作氧化物230a或氧化物230b的金属氧化物。例如，当作为氧化物430c使用In-Ga-Zn氧化物时，可以将In、Ga和Zn的原子个数比设定为In:Ga:Zn＝1:1:1、In:Ga:Zn＝1:3:2、In:Ga:Zn＝4:2:3或In:Ga:Zn＝1:3:4等。
此外，将氧化物430c用于沟道形成区域的晶体管优选具有与将氧化物230b用于沟道形成区域的晶体管不同的电特性。因此，例如，在氧化物430c和氧化物230b中，氧化物的材料、氧化物中的元素的含有比率、氧化物的厚度和形成在氧化物中的沟道形成区域的宽度及长度等中的任一个优选不同。
下面，说明作为氧化物430c使用与氧化物230c相同的金属氧化物的情况。例如，作为氧化物430c，优选使用绝缘性较高且In的原子个数比较小的金属氧化物。在作为氧化物430c使用这种金属氧化物的情况下，可以使氧化物430c的构成元素中的元素M的原子个数比大于氧化物230b的构成元素中的元素M的原子个数比。另外，在氧化物430c中，可以使元素M与In的原子个数比大于氧化物230b的元素M与In的原子个数比。因此，可以使晶体管400的阈值电压大于0V，降低关态电流，并且使栅极电压为0V的时的漏极电流极小。
优选的是，与晶体管200中的氧化物230c等相同，被用作晶体管400的沟道形成区域的氧化物430c的氧空位减少且氢或水等杂质也减少。因此，可以使晶体管400的阈值电压大于0V，降低关态电流，并且使栅极电压为0V的时的漏极电流极小。
另外，使用氧化物430c的晶体管400的阈值电压优选大于其第二栅电极不被供应负电位的晶体管200的阈值电压。为了使晶体管400的阈值电压大于晶体管200的阈值电压，例如，作为用于晶体管200的氧化物230b的金属氧化物，优选使用In的原子个数比大于用作氧化物230a及氧化物430c的金属氧化物的金属氧化物。
此外，晶体管400的氧化物430a1及氧化物430b1与氧化物430a2及氧化物430b2之间的距离优选大于晶体管200的区域234的宽度。因此，可以使晶体管400的沟道长度大于晶体管200的沟道长度，所以可以使晶体管400的阈值电压大于其第二栅电极不被供应负电位的晶体管200的阈值电压。
此外，在晶体管400中，沟道形成区域形成在氧化物430c中，在晶体管200中，沟道形成区域形成在氧化物230a、氧化物230b及氧化物230c中。因此，可以使晶体管400的沟道形成区域中的氧化物430的厚度小于晶体管200的沟道形成区域中的氧化物230的厚度。由此，可以使晶体管400的阈值电压大于其第二栅电极不被供应负电位的晶体管200的阈值电压。
[电容器100]
此外，也可以采用在晶体管200及晶体管400上设置电容器100的结构。在本实施方式中，示出使用电连接于晶体管200的导电体110形成电容器100的例子。
优选在导电体110、多个导电体112上配置绝缘体130。绝缘体130例如可以使用氧化铝或氧氮化硅的单层或叠层。
再者，优选在绝缘体130上以其至少一部分与导电体110重叠的方式配置导电体120。与导电体110等同样，导电体120优选使用以钨、铜或铝为主要成分的导电材料。此外，虽然未图示，但是导电体120也可以为叠层结构，例如可以为钛、氮化钛与上述导电材料的叠层。此外，导电体120也可以与导电体203等同样地以嵌入在形成于绝缘体中的开口中的方式形成。
导电体110被用作电容器100的一个电极，导电体120被用作电容器100的另一个电极。绝缘体130被用作电容器100的介电质。
此外，优选在绝缘体130及导电体120上配置绝缘体150。作为绝缘体150，可以使用能够用作绝缘体280的绝缘体。
[半导体装置的电路图]
在此，图33A示出电路图，该电路图示出本实施方式所示的半导体装置中的晶体管200、晶体管400及电容器100的连接关系的一个例子。另外，图33B示出将图33A所示的布线1003至布线1010等对应于图33A的截面图。
如图33A和图33B所示，在晶体管200中，栅极与布线1004电连接，源极和漏极中的一个与布线1003电连接，源极和漏极中的另一个与电容器100的一个电极电连接。此外，电容器100的另一个电极与布线1005电连接。此外，晶体管400的漏极与布线1010电连接。另外，如图33A和图33B所示，晶体管200的背栅极、晶体管400的源极、顶栅极及背栅极通过布线1006、布线1007、布线1008及布线1009电连接。
在此，通过向布线1004供应电位，可以控制晶体管200的开启状态、关闭状态。通过使晶体管200成为开启状态并向布线1003供应电位，可以将电荷通过晶体管200供应到电容器100。此时，通过使晶体管200成为关闭状态，可以保持供应到电容器100的电荷。此外，通过向布线1005供应任意的电位，可以因电容耦合而控制晶体管200与电容器100的连接部分的电位。例如，当向布线1005供应接地电位时，容易保持上述电荷。另外，当向布线1010供应负电位时，可以通过晶体管400向晶体管200的背栅极供应负电位，使晶体管200的阈值电压大于0V，减少关态电流，使栅极电压为0V的时的漏极电流极小。
如图33A所示，通过采用连接晶体管400的顶栅极及背栅极与源极(二极管连接)并使晶体管400的源极与晶体管200的背栅极连接的结构，可以由布线1010控制晶体管200的背栅极电位。当保持晶体管200的背栅极的负电位时，晶体管400的顶栅极与源极之间的电位差以及背栅极与源极之间的电位差成为0V。因为晶体管400的栅极电压为0V的时的漏极电流极小，晶体管400的阈值电压大于晶体管200，所以通过采用该结构，即使没有向晶体管400供电也可以长时间保持晶体管200的背栅极的负电位。
再者，通过保持晶体管200的背栅极的负电位，即使向晶体管200没有供电也可以将晶体管200的栅极电压为0V的时的漏极电流保持为极小。也就是说，即使向晶体管200及晶体管400没有供电也可以在电容器100中长时间保持电荷。例如，通过将这种半导体装置用作存储元件，可以在没有供电的状态下进行长时间的存储保持。由此，可以提供一种刷新工作的频率少或者不需要刷新工作的存储装置。
注意，晶体管200、晶体管400及电容器100的连接关系不局限于图33A和图33B所示的连接关系。可以根据所需要的电路结构适当地改变连接关系。
<半导体装置的制造方法>
接着，参照图27至图32说明包括本发明的晶体管200及晶体管400的半导体装置的制造方法。在图27至图32中，各附图的A是沿着图26中的点划线A1-A2的部分的截面图。在图27至图32中，各附图的B是沿着图26中的点划线A3-A4的部分的截面图。
首先，准备衬底201，在衬底201上形成绝缘体210。可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或ALD(Atomic Layer Deposition)法等形成绝缘体210。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，在利用ALD法的成膜时不产生等离子体损伤，所以能够得到缺陷较少的膜。ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。另外，杂质的定量可以利用X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响而具有良好的台阶覆盖性。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于要覆盖纵横比高的开口部的表面的情况等。但是，ALD法的沉积速度比较慢，所以有时优选与CVD法等沉积速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法及ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过在形成膜的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形成膜时，与使用多个成膜室进行成膜的情况相比可以以传送及调整压力所需的时间的部分缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体210，利用溅射法形成氧化铝。绝缘体210也可以采用多层结构。例如可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成另一氧化铝的结构。或者，也可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上形成另一氧化铝的结构。
接着，在绝缘体210上形成绝缘体212。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体212。在本实施方式中，作为绝缘体212，通过CVD法形成氧化硅。
接着，在绝缘体212中形成到达绝缘体210的开口。开口例如包括槽或狭缝等。有时将形成有开口的区域称为开口部。在形成开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。作为绝缘体210，优选选择在对绝缘体212进行蚀刻以形成槽时用作蚀刻阻挡膜的绝缘体。例如，当作为形成槽的绝缘体212使用氧化硅膜时，作为绝缘体210可以使用氮化硅膜、氧化铝膜、氧化铪膜作为被用作蚀刻阻挡膜的绝缘体。
在形成开口后，形成成为导电体203a及导电体403a的导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体203a及导电体403a的导电体。
在本实施方式中，作为成为导电体203a及导电体403a的导电膜，利用溅射法形成氮化钽或者在氮化钽上层叠氮化钛而成的膜。通过作为导电体203a及导电体403a使用这种金属氮化物，即使作为后面说明的导电体203b及导电体403b使用铜等容易扩散的金属，也可以防止该金属经过导电体203a及导电体403a扩散到外部。
接着，在成为导电体203a及导电体403a的导电膜上形成成为导电体203b及导电体403b的导电膜。该导电膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为成为导电体203b及导电体403b的导电膜，形成铜等低电阻导电材料。
接着，通过进行CMP处理，去除成为导电体203a及导电体403a的导电膜以及成为导电体203b及导电体403b的导电膜的一部分，使绝缘体212露出。其结果是，只在开口部残留成为导电体203a及导电体403a的导电膜以及成为导电体203b及导电体403b的导电膜。由此，可以形成其顶面平坦的包括导电体203a及导电体203b的导电体203、包括导电体403a及导电体403b的导电体403。注意，有时由于该CMP处理而绝缘体212的一部分被去除。
接着，在绝缘体212、导电体203及导电体403上形成绝缘体214。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体214。在本实施方式中，作为绝缘体214，通过CVD法形成氮化硅。如此，通过作为绝缘体214使用氮化硅等不容易透过铜的绝缘体，即使作为导电体203b使用铜等容易扩散的金属，也可以防止该金属扩散到绝缘体214的上方的层。
接着，在绝缘体214上形成绝缘体216。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体216。在本实施方式中，作为绝缘体216，通过CVD法形成氧化硅。
接着，在绝缘体214及绝缘体216中形成到达导电体203及导电体403的开口。在形成开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。
在形成开口后，形成成为导电体205a及导电体405a的导电膜。成为导电体205a及导电体405a的导电膜优选包含具有抑制氧的透过的功能的导电材料。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为导电体205a及导电体405a的导电膜。
在本实施方式中，作为成为导电体205a及导电体405a的导电膜，利用溅射法形成氮化钽。
接着，在成为导电体205a及导电体405a的导电膜上形成成为导电体205b及导电体405b的导电膜。该导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为成为导电体205b及导电体405b的导电膜，利用CVD法形成氮化钛，并且在该氮化钛上利用CVD法形成钨。
接着，通过进行CMP处理，去除成为导电体205a及导电体405a的导电膜以及成为导电体205b及导电体405b的导电膜的一部分，使绝缘体216露出。其结果是，只在开口部残留成为导电体205a、导电体405a、导电体205b及导电体405b的导电膜。由此，可以形成其顶面平坦的包括导电体205a及导电体205b的导电体205、其顶面平坦的包括导电体405a及导电体405b的导电体405。注意，有时由于该CMP处理而绝缘体212的一部分被去除。
接着，在绝缘体216、导电体205及导电体405上形成绝缘体220。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体220。
在本实施方式中，作为绝缘体220利用CVD法形成氧化硅。
接着，在绝缘体220上形成绝缘体222。作为绝缘体222，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。另外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，晶体管200的周围的结构体所包含的氢及水没有通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体222。
在本实施方式中，作为绝缘体222利用ALD法形成氧化铪。
接着，在绝缘体222上形成成为绝缘体224及绝缘体424的绝缘膜。可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为绝缘体224及绝缘体424的绝缘膜。
在本实施方式中，作为成为绝缘体224及绝缘体424的绝缘膜利用CVD法形成氧化硅。
接着，优选进行热处理。热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。第一热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。第一热处理也可以在减压状态下进行。或者，第一热处理也可以在氮或惰性气体气氛下进行热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体气氛下，进行热处理。
通过上述热处理，过剩氧从绝缘体222添加到成为绝缘体224及绝缘体424的绝缘膜，可以容易在成为绝缘体224及绝缘体424的绝缘膜中形成过剩氧区域。
另外，该热处理也可以在形成绝缘体220后以及形成绝缘体222后的各时序分别进行。该热处理可以使用上述热处理条件，但是形成绝缘体220后的热处理优选在包含氮的气氛下进行。通过上述热处理，可以去除成为绝缘体224及绝缘体424的绝缘膜所包含的水或氢等杂质。
在此，为了在成为绝缘体224、绝缘体424的绝缘膜中形成过剩氧区域，也可以在减压状态下进行包含氧的等离子体处理。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(RadioFrequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。另外，通过适当地选择该等离子体处理的条件，可以去除绝缘体224所包含的氢或水等杂质。此时，也可以不进行热处理。
接着，在成为绝缘体224及绝缘体424的绝缘膜上依次形成成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜、以及成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜。优选在不暴露于大气环境的情况下连续地形成上述氧化膜。通过如上所述那样形成膜，由于可以防止来自大气环境的杂质或水分附着于成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜、以及成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜上，所以可以保持成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜与成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜的界面附近的清洁。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜以及成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜。
例如，在利用溅射法形成成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜以及成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高溅射气体所包含的氧的比率，可以增加在形成的氧化膜中的过剩氧。另外，在利用溅射法形成上述氧化膜的情况下，可以使用上述In-M-Zn氧化物靶材。
尤其是，在形成成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜时，有时溅射气体所包含的氧的一部分供应给成为绝缘体224及绝缘体424的绝缘膜。此外，成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
此外，在利用溅射法形成成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下、优选为5％以上且20％以下的情况下进行成膜时，形成氧缺乏型金属氧化物。将氧缺乏型金属氧化物用于沟道形成区域的晶体管可以具有较高的场效应迁移率。
在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的靶材形成成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜。另外，利用溅射法使用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材形成成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜。上述氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子个数比来形成。
接着，也可以进行热处理。作为热处理，可以利用上述热处理条件。通过进行热处理，可以去除成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜以及成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜中的水或氢等杂质等。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜及成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜加工为岛状来形成氧化物230a及氧化物230b的叠层结构、氧化物430a1及氧化物430b1的叠层结构以及氧化物430a2及氧化物430b2的叠层结构(参照图27A和图27B)。注意，在该工序中，有时成为绝缘体224、绝缘体424的绝缘膜的一部分被去除。
在此，以其至少一部分与导电体205重叠的方式形成氧化物230a及氧化物230b。氧化物230a及氧化物230b的侧面优选与成为绝缘体224的绝缘膜的顶面大致垂直。当氧化物230a及氧化物230b的侧面与成为绝缘体224的绝缘膜的顶面大致垂直时，在设置多个晶体管200时可以实现晶体管200的小面积化和高密度化。可以采用氧化物230a及氧化物230b的侧面和成为绝缘体224的绝缘膜的顶面所形成的角度为锐角的结构。此时，氧化物230a及氧化物230b的侧面和成为绝缘体224的绝缘膜的顶面所形成的角度越大越好。
在氧化物230a及氧化物230b的侧面和氧化物230b的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物230b的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。
在氧化物430a1及氧化物430b1的侧面和氧化物430b1的顶面之间、以及氧化物430a2及氧化物430b2的侧面和氧化物430b2的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在氧化物430b1的端部或氧化物430b2的端部，弯曲面的曲率半径优选为3nm以上且10nm以下，更优选为5nm以上且6nm以下。
通过使端部不具有角，可以提高后面的形成工序中的膜的覆盖性。
该氧化膜的加工可以利用光刻法进行。另外，该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微型加工。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。另外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，不需要上述抗蚀剂曝光用掩模。另外，作为去除曝光后的抗蚀剂掩模的方法，既可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。对成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜以及成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜进行的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在对上述氧化膜进行蚀刻后通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后面的工序或者可以在后面的工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型一个电极施加高频功率的结构。或者，也可以采用对平行平板型一个电极施加不同的多个高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频功率的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频功率的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：InductivelyCoupled Plasma)蚀刻装置等。
通过进行上述干蚀刻等处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a、氧化物230b等的表面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等，进行洗涤。作为洗涤方法，有使用洗涤液等的湿式清洁、使用等离子体的等离子处理以及使用热处理的洗涤等，可以适当地组合上述洗涤。
作为湿式清洁，可以使用用碳酸水或纯水稀释草酸、磷酸或氢氟酸等的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。在本实施方式中，使用纯水或碳酸水进行超声波洗涤。
接着，也可以进行热处理。作为热处理，可以利用上述热处理条件。
接着，在包括成为绝缘体224及绝缘体424的绝缘膜、氧化物230a及氧化物230b的叠层结构、包括氧化物430a1及氧化物430b1的叠层结构以及包括氧化物430a2及氧化物430b2的叠层结构上形成氧化膜230C(参照图27C及图27D)。可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成该氧化膜。
氧化膜230C既可以以与成为氧化物230a的氧化膜相同的形成条件形成，又可以以与成为氧化物230b的氧化膜相同的形成条件形成。另外，可以组合这些条件形成氧化膜230C。
在本实施方式中，利用溅射法利用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材形成氧化膜230C。此时，氧的比例可以为70％以上，优选为80％以上，更优选为100％。
可以根据成为氧化物230c及氧化物430c的氧化膜被要求的特性利用与成为氧化物230a、氧化物430a1及氧化物430a2的氧化膜相同的形成方法或与成为氧化物230b、氧化物430b1及氧化物430b2的氧化膜相同的形成方法形成氧化膜230C。在本实施方式中，成为氧化物230c及氧化物430c的氧化膜利用溅射法并使用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材形成。
接着，将氧化膜230C加工为岛状来形成具有氧化物230c的氧化物230及氧化物430c(参照图28A及图28B)。在此，氧化物230c优选覆盖氧化物230a及氧化物230b形成。氧化物430c优选覆盖氧化物430a1、氧化物430b1、氧化物430a2及氧化物430b2形成。加工可以利用光刻法进行。另外，该加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微型加工。此外，在光刻法中，也可以使用硬掩模代替抗蚀剂掩模。
接着，依次形成绝缘膜250A、绝缘膜252A、导电膜260A、导电膜260B、绝缘膜270A及绝缘膜271A(参照图28C及图28D)。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘膜250A。绝缘膜250A的成膜温度优选为350℃以上且低于450℃，尤其优选为400℃左右。通过以400℃的温度形成绝缘膜250A，可以形成杂质少的绝缘体。
另外，通过使用微波激发氧，产生高密度氧等离子体，将绝缘膜250A暴露于该氧等离子体，可以对绝缘膜250A、氧化物230及氧化物430c引入氧。
另外，也可以进行热处理。作为热处理的条件，可以利用上述热处理条件。通过该热处理，可以降低绝缘膜250A的水分浓度及氢浓度。
接着，在绝缘膜250A上形成绝缘膜252A。作为绝缘膜252A，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。另外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘膜252A对氢及水具有阻挡性时，晶体管200的周围的结构体所包含的氢及水没有通过绝缘膜252A扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘膜252A可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
另外，在包含氧的气氛下，利用溅射法作为绝缘膜252A沉积金属氧化物，由此可以对绝缘膜250A添加氧来在绝缘膜250A中形成过剩氧区域。通过利用添加到绝缘膜250A中的过剩氧来将氧供应到氧化物230，可以填补氧空位。
在此，在利用溅射法形成绝缘膜252A时，在靶材与衬底之间存在离子和被溅射的粒子。例如，靶材与电源连接，被供应电位E0。另外，衬底被供应接地电位等电位E1。注意，衬底也可以处于电浮动状态。另外，在靶材与衬底之间存在成为电位E2的区域。各电位的大小关系为E2＞E1＞E0。
通过使等离子体中的离子由于电位差E2-E0加速而该离子碰撞到靶材，被溅射的粒子从靶材被弹出。并且，通过该被溅射的粒子附着于成膜表面上而沉积，来形成膜。另外，有时部分离子由靶材反冲，并且作为反冲离子经过所形成的膜被吸收到与被形成面接触的绝缘膜250A。此外，有时等离子体中的离子由于电位差E2-E1而加速，冲击到成膜表面。此时，部分离子到达绝缘膜250A的内部。通过离子被吸收到绝缘膜250A，在绝缘膜250A中形成离子被吸收的区域。换言之，在离子是包含氧的离子的情况下，在绝缘膜250A中形成过剩氧区域。
通过对绝缘膜250A引入过剩氧，可以形成过剩氧区域。绝缘膜250A中的过剩氧被供应到氧化物230中，可以填补氧化物230中的氧空位。
因此，通过作为形成绝缘膜252A的方法利用溅射装置在氧气体气氛下进行成膜，可以在形成绝缘膜252A的同时绝缘膜250A引入氧。尤其是，通过作为绝缘膜252A使用具有阻挡性的铝和铪中的一个或两个的氧化物，可以有效地封锁引入到绝缘体250中的过剩氧。
接着，形成导电膜260A及导电膜260B。导电膜260A及导电膜260B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为导电膜260A，利用CVD法形成氮化钛，作为导电膜260B，利用CVD法形成钨。
接着，可以进行热处理。作为热处理，可以利用上述热处理条件。注意，有时也可以不进行热处理。通过进行该热处理，过剩氧从绝缘膜252A添加到绝缘膜250A，在绝缘膜250A中可以容易形成过剩氧区域。
接着，形成绝缘膜270A及绝缘膜271A。绝缘膜270A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。因为绝缘膜270A被用作阻挡膜，所以作为绝缘膜270A优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电体260的氧化。另外，可以防止水或氢等杂质通过导电体260及绝缘体250进入氧化物230中。在本实施方式中，作为绝缘膜270A，利用ALD法形成氧化铝。
绝缘膜271A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在此，绝缘膜271A的厚度优选比在后面的工序中形成的绝缘膜272A的厚度大。由此，在后面的工序中形成绝缘体272时，可以容易在导电体260上残留绝缘体271。在本实施方式中，作为绝缘膜271A，利用CVD法形成氧化硅。
接着，对绝缘膜271A进行蚀刻来形成绝缘体271及绝缘体471。在此，绝缘体271及绝缘体471被用作硬掩模。通过设置绝缘体271及绝缘体471，可以使绝缘体250的侧面、绝缘体252的侧面、导电体260a的侧面、导电体260b的侧面及绝缘体270的侧面、绝缘体450的侧面、绝缘体452的侧面、导电体460a的侧面、导电体460b的侧面及绝缘体470的侧面大致垂直于衬底的顶面。
将绝缘体271及绝缘体471用作掩模，对绝缘膜250A、绝缘膜252A、导电膜260A、导电膜260B及绝缘膜270A进行蚀刻来形成绝缘体250、绝缘体252、导电体260(导电体260a及导电体260b)及绝缘体270、绝缘体450、绝缘体452、导电体460(导电体460a及导电体460b)以及绝缘体470(参照图29A及图29B)。另外，在氧化膜230C与绝缘体250不重叠的区域中，氧化物230c及氧化物430c的一部分也可以因该蚀刻而被去除。在此情况下，有时氧化物230c中的与绝缘体250重叠的区域的厚度比氧化物230c中的不与绝缘体250重叠的区域大。此外，有时氧化物430c中的与绝缘体450重叠的区域的厚度比氧化物430c中的不与绝缘体450重叠的区域大。
绝缘体250、绝缘体252、导电体260a、导电体260b、绝缘体270及绝缘体271以其至少一部分与导电体205及氧化物230a及氧化物230b重叠的方式形成。
绝缘体250的侧面、绝缘体252的侧面、导电体260a的侧面、导电体260b的侧面及绝缘体270的侧面优选在同一面内。绝缘体450的侧面、绝缘体452的侧面、导电体460a的侧面、导电体460b的侧面及绝缘体470的侧面优选在同一面内。
另外，在进行上述加工之后，也可以在不去除该硬掩模(绝缘体271及绝缘体471)的状态下进行后面的工序。
在此，例如，也可以将绝缘体250、绝缘体252、导电体260、绝缘体270、绝缘体271、绝缘体450、绝缘体452、导电体460、绝缘体470及绝缘体471用作掩模，进行对氧化物230以及由氧化物430a、氧化物430b及氧化物430c构成的叠层体(以下，有时称为氧化物430)添加金属元素或杂质的处理(在图29A及图29B中以箭头表示)。
作为添加金属元素或杂质的添加处理，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。此外，也可以将所添加的杂质及金属元素换称为元素、掺杂剂、离子、供体、受体、杂质或元素等
另外，也可以通过等离子体处理添加杂质及金属元素。此时，通过利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理，可以添加杂质及金属元素。此外，也可以组合上述处理中的多个处理。
因为将被用作栅电极的导电体260用作掩模，所以只向氧化物230的与导电体260重叠的区域(区域234)的氢及氮的添加得到抑制，可以自对准地设定区域234与区域232的边界。
因为以上述导电体260为掩模的杂质添加处理，所以例如在设置绝缘体274后的工序中形成区域232，因此即使没有为了杂质扩散的足够的热履历，也可以确实地设置区域232。此外，由于杂质扩散，因此区域232也可以与被用作栅电极的导电体260重叠。在此情况下，区域232被用作所谓的重叠区域(也称为Lov区域)。
另外，例如，也可以在形成绝缘膜273A之后，利用离子掺杂法经过绝缘膜273A添加杂质。以覆盖氧化物230、绝缘体250、绝缘体252、导电体260、绝缘体270、绝缘体271、氧化物430、绝缘体450、绝缘体452、导电体460、绝缘体470及绝缘体471的方式设置绝缘膜273A。因此，可以在由绝缘体273保护被用作栅极绝缘体的绝缘体250及绝缘体252的同时添加杂质。
接着，以覆盖氧化物230、绝缘体250、绝缘体252、导电体260、绝缘体270及绝缘体271的方式形成绝缘膜273A及绝缘膜275A(参照图29C及图29D)。绝缘膜273A及绝缘膜274A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
绝缘膜273A优选利用覆盖性良好的ALD法形成。通过利用ALD法，在因导电体260或导电体460等而形成的台阶部上也对绝缘体250、绝缘体252、导电体260及绝缘体270的侧面形成厚度均匀的绝缘膜273A。
例如，作为绝缘膜273A，可以使用通过ALD法沉积的金属氧化膜。通过利用ALD法可以形成致密的薄膜。例如，金属氧化物优选包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上。在本实施方式中，作为绝缘体273使用氧化铝。
氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。另外，氧化铪的阻挡性比氧化铝低，但是通过增加其厚度，可以提高阻挡性。例如，通过利用ALD法沉积氧化铪，氧化铪的厚度的控制很容易，可以调节氢及氮的适当的添加量。
因此，通过将氧化铝用于绝缘膜273A时，与绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体270的侧面接触的区域以及与绝缘体450的侧面、绝缘体452的侧面、导电体460的侧面及绝缘体470的侧面接触的区域的厚度优选为0.5nm以上，更优选为3.0nm以上。
另外，作为成为绝缘膜273A的绝缘体优选通过溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。在利用溅射法的情况下，例如，优选利用对向靶材式溅射装置进行成膜。对向靶材式溅射装置可以在被成膜面不暴露于对向的靶材之间的高电场区域的状态下进行成膜，因此被成膜面不容易受到等离子体损伤。因此，可以减轻在形成成为绝缘膜273A的绝缘体时对氧化物230造成的成膜损伤，所以是优选的。可以将使用对向靶材式溅射装置的成膜法称为VDSP(Vapor Deposition SP)(注册商标)。
接着，对绝缘膜275A进行各向异性蚀刻处理，隔着绝缘体273在绝缘体250、绝缘体252、导电体260及绝缘体270的侧面形成绝缘体275。同时，隔着绝缘体273在绝缘体450、绝缘体452、导电体460及绝缘体470的侧面形成绝缘体475。另外，通过去除露出的绝缘膜273A的表面，减薄绝缘膜273A的一部分，来形成绝缘体273(参照图30A及图30B)。此外，在绝缘体273是氧化铝的情况下，绝缘体273中的减薄区域的厚度优选为3.0nm以下。
作为各向异性蚀刻处理，优选进行干蚀刻处理。由此，去除在大致平行于衬底面的表面上形成的绝缘膜，而可以自对准地形成绝缘体272。
另外，可以利用上述蚀刻，同时进行绝缘膜273A的蚀刻来形成绝缘体273。此外，也可以利用与上述蚀刻不同的蚀刻工序形成绝缘体273。
此外，虽然未图示，但是可以在氧化物230的侧面及氧化物430的侧面也留下绝缘膜275A。此时，可以提高在后面的工序中形成的层间膜等的覆盖性。
通过形成以接触于氧化物230的侧面及氧化物430的侧面的方式残留有绝缘膜275A的结构体，当在后面的工序中，形成包含作为杂质的元素的绝缘体274且在氧化物230及氧化物430中形成低电阻区域时，绝缘体224或绝缘体424和氧化物230及氧化物430的界面区域不被低电阻化，因此可以抑制泄漏电流的产生。
接着，在氧化物230及氧化物430中形成低电阻化了的区域。区域231及区域232是对作为氧化物230设置的金属氧化物添加杂质而成的区域。区域231的导电性至少比区域234高。
为了对氧化物230及氧化物430选择性地添加杂质，例如可以添加铟或镓等金属元素以及杂质的至少一个的掺杂剂。作为掺杂剂，可以使用形成上述氧空位的元素或者被氧空位俘获的元素等。例如，作为该元素，可以举出氢、硼、碳、氮、氟、磷、硫、氯、钛和稀有气体等。另外，作为稀有气体元素的典型例子，可以举出氦、氖、氩、氪及氙等。
例如，为了对区域231及区域232添加杂质，作为包含掺杂剂的膜，优选以隔着绝缘体273与要低电阻化的区域重叠的方式形成绝缘体274。作为绝缘体274优选使用含有上述元素中的一种或多种的绝缘膜(参照图30C及图30D)。
具体而言，可以在氧化物230及氧化物430上隔着包含金属氧化物的绝缘体273形成包含氮等成为杂质的元素的绝缘体274。包含氮等成为杂质的元素的绝缘体有时抽出并吸收氧化物230及氧化物430所包含的氧。氧从氧化物230及氧化物430被抽出而成的区域中产生氧空位。由于形成绝缘体274时或形成绝缘体274之后的热处理，而绝缘体274的沉积气氛所包含的氢或氮等杂质元素被该氧空位俘获，选择性地使氧化物230及氧化物430低电阻化。通过以氧化物230及氧化物430中的与绝缘体274接触的区域为中心由被添加的杂质元素形成氧空位，并且该杂质元素进入氧空位，可以使载流子密度增高并且使电阻降低。可认为，此时，杂质还扩散到不与绝缘体274接触的区域，因此使电阻降低。
由此，通过形成绝缘体274可以自对准地形成源区域及漏区域。因此，可以高成品率地形成微型化或高集成化半导体装置。
在此，通过隔着绝缘体273在导电体260及导电体460的侧面形成绝缘体275及绝缘体475，可以抑制在氧化物230及氧化物430中添加到选择性地低电阻化的区域的氮或氢等质元素扩散到各晶体管的沟道形成区域。
另外，通过在绝缘体274和氧化物230之间以及在绝缘体274和氧化物430之间形成绝缘体273，可以抑制氮或氢等杂质元素过多添加到氧化物230及氧化物430。
在此，通过由绝缘体275及绝缘体273覆盖导电体260、绝缘体252及绝缘体250的顶面及侧面，可以防止氮或氢等杂质元素进入导电体260、绝缘体252及绝缘体250中。由此，可以防止氮或氢等杂质元素经过导电体260、绝缘体252及绝缘体250进入被用作晶体管200的沟道形成区域的区域234中。由此，可以提供具有优良的电特性的晶体管200。
在此，通过由绝缘体475及绝缘体273覆盖导电体460、绝缘体452及绝缘体450的顶面及侧面，可以防止氮或氢等杂质元素进入导电体460、绝缘体452及绝缘体450中。由此，可以防止氮或氢等杂质元素经过导电体460、绝缘体452及绝缘体450进入被用作晶体管400的沟道形成区域的区域中。由此，可以提供具有优良的电特性的晶体管400。
可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成绝缘体274。
作为绝缘体274，例如可以使用利用CVD法形成的氮化硅、氮氧化硅、氧氮化硅。在本实施方式中，作为绝缘体274使用氮氧化硅。
在作为绝缘体274，使用氮氧化硅的情况下，低电阻化了的区域中的氢和氮中至少一种的浓度优选比被形成沟道的区域高。可以利用二次离子质谱分析法(SIMS：SecondaryIon Mass Spectrometry)测量氢或氮的浓度。在此，作为区域234的氢或氮的浓度，测量氧化物230b的与绝缘体250重叠的区域的中央附近(例如，氧化物230b的从绝缘体250的沟道长度方向的两侧面的距离大致相等的部分)的氢或氮的浓度即可。
此外，也可以与其他掺杂剂的添加方法组合来形成各区域。作为其他掺杂剂的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。注意，也可以将掺杂剂换称为离子、供体、受体、杂质或元素等。
另外，可以在等离子体处理中添加杂质。此时，可以利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理来对氧化物230及氧化物430选择性地添加掺杂剂。此外，也可以组合上述处理中的多个处理形成各区域等。
例如，通过增高氧化物230及氧化物430中的上述形成氧空位的元素或者被氧空位俘获的元素的含量，可以提高载流子密度，由此可以选择性地降低电阻。或者，例如，在氧化物230及氧化物430中，通过选择性地添加铟等金属元素，增高氧化物230及氧化物430中的铟等金属原子的含量，可以提高电子迁移率高，由此可以选择性地降低电阻。在添加铟的情况下，至少低电阻化了的区域中的相对于元素M的铟的原子个数比大于被形成沟道的区域中的相对于元素M的铟的原子个数比。
通过在晶体管200中设置区域232可以防止在被用作源区域及漏区域的区域231与形成有沟道的区域234之间形成高电阻区域，而可以增高晶体管的通态电流并提高晶体管的迁移率。当包括区域232时，在沟道长度方向上源区域及漏区域不与栅极重叠，由此可以抑制不需要的电容的形成。另外，当包括区域232时，可以减小非导通时的泄漏电流。
因此，通过适当地选择各区域的范围，可以根据电路设计，容易提供具有符合要求的电特性的晶体管。
接着，可以进行热处理。作为热处理，可以利用上述热处理条件。通过进行热处理，被添加的杂质扩散到氧化物230的区域232而可以增大通态电流。
接着，在绝缘体274上形成成为绝缘体280的绝缘膜。绝缘体280可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以利用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀法、辊涂法或帘式涂布法等形成。在本实施方式中，作为该绝缘膜使用氧氮化硅。
接着，去除绝缘体280的一部分。优选以其顶面具有平坦性的方式形成绝缘体280。例如，可以使绝缘体280的顶面在形成成为绝缘体280的绝缘膜后就具有平坦性。或者，例如，在成膜后，也可以从顶面去除绝缘体等以使绝缘体280的顶面平行于衬底背面等基准面，而使绝缘体280的顶面具有平坦性。将这种处理称为平坦化处理。作为平坦化处理，有CMP处理、干蚀刻处理等。在本实施方式中，作为平坦化处理使用CMP处理。但是，绝缘体280的顶面不一定必须具有平坦性。
接着，在绝缘体280上形成绝缘体282。此外，优选使用溅射装置形成绝缘体282。例如，通过作为绝缘体282使用具有阻挡性的氧化铝，可以抑制杂质从形成在绝缘体282的上方的结构体扩散到晶体管200及晶体管400。
接着，在绝缘体282上形成绝缘体286。例如，作为绝缘体286，利用CVD法形成氧化硅膜或氧氮化硅膜等包含氧的绝缘体。绝缘体286的介电常数优选比绝缘体282低。通过使用介电常数低的材料作为层间膜，可以降低产生在布线间的寄生电容(参照图31)。
接着，在绝缘体286、绝缘体282及绝缘体280中形成到达晶体管200、晶体管400及布线等的开口(参照图32)。
在此，例如，也可以将绝缘体280、绝缘体274及绝缘体273用作掩模，进行对氧化物230及氧化物430添加金属元素或杂质的处理(在图32中以箭头表示)。通过进行该添加金属元素或杂质的处理，可以自对准地使区域236等区域低电阻化。区域236优选比区域231进一步低电阻化。通过使区域236低电阻化，可以确保氧化物230和导电体240的足够的欧姆接触。此外，同样，通过使氧化物430中的与导电体440重叠的区域低电阻化，可以确保氧化物430和导电体440的足够的欧姆接触。
作为金属元素或杂质的添加处理，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。当进行质量分离时，可以严密地控制添加的离子种及其浓度。另一方面，当不进行质量分离时，可以在短时间内添加高浓度的离子。另外，也可以利用生成原子或分子的簇而进行离子化的离子掺杂法。此外，也可以将所添加的杂质及金属元素换称为元素、掺杂剂、离子、供体、受体、杂质或元素等。
另外，也可以通过等离子体处理添加杂质及金属元素。此时，通过利用等离子体CVD装置、干蚀刻装置、灰化装置进行等离子体处理，可以添加杂质及金属元素。此外，也可以组合上述处理中的多个处理。
接着，形成成为导电体240及导电体440的导电膜。例如，成为导电体240及导电体440的导电膜可以利用溅射法、CVD法、MBE法、PLD法、ALD法等形成。成为导电体240及导电体440的导电膜以埋入形成在绝缘体280等中的开口的方式形成。因此，优选使用CVD法(尤其是MOCVD法)。另外，为了提高通过MOCVD法形成的导电体的紧密性，有时优选采用利用ALD法等形成的导电体与通过CVD法形成的导电体的多层膜。例如，作为成为导电体240及导电体440的导电膜形成氮化钛和钨的叠层结构即可。
接着，去除成为导电体240及导电体440的导电膜的不需要的部分。例如，通过利用回蚀处理或CMP处理等直到绝缘体286露出为止去除成为导电体240及导电体440的导电膜的一部分，形成导电体240及导电体440。此时，绝缘体286也可以被用作停止层，有时绝缘体286的厚度变小。
接着，在绝缘体286上形成成为导电体112及导电体110的导电膜。成为导电体112及导电体110的导电膜例如可以使用选自铝、铬、铜、钽、钛、钼、钨中的金属、以上述金属为成分的合金或组合上述金属的合金等而形成。另外，也可以使用选自锰、锆中的一个或多个的金属。此外，也可以使用以掺杂有磷等杂质元素的多晶硅为代表的半导体、镍硅化物等硅化物。例如，可以举出在铝膜上层叠钛膜的双层结构、在氮化钛膜上层叠钛膜的双层结构、在氮化钛膜上层叠钨膜的双层结构、在氮化钽膜或氮化钨膜上层叠钨膜的双层结构以及依次层叠钛膜、该钛膜上的铝膜和其上的钛膜的三层结构等。此外，也可以使用组合铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种的合金膜或它们的氮化膜。
接着，对成为导电体112及导电体110的导电膜进行蚀刻来形成导电体112及导电体110。此时，通过作为该蚀刻处理进行过蚀刻处理，可以同时去除绝缘体286的一部分。
接着，形成覆盖导电体112及导电体110的侧面及顶面的绝缘体130。作为绝缘体130例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪等，且以叠层或单层形成。
例如，优选采用氧化铝等high-k材料和氧氮化硅等绝缘强度大的材料的叠层结构。通过采用该结构，电容器100因high-k材料而可以确保充分的电容，绝缘击穿耐压得到提高，由此可以抑制电容器100的静电破坏且提高电容器100的可靠性。
在绝缘体130上形成成为导电体120的导电膜。可以利用与导电体110相同的材料及方法形成成为导电体120的导电膜。接着，通过蚀刻去除成为导电体120的导电膜的不需要的部分。然后，去除抗蚀剂掩模来形成导电体120。
导电体120优选以隔着绝缘体130覆盖导电体110的侧面及顶面的方式形成。通过采用该结构，导电体110的侧面隔着绝缘体130与导电体120相对。因此，在电容器100中，导电体110的顶面及侧面的总和被用作电容器，因此可以形成每投影面积的电容大的电容器。
接着，形成覆盖电容器100的绝缘体150(参照图25)。成为绝缘体150的绝缘体可以利用与绝缘体286等相同的材料及方法形成。
通过上述工序，可以制造包括电容器100、晶体管200及晶体管400的半导体装置。如图27至图32所示，通过使用本实施方式所示的半导体装置的制造方法可以形成电容器100、晶体管200及晶体管400。
如上所述，根据本发明的一个方式可以提供一种能够实现微型化或高集成化的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。另外，根据本发明的一个方式，可以提供一种关态电流小的半导体装置。另外，根据本发明的一个方式，可以提供一种通态电流大的晶体管。另外，根据本发明的一个方式，可以提供一种可靠性高的半导体装置。另外，根据本发明的一个方式，可以提供一种功耗降低的半导体装置。另外，根据本发明的一个方式，可以提供一种生产率高的半导体装置。
<半导体装置的变形例子>
以下，使用图34说明本实施方式所示的晶体管的变形例子。在图34所示的半导体装置中，对具有与<半导体装置的结构实例>所示的半导体装置的构成要素相同的功能的构成要素附加相同的附图标记。
图34所示的晶体管200的与<半导体装置的结构实例>所示的半导体装置的不同之处至少在于：绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体271的侧面的形状。此外，图34所示的晶体管400的与<半导体装置的结构实例>所示的半导体装置的不同之处至少在于：绝缘体450的侧面、绝缘体452的侧面、导电体460的侧面及绝缘体471的侧面的形状。
具体而言，如图34所示，绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面及绝缘体271的侧面、氧化物230的顶面也可以具有锥形角。此外，绝缘体450的侧面、绝缘体452的侧面、导电体460的侧面及绝缘体471的侧面、氧化物430的顶面也可以具有锥形角。通过采用该形状，可以提高绝缘体273及绝缘体274的覆盖性。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。
(实施方式5)
在本实施方式中，参照图35说明半导体装置的一个方式。
<存储装置>
图35所示的半导体装置是包括晶体管400、晶体管300、晶体管200及电容器100的存储装置。以下，使用图35说明作为存储装置的一个方式。
晶体管200是在沟道形成区域中包含金属氧化物的晶体管，并且可以使用上述实施方式所示的晶体管。即使使上述实施方式所示的晶体管微型化，也可以以高产品率形成晶体管，所以可以使晶体管200微型化。通过将上述晶体管用于存储装置，可以使存储装置微型化或高集成化。因为上述实施方式所示的晶体管的关态电流小，所以通过将该晶体管用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频度极低，所以可以充分降低存储装置的功耗。
在图35中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。另外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的第一栅极电连接，布线1006与晶体管200的第二栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的一个电极电连接，布线1005与电容器100的另一个电极电连接。布线1007与晶体管400的源极电连接，布线1008与晶体管400的第一栅极电连接，布线1009与晶体管400的第二栅极电连接，布线1010与晶体管400的漏极电连接。在此，布线1006、布线1007、布线1008及布线1009电连接。
通过使图35所示的半导体装置具有能够保持晶体管300的栅极的电位的特征，可以如下所示进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将布线1004的电位设定为使晶体管200处于导通状态的电位而使晶体管200处于导通状态。由此，布线1003的电位施加到与晶体管300的栅极及电容器100的一个电极电连接的节点FG。换言之，对晶体管300的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，通过将布线1004的电位设定为使晶体管200成为非导通状态的电位而使晶体管200处于非导通状态，使电荷保持在节点FG(保持)。
在晶体管200的关态电流较小时，节点FG的电荷被长期间保持。
接着，对数据的读出进行说明。当在对布线1001施加规定的电位(恒电位)的状态下对布线1005施加适当的电位(读出电位)时，布线1002具有对应于保持在节点FG中的电荷量的电位。这是因为：在晶体管300为n沟道型晶体管的情况下，对晶体管300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管300成为导通状态所需要的布线1005的电位。由此，通过将布线1005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，若布线1005的电位为V0(＞Vth_H)，晶体管300则成为导通状态。另一方面，当节点FG被供应低电平电荷时，即便布线1005的电位为V0(＜Vth_L)，晶体管300也保持非导通状态。因此，通过辨别布线1002的电位，可以读出节点FG所保持的数据。
<存储装置的结构>
图35是包括电容器100、晶体管200、晶体管300及晶体管400的存储装置的截面图。另外，在图35所示的存储装置中，对具有与上述实施方式所示的半导体装置及存储装置的构成要素相同的功能的构成要素附加相同的附图标记。
如图35所示，本发明的一个方式的存储装置包括晶体管300、晶体管200、晶体管400及电容器100。晶体管200及晶体管400设置在晶体管300的上方，电容器100设置在晶体管300、晶体管200及晶体管400的上方。
另外，作为电容器100、晶体管200、晶体管300及晶体管400，可以使用包括上述实施方式中说明的半导体装置所包括的电容器及晶体管。注意，图35所示的电容器100、晶体管200、晶体管300及晶体管400的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
对在将大面积衬底按每个半导体元件分割而得到芯片形状的多个半导体装置时设置的切割线(也称为分割线、分断线或截断线)进行说明。作为分割方法，例如，有时，首先在衬底中形成用来分断半导体元件的槽(切割线)之后，沿着切割线截断，得到被分断(被分割)的多个半导体装置。例如，图35所示的结构500示出切割线附近的截面图。
例如，如结构500所示，在与设置在包括晶体管200或晶体管400的存储单元的边缘的切割线重叠的区域附近，在绝缘体280、绝缘体274、绝缘体273、绝缘体222、绝缘体220、绝缘体216、绝缘体214以及绝缘体212中形成到达绝缘体210的开口。此外，以覆盖绝缘体280、绝缘体274、绝缘体273、绝缘体222、绝缘体220、绝缘体216、绝缘体214以及绝缘体212的侧面以及绝缘体210的顶面的方式设置绝缘体282。
也就是说，在该开口中，绝缘体210与绝缘体282接触。此时，通过使用相同的材料及相同的方法形成绝缘体210和绝缘体282，可以提高它们之间的紧密性。例如，可以使用氧化铝。
通过采用该结构，可以使用绝缘体210及绝缘体282包围绝缘体280、晶体管200及晶体管400。氧化物360、绝缘体222及绝缘体282由于具有抑制氧、氢及水的扩散的功能，所以即使按每个形成有本实施方式所示的半导体元件的电路区域分割衬底而加工为多个芯片，也可以防止从截断的衬底的侧面方向进入水或氢等杂质且该杂质扩散到晶体管200或晶体管400。
通过采用该结构，可以防止绝缘体280中的过剩氧扩散到绝缘体282及绝缘体222的外部。因此，绝缘体280中的过剩氧高效地被供应到晶体管200或晶体管400中形成沟道的氧化物中。通过该氧，可以减少在晶体管200或晶体管400中形成沟道的氧化物的氧空位。由此，可以使在晶体管200或晶体管400中形成沟道的氧化物成为缺陷态密度低且具有稳定的特性的金属氧化物。也就是说，可以在抑制晶体管200或晶体管400的电特性变动的同时提高可靠性。
以上是对结构实例的说明。通过采用本结构，在使用包含金属氧化物的晶体管的半导体装置中，可以抑制电特性变动且可以提高可靠性。另外，在使用包含金属氧化物的晶体管的半导体装置中可以降低功耗。此外，在使用包含金属氧化物的晶体管的半导体装置中，可以实现微型化或高集成化。此外，可以高生产率地提供一种微型化或高集成化半导体装置。
<存储单元阵列的结构>
图36示出本实施方式的存储单元阵列的一个例子。通过将晶体管200用作存储单元并该存储单元配置为矩阵状，可以构成存储单元阵列。
图36所示的存储装置是将图35所示的存储装置配置为矩阵状来构成存储单元的半导体装置。一个晶体管400可以控制多个晶体管200中的背栅极电压。因此，优选使晶体管400的个数少于晶体管200。
注意，在图36中省略图35所示的晶体管400。图35是示出将图35所示的存储装置配置为矩阵状的情况下的行的一部分的截面图。
另外，图36与图35的不同之处在于晶体管300的结构。在图36所示的晶体管300中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。另外，隔着绝缘体315以覆盖半导体区域313的侧面及顶面的方式设置导电体316。另外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管300也被称为FIN型晶体管。另外，也可以以与凸部的上表面接触的方式具有被用作用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸形状的半导体膜。
在图36所示的存储装置中，存储单元650a与存储单元650b邻接地设置。存储单元650a及存储单元650b包括晶体管300、晶体管200以及电容器100，并且与布线1001、布线1002、布线1003、布线1004、布线1005以及布线1006电连接。另外，在存储单元650a及存储单元650b中，也同样将晶体管300的栅极和电容器100的一个电极电连接的节点称为节点FG。注意，布线1002是相邻的存储单元650a和存储单元650b共用的布线。
当将存储单元设置为矩阵状时，在读出时必须读出所希望的存储单元的数据。例如，在存储单元阵列具有NOR型结构的情况下，通过使不读出数据的存储单元的晶体管300成为非导通状态，能够仅读出所希望的存储单元中的数据。在此情况下，可以对与不读出数据的存储单元连接的布线1005供应不管施加到节点FG的电荷如何都使晶体管300处于“非导通状态”的电位，即低于Vth_H的电位，因此能够仅读出所希望的存储单元的数据。或者，例如，在存储单元阵列具有NAND型结构的情况下，通过使不读出数据的存储单元的晶体管300成为导通状态，能够仅读出所希望的存储单元中的数据。在此情况下，可以对与不读出数据的存储单元连接的布线1005供应不管施加到节点FG的电荷如何都使晶体管300处于“导通状态”的电位，即高于Vth_L的电位，因此能够仅读出所希望的存储单元的数据。
通过采用本结构，可以在使用包含氧化物半导体的晶体管的半导体装置中在抑制电特性变动的同时提高可靠性。另外，使用包含氧化物半导体的晶体管的半导体装置中可以降低功耗。此外，使用包含氧化物半导体的晶体管的半导体装置中可以实现微型化或高集成化。此外，可以高生产率地提供一种微型化或高集成化半导体装置。
以上，本实施方式所示的构成、结构和方法等可以与其他实施方式所示的构成、结构和方法等适当地组合而实施。
(实施方式6)
在本实施方式中，参照图37及图38，作为本发明的一个方式的使用将氧化物用于半导体的晶体管(以下称为OS晶体管)及电容器的存储装置的一个例子，对NOSRAM进行说明。NOSRAM(注册商标)是“Nonvolatile Oxide Semiconductor RAM(氧化物半导体非易失性随机存取存储器)”的简称，指具有增益单元型(2T型、3T型)存储单元的RAM。以下有时将NOSRAM这样的采用OS晶体管的存储装置称作OS存储器。
在NOSRAM中，可以使用存储单元中使用OS晶体管的存储装置(以下称为“OS存储器”)。OS存储器是至少包括电容器和控制该电容器的充放电的OS晶体管的存储器。OS晶体管的关态电流极小，因此OS存储器具有良好的保持特性而可以被用作非易失性存储器。
《NOSRAM》
图37示出NOSRAM的结构实例。图37所示的NOSRAM1600包括存储单元阵列1610、控制器1640、行驱动器1650、列驱动器1660、输出驱动器1670。另外，NOSRAM1600是以一个存储单元储存多值数据的多值NOSRAM。
存储单元阵列1610包括多个存储单元1611、多个字线WWL、RWL、位线BL及源极线SL。字线WWL是写入字线，字线RWL是读出字线。在NOSRAM1600中，以一个存储单元1611储存3比特(8值)的数据。
控制器1640控制整个NOSRAM1600，并进行数据WDA[31:0]的写入及数据RDA[31:0]的读出。控制器1640对来自外部的指令信号(例如，芯片使能信号、写入使能信号等)进行处理而生成行驱动器1650、列驱动器1660及输出驱动器1670的控制信号。
行驱动器1650具有选择要存取的行的功能。行驱动器1650包括行解码器1651及字线驱动器1652。
列驱动器1660驱动源极线SL及位线BL。列驱动器1660包括列解码器1661、写入驱动器1662以及DAC(数字-模拟转换电路)1663。
DAC1663将3比特的数字数据转换为模拟电压。DAC1663将32比特的数据WDA[31:0]每隔3比特转换为模拟电压。
写入驱动器1662具有如下功能：对源极线SL进行预充电；使源极线SL变为电浮动状态；选择源极线SL；对被选择的源极线SL输入由DAC1663生成的写入电压；对位线BL进行预充电；使位线BL变为电浮动状态；等。
输出驱动器1670包括选择器1671、ADC(模拟-数字转换电路)1672、输出缓冲器1673。选择器1671选择要存取的源极线SL并将被选择的源极线SL的电压发送至ADC1672。ADC1672具有将模拟电压转换为3比特的数字数据的功能。源极线SL的电压在ADC1672中被转换为3比特的数据，输出缓冲器1673保持从ADC1672输出的数据。
<存储单元>
图38A是示出存储单元1611的结构实例的电路图。存储单元1611是2T型增益单元，存储单元1611与字线WWL、RWL、位线BL、源极线SL、布线BGL电连接。存储单元1611包括节点SN、OS晶体管MO61、晶体管MP61以及电容器C61。OS晶体管MO61是写入晶体管。晶体管MP61是读出晶体管，例如由p沟道型Si晶体管构成。电容器C61是用来保持节点SN的电压的存储电容器。节点SN是用来保持数据的节点，在此相当于晶体管MP61的栅极。
由于存储单元1611的写入晶体管由OS晶体管MO61构成，所以NOSRAM1600可以长时间地保持数据。
虽然图38A的例子中示出的位线BL是兼用于进行写入及读出的共用位线，但是也可以如图38B所示地分别设置写入位线WBL和读出位线RBL。
图38C至图38E示出存储单元的其他结构实例。虽然图38C至图38E中示出设置写入位线WBL和读出位线RBL的例子，但是如图38A那样，也可以设置写入与读出共用的位线BL。
图38C所示的存储单元1612是存储单元1611的变形例子，其中使用n沟道型晶体管(MN61)代替读出晶体管。晶体管MN61可以为OS晶体管或Si晶体管。
在存储单元1611和存储单元1612中，OS晶体管MO61可以为无背栅极的OS晶体管。
图38D所示的存储单元1613是3T型增益单元并与字线WWL、RWL、位线WBL、RBL、源极线SL、布线BGL以及布线PCL电连接。存储单元1613包括节点SN、OS晶体管MO62、晶体管MP62、晶体管MP63以及电容器C62。OS晶体管MO62是写入晶体管。晶体管MP62是读出晶体管，晶体管MP63是选择晶体管。
图38E所示的存储单元1614是存储单元1613的变形例子，其中使用n沟道型晶体管(MN62、MN63)代替读出晶体管及选择晶体管。晶体管MN62、MN63可以为OS晶体管或Si晶体管。
设置于存储单元1611至存储单元1614中的OS晶体管可以为无背栅极的晶体管或有背栅极的晶体管。
由于通过电容器C61的充放电来改写数据，所以理论上对NOSRAM1600的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，由于可以长时间地保持数据，由此可以降低刷新频率。
当将上述实施方式所示的半导体装置用于存储单元1611、1612、1613、1614时，作为OS晶体管MO61、MO62可以使用晶体管200，作为电容器C61、C62可以使用电容器100，作为晶体管MP61、MN62可以使用晶体管300。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，从而可以使本实施方式的存储装置进一步高集成化。由此，可以增加本实施方式的存储装置的每单位面积的存储容量。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式7)
在本实施方式中，使用图39以及图40作为使用OS晶体管及电容器的本发明的一个方式的存储装置的一个例子，说明DOSRAM。DOSRAM(注册商标)是“Dynamic OxideSemiconductor RAM(氧化物半导体动态随机存取存储器)”的简称，并是指包括1T(晶体管)1C(电容器)型存储单元的RAM。与NOSRAM同样，DOSRAM也使用OS存储器。
《DOSRAM1400》
图39示出DOSRAM的结构实例。如图39所示，DOSRAM1400包括控制器1405、行电路1410、列电路1415、存储单元以及读出放大器阵列1420(以下称为“MC-SA阵列1420”)。
行电路1410包括解码器1411、字线驱动器电路1412、列选择器1413、读出放大器驱动电路1414。列电路1415包括全局读出放大器阵列1416、输入输出电路1417。全局读出放大器阵列1416包括多个全局读出放大器1447。MC-SA阵列1420包括存储单元阵列1422、读出放大器阵列1423、全局位线GBLL、GBLR。
(MC-SA阵列1420)
MC-SA阵列1420具有存储单元阵列1422层叠于读出放大器阵列1423上的叠层结构。全局位线GBLL、GBLR层叠于存储单元阵列1422上。在DOSRAM1400中，作为位线结构采用局部位线和全局位线被分层化的分层位线结构。
存储单元阵列1422包括N个(N为2以上的整数)局部存储单元阵列1425<0>至1425<N-1>。图40A示出局部存储单元阵列1425的结构实例。局部存储单元阵列1425包括多个存储单元1445、多个字线WL、多个位线BLL、BLR。在图40A的例子中，局部存储单元阵列1425的结构为开位线型，但是也可以为折叠位线型。
图40B示出存储单元1445的电路结构实例。存储单元1445包括晶体管MW1、电容器CS1、端子B1、B2。晶体管MW1具有控制电容器CS1的充放电的功能。晶体管MW1的栅极电连接于字线，第一端子电连接于位线，第二端子电连接于电容器的第一端子。电容器CS1的第二端子电连接于端子B2。端子B2被输入恒电压(例如，低电源电压)。
当将上述实施方式所示的半导体装置用于存储单元1445时，作为晶体管MW1可以使用晶体管200，作为电容器CS1可以使用电容器100。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现本实施方式的存储装置的高集成化。因此，可以增加本实施方式的存储装置的每单位面积的存储容量。
晶体管MW1包括背栅极，背栅极电连接于端子B1。因此，可以根据端子B1的电压改变晶体管MW1的阈值电压。例如，端子B1的电压可以是固定电压(例如，负的恒电压)，也可以根据DOSRAM1400的工作，改变端子B1的电压。
另外，也可以将晶体管MW1的背栅极电连接于晶体管MW1的栅极、源极或者漏极。或者，也可以在晶体管MW1中不设置背栅极。
读出放大器阵列1423包括N个局部读出放大器阵列1426<0>至1426<N-1>。局部读出放大器阵列1426包括一个开关阵列1444和多个读出放大器1446。位线对电连接到读出放大器1446。读出放大器1446具有对位线对进行预充电的功能、放大位线对的电压差的功能、保持该电压差的功能。开关阵列1444具有选择位线对，并使选择的位线对和全局位线对之间成为导通状态的功能。
在此，位线对是指被读出放大器同时比较的两个位线。全局位线对是指被全局读出放大器同时比较的两个全局位线。可以将位线对称为一对位线，将全局位线对称为一对全局位线。在此，位线BLL和位线BLR构成1组位线对。全局位线GBLL和全局位线GBLR构成1组全局位线对。以下也表示为位线对(BLL、BLR)、全局位线对(GBLL、GBLR)。
(控制器1405)
控制器1405具有控制DOSRAM1400的全部工作的功能。控制器1405具有：对从外部输入的指令信号进行逻辑运算并决定工作模式的功能；生成行电路1410和列电路1415的控制信号以使决定的工作模式被执行的功能；保持从外部输入的地址信号的功能；以及生成内部地址信号的功能。
(行电路1410)
行电路1410具有驱动MC-SA阵列1420的功能。解码器1411具有对地址信号进行解码的功能。字线驱动器电路1412生成选择存取对象行的字线WL的选择信号。
列选择器1413、读出放大器驱动电路1414是用来驱动读出放大器阵列1423的电路。列选择器1413具有生成选择存取对象列的位线的选择信号的功能。通过列选择器1413的选择信号控制各局部读出放大器阵列1426的开关阵列1444。通过读出放大器驱动电路1414的控制信号，多个局部读出放大器阵列1426被独立驱动。
(列电路1415)
列电路1415具有控制数据信号WDA[31:0]的输入的功能以及控制数据信号RDA[31:0]的输出的功能。数据信号WDA[31:0]是写入数据信号，数据信号RDA[31:0]是读出数据信号。
全局读出放大器1447电连接于全局位线对(GBLL、GBLR)。全局读出放大器1447具有放大全局位线对(GBLL、GBLR)之间的电压差的功能以及保持该电压差的功能。对全局位线对(GBLL、GBLR)的数据的写入以及读出由输入输出电路1417执行。
对DOSRAM1400的写入工作的概要进行说明。通过输入输出电路1417，数据被写入到全局位线对。全局位线对的数据由全局读出放大器阵列1416保持。通过地址信号所指定的局部读出放大器阵列1426的开关阵列1444，全局位线对的数据被写入到对象列的位线对。局部读出放大器阵列1426放大并保持被写入的数据。在被指定的局部存储单元阵列1425中，由行电路1410选择对象行的字线WL，对选择行的存储单元1445写入局部读出放大器阵列1426的保持数据。
对DOSRAM1400的读出工作的概要进行说明。由地址信号指定局部存储单元阵列1425的1行。在被指定的局部存储单元阵列1425中，对象行的字线WL成为选择状态，存储单元1445的数据被写入到位线。由局部读出放大器阵列1426将各列的位线对的电压差作为数据检测出并保持。由开关阵列1444将局部读出放大器阵列1426的保持数据中地址信号所指定的列的数据被写入到全局位线对。全局读出放大器阵列1416检测出并保持全局位线对的数据。将全局读出放大器阵列1416的保持数据输出到输入输出电路1417。通过上述步骤完成读出工作。
由于是通过电容器CS1的充放电来改写数据，所以理论上对DOSRAM1400的改写次数没有限制，而且可以以低能量进行数据的写入以及读出。另外，存储单元1445的电路结构简单，容易实现大容量化。
晶体管MW1是OS晶体管。因为OS晶体管的关态电流极小，所以可以抑制电容器CS1的电荷泄漏。因此，DOSRAM1400的保持时间比DRAM长很多。由此可以减少刷新频率，而可以降低刷新工作所需要的电力。因此，DOSRAM1400适合于以高频度改写大容量数据的存储装置，例如适合于用于图像处理的帧存储器。
由于MC-SA阵列1420是叠层结构，所以可以将位线长度减短为与局部读出放大器阵列1426的长度相同程度。通过减短位线，位线电容减小，由此可以降低存储单元1445的保持电容。另外，通过在局部读出放大器阵列1426设置开关阵列1444，可以减少长位线的个数。综上理由可以降低DOSRAM1400的存取时驱动的负载，而可以降低功耗。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式8)
在本实施方式中，使用图41A至图44作为使用OS晶体管及电容器的本发明的一个方式的半导体装置的一个例子，对FPGA(现场可编程门阵列)进行说明。在本实施方式的FPGA中，将OS存储器用于组态存储器及寄存器。在此，将上述FPGA称为“OS-FPGA”。
《OS-FPGA》
图41A示出OS-FPGA的结构实例。图41A所示的OS-FPGA3110能够实现进行利用多上下文结构的上下文切换以及细粒度电源门控的NOFF(常关闭)运算。OS-FPGA3110包括控制器3111、字线驱动器3112、数据驱动器3113和可编程区域3115。
可编程区域3115包括两个输入输出块(IOB)3117和核心3119。IOB3117包括多个可编程输入输出电路。核心3119包括多个逻辑阵列块(LAB)3120和多个开关阵列块(SAB)3130。LAB3120包括多个可编程逻辑元件(PLE)3121。图41B示出使用五个PLE3121构成LAB3120的例子。如图41C所示，SAB3130包括排列为阵列状的多个开关块(SB)3131。LAB3120通过其输入端子及SAB3130与四个方向(上下左右)上的LAB3120连接。
参照图42A至图42C对SB3131进行说明。图42A所示的SB3131被输入data、datab、信号context[1:0]、信号word[1:0]。data、datab是组态数据，data和datab的逻辑处于互补关系。OS-FPGA3110的上下文数为2，信号context[1:0]是上下文选择信号。信号word[1:0]是字线选择信号，被输入信号word[1:0]的布线都是字线。
SB3131包括PRS(可编程选路开关)3133[0]和3133[1]。PRS3133[0]和3133[1]包括能够储存互补数据的组态存储器(CM)。注意，在不区域别PRS3133[0]和PRS3133[1]的情况下，表示为PRS3133。这同样适用于其他构成要素。
图42B示出PRS3133[0]的电路结构实例。PRS3133[0]和PRS3133[1]具有相同的电路结构。在PRS3133[0]与PRS3133[1]之间，被输入的上下文选择信号和字线选择信号不同。信号context[0]、word[0]输入到PRS3133[0]，信号context[1]、word[1]输入到PRS3133[1]。例如，在SB3131中，当信号context[0]成为“H”时，PRS3133[0]成为活动状态。
PRS3133[0]包括CM3135、Si晶体管M31。Si晶体管M31是由CM3135控制的传输晶体管(pass transistor)。CM3135包括存储电路3137和3137B。存储电路3137和3137B具有相同的电路结构。存储电路3137包括电容器C31、OS晶体管MO31和MO32。存储电路3137B包括电容器CB31、OS晶体管MOB31和MOB32。
当将上述实施方式所示的半导体装置用于SAB3130时，作为OS晶体管MO31及OS晶体管MOB31可以使用晶体管200，作为电容器C31及电容器CB31可以使用电容器100。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现本实施方式的半导体装置的高集成化。
OS晶体管MO31、MO32、MOB31和MOB32包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
Si晶体管M31的栅极相当于节点N31，OS晶体管MO32的栅极相当于节点N32，OS晶体管MOB32的栅极相当于节点NB32。节点N32和NB32是CM3135的电荷保持节点。OS晶体管MO32控制节点N31与信号context[0]用信号线之间的导通状态。OS晶体管MOB32控制节点N31与低电位电源线VSS之间的导通状态。
存储电路3137和3137B所保持的数据处于互补关系。因此，OS晶体管MO32和MOB32中的任一个成为导通状态。
参照图42C对PRS3133[0]的工作实例进行说明。PRS3133[0]已写入有组态数据，PRS3133[0]的节点N32为“H”，节点NB32为“L”。
在信号context[0]为“L”的期间，PRS3133[0]处于非活动状态。在该期间，即使PRS3133[0]的输入端子(输入)转移为“H”，Si晶体管M31的栅极也维持“L”，PRS3133[0]的输出端子(输出)也维持“L”。
在信号context[0]为“H”的期间，PRS3133[0]处于活动状态。当信号context[0]转移为“H”时，根据CM3135所储存的组态数据，Si晶体管M31的栅极转移为“H”。
在PRS3133[0]处于活动状态的期间，当输入端子转移为“H”时，由于存储电路3137的OS晶体管MO32是源极跟随器，所以通过升压Si晶体管M31的栅极电压上升。其结果是，存储电路3137的OS晶体管MO32丢失驱动能力，Si晶体管M31的栅极成为浮动状态。
在具有多上下文的功能(multi context function)的PRS3133中，CM3135还被用作多路复用器。
图43示出PLE3121的结构实例。PLE3121包括查找表块(LUT块)3123、寄存器块3124、选择器3125和CM3126。LUT块3123根据输入inA至inD对内部的16位CM对的输出out进行多路复用。选择器3125根据CM3126所储存的组态数据选择LUT块3123的输出或寄存器块3124的输出。
PLE3121通过功率开关3127与电压VDD用电源线电连接。功率开关3127的开闭根据CM3128所储存的组态数据而决定。通过根据各PLE3121设置功率开关3127，可以进行细粒度电源门控。由于细粒度电源门控功能，可以对在切换上下文之后不使用的PLE3121进行电源门控，所以可以有效地降低待机功率。
为了实现NOFF运算，寄存器块3124使用非易失性寄存器构成。PLE3121中的非易失性寄存器是包括OS存储器的触发器(以下，称为“OS-FF”)。
寄存器块3124包括OS-FF3140[1]和3140[2]。信号user_res、load、store输入到OS-FF3140[1]和3140[2]。时钟信号CLK1输入到OS-FF3140[1]，时钟信号CLK2输入到OS-FF3140[2]。图44A示出OS-FF3140的结构实例。
OS-FF3140包括FF3141和影子寄存器3142。FF3141包括节点CK、R、D、Q和QB。节点CK被输入时钟信号。节点R被输入信号user_res。信号user_res是复位信号。节点D是数据输入节点，节点Q是数据输出节点。节点Q和节点QB的逻辑处于互补关系。
影子寄存器3142被用作FF3141的备份电路。影子寄存器3142根据信号store对节点Q和QB的数据进行备份，并且根据信号load将所备份的数据返回到节点Q、QB。
影子寄存器3142包括反相器电路3188和3189、Si晶体管M37和MB37以及存储电路3143和3143B。存储电路3143和3143B具有与PRS3133的存储电路3137相同的电路结构。存储电路3143包括电容器C36、OS晶体管MO35和OS晶体管MO36。存储电路3143B包括电容器CB36、OS晶体管MOB35和OS晶体管MOB36。节点N36和NB36分别相当于OS晶体管MO36和OS晶体管MOB36的栅极，并它们都是电荷保持节点。节点N37和NB37相当于Si晶体管M37和Si晶体管MB37的栅极。
当将上述实施方式所示的半导体装置用于LAB3120时，作为OS晶体管MO35及OS晶体管MOB35可以使用晶体管200，作为电容器C36及电容器CB36可以使用电容器100。由此，可以缩小由一个晶体管和一个电容器组成的各组的俯视时的占有面积，因此可以实现本实施方式的半导体装置的高集成化。
OS晶体管MO35、MO36、MOB35和MOB36包括背栅极，这些背栅极与分别供应固定电压的电源线电连接。
参照图44B对OS-FF3140的工作方法的例子进行说明。
(备份)
当“H”的信号store输入到OS-FF3140时，影子寄存器3142对FF3141的数据进行备份。通过被输入节点Q的数据，节点N36成为“L”，通过被写入节点QB的数据，节点NB36成为“H”。然后，进行电源门控，使功率开关3127成为关闭状态。虽然FF3141的节点Q和QB的数据被消失，但是即使在停止供电的状态下，影子寄存器3142也保持所备份的数据。
(恢复)
使功率开关3127成为导通状态，对PLE3121供电。然后，当“H”的信号load输入到OS-FF3140时，影子寄存器3142将所备份的数据返回到FF3141。因为节点N36为“L”，所以节点N37维持“L”，而因为节点NB36为“H”，所以节点NB37为“H”。因此，节点Q成为“H”，节点QB成为“L”。换言之，OS-FF3140恢复到备份工作时的状态。
通过组合细粒度电源门控与OS-FF3140的备份/恢复工作，可以有效地减少OS-FPGA3110的功耗。
作为可能在存储电路中发生的错误，可以举出因辐射入射而产生的软错误。软错误是如下现象：从构成存储器或封装的材料等释放的α线或从宇宙入射到大气的一次宇宙射线与存在于大气中的原子的原子核产生核反应而产生的二次宇宙射线中性子等照射到晶体管以生成电子空穴对，由此产生保持在存储器中的数据反转等的故障。使用OS晶体管的OS存储器的软错误耐性高。因此，通过安装OS存储器，可以提供可靠性高的OS-FPGA3110。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式9)
在本实施方式中，参照图45对采用上述实施方式所示的半导体装置的AI系统进行说明。
图45是示出AI系统4041的结构实例的方框图。AI系统4041包括运算部4010、控制部4020以及输入输出部4030。
运算部4010包括模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014。作为DOSRAM4012、NOSRAM4013及FPGA4014，可以使用上述实施方式所示的DOSRAM1400、NOSRAM1600及OS-FPGA3110。
控制部4020包括CPU(Central Processing Unit：中央处理器)4021、GPU(Graphics Processing Unit：图形处理器)4022、PLL(Phase Locked Loop：锁相环)4023、SRAM(Static Random Access Memory：静态随机存取存储器)4024、PROM(ProgrammableRead Only Memory：可编程只读存储器)4025、存储控制器4026、电源电路4027以及PMU(Power Management Unit：电源管理单元)4028。
输入输出部4030包括外部存储控制电路4031、音频编解码器4032、视频编解码器4033、通用输入输出模块4034及通信模块4035。
运算部4010可以进行神经网络学习或神经网络推论。
模拟运算电路4011包括A/D(模拟/数字)转换电路、D/A(数字/模拟)转换电路及积和运算电路。
模拟运算电路4011优选使用OS晶体管形成。使用OS晶体管的模拟运算电路4011具有模拟存储器并能够以低功耗进行学习或推论时所需的积和演算。
DOSRAM4012是使用OS晶体管形成的DRAM，DOSRAM4012是暂时储存从CPU4021发送的数字数据的存储器，并包括具有OS晶体管的存储单元以及具有Si晶体管的读出电路部。由于上述存储单元和读出电路部可以设置在被层叠的不同层上，所以可以缩小DOSRAM4012的整体电路面积。
在利用神经网络的计算中，有时输入数据超过1000。当将上述输入数据储存至SRAM时，由于SRAM的电路面积有限存储容量较小而不得不一点点地储存上述输入数据。DOSRAM4012即便在有限的电路面积中也可以将存储单元高集成地配置，与SRAM相比存储容量更大。因此，DOSRAM4012可以高效地储存上述输入数据。
NOSRAM4013是采用OS晶体管的非易失性存储器。与快闪存储器、ReRAM(ResistiveRandom Access Memory：电阻随机存取存储器)、MRAM(Magnetoresistive Random AccessMemory：磁阻随机存取存储器)等其他的非易失性存储器相比，NOSRAM4013写入数据时的功耗小。另外，NOSRAM4013不会像快闪存储器或ReRAM那样在写入数据时发生元件劣化，在数据写入次数上没有限制。
另外，NOSRAM4013不仅可以储存1比特的2值数据还可以储存2比特以上的多值数据。NOSRAM4013通过储存多值数据可以缩小每1比特的存储单元面积。
另外，NOSRAM4013除了可以储存数字数据之外还可以储存模拟数据。因此，模拟运算电路4011可以将NOSRAM4013作为模拟存储器使用。由于NOSRAM4013可以以模拟数据的方式进行储存，所以不需要D/A转换电路或A/D转换电路。因此，可以缩小NOSRAM4013用外围电路的面积。另外，本说明书中的模拟数据是指具有3比特(8值)以上分辨率的数据。上述多值数据也可以包含在模拟数据内。
神经网络的计算所使用的数据及参数可以暂时储存在NOSRAM4013中。虽然也可以将上述数据和参数通过CPU4021储存至设置在AI系统4041的外部的存储器中，但是储存在设置于内部的NOSRAM4013可以更高速并更低功耗地储存上述数据和参数。另外，NOSRAM4013可以使位线长于DOSRAM4012的位线，由此可以增大存储容量。
FPGA4014是使用OS晶体管的FPGA。AI系统4041通过利用FPGA4014可以由硬件构成后述的深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等神经网络的连接。通过以硬件构成上述神经网络的连接，可以更高速地执行程序。
FPGA4014是包括OS晶体管的FPGA。OS-FPGA的存储器面积可以比由SRAM构成的FPGA更小。因此，即便对其附加上下文切换功能，面积增加也较少。另外，OS-FPGA通过升压(boosting)可以高速地传送数据和参数。
AI系统4041可以将模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014设置在一个管芯(芯片)上。因此，AI系统4041可以高速且低功耗地进行神经网络计算。另外，模拟运算电路4011、DOSRAM4012、NOSRAM4013及FPGA4014可以以相同制造工序制造。因此，AI系统4041可以以低成本制造。
注意，运算部4010没有必要具有DOSRAM4012、NOSRAM4013及FPGA4014中的全部。根据AI系统4041想要解决的课题选择DOSRAM4012、NOSRAM4013和FPGA4014中的一个或多个即可。
AI系统4041可以根据想要解决的问题执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法。PROM4025可以储存用来执行上述方法中的至少一个的程序。另外，可以将部分上述程序或所有程序储存至NOSRAM4013。
作为程序库存在的既存的程序多是在以GPU进行处理为前提而设计的。为此，优选AI系统4041具有GPU4022。AI系统4041可以利用运算部4010进行学习及推论所使用的积和演算中比较费时的积和演算并利用GPU4022进行其余的积和演算。由此，可以高速地进行学习及推论。
电源电路4027不仅生成逻辑电路用低电源电位还生成模拟演算用电位。电源电路4027也可以使用OS存储器。通过将参考电位储存至OS存储器可以降低电源电路4027的功耗。
PMU4028具有暂时停止AI系统4041的电力供给的功能。
CPU4021及GPU4022优选作为寄存器包括OS存储器。通过使CPU4021及GPU4022包括OS存储器时，即使电力供给停止也可以在OS存储器中继续保持数据(逻辑值)。由此，AI系统4041可以节省电力。
PLL4023具有生成时钟的功能。AI系统4041以PLL4023生成的时钟为基准进行工作。PLL4023优选具有OS存储器。通过使PLL4023包括OS存储器，可以利用其保持控制时钟的振荡频率的模拟电位。
AI系统4041可以利用DRAM等外部存储器储存数据。为此，AI系统4041优选具有被用作与外部的DRAM之间的接口的存储控制器4026。另外，存储控制器4026优选配置在CPU4021或GPU4022的附近。由此，可以高速地进行数据通信。
控制部4020所示的电路的一部分或全部可以形成在与运算部4010相同的管芯上。由此，AI系统4041可以高速且低功耗地执行神经网络的计算。
神经网络的计算所使用的数据多储存于外部存储装置(HDD(Hard Disk Drive：硬盘驱动器)、SSD(Solid State Drive：固态驱动器)等)。为此，AI系统4041优选具有被用作与外部存储装置之间的接口的外部存储控制电路4031。
使用神经网络的学习及推论多利用声音或视频，AI系统4041包括音频编解码器4032及视频编解码器4033。音频编解码器4032进行声音数据的编码处理(符号化)及译码(復号)，视频编解码器4033进行视频数据的编码处理及译码。
AI系统4041可以利用由外部传感器获得的数据进行学习或推论。为此，AI系统4041包括通用输入输出模块4034。通用输入输出模块4034例如包含USB(Universal SerialBus：通用串行总线)或I2C(Inter-Integrated Circuit：内置集成电路)等。
AI系统4041可以利用通过因特网获得的数据进行学习或推论。为此，AI系统4041优选包括通信模块4035。
模拟运算电路4011可以将多值的快闪存储器用作模拟存储器。但是，快闪存储器的改写可能次数有限。另外，多值的快闪存储器很难以嵌入的方式形成(即，很难将运算电路与存储器形成在同一管芯上)。
另外，模拟运算电路4011可以将ReRAM用作模拟存储器。但是，ReRAM的改写可能次数有限，在存储精度上也有问题。并且，由于是由2端子构成的元件，所以分开数据的写入与读出的电路设计比较复杂。
另外，模拟运算电路4011可以将MRAM用作模拟存储器。但是，MRAM电阻变化率低且在存储精度上也有问题。
鉴于上述理由，模拟运算电路4011优选将OS存储器用作模拟存储器。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式10)
<AI系统的应用实例>
在本实施方式中，参照图46对上述实施方式所示的AI系统的应用实例进行说明。
图46A是将在图45中说明的AI系统4041并列配置通过总线进行系统间的信号的发送和接收的AI系统4041A。
图46A所示的AI系统4041A包括多个AI系统4041_1至AI系统4041_n(n为自然数)。AI系统4041_1至AI系统4041_n通过总线4098彼此连接。
图46B是将在图42中说明的AI系统4041与图43A同样地并列配置通过网络进行系统间的信号的发送和接收的AI系统4041B。
图46B所示的AI系统4041B包括多个AI系统4041_1至AI系统4041_n。AI系统4041_1至AI系统4041_n通过网络4099彼此连接。
网络4099可以采用分别在AI系统4041_1至AI系统4041_n设置通信模块来进行无线或有线通信的结构。通信模块能够通过天线进行通信。例如，可以使各电子设备与WorldWide Web(WWW：环球网)的基础的因特网、内联网、外联网、PAN(Personal Area Network：个人网)、LAN(Local Area Network：局域网)、CAN(Campus Area Network：校园网)、MAN(Metropolitan Area Network：城域网)、WAN(Wide Area Network：广域网)、GAN(GlobalArea Network：全球网)等计算机网络连接，来进行通信。当进行无线通信时，作为通信协议或通信技术可以使用：通信标准诸如LTE(Long Term Evolution：长期演进)、GSM(GlobalSystem for Mobile Communication：全球移动通讯系统)(注册商标)、EDGE(EnhancedData Rates for GSM Evolution：GSM增强数据率演进)、CDMA2000(Code DivisionMultiple Access 2000：码分多址2000)、W-CDMA(注册商标)；或者由IEEE(电气电子工程师学会)通信标准化的规格诸如Wi-Fi(注册商标)、Bluetooth(注册商标)、ZigBee(注册商标)等。
通过采用图46A和图46B的结构，可以将从外部的传感器等得到的模拟信号利用不同的AI系统进行处理。例如，可以利用脑波传感器、脈波传感器、血压传感器、温度传感器等各种传感器取得脑波、脉搏、血压、体温等生物信息并利用不同的AI系统处理模拟信号。通过利用不同的AI系统分别进行信号的处理或学习可以减少各AI系统的信息处理量。由此，可以通过较少的运算量进行信号的处理或学习。由此，可以提高识别精度。通过由不同的AI系统得到的信息，由此可以期待能够瞬时把握不规则变化的生物信息的变化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式11)
本实施方式示出安装了上述实施方式所示的AI系统的IC的一个例子。
上述实施方式所示的AI系统可以将CPU等的由Si晶体管构成的数字处理电路、使用OS晶体管的模拟运算电路、OS-FPGA及DOSRAM、NOSRAM等OS存储器集成在一个管芯上。
图47示出安装有AI系统的IC的一个例子。图47所示的AI系统IC7000包括引线7001及电路部7003。AI系统IC7000例如安装于印刷电路板7002上。通过组合多个这样的IC芯片并使其在印刷电路板7002上彼此电连接，完成安装有电子构件的基板(安装基板7004)。在电路部7003中，上述实施方式所示的各种电路设置在一个管芯上。如上述实施方式中的图21所示，电路部7003具有叠层结构，大致分为Si晶体管层7031、布线层7032、OS晶体管层7033。由于可以将OS晶体管层7033层叠在Si晶体管层7031上，可以容易地实现AI系统IC7000的小型化。
虽然在图47中作为AI系统IC7000的封装采用QFP(Quad Flat Package：四侧引脚扁平封装)，但是封装的方式不局限于此。
可以将CPU等数字处理电路、使用OS晶体管的模拟运算电路、OS-FPGA及DOSRAM、NOSRAM等OS存储器都形成在Si晶体管层7031、布线层7032及OS晶体管层7033中。也就是说，构成上述AI系统的元件可以利用同一制造工序形成。由此，本实施方式所示的IC即便增加构成元件也不需要增加制造工序，由此可以以低成本安装上述AI系统。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
(实施方式12)
<电子设备>
本发明的一个方式的半导体装置可以应用于各种电子设备。图48示出使用根据本发明的一个方式的半导体装置的电子设备的具体例子。
图48A是示出汽车的一个例子的外观图。汽车2980包括车体2981、车轮2982、仪表盘2983及灯2984等。另外，汽车2980具有天线、电池等。
图48B所示的信息终端2910包括外壳2911、显示部2912、麦克风2917、扬声器部2914、照相机2913、外部连接部2916及操作开关2915等。显示部2912设置有使用柔性衬底的显示面板及触摸屏。另外，信息终端2910在外壳2911的内侧具有天线、电池等。信息终端2910例如可以被用作智能手机、移动电话、平板信息终端、平板电脑或电子书阅读器终端等。
图48C所示的笔记本型个人计算机2920包括外壳2921、显示部2922、键盘2923及指向装置2924等。另外，笔记本型个人计算机2920在外壳2921的内侧具有天线、电池等。
图48D所示的摄像机2940包括外壳2941、外壳2942、显示部2943、操作开关2944、镜头2945及连接部2946等。操作开关2944及镜头2945设置在外壳2941中，显示部2943设置在外壳2942中。另外，摄像机2940在外壳2941的内侧具有天线、电池等。并且，外壳2941和外壳2942由连接部2946连接，由连接部2946可以改变外壳2941和外壳2942之间的角度。另外，可以根据外壳2942与外壳2941所形成的角度而改变显示在显示部2943中的图像的方向并切换图像的显示/非显示。
图48E示出手镯型信息终端的一个例子。信息终端2950包括外壳2951及显示部2952等。另外，信息终端2950在外壳2951的内侧具有天线、电池等。显示部2952由具有曲面的外壳2951支撑。因为显示部2952具备使用柔性衬底的显示面板，所以可以提供一种具有柔性、轻量且方便性良好的信息终端2950。
图48F示出手表型信息终端的一个例子。信息终端2960包括外壳2961、显示部2962、腕带2963、表扣2964、操作开关2965、输入输出端子2966等。另外，信息终端2960在外壳2961的内侧具有天线、电池等。信息终端2960可以执行移动电话、电子邮件、文章的阅读及编写、音乐播放、网络通信、电脑游戏等各种应用程序。
显示部2962的显示面弯曲，能够沿着弯曲的显示面进行显示。另外，显示部2962具备触摸传感器，可以用手指或触屏笔等触摸屏幕来进行操作。例如，通过触摸显示于显示部2962的图标2967，可以启动应用程序。操作开关2965除了时刻设定之外，还可以具有电源开关、无线通信的开关、静音模式的设置及取消、省电模式的设置及取消等各种功能。例如，通过利用组装在信息终端2960中的操作系统，也可以设定操作开关2965的功能。
另外，信息终端2960可以执行依据通信标准的近距离无线通信。例如，通过与可无线通信的耳麦通信，可以进行免提通话。另外，信息终端2960具备输入输出端子2966，可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过输入输出端子2966进行充电。另外，充电动作也可以利用无线供电进行，而不通过输入输出端子2966进行。
例如，使用本发明的一个方式的半导体装置的存储装置可以在长期间保持上述电子设备的控制数据和控制程序等。通过使用根据本发明的一个方式的半导体装置，可以实现高可靠性的电子设备。
本实施方式可以与其他实施方式及实施例所记载的结构适当地组合而实施。
[实施例]
在本实施例中，确认是否可以实际制造根据本发明的一个方式的晶体管200的结构。具体而言，准备进行上述<半导体装置的制造方法>(图3至图13)中的绝缘体220的形成至绝缘体275的形成(或者，之后的绝缘体272的形成)的工序来制造的样品，观察该样品的截面，由此进行上述确认。
<样品的结构及制造方法>
在本实施例中准备的样品是假设具有图1所示的结构的晶体管的样品以及假设具有图14所示的结构的晶体管样品这两种。以下，说明在本实施例中准备的样品的结构以及制造方法。注意，除非特别叙述，以下说明的内容是在本实施例中准备的上述两种样品之间共同的。
作为用来制造样品的衬底使用硅衬底。在该硅衬底上形成400nm的热氧化膜，在其上利用溅射法形成40nm的氧化铝。
在上述衬底上形成绝缘体220。作为绝缘体220，利用CVD法形成150nm的氧化硅。
作为绝缘体220上的绝缘体222，利用ALD法形成20nm的氧化铝。
作为绝缘体222上的绝缘体224，利用CVD法形成30nm的氧化硅。
首先，作为氧化物230a和氧化物230b，在绝缘体224上通过利用In：Ga：Zn＝1：3：4[原子个数比]的靶材的溅射法进行5nm的沉积，在其上通过利用In：Ga：Zn＝1：1：1[原子个数比]的靶材的溅射法进行20nm的沉积(氧化膜230A、氧化膜230B)，然后进行干蚀刻处理，由此形成氧化物230(氧化物230a、氧化物230b及氧化物230c)。
接着，通过利用In：Ga：Zn＝1：3：4[原子个数比]的靶材进行5nm的沉积(氧化膜230C)，然后进行干蚀刻处理，由此形成氧化物230b上的氧化物230c。
对通过CVD法形成的5nm的氧氮化硅(绝缘膜250A)进行干蚀刻处理，由此形成氧化物230(氧化物230a、氧化物230b及氧化物230c)上的绝缘体250。
对通过溅射法形成的5nm的氧化铝(绝缘膜252A)进行干蚀刻处理，由此形成绝缘体250上的绝缘体252。
对通过溅射法形成的10nm的氮化钛(导电膜260A)以及在其上通过溅射法形成的30nm的钨(导电膜260B)进行干蚀刻处理，由此形成绝缘体252上的导电体260(导电体260a、导电体260b)。
对通过ALD法形成的7nm的氧化铝(绝缘膜270A)进行干蚀刻处理，由此形成导电体260上的绝缘体270。
对通过CVD法形成的100nm的氧化硅(绝缘膜271A)进行干蚀刻处理，由此形成绝缘体270上的绝缘体271。
注意，如在<半导体装置的制造方法>中说明那样，上述用来形成绝缘体250、绝缘体252、导电体260(导电体260a、导电体260b)、绝缘体270及绝缘体271的干蚀刻处理在依次形成绝缘膜250A、导电膜260A、导电膜260B、绝缘膜270A及绝缘膜271A之后进行。
对通过ALD法形成的5nm的氧化铝(绝缘膜273A)进行干蚀刻处理，由此形成与绝缘体222的顶面、绝缘体224的侧面、氧化物230c的侧面、氧化物230c的顶面、绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面、绝缘体270的侧面及绝缘体271的顶面接触的绝缘体273(参照图1)。另外，对通过ALD法形成的5nm的氧化铝(绝缘膜272A)进行干蚀刻处理，由此形成与氧化物230c的顶面、绝缘体250的侧面、绝缘体252的侧面、导电体260的侧面、绝缘体270的侧面及绝缘体271的顶面接触的绝缘体272(参照图14)。
对通过CVD法形成的50nm的氧化硅(绝缘膜275A)进行干蚀刻处理，由此形成绝缘体273或绝缘体272上的绝缘体275。
注意，如在<半导体装置的制造方法>中说明那样，上述用来形成绝缘体273(或绝缘体272)及绝缘体275的干蚀刻处理在依次形成绝缘膜273A(或绝缘膜272A)及绝缘膜275A之后进行。
以上是在本实施例中准备的样品的结构以及制造方法。
<样品的截面观察>
图49示出通过如上工序制造的样品的截面观察结果。图49A是假设具有图1所示的结构的晶体管的样品的截面，图49B是假设具有图14所示的结构的晶体管的样品的截面。此外，在本实施例中观察的截面是图1及图14中的沿着点划线A1-A2的部分，即相当于晶体管200的沟道长度方向的部分的一部分。
图49所示的各样品的截面图是利用扫描透射电子显微镜(STEM：ScanningTransmission Electron Microscope)取得的明视场图像(以下，也称为TEM图像)。利用日立高新技术制造的扫描透射电子显微镜HD-2700取得该TEM图像，取得图像时的加速电压为200kV，光束径大约为0.4nmφ。
如在实施方式1中说明那样，图1所示的晶体管包括绝缘体273，另一方面，图14所示的晶体管包括被用作侧面阻挡物的绝缘体272代替绝缘体273，这是图1与图14之间的不同之处。在形状上，绝缘体273设置到氧化物230的两端的外侧(参照图1B)，另一方面，绝缘体272没有设置到绝缘体275的底面的外侧(参照图14B)，这是图1与图14之间的不同之处。根据图49A确认到，在本实施例中准备的样品中，绝缘体273残留在氧化物230的端部的外侧的区域，即得到大致对应于图1B所示的晶体管的截面形状的加工形状。另外，根据图49B确认到，在本实施例中准备的另一个样品中，绝缘体272在与绝缘体275的底面的端部重叠的部分被加工，即得到大致对应于图14B所示的晶体管的截面形状的加工形状。
如上所述，通过本实施例，确认到可以实际制造根据本发明的一个方式的晶体管200的结构。
本实施例可以与其他实施方式或实施例等所记载的结构适当地组合而实施。
[符号说明]
100 电容器
100a 电容器
100b 电容器
110 导电体
112 导电体
120 导电体
130 绝缘体
150 绝缘体
200 晶体管
200a 晶体管
200b 晶体管
203 导电体
203a 导电体
203b 导电体
205 导电体
205a 导电体
205b 导电体
205B 导电膜
207 导电体
207a 导电体
207b 导电体
210 绝缘体
212 绝缘体
214 绝缘体
216 绝缘体
218 导电体
220 绝缘体
222 绝缘体
224 绝缘体
224A 绝缘膜
230 氧化物
230a 氧化物
230A 氧化膜
230b 氧化物
230B 氧化膜
230c 氧化物
230C 氧化膜
231 区域
231a 区域
231b 区域
232 区域
232a 区域
232b 区域
234 区域
236 区域
236a 区域
236b 区域
239 区域
240 导电体
240a 导电体
240b 导电体
240c 导电体
246 导电体
248 导电体
250 绝缘体
250A 绝缘膜
252 绝缘体
252A 绝缘膜
260 导电体
260a 导电体
260A 导电膜
260b 导电体
260B 导电膜
270 绝缘体
270A 绝缘膜
271 绝缘体
271A 绝缘膜
272 绝缘体
272A 绝缘膜
273 绝缘体
273A 绝缘膜
274 绝缘体
274A 绝缘膜
275 绝缘体
275A 绝缘膜
280 绝缘体
282 绝缘体
286 绝缘体
300 晶体管
311 衬底
313 半导体区域
314a 低电阻区域
314b 低电阻区域
315 绝缘体
316 导电体
320 绝缘体
322 绝缘体
324 绝缘体
326 绝缘体
328 导电体
330 导电体
350 绝缘体
352 绝缘体
354 绝缘体
356 导电体
360 绝缘体
362 绝缘体
364 绝缘体
366 导电体
370 绝缘体
372 绝缘体
374 绝缘体
376 导电体
380 绝缘体
382 绝缘体
384 绝缘体
386 导电体
600 单元
600a 单元
600b 单元
610 电路
620 电路
1001 布线
1002 布线
1003 布线
1004 布线
1005 布线
1006 布线
1400 DOSRAM
1405 控制器
1410 行电路
1411 译码器
1412 字线驱动电路
1413 列选择器
1414 读出放大器驱动电路
1415 列电路
1416 全局读出放大器阵列
1417 输入输出电路
1420 MC-SA阵列
1422 存储单元阵列
1423 读出放大器阵列
1425 局部存储单元阵列
1426 局部读出放大器阵列
1444 开关阵列
1445 存储单元
1446 读出放大器
1447 全局读出放大器
1600 NOSRAM
1610 存储单元阵列
1611 存储单元
1612 存储单元
1613 存储单元
1614 存储单元
1640 控制器
1650 行驱动器
1651 行译码器
1652 字线驱动器
1660 列驱动器
1661 列译码器
1662 驱动器
1663 DAC
1670 输出驱动器
1671 选择器
1672 ADC
1673 输出缓冲器
2000 CDMA
2910 信息终端
2911 外壳
2912 显示部
2913 照相机
2914 扬声器部
2915 操作开关
2916 外部连接部
2917 麦克风
2920 笔记本型个人计算机
2921 外壳
2922 显示部
2923 键盘
2924 指向装置
2940 摄像机
2941 外壳
2942 外壳
2943 显示部
2944 操作开关
2945 镜头
2946 连接部
2950 信息终端
2951 外壳
2952 显示部
2960 信息终端
2961 外壳
2962 显示部
2963 腕带
2964 带扣
2965 操作开关
2966 输入输出端子
2967 图标
2980 汽车
2981 车体
2982 车轮
2983 仪表盘
2984 灯
3110 OS-FPGA
3111 控制器
3112 字线驱动器
3113 数据驱动器
3115 可编程区域
3117 IOB
3119 核心
3120 LAB
3121 PLE
3123 LUT块
3124 寄存器块
3125 选择器
3126 CM
3127 功率开关
3128 CM
3130 SAB
3131 SB
3133 PRS
3135 CM
3137 存储电路
3137B 存储电路
3140 OS-FF
3141 FF
3142 影子寄存器
3143 存储电路
3143B 存储电路
3188 反相器电路
3189 反相器电路
4010 运算部
4011 模拟运算电路
4012 DOSRAM
4013 NOSRAM
4014 FPGA
4020 控制部
4021 CPU
4022 GPU
4023 PLL
4025 P ROM
4026 存储器控制器
4027 电源电路
4028 PMU
4030 输入输出部
4031 外部存储控制电路
4032 音频编解码器
4033 视频编解码器
4034 通用输入输出模块
4035 通信模块
4041 AI系统
4041_n AI系统
4041_1 AI系统
4041A AI系统
4041B AI系统
4098 总线
4099 网络
7000 AI系统IC
7001 引线
7003 电路部
7031 Si晶体管层
7032 布线层
7033 OS晶体管层

Claims (8)

1.一种半导体装置，包括：
包括第一区域、第二区域、与所述第一区域和所述第二区域相邻的第三区域、以及与所述第二区域相邻的第四区域的氧化物半导体；
所述氧化物半导体上的第一绝缘体；
所述第一绝缘体上的第一导电体；
所述氧化物半导体、所述第一绝缘体及所述第一导电体上的第二绝缘体；
隔着所述第二绝缘体设置在所述第一绝缘体的侧面及所述第一导电体的侧面的第三绝缘体；
所述第二绝缘体及所述第三绝缘体上的第四绝缘体；以及
与所述氧化物半导体接触地设置的第二导电体，
其中，所述第一区域隔着所述第一绝缘体及所述第一导电体与所述第四绝缘体重叠，
所述第二区域隔着所述第二绝缘体与所述第四绝缘体重叠，
所述第三区域隔着所述第二绝缘体及所述第三绝缘体与所述第四绝缘体重叠，
所述第四区域与所述第二导电体重叠，
所述第二绝缘体是金属氧化物，
在所述第二绝缘体中，与所述第二区域重叠的区域的厚度小于与所述第三区域重叠的区域的厚度，
并且，所述第四绝缘体是包含氢或氮的膜。
2.根据权利要求1所述的半导体装置，
其中所述第二绝缘体是氧化铝。
3.根据权利要求1所述的半导体装置，
其中所述第四绝缘体是氮化硅。
4.根据权利要求1至3中任一项所述的半导体装置，
其中所述第二绝缘体的与所述第三区域重叠的区域的厚度是3.0nm以上，所述第二绝缘体的与所述第二区域重叠的区域的厚度是3.0nm以下。
5.一种半导体装置，包括：
第一晶体管，包括：
具有第一区域、第二区域、与所述第一区域和所述第二区域相邻的第三区域以及与所述第二区域相邻的第四区域的第一氧化物半导体；
所述第一氧化物半导体上的第一绝缘体；以及
所述第一绝缘体上的第一导电体；
第二晶体管，包括：
具有第五区域、第六区域、与所述第五区域和所述第六区域相邻的第七区域以及与所述第六区域相邻的第八区域的第二氧化物半导体；
与所述第五区域重叠的第二绝缘体；以及
所述第二绝缘体上的第二导电体；
所述第一氧化物半导体、所述第二氧化物半导体、所述第一绝缘体、所述第二绝缘体、所述第一导电体及所述第二导电体上的第三绝缘体；
隔着所述第三绝缘体设置在所述第一绝缘体的侧面及所述第一导电体的侧面的第四绝缘体；
隔着所述第三绝缘体设置在所述第二绝缘体的侧面及所述第二导电体的侧面的第五绝缘体；以及
所述第三绝缘体、所述第四绝缘体及所述第五绝缘体上的第六绝缘体，
其中，所述第一区域隔着所述第一绝缘体及所述第一导电体与所述第三绝缘体重叠，
所述第二区域及所述第六区域隔着所述第三绝缘体与所述第六绝缘体重叠，
所述第三区域隔着所述第三绝缘体及所述第四绝缘体与所述第六绝缘体重叠，
所述第七区域隔着所述第三绝缘体及所述第五绝缘体与所述第六绝缘体重叠，
所述第四区域与所述第三导电体接触，
所述第八区域与所述第四导电体接触，
所述第五区域具有作为单层的区域，
所述第三绝缘体是金属氧化物，
在所述第三绝缘体中，与所述第二区域及所述第六区域重叠的区域的厚度小于与所述第三区域及所述第七区域重叠的区域的厚度，
并且，所述第六绝缘体是包含氢或氮的膜。
6.根据权利要求5所述的半导体装置，
其中所述第三绝缘体是氧化铝。
7.根据权利要求5所述的半导体装置，
其中所述第六绝缘体是氮化硅。
8.根据权利要求5至7中任一项所述的半导体装置，
其中所述第三绝缘体的与所述第三区域及所述第七区域重叠的区域的厚度是3.0nm以上，所述第三绝缘体的与所述第二区域及所述第六区域重叠的区域的厚度是3.0nm以下。
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