KR20110094538A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20110094538A
KR20110094538A KR1020100013993A KR20100013993A KR20110094538A KR 20110094538 A KR20110094538 A KR 20110094538A KR 1020100013993 A KR1020100013993 A KR 1020100013993A KR 20100013993 A KR20100013993 A KR 20100013993A KR 20110094538 A KR20110094538 A KR 20110094538A
Authority
KR
South Korea
Prior art keywords
fuse
region
variable resistance
resistance layer
layer
Prior art date
Application number
KR1020100013993A
Other languages
English (en)
Inventor
황윤택
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100013993A priority Critical patent/KR20110094538A/ko
Publication of KR20110094538A publication Critical patent/KR20110094538A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 퓨즈를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명의 실시 예들은 하부 전극, 가변 저항층 및 상부 전극을 적층하여 퓨즈를 형성한다. 퓨즈는 하부 전극 및 상부 전극에 인가되는 전압에 따라 가변 저항층의 저항이 변화하게 된다. 즉, 가변 저항층의 저항 상태, 즉 고저항 상태 및 저저항 상태에 따라 리던던시 셀과의 연결 또는 차단을 설정할 수 있다.
따라서, 레이저 조사에 의해 퓨즈를 블로잉하지 않기 때문에 블로잉 시 발생되는 잔류물에 의한 불량을 해결할 수 있고, 그에 따라 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히 가변 저항층을 이용한 퓨즈를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치의 제조 시 수많은 미세 셀 중에서 하나의 셀에라도 결함이 발생되면 메모리로서의 기능을 수행하지 못하므로 반도체 메모리 장치 전체를 불량품으로 처리한다. 따라서, 현재는 반도체 소자 내에 미리 마련한 여분의 리던던시(redundancy) 셀을 불량이 발생된 셀과 교체하여 수율을 향상시키고 있다.
이러한 리던던시 셀을 이용한 리페어(repair) 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 검출하고, 그에 해당하는 어드레스(address)를 리던던시 셀의 어드레스로 바꾸는 프로그램을 내부 회로에서 실시하게 된다. 따라서, 실제 사용 시에 불량 셀을 포함하는 라인에 해당하는 어드레스 신호가 입력되면 불량 셀 대신 리던던시 셀을 포함하는 라인으로 선택이 바뀌게 된다.
이와 같이 어드레스 경로를 변경하기 위한 방식중의 하나가 퓨즈 블로잉(blowing)이며, 퓨즈 블로잉은 레이저 빔으로 퓨즈를 끊어버리는 절단 방식인데, 레이저 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다.
그러나, 퓨즈의 레이저 블로잉 후 퓨즈 페일이 발생될 수 있다. 즉, 퓨즈 하부에 크랙(crack)이 발생하고, 크랙 내부에 금속성 잔류물(Residue)이 잔류하여 전기적으로 완전히 오픈되지 않게 된다. 따라서, 회로가 동작하지 않거나, 오동작 불량이 발생하는 문제점이 있다.
본 발명은 퓨즈 불량을 방지할 수 있는 반도체 소자의 및 그 제조 방법을 제공한다.
본 발명은 가변 저항층을 이용하여 퓨즈를 형성하고, 가변 저항층의 저항 상태에 따라 리던던시 셀과의 연결 또는 단락을 설정함으로써 퓨즈 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 실시 예들에 따른 반도체 소자는 기판 상의 일 영역에 퓨즈가 형성되고, 상기 퓨즈는 하부 전극, 가변 저항층 및 상부 전극이 적층되며, 상기 가변 저항층의 저항에 따라 리던던시 셀과 연결 또는 차단한다.
상기 하부 전극 및 상부 전극의 적어도 어느 하나는 금속, 금속 합금 및 금속 질화막의 적어도 어느 하나로 형성된다.
상기 가변 저항층은 상기 하부 전극과 상부 전극 사이에 인가되는 전압에 따라 저항이 변화되는 물질을 이용하여 형성하며, 상기 가변 저항층은 금속 산화물, PCMO(Pr1-XCaXMnO3, 0<X<1), 칼코게나이드, 페로브스카이트 또는 금속 도핑된 고체 전해질의 적어도 어느 하나로 형성한다.
상기 가변 저항층은 불순물이 첨가될 수 있으며, 상기 불순물은 산소(O), 티타늄(Ti), 아연(Zn), 코발트(Co), 니켈(Ni), 알루미늄(Al), 금(Au), 백금(Pt), 은(Ag)의 적어도 어느 하나를 포함한다.
본 발명의 실시 예들에 따른 반도체 소자의 제조 방법은 기판 상에 셀 영역 및 퓨즈 영역을 확정하는 단계; 및 상기 퓨즈 영역에 하부 전극, 가변 저항층 및 상부 전극을 적층하여 퓨즈를 형성하는 단계를 포함한다.
상기 셀 영역에 형성된 캐패시터를 더 포함하며, 상기 캐패시터와 상기 퓨즈는 동일 층에 형성되거나 서로 다른 층에 형성한다.
본 발명의 실시 예들은 하부 전극, 가변 저항층 및 상부 전극을 적층하여 퓨즈를 형성한다. 퓨즈는 하부 전극 및 상부 전극에 인가되는 전압에 따라 가변 저항층의 저항이 변화하게 된다. 즉, 가변 저항층의 저항 상태, 즉 고저항 상태 및 저저항 상태에 따라 리던던시 셀과의 연결 또는 차단을 설정할 수 있다.
따라서, 레이저 조사에 의해 퓨즈를 블로잉하지 않기 때문에 블로잉 시 발생되는 잔류물에 의한 불량을 해결할 수 있고, 그에 따라 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 퓨즈 영역를 포함하는 반도체 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시 예에 따른 퓨즈 영역를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 상부에 또는 상에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도로서, 퓨즈 영역의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 퓨즈를 포함하는 반도체 소자는 기판(110) 상에 형성된 층간 절연막(120)과, 층간 절연막(120)내에 형성된 콘택 플러그(130)과, 층간 절연막(120) 상에 형성되며 콘택 플러그(130)과 연결된 퓨즈(140)를 포함한다. 퓨즈(140)는 하부 전극(142), 가변 저항층(144) 및 상부 전극(146)이 적층 형성된다.
기판(110)은 통상의 반도체 메모리 소자에 적용되는 것이면 어느 것이든 가능하며, 본 발명에서는 특별히 한정하지 않는다. 예를들어 기판(110)은 Si 기판, SiO2 기판, Si/SiO2의 다층 기판, 폴리실리콘 기판 등을 이용할 수 있다. 또한, 기판(110) 상에는 셀 영역에 트랜지스터, 비트라인, 캐패시터 등이 형성되고, 주변 회로 영역에는 트랜지스터, 배선 등이 형성될 수 있으며, 퓨즈 영역에는 셀 영역의 비트라인과 연결되는 배선 등이 형성될 수 있다.
층간 절연막(120)은 실리콘 산화막 계열의 물질, 실리콘 질화막 계열의 물질 등 절연 물질을 이용하여 단일층 또는 다층 구조로 형성되며, 하층의 구조물, 예를들어 기판(110) 상의 금속 배선과 상층의 구조물, 예를들어 퓨즈(140)를 절연하기 위해 형성한다. 층간 절연막(120)에는 기판(110)의 일부를 노출시키는 콘택홀이 형성되며, 콘택홀 내에 도전 물질이 매립되어 콘택 플러그(130)가 형성된다.
퓨즈(140)는 콘택 플러그(130) 상에 형성되며, 하부 전극(142), 가변 저항층(144) 및 상부 전극(146)이 적층되어 형성된다. 여기서, 하부 전극(142) 및 상부 전극(146)은 백금(Pt), 니켈(Ni), 텅스텐(W), 금(Au), 은(Ag), 구리(Cu), 티타늄(Ti), 아연(Zn), 알루미늄(Al), 탄탈륨(Ta), 루테늄(Ru), 이리듐(Ir), 이들의 합금 및 금속 질화물 중에서 적어도 하나를 이용할 수 있다. 가변 저항층(144)은 하부 전극(142)과 상부 전극(146) 사이에 인가되는 전압에 따라 저항이 변화되는 물질을 이용하여 형성할 수 있다. 이러한 가변 저항층(144)은 금속 산화물, PCMO(Pr1 - XCaXMnO3, 0<X<1), 칼코게나이드(chalcogenide), 페로브스카이트(perovskite) 또는 금속 도핑된 고체 전해질 등을 이용할 수 있다. 금속 산화물은 SiO2, Al2O3 또는 전이 금속 산화물을 포함할 수 있고, 전이 금속 산화물은 HfO2, ZrO2, Y2O3, TiO2, NiO, Nb2O5, Ta2O5, CuO, Fe2O3 또는 란타노이드 산화물(lanthanoids oxide)을 포함할 수 있으며, 란타노이드는 란탄(La), 세륨(Ce), 프라세오디움(Pr), 네오디뮴(Nd), 사마륨(Sm), 가돌리움(Gd) 또는 디스프로슘(Dy)를 포함할 수 있다. 또한, 가변 저항층(144)은 상기 산화물에 불순물을 첨가할 수 있는데, 산소(O), 티타늄(Ti), 아연(Zn), 코발트(Co), 니켈(Ni), 알루미늄(Al), 금(Au), 백금(Pt), 은(Ag) 등을 이용할 수 있다. 이때, 상기 불순물은 산화물 형성 시 산화물의 원료 물질과 동시에 유입하거나, 상기 산화물 형성 후 주입하여 첨가할 수 있다. 그리고, 칼코게나이드는 GeSbTe를 포함할 수 있고, 페로브스카이트는 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3를 포함할 수 있으며, 금속 도핑된 고체 전해질은 GeSe 내에 Ag가 도핑된, 즉 AgGeSe을 포함할 수 있다.
상기한 바와 같이 본 발명의 일 실시 예에 따른 반도체 소자는 하부 전극(142), 가변 저항층(144) 및 상부 전극(146)이 적층되어 퓨즈(140)가 형성된다. 퓨즈(140)는 하부 전극(142) 및 상부 전극(146)에 인가되는 전압, 즉 하부 전극(142)과 상부 전극(146)의 전압차에 따라 가변 저항층(144)의 저항이 변화하게 된다. 이러한 퓨즈(140)는 상당히 높은 레벨의 필라멘트 형성 전압이 인가됨으로써 가변 저항층(144) 내에 필라멘트를 형성하는데, 필라멘트는 상부 전극(146)과 하부 전극(142) 사이를 흐르는 전류 경로(current path)가 된다. 필라멘트가 형성된 후 리셋 전압을 인가하여 가변 저항층(144)을 리셋 상태, 즉 고저항 상태로 만들거나, 셋 전압을 인가하여 가변 저항층(144)을 셋 상태, 즉 저저항 상태로 만들 수 있다. 따라서, 가변 저항층(144)의 저항 상태, 즉 고저항 상태 및 저저항 상태에 따라 퓨즈(140)를 끊거나 연결할 수 있어 리던던시 셀과의 연결 또는 차단을 설정할 수 있다. 이러한 가변 저항층(144)을 이용한 퓨즈(140)를 형성하면 레이저 조사에 의해 퓨즈(140)를 블로잉하지 않기 때문에 블로잉 시 발생되는 잔류물에 의한 불량을 해결할 수 있고, 그에 따라 소자의 신뢰성을 향상시킬 수 있다.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, DRAM 제조 공정에서 셀과 퓨즈의 제조 방법을 설명하기 위한 단면도이다.
도 2(a)를 참조하면, 기판(110) 상의 소정 영역에 셀 영역 및 주변 회로 영역을 구분하기 위한 소자 분리막(212)을 형성한다. 또한, 소자 분리막(212)에 의해 주변 회로 영역 내에 퓨즈 영역이 구분된다. 소자 분리막(212)은 기판(110) 내에 소정 폭 및 깊이의 트렌치를 형성한 후 트렌치 내에 절연물을 매립하여 형성할 수 있다. 이어서, 기판(110) 내에 불순물을 주입하여 웰 영역을 형성한 후 기판(110) 상에 게이트 절연막(214)을 형성한다. 게이트 절연막(214)은 실리콘 산화막, 실리콘 질화막 등의 절연물을 증착 또는 산화 공정을 이용하여 형성할 수 있으며, 단일층 또는 복수의 층으로 적층 형성할 수 있다. 그리고, 게이트 산화막(214) 상에 복수의 게이트 전극(216)을 형성한다. 게이트 전극(216)은 도전 물질을 이용하여 형성할 수 있으며, 단일층 또는 두층 이상을 적층하여 형성할 수 있는데, 예를들어 폴리실리콘막 및 텅스텐 실리사이드막을 적층하여 형성할 수 있다. 또한, 게이트 전극(216)은 최상층에 실리콘 질화막 등의 하드 마스크막을 형성할 수 있는데, 하드 마스크막은 이후 식각 공정에서 도전층의 손상을 방지하기 위해 형성할 수 있다. 이러한 게이트 전극(216)은 셀 영역 뿐만 아니라 주변 회로 영역에도 형성되며, 주변 회로 영역에 형성된 게이트 전극(216)이 셀 영역보다 크게 형성될 수 있다. 이어서, 기판(110)의 웰 영역에 불순물을 이온 주입하여 게이트 전극(216)의 양측에 불순물 영역(218)을 형성한다. 불순물 영역(218)은 셀 영역 및 주변 회로 영역에 형성되며, 소오스 영역(218b) 및 드레인 영역(218a)으로 작용하고, 셀 영역에서 이후 비트라인 및 캐패시터의 하부 전극과 연결된다. 이에 따라, 게이트 전극(216)과 불순물 영역(218)으로 이루어진 트랜지스터가 완성된다. 이어서, 게이트 전극(216)을 포함한 전체 상부에 예를들어 실리콘 질화막 등의 절연막을 형성한 후 전면 식각하여 게이트 전극(216) 측벽에 스페이서(220)를 형성한다. 그리고, 게이트 전극(216)을 포함한 기판(110) 상에 제 1 층간 절연막(222)을 형성한다. 제 1 층간 절연막(222)은 실리콘 산화막 또는 실리콘 질화막을 형성하고, 단차 도포성이 우수한 산화물, 예를들면 BPSG(Phorophosphrous silicate glass)막을 형성함으로써 형성할 수 있다. 이어서, 제 1 층간 절연막(222) 상에 셀 영역의 불순물 영역(218)을 노출시키기 위한 감광막 패턴(미도시)을 형성한 후 감광막 패턴을 식각 마스크로 이용하여 제 1 층간 절연막(222)의 소정 영역을 식각하여 셀 영역의 불순물 영역(218)을 노출시키는 콘택홀(224)을 형성한다. 따라서, 드레인 영역(218a)을 노출시키는 비트라인 콘택홀(224a)과 소오스 영역(218b)을 노출시키는 스토리지 전극 콘택홀(224b)이 형성된다.
도 2(b)를 참조하면, 콘택홀(224)을 도전 물질로 매립하여 콘택 플러그(226)를 형성한다. 콘택 플러그(226)는 콘택홀(224)이 매립되도록 예를들어 폴리실리콘막 등의 도전층을 형성한 후 제 1 층간 절연막(222)이 노출되도록 도전층을 화학기계적 연마(CMP) 또는 전면 식각하여 형성할 수 있다. 따라서, 비트라인 콘택홀(224a)을 매립하는 비트라인 콘택 하부 플러그(226a)와 스토리지 전극 콘택홀(224b)을 매립하는 스토리지 전극 하부 콘택(226b)이 형성된다. 이어서, 전체 구조 상에 제 2 층간 절연막(228)을 형성한 후 그 상부에 콘택 플러그(226)의 일부, 즉 비트라인 콘택 하부 플러그(226b)와 주변 회로 영역의 드레인 영역 및 게이트 전극(216)을 노출시키기 위한 감광막 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 제 2 층간 절연막(228)을 식각한다. 따라서, 비트라인 콘택 하부 플러그(226a)를 노출시키는 콘택홀을 형성한다. 이때, 주변 회로 영역에서는 제 2 층간 절연막(228) 하부의 제 1 층간 절연막(222)도 식각되어 드레인 영역 및 게이트 전극(216)을 노출시키는 콘택홀을 형성한다. 또한, 감광막 패턴을 이용한 식각 공정에 의해 퓨즈 영역의 불순물 영역(218)을 노출시키는 콘택홀이 형성될 수도 있다. 이어서, 콘택홀들이 매립되도록 텅스텐 등의 도전 물질을 형성한 후 제 2 층간 절연막(228)이 노출되도록 도전 물질을 화학기계적 연마 또는 전면 식각한다. 따라서, 셀 영역의 콘택홀 내에 비트 라인 콘택 상부 플러그(230a)가 형성되고, 주변 회로 영역의 콘택홀들 내에 드레인 콘택 플러그(230b)와 게이트 전극 콘택 플러그(230c)를 형성한다. 이어서, 제 2 층간 절연막(228) 상에 도전층을 형성한 후 패터닝하여 셀 영역에 비트라인(232a)을 형성하고, 주변 회로 영역에 배선(232b)을 형성한다. 또한, 퓨즈 영역에도 배선(232c)을 형성한다. 여기서, 퓨즈 영역에 형성된 배선(232c)은 셀 영역의 비트라인(232a)과 연결될 수 있다. 비트라인(232a)은 비트라인 콘택 상부 플러그(230a)과 연결되어 형성되고, 배선(232b)은 드레인 전극 플러그(230b) 및 게이트 전극 콘택 플러그(230c)과 연결되어 형성된다. 여기서, 비트라인(232a) 및 배선(232b 및 232c)을 형성하기 위한 도전층은 폴리실리콘막, 텅스텐막, 알루미늄막, 티타늄막 등의 금속막, 티타늄 질화막 등의 금속 질화막, 텅스텐 실리사이드막 등의 금속 화합물을 이용할 수 있으며, 폴리실리콘막과 텅스텐 실리사이드막 등의 금속 실리사이드를 증착하여 폴리사이드 구조로 이용할 수도 있다.
도 2(c)를 참조하면, 비트 라인(232a), 주변 회로 영역의 배선(232b) 및 퓨즈 영역의 배선(232c) 등이 형성된 제 2 층간 절연막(228) 상에 제 3 층간 절연막(232)을 형성한다. 제 3 층간 절연막(232)은 예를들어 BPSG를 도포하여 리플로우시킨 후 화학기계적 연마 공정으로 평탄화하여 형성할 수 있다. 이어서, 제 3 층간 절연막(232) 상에 셀 영역의 스토리지 전극 콘택 하부 플러그(226b)를 노출시키기 위한 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 이용한 식각 공정으로 콘택홀을 형성한다. 그리고, 콘택홀이 매립되도록 제 3 층간 절연막(232) 상에 폴리실리콘막 등의 도전막을 형성한 후 제 3 층간 절연막(232)이 노출되도록 도전막을 화학기계적 연마 또는 전면 식각한다. 이에 따라, 콘택홀 내에 스토리지 전극 콘택 하부 플러그(226b)에 접촉되는 스토리지 전극 콘택 상부 플러그(234a)가 형성된다. 이어서, 셀 영역에 하부 전극(236), 유전체막(238) 및 상부 전극(240)을 적층하여 캐패시터(250)를 형성한다. 셀 영역의 캐패시터(250)는 스토리지 전극 콘택 상부 플러그(234a) 상에 형성된다. 여기서, 캐패시터(250)의 하부 전극(236) 및 상부 전극(240)은 예를들어 폴리실리콘막, 금속막 등의 도전층을 이용하여 형성할 수 있으며, 유전체막(238)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다.
도 2(d)를 참조하면, 셀 영역에 캐패시터(250)가 형성된 전체 상부에 제 4 층간 절연막(242)을 형성한 후 퓨즈 영역의 배선(232c)을 노출시키기 위한 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 이용한 식각 공정으로 콘택홀을 형성한다. 그리고, 콘택홀이 매립되도록 제 4 층간 절연막(242) 상에 폴리실리콘막 등의 도전막을 형성한 후 제 4 층간 절연막(242)이 노출되도록 도전막을 화학기계적 연마 또는 전면 식각한다. 이에 따라, 콘택홀 내에 퓨즈 영역의 배선(232c)에 접촉되는 퓨즈 플러그(244)가 형성된다. 이어서, 퓨즈 영역에 하부 전극(142), 가변 저항층(144) 및 상부 전극(146)을 적층하여 퓨즈(140)를 형성한다. 퓨즈(140)는 퓨즈 플러그(244) 상에 형성된다. 여기서, 퓨즈(140)의 하부 전극(142) 및 상부 전극(146)은 금속, 금속 합금 또는 금속 질화막으로 형성할 수 있고, 가변 저항층(144)은 금속 산화물 등으로 형성할 수 있다. 이러한 퓨즈(140)를 형성하기 위해 제 4 층간 절연막(242) 상에 제 1 도전층, 금속 산화막 및 제 2 도전층을 형성한 후 사진 및 식각 공정으로 이들을 패터닝할 수 있다.
이후, 셀 영역 및 퓨즈 영역을 포함한 전체 상부에 층간 절연막(미도시)을 형성한 후 셀 영역의 상부 전극(240)과 퓨즈 영역의 상부 전극(146)에 연결되는 배선을 형성한다.
한편, 상기 실시 예는 DRAM의 경우를 예로들어 설명하였으며, DRAM의 경우 캐패시터(250)의 물질과 퓨즈(140)의 물질이 다르기 때문에 캐패시터(250)와 퓨즈(140)가 서로 다른 층에 형성된다. 그러나, 본 발명은 DRAM 이외에 퓨즈를 이용하는 다양한 반도체 소자에 적용될 수 있다. 특히, 가변 저항 메모리 소자, 즉 ReRAM의 경우 셀 영역과 퓨즈 영역의 구조물이 동시에 형성될 수 있다. 즉, 셀 영역의 하부 전극, 가변 저항층 및 상부 전극이 형성될 때 이와 동시에 퓨즈 영역에도 하부 전극, 가변 저항층 및 상부 전극이 적층된 퓨즈가 형성된다. 또한, DRAM의 경우에도 캐패시터(250)를 퓨즈(140)와 동일 물질로 형성하는 경우 캐패시터(250)는 퓨즈(140)와 동시에 형성될 수 있다.
이러한 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110 : 반도체 기판 120 : 층간 절연막
130 : 콘택 플러그 140 : 퓨즈
142 : 하부 전극 144 : 가변 저항층
146 : 상부 전극

Claims (8)

  1. 기판 상의 일 영역에 퓨즈가 형성되고,
    상기 퓨즈는 하부 전극, 가변 저항층 및 상부 전극이 적층되며,
    상기 가변 저항층의 저항에 따라 리던던시 셀과 연결 또는 차단하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 하부 전극 및 상부 전극의 적어도 어느 하나는 금속, 금속 합금 및 금속 질화막의 적어도 어느 하나로 형성된 반도체 소자.
  3. 제 2 항에 있어서, 상기 가변 저항층은 상기 하부 전극과 상부 전극 사이에 인가되는 전압에 따라 저항이 변화되는 물질을 이용하여 형성하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 가변 저항층은 금속 산화물, PCMO(Pr1 - XCaXMnO3, 0<X<1), 칼코게나이드, 페로브스카이트 또는 금속 도핑된 고체 전해질의 적어도 어느 하나로 형성하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 가변 저항층은 불순물이 첨가된 반도체 소자.
  6. 제 5 항에 있어서, 상기 불순물은 산소(O), 티타늄(Ti), 아연(Zn), 코발트(Co), 니켈(Ni), 알루미늄(Al), 금(Au), 백금(Pt), 은(Ag)의 적어도 어느 하나를 포함하는 반도체 소자.
  7. 기판 상에 셀 영역 및 퓨즈 영역을 확정하는 단계; 및
    상기 퓨즈 영역에 하부 전극, 가변 저항층 및 상부 전극을 적층하여 퓨즈를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 셀 영역에 형성된 캐패시터를 더 포함하며, 상기 캐패시터와 상기 퓨즈는 동일 층에 형성되거나 서로 다른 층에 형성하는 반도체 소자의 제조 방법.
KR1020100013993A 2010-02-17 2010-02-17 반도체 소자 및 그 제조 방법 KR20110094538A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100013993A KR20110094538A (ko) 2010-02-17 2010-02-17 반도체 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100013993A KR20110094538A (ko) 2010-02-17 2010-02-17 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20110094538A true KR20110094538A (ko) 2011-08-24

Family

ID=44930521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100013993A KR20110094538A (ko) 2010-02-17 2010-02-17 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20110094538A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101283767B1 (ko) * 2011-11-17 2013-07-08 재단법인대구경북과학기술원 비휘발성 저항 변화 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101283767B1 (ko) * 2011-11-17 2013-07-08 재단법인대구경북과학기술원 비휘발성 저항 변화 메모리 소자

Similar Documents

Publication Publication Date Title
US11387411B2 (en) Logic compatible RRAM structure and process
TWI594405B (zh) 積體電路及其製造方法
KR101933269B1 (ko) Rram 구조물을 위한 하단 전극
US9806255B1 (en) Resistive random access memory and method of forming the same
US10103330B2 (en) Resistance variable memory structure
CN105990521A (zh) 具有复合覆盖层的电阻式随机存取存储器(rram)单元
CN111092152A (zh) 存储单元和用于制造存储单元的方法
US8987695B2 (en) Variable resistance memory device and method for fabricating the same
KR20100078943A (ko) 저항성 램 소자의 제조방법
US11737381B2 (en) Resistive random access memory and method of forming the same
KR102649182B1 (ko) 메모리 디바이스 및 이를 제조하는 방법
CN104377302A (zh) 具有电阻可变膜的存储单元及其制造方法
US9257486B2 (en) RRAM array having lateral RRAM cells and vertical conducting structures
KR20110094538A (ko) 반도체 소자 및 그 제조 방법
US11706933B2 (en) Semiconductor memory device and fabrication method thereof
EP3975274A1 (en) Semiconductor memory device and method for fabricating the same
TW200931641A (en) Liner for tungsten/silicon dioxide interface in memory
US20240130254A1 (en) Semiconductor device and method for forming the same
CN115472737A (zh) 存储装置以及其制作方法
CN117998869A (zh) 存储装置及其制作方法
CN112864185A (zh) 电桥式随机存取存储器及其制造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination