CN114284311A - 半导体元件及其制作方法 - Google Patents

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郑钧鸿
王泉富
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Abstract

本发明公开一种半导体元件及其制作方法，其中该半导体元件包括基底，其包括一存储器区及一逻辑区。第一介电层，位于该基底上。一第一导电结构以及一第二导电结构，分别位于该存储器区及该逻辑区上的该第一介电层中。一存储单元，位于该第一介电层上并且直接接触该第一导电结构的一顶面。一第一盖层位于该第一介电层上并且连续覆盖该存储单元的一顶面和一侧壁并且直接接触该第二导电结构的一顶面。一第二介电层，位于该第一盖层上。一第三导电结构，位于该第二介电层中并且穿过该第一盖层以接触该存储单元。

Description

半导体元件及其制作方法
技术领域
本发明是关于一种半导体元件及其制作方法，特别是关于一种包括存储单元的半导体元件及其制作方法。
背景技术
新世代存储器例如铁电存储器(Ferroelectric Random Access Memory,FRAM)、相变化存储器(Phase-change Random Access Memory,PRAM)、磁阻式存储器(MagneticRandom Access Memory,MRAM)与电阻式存储器(Resistive Random Access Memory,RRAM)由于具有更小的尺寸、读写快速、数据保存时间长、低耗能、可靠度佳以及与半导体制作工艺相容等特性，因此逐渐受到本领域的关注。如何以更简单的方式将存储单元整合至目前半导体制作工艺中，并且具有稳定的制作工艺良率，为本领域积极研究的课题。
发明内容
本发明目的在于提供一种半导体元件及其制作方法，主要是利用第一盖层覆盖介电层和存储单元的顶面和侧壁，同时作为导电结构的开口的蚀刻停止层以及存储单元的侧壁的蚀刻保护层，可同时避免过蚀刻和对准偏移导致的电性异常，可提高良率并具有较简化的制作工艺。
本发明一实施例提供一种半导体元件，包括一基底，包括一存储器区及一逻辑区。一第一介电层，位于该基底上。一第一导电结构以及一第二导电结构，分别位于该存储器区及该逻辑区上的该第一介电层中。一存储单元，位于该第一介电层上并且直接接触该第一导电结构的一顶面。一第一盖层位于该第一介电层上并且连续覆盖该存储单元的一顶面和一侧壁并且直接接触该第二导电结构的一顶面。一第二介电层，位于该第一盖层上。一第三导电结构，位于该第二介电层中并且穿过该第一盖层以接触该存储单元。
本发明另一实施例提供一种半导体元件的制作方法，步骤包括提供一基底，该基底包括一存储器区及一逻辑区；形成一第一介电层于该基底上；形成一第一导电结构以及一第二导电结构，分别位于该存储器区及该逻辑区上的该第一介电层中；形成一存储单元于该第一介电层上，其中该存储单元直接接触该第一导电结构的一顶面；形成一第一盖层覆盖该存储单元的一顶面及一侧壁并且直接接触该第二导电结构的一顶面；形成一第二介电层于该第一盖层上；形成一第三导电结构于该第二介电层中并且穿过该第一盖层以接触该存储单元。
附图说明
图1为本发明实施例的半导体元件的制作方法的步骤流程图；
图2至图9为本发明实施例的半导体元件的制作方法的步骤剖面示意图；
图10为根据本发明另一实施例的半导体元件的剖面示意图。
主要元件符号说明
10 基底
12 第一介电层
12a 上表面
13 第一导电结构
13a 第一开口
13b 顶面
14 第二导电结构
14a 第二开口
14b 顶面
16 存储单元
16a 顶面
16b 侧壁
160 存储材料叠层
162 底电极层
164 存储层
166 顶电极层
18 第一盖层
22 第二介电层
22a 上表面
23 第三导电结构
23a 第三开口
23c 侧壁
232 下部
234 上部
24 第四导电结构
24a 第四开口
242 下部
244 上部
28 第二盖层
32 第三介电层
33 第五导电结构
34 第六导电结构
D1 深度
D2 深度
D3 深度
M1 第一导电层
M2 第二导电层
P1 第一研磨制作工艺
P2 图案化制作工艺
P3 氧化制作工艺
P4 第二研磨制作工艺
R1 存储器区
R2 逻辑区
W1 宽度
W2 宽度
W3 宽度
W4 宽度
100 方法
102 步骤
104 步骤
106 步骤
108 步骤
110 步骤
112 步骤
114 步骤
116 步骤
具体实施方式
接下来的详细说明及叙述，参照相关图式所示内容，共同用来说明可依据本发明而具体实行的实施例。这些实施例已提供足够的细节，使此领域中的技术人员能充分了解并具体实行本发明。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改，而应用在其他实施例上。
为了方便说明以及为了使本领域的技术人员能更容易了解本发明，本发明的各附图只是示意图，其详细的比例可依照设计的需求进行调整。在说明中所描述对于图形中相对器件的上下关系，本领域的技术人员应能理解其是指物件的相对位置，都可以翻转而呈现相同的构件，因此，都应同属本说明书所揭露的范围，在此容先叙明。
在本说明书中，「晶片」、「基底」或「基板」意指任何包含一暴露面，可依据本发明实施例所示在其上沉积材料，制作集成电路结构的结构物，例如布线层。需了解的是「基底」包含半导体晶片，但并不限于此。「基底」在制作工艺中也意指包含制作于其上的材料层的半导体结构物。
应当容易理解，本说明书使用的术语例如「在…上」、「在…之上」、「在…上方」「在…下」、「在…之下」、「在…下方」等空间相对术语的含意应以最宽泛的方式解释，使得这些术语不仅意味着「直接在某物上」或「直接在某物下」，而且还包括「在具有中间特征或层的情况下间接在某物上」或「在具有中间特征或层的情况下间接在某物下」的含意。
此外，上述空间相对术语是为了便于描述如附图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖元件在使用或操作中的不同取向。该元件可以其他方式定向(例如旋转90度或在其他取向)，并且同样可以对应地解释本文使用的空间相关描述词。
图1为根据本发明一实施例的半导体元件的制作方法的步骤流程图。图2至图9为根据本发明一实施例的半导体元件的制作方法的步骤剖面示意图。
请参考图1和图2。本发明的半导体元件的制作方法100包括首先进行步骤102，提供一基底10，基底10包括一存储器区R1及一逻辑区R2。基底10可以是完成至某制作工艺阶段的半导体基底。举例来说，基底10例如是已经完成前段制作工艺(FEOL)的半导体基底，其中可形成有绝缘结构，电晶体和接触插塞等结构。基底10也可为已经完成部分后段制作工艺(BEOL)的半导体基底，可包括至少一金属内连线层形成其中。为了简化图示，基底10中未绘示出上述结构。
请参考图1和图3。接着进行步骤104，形成一第一介电层12于基底10上。第一介电层12可包括介电材料，例如可包括氧化硅(SiO2)、未掺杂硅玻璃(undoped silica glass,USG)或低介电常数(low-k)介电材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数介电材料(porouslow-k dielectric material)或有机高分子介电材料，但不限于此。
请参考图1和图4。接着进行步骤106，分别于基底10的存储器区R1及逻辑区R2上第一介电层12中形成第一导电结构13及第二导电结构14。
根据本发明一些实施例，第一导电结构13和第二导电结构14的制作方法可包括对第二介电层22进行一图案化制作工艺(例如光刻暨蚀刻制作工艺)，以在基底10的存储器区R1及逻辑区R2上第一介电层12中形成第一开口13a和第二开口14a，然后全面性地形成第一导电层M1于第一介电层12上并填入第一开口13a和第二开口14a中，接着进行一第一研磨制作工艺P1以移除第一开口13a和第二开口14a外的第一导电层M1至显露出第一介电层12的上表面12a，获得如图4所示的第一导电结构13和第二导电结构14。第一导电层M1可包括金属材料，例如可包括钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。在一些实施例中，第一导电层M2包括铜(Cu)。
请参考图1和图5。接着进行步骤108，形成存储单元16于第一介电层12上，其中存储单元16直接接触第一导电结构13的一顶面13b。
根据本发明一些实施例，存储单元16例如是一种电阻式存储器(resistiverandom-access memory,RRAM)，存储单元16的制作方法可包括全面性地于第一介电层12上形成一存储材料叠层160，然后进行一图案化制作工艺P2(例如光刻暨蚀刻制作工艺)，移除部分存储器区R1上的存储材料叠层160而获得对应于第一导电结构13设置的存储单元16，并完全移除逻辑区R2上的存储材料叠层160，显露出第二导电结构14的顶面14b。
根据本发明一些实施例，存储材料叠层160可包括位于最下方且直接接触第一导电结构13的底电极层162、位于底电极层162上的存储层164，以及位于存储层164上的顶电极层166。底电极层162和顶电极层166分别可包括导电材料，例如可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铂(Pt)、铱(Ir)、钌(Ru)、铝(Al)、铜(Cu)、金(Au)、钨(W)、上述材料的化合物、复合层或合金，但不限于此。底电极层162和顶电极层166可包括相同或不同的导电材料。存储层164可包括可变电阻材料，例如可包括氧化镍(NiO)、氧化钛(TiO)、氧化锌(ZnO)、氧化锆(ZrO)、氧化铪(HfO)、氧化钽(TaO)或其他的过度金属氧化物(transitionmetal oxide,TMO)，但不限于此。根据本发明一些实施例，底电极层162、存储层164及/或顶电极层166可分别具有复层结构，为了简化说明并未绘示于图中。
根据本发明一些实施例，可选的，可在图案化制作工艺P2后对存储单元16的侧壁进行一氧化制作工艺P3，以将蚀刻过程中被吸附在存储单元16侧壁上的金属残留物氧化成不导电的氧化物及/或修补底电极层162、存储层164和顶电极层166蚀刻受损的部分。
请参考图1和图6。接着进行步骤110，形成一第一盖层18于第一介电层12上，然后进行步骤112，形成一第二介电层22于第一盖层上18。第一盖层18全面性地形成在第一介电层12上，并且连续覆盖第一介电层12的上表面12a和存储单元16的顶面16a及侧壁16b，并且直接接触该第二导电结构14的顶面14b。
根据本发明一些实施例，第一盖层18材料可包括氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或氮掺杂硅化碳(nitride doped silicon carbide,NDC)，但不限于此。较佳者，第一盖层18材料可包括氮掺杂硅化碳(NDC)。第二介电层22可包括介电材料，例如可包括氧化硅(SiO2)、未掺杂硅玻璃(undoped silica glass,USG)或低介电常数(low-k)介电材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数介电材料(porous low-k dielectric material)或有机高分子介电材料，但不限于此。在一些实施例中，第二介电层22可与第一介电层12包括相同材料，例如均包括低介电常数(low-k)介电材料。
请参考图1、图7和图8。接着进行步骤114，形成一第三导电结构23于存储器区R1上的第二介电层中22并且穿过第一盖层18以直接接触存储单元16。
根据本发明一些实施例，第三导电结构23可通过双镶嵌制作工艺形成，步骤可包括对第二介电层22进行一双重图案化制作工艺(例如双重光刻暨蚀刻制作工艺)，以在基底10的存储器区R1上的第二介电层22中形成穿过第二介电层22及第一盖层18并显露出存储单元16的顶面16a的第三开口23a，然后全面性地形成一第二导电层M2于该第二介电层22上并填入第三开口23a，接着进行第二研磨制作工艺P4以移除该第三开口23a外的第二导电层M2至显露出第二介电层22的上表面22a，获得如图8所示的第三导电结构23。第二导电层M2可包括金属材料，例如可包括钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)或钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。在一些实施例中，第二导电层M2包括铜(Cu)。第一盖层18可在形成第三开口23a的蚀刻制作工艺中作为蚀刻停止层，避免存储单元16的顶电极层166被过蚀刻。
如图8所示，第三导电结构23可包括与存储单元16直接接触的下部232以及位于下部232上方并且自上表面22a显露出来的上部234。下部232的宽度W1小于上部234的宽度W2。本实施例中，上部234的底面高于存储单元16的顶面16a。
在一些实施例中，可形成一阻障层(图未示)于第二介电层22上并覆盖第三开口23a的侧壁和底面，然后再于阻障层上形成第二导电层M2。阻障层的材料可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)，或上述材料的复合层，但不限于此。第三开口23a外的阻障层也会在第二研磨制作工艺P2中被移除。
根据本发明一些实施例，形成第三导电结构23时，可同时在逻辑区R2上的第二介电层中22形成穿过第一盖层18并直接接触第二导电结构14的第四导电结构24。如图7和图8所示，第四导电结构24可与第三导电结构23通过相同的双镶嵌制作工艺形成，步骤可包括于形成第三开口23a的双重图案化制作工艺中同时在基底10的逻辑区R2上的第二介电层22中形成穿过第二介电层22及第一盖层18并显露出第二导电结构14的顶面14b的第四开口24a。接着，将第二导电层M2(及阻障层(图未示))同时填入第三开口23a和第四开口24a，再通过第二研磨制作工艺P4同时移除第三开口23a和第四开口24a外的第二导电层M2(及阻障层(图未示))，同时获得如图8所示的第三导电结构23和第四导电结构24。第一盖层18可在形成第四开口24a的蚀刻制作工艺中作为蚀刻停止层，避免第二导电结构14被过蚀刻。
第四导电结构24可包括与第二导电结构14直接接触的下部242以及位于下部242上方并且自上表面22a显露出来的上部244。下部242的宽度W3小于上部244的宽度W4。本实施例中，第三导电结构23的上部234的底面和第四导电结构24的上部244的底面大致上位于相同深度D1处。
本发明特征在于，形成第一盖层18连续覆盖第一介电层12的上表面12a和存储单元16的顶面16a及侧壁16b以及第二导电结构14的顶面14b，可在第三开口23a和第四开口24a的蚀刻制作工艺中作为蚀刻停止层，避免存储单元16的顶电极层166和第二导电结构14发生过蚀刻，还可作为存储单元16侧壁的蚀刻保护层，避免蚀刻第三开口23a时发生对准偏移(misalignment)导致存储单元16的侧壁被暴露出来而造成的电性异常，因此本发明提供的半导体元件可具有较佳的良率以及较简化的制作工艺。
请参考图1和图9。接着进行步骤116，形成一第二盖层28于第二介电层22上并直接覆盖第三导电结构23和第四导电结构24的顶面，再于第二盖层28上形成第三介电层32，然后形成穿过第三介电层32和第二盖层28且分别与第三导电结构23和第四导电结构24接触的第五导电结构33和第六导电结构34。
根据本发明一些实施例，第二盖层28材料可包括氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或氮掺杂硅化碳(nitride doped silicon carbide,NDC)，但不限于此。较佳者，第二盖层28和第一盖层18可包括相同材料，例如均包括氮掺杂硅化碳(NDC)。第三介电层32可包括介电材料，例如可包括氧化硅(SiO2)、未掺杂硅玻璃(undoped silicaglass,USG)或低介电常数(low-k)介电材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数介电材料(porous low-k dielectric material)或有机高分子介电材料，但不限于此。在一些实施例中，第三介电层32可与第二介电层22包括相同材料，例如均包括低介电常数(low-k)介电材料。第五导电结构33和第六导电结构34可包括金属材料，例如可包括钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)或钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。在一些实施例中，第三导电结构23、第四导电结构24、第五导电结构33和第六导电结构34可包括相同的金属材料，例如可包括铜(Cu)。
第五导电结构33和第六导电结构34的制作方法可参考前文，此处不再重述。第二盖层28可在形成第五导电结构33和第六导电结构34的蚀刻制作工艺中作为蚀刻停止层。在一些实施例中，第五导电结构33和第六导电结构34与第三介电层32之间可包括阻障层(图未示)。
请继续参考图9。详细来说，本发明提供的半导体结构，包括基底10，包括一存储器区R1及一逻辑区R2。第一介电层12位于基底10上，第一导电结构13以及第二导电结构14分别位于存储器区R1及逻辑区R2上的第一介电层12中。存储单元16位于第一介电层12上并且直接接触第一导电结构13的顶面13b。第一盖层18位于第一介电层12上并且连续覆盖存储单元16的顶面16a和侧壁16b并且直接接触第二导电结构14的顶面14b。第二介电层22位于第一盖层18上。第三导电结构23位于第二介电层22中并且穿过第一盖层18以接触存储单元16。
在一些实施例中，可通过控制第一研磨制作工艺P1及存储材料叠层160的蚀刻制作工艺，使第一导电结构13的顶面13b以及第二导电结构14b的顶面14b与第一介电层12的上表面12a大致上齐平。在一些实施例中，可通过控制第二研磨制作工艺P4，使第三导电结构23的顶面与第四导电结构24的顶面和第二介电层22的上表面22a齐平。
请参考图10，为根据本发明另一实施例的半导体元件的剖面示意图，其中与前文图9所示实施例的相同的元件是以相同的标号进行标示，以利于两者间互相对照。图10不同于图9的实施例的主要特点为，图10的第三导电结构23是由上部234来接触存储单元16，并且包括一直线形的侧壁23c自第二介电层22的上表面22a延伸至存储单元16的顶面16a。在一些实施例中，当第三导电结构23是由上部234来接触存储单元16，第四导电结构24的上部244的底面的深度D3会低于存储单元16的顶面16a的深度D2，即第四导电结构24的上部244的底面低于存储单元16的顶面16a。
综上所述，本发明提供的半导体元件利用第一盖层同时作为第三开口和第四开口的蚀刻停止层以及存储单元的侧壁的蚀刻保护层，可同时避免过蚀刻和对准偏移(misalignment)导致的电性异常，可提升良率并且具有简化的制作工艺。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件，其特征在于，包括:
基底，包括存储器区及逻辑区；
第一介电层，位于该基底上；
第一导电结构以及第二导电结构，分别位于该存储器区及该逻辑区上的该第一介电层中；
存储单元，位于该第一介电层上并且直接接触该第一导电结构的顶面；
第一盖层，位于该第一介电层上并且连续覆盖该存储单元的顶面和侧壁并且直接接触该第二导电结构的顶面；
第二介电层，位于该第一盖层上；以及
第三导电结构，位于该第二介电层中并且穿过该第一盖层以接触该存储单元。
2.如权利要求1所述的半导体元件，其中该第一导电结构、该第二导电结构以及该第三导电结构包括相同材料。
3.如权利要求1所述的半导体元件，其中该第一导电结构的该顶面以及该第二导电结构的该顶面与该第一介电层的上表面齐平。
4.如权利要求1所述的半导体元件，另包括第二盖层位于该第二介电层层上并且直接接触该第三导电结构的顶面，其中该第一盖层和该第二盖层包括相同材料。
5.如权利要求4所述的半导体元件，其中该第一盖层以及该第二盖层包括氮掺杂硅化碳，该第一介电层以及该第二介电层包括低介电常数介电材料。
6.如权利要求1所述的半导体元件，其中该第三导电结构包括:
下部，该下部直接接触该存储单元；以及
位于该下部上方的上部，其中该下部的宽度小于该上部的宽度。
7.如权利要求1所述的半导体元件，其中该第三导电结构包括直线形的侧壁自该第二介电层的上表面延伸至该存储单元的该顶面。
8.如权利要求1所述的半导体元件，另包括第四导电结构位于该第二介电层中并且穿过该第一盖层以接触该第二导电结构，其中该第三导电结构的顶面与该第四导电结构的顶面和该第二介电层的上表面齐平。
9.如权利要求8所述的半导体元件，其中该第四导电结构包括:
下部，该下部直接接触该存储单元；以及
位于该下部上方的上部，其中该下部的宽度小于该上部的宽度。
10.如权利要求9所述的半导体元件，其中该第四导电结构的该上部的底面低于该存储单元的该顶面。
11.如权利要求1所述的半导体元件，其中该存储单元包括:
底电极；
存储层，位于该底电极上；以及
顶电极，位于该存储层上，其中该底电极直接接触该第一导电结构。
12.一种半导体元件的制作方法，包括:
提供基底，该基底包括存储器区及逻辑区；
形成第一介电层于该基底上；
形成第一导电结构以及第二导电结构，分别位于该存储器区及该逻辑区上的该第一介电层中；
形成存储单元于该第一介电层上，其中该存储单元直接接触该第一导电结构的顶面；
形成第一盖层于该第一介电层上，并且覆盖该存储单元的顶面及侧壁并且直接接触该第二导电结构的顶面；
形成第二介电层于该第一盖层上；以及
形成第三导电结构于该第二介电层中并且穿过该第一盖层以接触该存储单元。
13.如权利要求12所述的半导体元件的制作方法，其中形成该第一导电结构以及该第二导电结构的步骤包括:
形成第一开口和第二开口，分别位于该存储器区上和该逻辑区上的该第一介电层中；
形成第一导电层于该第一介电层上并填入该第一开口和该第二开口；以及
进行第一研磨制作工艺，以移除该第一开口和该第二开口外的该第一导电层并暴露出该第一介电层。
14.如权利要求12所述的半导体元件的制作方法，其中形成该存储单元的步骤包括:
形成存储材料叠层于该第一介电层上；
进行图案化制作工艺，将该存储器区上的该存储材料叠层图案化成该存储单元，并移除该逻辑区上的该存储材料叠层并且显露出该第二导电结构。
15.如权利要求14所述的半导体元件的制作方法，其中该存储材料叠层包括底电极层、存储层位于该底电极层上，以及顶电极层位于该存储层上，其中该底电极层直接接触该第一导电结构。
16.如权利要求14所述的半导体元件的制作方法，另包括在该图案化制作工艺后，对该存储单元的该侧壁进行氧化制作工艺。
17.如权利要求12所述的半导体元件的制作方法，其中形成该第三导电结构的步骤包括:
形成第三开口，穿过该第二介电层及该盖层并显露出该存储单元的该顶面；
形成第二导电层于该第二介电层上并填入该第三开口；以及
进行第二研磨制作工艺，以移除该第三开口外的该第二导电层。
18.如权利要求17所述的半导体元件的制作方法，另包括:
形成第四开口，与该第三开口同时形成在该第二介电层中，其中该第四开口显露出该第二导电结构；
将该第二导电层填入该第四开口；以及
通过该第二研磨制作工艺移除该第四开口外的该第二导电层。
19.如权利要求12所述的半导体元件的制作方法，另包括形成第二盖层于该第二介电层上并直接接触该第三导电结构的顶面，其中该第一盖层和该第二盖层包含相同材料。
20.如权利要求19所述的半导体元件的制作方法，其中该第一盖层以及该第二盖层包括氮掺杂硅化碳，该第一介电层以及该第二介电层包括低介电常数介电材料。
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