KR102166523B1 - 나노 스케일 형상 구조 및 형성 방법 - Google Patents

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Abstract

밀집 영역에 배치되는 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부와 제1오프닝부 형상들에 정렬되도록 제1하드 마스크 패턴부에 세워진 제1가이드(guide)들 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부를 마련하고, 밀집 영역을 열고 비밀집 영역을 차폐하는 차단층을 형성하고, 밀집 영역에 대해 블록코폴리머(BCP)층을 이용한 상분리로 제1도메인부 중간에 제2도메인부들이 분리되도록 하는 나노 스케일 형상 구조 및 형성 방법을 제시한다.

Description

나노 스케일 형상 구조 및 형성 방법{Structure and Method of fabricating nano scale features and structure including the features}
본 출원은 패터닝(patterning) 기술에 관한 것으로서, 보다 상세하게는 밀집(dense) 배치된 형상(feature)들과 비밀집 배치된 형상들을 포함하는 나노 스케일(nano scale) 형상 구조 및 형성 방법에 관한 것이다.
전자 소자의 회로를 반도체 기판에 집적할 때, 제한된 면적에 보다 많은 수의 패턴들을 집적하고자 노력하고 있다. 전자 소자 또는 반도체 소자의 집적도가 증가되며, 보다 작은 크기로 미세 패턴을 구현하고자 노력하고 있다. 수 내지 수십 ㎚의 크기의 선폭(CD: Critical Dimension)으로 미세 콘택홀(contact hole)과 같은 미세 패턴을 형성하기 위해 다양한 새로운 기술이 시도되고 있다. 반도체 소자의 미세 패턴을 단순히 포토리소그래피(photo lithography) 기술에 의존하여 형성할 때, 리소그래피 장비의 이미지(image) 분해능에 대한 한계로 보다 미세한 크기의 패턴을 구현하는 데 제약이 있다.
포토리소그래피 기술에 사용되는 광원의 파장 및 광학 시스템(system)의 해상 한계로 인한 분해능 제약을 극복하여 미세 패턴들의 배열을 형성하기 위해서, 폴리머(polymer) 분자들의 자기조립(self assembly) 가능성을 이용한 미세 패턴들을 형성하는 방법이 고려될 수 있다. 이러한 자기조립 방법을 이용한 미세 구조 형성 과정들은 실험적 수준에 머무르고 있어, 고집적 반도체 소자들에 요구되는 미세 패턴들의 배열에 적용하는 데 여전히 어려움이 있다. 또한, 폴리머 분자들의 자기 조립 방법을 이용한 미세 구조 형성 과정은 형성되는 미세 패턴들이 피치(pitch)가 실질적으로 일정하고 실질적으로 동일한 크기를 가질 경우에 제한적으로 적용될 수 있다.
본 출원은 블록코폴리머(block co-polymer)의 상분리를 이용하여 밀집(dense) 배치된 형상(feature)들과 비밀집 배치된 형상들을 형성하는 나노 스케일 형상들 형성 방법 및 이에 따른 나노 스케일 형상 구조를 제시하고자 한다.
본 출원의 일 관점은, 하드 마스크(hard mask)층 상에 제1오프닝(opening)부 형상들을 제공하는 제1예비마스크 패턴부 및 고립 패턴(isolated pattern) 형상들을 가지는 제2예비마스크 패턴부를 형성하는 단계; 상기 제1예비마스크 패턴부 측벽들에 제1가이드(guide)들 및 상기 제2예비마스크 패턴부 측벽에 제2가이드를 형성하는 단계; 상기 하드 마스크층의 상기 제1 및 제2가이드들에 의해 노출되는 부분을 선택적으로 제거하여 상기 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부로 패터닝하는 단계; 상기 제1 및 제2예비마스크 패턴부들을 선택적으로 제거하는 단계; 상기 제1하드 마스크 패턴부가 위치하는 영역을 노출하고 적어도 상기 제2하드 마스크 패턴부를 덮는 차단층을 형성하는 단계; 상기 제1가이드들 내외측을 적어도 채우는 블록코폴리머(BCP)층을 형성하는 단계; 및 상기 블록코폴리머(BCP)층을 상분리하여 제1도메인부 중간에 제2도메인부들이 상기 제1가이드 외측의 상기 제1하드 마스크 패턴부 상에 위치하도록 하는 단계; 를 포함하는 나노 스케일 형상 형성 방법을 제시한다.
상기 제2도메인부들을 선택적으로 제거하는 단계; 및 상기 제2도메인부들의 제거에 의해 노출되는 상기 제1하드 마스크 패턴부의 일부들을 각각 선택적으로 제거하여 상기 제1오프닝부 형상들 사이에 각각 위치하는 제2오프닝부들을 형성하는 단계; 를 더 포함하는 나노 스케일 형상 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부와 상기 제1오프닝부 형상들에 정렬되도록 상기 제1하드 마스크 패턴부에 세워진 제1가이드(guidgu)들 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부를 마련하는 단계; 상기 제1하드 마스크 패턴부가 위치하는 영역을 노출하고 적어도 상기 제2하드 마스크 패턴부를 덮는 차단층을 형성하는 단계; 상기 제1가이드들 내외측을 적어도 채우는 블록코폴리머(BCP)층을 형성하는 단계; 및 상기 블록코폴리머(BCP)층을 상분리하여 제1도메인부 중간에 제2도메인부들이 상기 제1가이드 외측의 상기 제1하드 마스크 패턴부 상에 위치하도록 하는 단계; 를 포함하는 나노 스케일 형상 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부를 마련하는 단계; 상기 제1하드 마스크 패턴부를 노출하고 적어도 상기 제2하드 마스크 패턴부를 덮는 차단층을 형성하는 단계; 상기 제1하드 마스크 패턴부 상을 적어도 덮는 블록코폴리머(BCP)층을 형성하는 단계; 및 상기 블록코폴리머(BCP)층을 상분리하여 제1도메인부 중간에 제2도메인부들이 상기 제1하드 마스크 패턴부 상에 위치하도록 하는 단계; 를 포함하는 나노 스케일 형상 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 밀집 영역에 배치되는 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부와 상기 제1오프닝부 형상들에 정렬되도록 상기 제1하드 마스크 패턴부에 세워진 제1가이드(guide)들 및 비밀집 영역에 고립 패턴 형상을 가지는 제2하드 마스크 패턴부를 마련하는 단계; 상기 밀집 영역을 열고 상기 비밀집 영역을 차폐하는 차단층을 형성하는 단계; 및 상기 밀집 영역에 대해 블록코폴리머(BCP)층을 이용한 상분리로 제1도메인부 중간에 제2도메인부들이 분리되도록 하는 단계를 포함하는 나노 스케일 형상 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부; 상기 제1오프닝부 형상들에 정렬되도록 상기 제1하드 마스크 패턴부에 세워진 제1가이드(guide)들; 상기 제1하드 마스크 패턴부가 위치하는 영역을 열고 적어도 상기 제2하드 마스크 패턴부를 덮는 차단층; 및 상기 제1가이드들 내외측을 적어도 채우는 블록코폴리머(BCP)층으로부터상분리하여 상기 제1가이드 외측의 상기 제1하드 마스크 패턴부 상의 제1도메인부 중간에 위치하는 제2도메인부들;을 포함하는 나노 스케일 형상 구조를 제시한다.
본 출원의 실시예들에 따르면, 블록코폴리머(block co-polymer)의 상분리를 이용하여 밀집(dense) 배치된 형상(feature)들과 비밀집 배치된 형상들을 형성하는 나노 스케일 형상들 형성 방법 및 이에 따른 나노 스케일 형상 구조를 제시할 수 있다.
도 1 내지 도 20은 본 출원의 실시예들에 따른 나노 스케일 형상 구조 및 형성 방법을 설명하기 위해서 제시한 도면들이다.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 내부에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
본 출원의 실시예들은 블록코폴리머(BCP)의 도메인부(domain)들을 자기 조립하여 반도체 소자를 구현하는 데 이용될 수 있는 나노 스케일(nano scale) 크기의 형상(feature)들을 형성하는 방법을 제시할 수 있다. 나노 스케일(nano scale) 형상은 수㎚ 내지 수십 ㎚의 크기를 가지는 구조체를 의미할 수 있다. 블록코폴리머(BCP)를 구성하는 서로 다른 폴리머 블록(block) 또는 폴리머 성분들이 상분리되는 상분리 현상을 이용하고, 이러한 상분리된 폴리머 성분들로 이루어지는 도메인(domain)부들이 일정 크기 또는 형상을 가지며 자발적으로 자기 조립되게 함으로써, 도메인부들이 반복적으로 배열되는 나노 스케일 형상 구조를 얻을 수 있다. 블록코폴리머의 자기조립을 이용한 패턴 형성 공정은 단일 분자층 두께와 유사한 수준의 크기의 형상 구조체 또는 패턴를 구현할 수 있어 포토리소그래피 공정에서의 분해능 한계를 극복할 수 있다.
DRAM(Dynamic Random Access Memory) 소자의 셀(cell) 커패시터들을 구성하기는 위한 스토리지 노드(storage node)들은 셀 영역에서 밀집된 배치 배열로 구현되고 있다. 이와 함께 셀 동작을 위한 회로 소자들이 구비되는 주변 영역(peripheral region)에는 상대적으로 비규칙적이고 비밀집된 형상, 예컨대, 고립 패턴 (isolated pattern)들이 요구될 수 있다. 스토리지 노드에 형상을 부여하는 셀 콘택홀(cell contact hole)들의 배열을 형성할 때, 본 출원에 따른 방법은 콘택홀들이 보다 작고 균일한 크기를 가지고 반복적으로 배열되도록 형성하면서, 주변 영역에는 고립 패턴들을 함꼐 형성할 수 있다. 또한, 셀 영역의 가장자리 부분에 위치하는 콘택홀들 또한 영역 내측에 형성되는 콘택홀과 마찬가지로 균일한 크기 및 형상을 가지도록 유도할 수 있다.
본 출원에 따른 방법은 PcRAM 소자나 ReRAM 소자와 같이 셀 영역에 미세한 크기의 노드(node) 배열을 구비하는 소자를 구현하는 데 적용될 수 있다. 이러한 노드들에 형상을 부여할 콘택홀들의 배열을 형성할 때 본 출원에 따른 방법은 적용될 수 있다. 또한, 본 출원에 따른 방법은 SRAM, FLASH, MRAM 또는 FeRAM과 같은 메모리 소자나, 논리 집적회로가 집적된 로직(logic) 소자에도 규칙적으로 반복 배열되는 미세 패턴들의 배열을 형성할 때 적용될 수 있다.
도 1은 포토레지스트 패턴(800)의 평면 형상을 보여주고, 도 2는 도 1의 A-A' 절단선을 따르는 단면을 보여준다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 식각 대상층(200), 제1식각 마스크층(300), 제2식각 마스크층(400), 하드 마스크층(500), 예비마스크층(pre mask layer: 600) 및 캐핑층(capping layer: 700)을 순차적으로 형성하고, 포토레지스트 패턴(800)을 광학적 패턴 전사를 이용한 포토리소그래피 과정으로 형성할 수 있다. 반도체 기판(100) 이외에도 나노 스케일 형상 구조가 요구되는 다른 종류의 기판이 사용될 수도 있다. 반도체 기판(100)과 식각 대상층(200)의 사이에는 트랜지스터 소자와 같은 스위칭(switching) 동작 소자 또는 다른 회로 소자들 또는 연결 배선(interconnection)을 위한 도전층 패턴이나 콘택(contact) 또는 패드(pad) 패턴 등이 더 구비될 수 있다.
식각 대상층(200)은 대략 2200 두께의 테오스(TEOS)층과 같은 실리콘산화물층을 포함하는 층간절연층으로 형성할 수 있다. 식각 대상층(200)은 DRAM 메모리 소자의 셀 커패시터(cell capacitor)의 스토리지 노드(storage node)와 반도체 기판(100) 또는 반도체 기판(100)에 형성되어 있는 셀 트랜지스터(cell transistor: 도시되지 않음)을 전기적으로 연결하는 스토리지 노드 콘택(SNC: Storage Node Contact)을 절연하는 층으로 이용될 수 있다. 또는 식각 대상층(200)은 DRAM 메모리 소자의 셀 커패시터의 스토리지 노드에 형상을 부여하는 콘택홀이 관통하는 몰드(mold) 희생층으로도 변형하여 사용될 수 있다. 또는, 식각 대상층(200)은 저항 메모리 소자의 저항층에 접촉하는 하부 전극 배열이 관통하는 층간 절연층으로도 변형하여 사용될 수 있다. 식각 대상층(200)은 콘택홀이 실질적으로 형성될 층으로 설명하지만, 나노 스케일 형상이 패터닝될 층으로 해석될 수 있다.
식각 대상층(200)을 패터닝하는 데 사용될 제1식각 마스크층(300)을 대략1500 두께의 비정질의 카본층(amorphous carbon layer)을 포함하여 형성할 수 있다. 제1식각 마스크층(300) 상에 제1식각 마스크층(300)에 패턴을 전사할 제2식각 마스크층(400)을 형성할 수 있다. 제2식각 마스크층(400)은 대략 200 두께의 실리콘산질화물(SiON)층을 포함하여 형성될 수 있다. 제2식각 마스크층(400)은 하드 마스크층(500)에 형성된 패턴 형상을 하부의 제1식각 마스크층(300)에 전사하는 데 사용되므로, 제1식각 마스크층(300)이나 하드 마스크층(500)과 다른 종류이면 다른 재질의 유전층으로 형성될 수 있다.
하드 마스크층(500)은 대략 200 두께의 언도우프트실리케이트글래스(USG)층과 같은 실리콘산화물(SiOx)층을 포함하여 형성될 수 있다. 하드 마스크층(500)은 실질적으로 식각 대상층(200)에 구현될 나노 스케일의 패턴 형상이 구현될 층으로 도입될 수 있다.
하드 마스크층(500) 상에 최종적으로 구현할 패턴 형상을 위한 예비적인 패턴 형상이 구현될 층으로 예비마스크층(600)을 대략 800 두께의 고온 스핀온카본(SOC: Spin On Carbon)층을 포함하여 형성할 수 있다. 예비마스크층(600)이 SOC를 포함하여 형성될 때, SOC층을 상측 표면을 덮어주는 캐핑층(700)을 대략 200 두께의 언도우프트실리케이트글래스(USG)층과 같은 실리콘산화물(SiOx)층을 포함하여 형성할 수 있다.
캐핑층(700) 상에 포토레지스트층을 형성한 후, 이를 포토리소그래피 과정으로 패턴 이미지를 전사하여 포토레지스트 패턴(800)을 형성한다. 단일 포토마스크를 사용하는 단일 포토리소그래피(photolithography) 과정으로 포토레지스트 패턴(800)이 형성될 수 있다. 상대적으로 밀집(dense)하여 배치되는 형상들이 위치할 밀집 영역과 상대적으로 성기게 배치되는 비밀집 형상(non-dense feature)들이 위치할 비밀집 영역에 각각 포토레지스트 패턴들(810, 830)들이 실질적으로 동일한 하나의 과정에서 형성될 수 있다. 밀집 영역은 반도체 메모리 소자의 셀 영역일 수 있으며, 비밀집 영역은 셀 영역 외의 영역, 예컨대 주변 영역일 수 있다. 밀집 배치 형상은 상호 간에 실질적으로 균일한 크기 및 간격, 또는 피치로 실질적으로 동일한 형상으로 배열될 콘택홀 또는 오프닝홀(opening hole) 형상일 수 있으며, 비밀집 배치 형상은 상호 간에 오프닝홀들 보다 더 큰 간격으로 이격되거나 또는 고립된 라인 형상이나 고립된 패턴(isolated pattern)일 수 있다.
포토레지스트 패턴(800)의 밀집 영역에 위치하는 부분은, 밀집 배치된 형상들로 구현될 오프닝홀들의 배열 중 일부의 배열인 제1오프닝홀(910)들의 배열을 제공하는 포토레지스트 제1패턴부(810)로 구비될 수 있다. 포토레지스트 패턴(800)의 비밀집 영역에 위치하는 부분은, 비밀집 배치된 형상들로 구현될 고립 패턴(930)의 형상을 제공하는 포토레지스트 제2패턴부(830)로 구비될 수 있다. 제1오프닝홀(910)들의 배열은 최종적으로 구현하고자는 오프닝홀들의 배열에 비해 상대적으로 덜 밀집된 배열이므로, 고립 패턴(930)의 형상과 제1오프닝홀(910)들의 형상은 하나의 단일 포토마스크(phtomask: 도시되지 않음)를 사용하는 포토리소그래피 과정으로 포토레지스트 패턴(800)에 함께 패턴 전사될 수 있다. 제1오프닝홀(910)들은 대략 35㎚ 내지 59㎚, 보다 유효하게는 대략 40㎚ 내지 42㎚ 정도 선폭을 가지게 형성될 수 있다.
도 3 및 도 4는 예비마스크 패턴(601)을 형성하는 단계를 보여준다.
도 3 및 도 4를 참조하면, 포토레지스트 패턴(800)에 노출된 하부의 캐핑층(700) 및 예비 마스크층(600)을 순차적으로 식각 제거한다. 이러한 선택적 제거 과정에 의해서, 예비 마스크층(600)은 제1오프닝부(opening portion)로 제1오프닝홀(910) 형상들을 관통하는 홀 형상들로 제공하는 제1예비 마스크 패턴부(610) 및 고립 패턴(930)의 형상을 따르는 형상을 가지는 제2예비 마스크 패턴부(630)을 포함하는 예비 마스크 패턴(601)으로 패터닝될 수 있다. 제1 및 제2예비마스크 패턴부(610, 630)들은 실질적으로 하나의 패터닝 과정으로 실질적으로 동시에 형성될 수 있다.
제1오프닝홀(910) 형상은 궁극적으로 구현될 제1오프닝홀의 형상을 위한 예비적 형상일 수 있다. 제1오프닝홀(910) 형상은 홀들의 배열을 구현하는 경우에 적용될 수 있으며, 경우에 따라 제1오프닝홀(910) 형상은 다른 형태, 예컨대, 트렌치 라인(trench line) 형상이나 그루브(groove) 형상으로 변형된 제1오프닝부 형태로 적용될 수 있다. 제1오프닝홀(910)들은 상호 간에 실질적으로 동일한 크기를 가지도록 배치되어 홀 형상들의 배열을 이루거나 또는 실질적으로 동일한 피치(pitch)를 가지는 홀 배열들로 이루어질 수 있다. 제2예비 마스크 패턴부(630)로 제공되는 고립 패턴(930) 형상들은 제1오프닝홀(910)들 상호 간의 이격 간격보다 더 큰 간격으로 상호 간에 이격되어 실질적으로 고립된 형상의 고립된 라인(line) 형상이나 패턴의 형상을 가질 수 있다. 이러한 고립 패턴(930) 형상들은 밀집 영역인 셀 영역에 위치하는 소자들의 동작을 제어하는 주변 소자들, 예컨대 데이터 센싱(sensing)을 위한 소자들을 구성하기 위한 패턴을 제공하는 데 사용될 수 있다.
도 5 및 도 6은 가이드층(guide layer: 650)을 형성하는 단계를 보여준다.
도 5 및 도 6을 참조하면, 가이드층(650)은 후속 과정에서 블록코폴리머층(BCP layer)이 서로 다른 폴리머 성분의 도메인(domain)부들로 상분리될 때, 어느 하나의 도메인부들의 위치를 제한하는 형상의 가이드 패턴을 위한 층으로 도입될 수 있다. 가이드층(650)은 예비마스크 패턴(601)과 식각 선택비를 가지는 절연 또는 유질 물질, 예컨대 초저온산화물(ULTO: Ultra Low Temperature Oxide)층과 같은 실리콘 산화물층을 대략 200 정도 두께를 가지게 형성할 수 있다. ULTO층은 컨포멀(conformal)하게 증착되는 특성이 상대적으로 우수하여, 예비마스크 패턴(601)을 컨포멀하게 덮게 연장될 수 있다.
도 7 및 도 8은 가이드(651, 653) 및 하드 마스크 패턴(510, 530)을 패터닝하는 단계를 보여준다. 도 9 및 도 10은 예비마스크 패턴(610, 630)을 선택적으로 제거하는 단계를 보여준다.
도 7 및 도 8을 참조하면, 가이드층(650)을 이방성 식각 또는 스페이서 식각하여, 제1예비마스크 패턴부(610)들 각각의 측벽에 부착된 형태의 제1가이드(651)들 및 제2예비마스크 패턴부(630) 측벽에 부착된 형태의 제2가이드(653)을 형성한다. 제1예비마스크 패턴부(610)의 측벽에 제1가이드(651)가 부착되므로, 제1예비마스크 패턴부(610)에 의해 제공되던 예비적인 제1오프닝홀(910) 형상의 폭은 제1가이드(651)의 폭만큼 더 좁아지게 되어 제1오프닝홀(911) 형상을 이루게 된다.
제1가이드(651)는 제1오프닝홀(911) 형상을 형상을 내측에 제공하는 실린더(cylinder) 형상을 가질 수 있다. 제1가이드(651)들은 상호 간에 최근하는 제1방향(D1) 보다 넓은 사선 방향의 제2방향(D2)들을 가지도록 상호 간에 배치될 수 있다. 제1가이드(651)은 후속되는 블록코폴리머(BCP)층의 상분리 과정에서, 내측의 제1오프닝홀(911)의 크기(D3)에 의한 공간적인 제약으로 제1오프닝홀(911) 내부에는 서로 다른 성분의 폴리머 블록들로 이루어지는 도메인(domain)부들로의 상분리가 제한되도록 유도하고, 제2방향(D2)을 따라 상호 이격되는 두 제1가이드(651)들 사이의 이격 부분의 중앙부에 어느 하나의 도메인부과 다른 도메인부에 의해 감싸지게 상분리되도록 유도할 수 있다. 제2방향(D2)을 따라 배치된 두 제1가이드(651)들 사이의 상호 이격 부분은 상분리에 의해 도메인부들로 분리가 이루어질 수 있을 정도로 상분리를 위한 여유 공간을 제공할 수 있지만, 제1방향(D1)으로의 이격 부분은 이러한 상분리를 위해 요구되는 여유 공간에 비해 좁은 이격 간격을 제공하여, 이러한 부분에서의 상분리를 제한할 수 있다. 이러한 상분리되는 도메인부의 위치 유도는 이격 간격에 의해 제공되는 공간 여유와 BCP층의 폴리머 성분들 간의 부피비를 조절함으로써 이루어질 수 있다.
제2예비마스크 패턴부(630)의 측벽에 제2가이드(653)가 부착되므로, 제2예비마스크 패턴부(630)에 의해 제공되던 고립 패턴(930) 형상은 그 폭이 제2가이드(653)의 폭만큼 더 늘어나게 된다. 폭이 늘어난 고립 패턴(931) 형상은 제2가이드(653)와 제2예비마스크 패턴부(630)을 포함하여 그 형상 모양이 이루어진다.
도 7 및 도 8과 함께 도 9 및 도 10을 참조하면, 가이드들(651, 653)에 의해 노출된 하부의 하드 마스크층(500) 부분을 선택적으로 식각하여 제거한다. 이에 따라, 제1예비마스크 패턴부(610) 및 제1가이드(651)에 정렬되고 이에 의해 제공되는 제1오프닝홀(911) 형상을 관통홀로 제공하는 제1하드 마스크 패턴부(510)이 패터닝될 수 있다. 제2예비마스크 패턴부(630) 및 제2가이드(653)에 정렬되고 이에 의해 제공되는 고립 패턴(931) 형상을 가지는 제2하드 마스크 패턴부(530)들이 패터닝될 수 있다. 이러한 선택적 식각 과정에서 예비마스크 패턴(610, 630) 상측에 잔존하던 캐핑층(도 5의 700) 부분 또한 함께 제거될 수 있다.
도 9 및 도 10를 참조하면, 예비마스크 패턴(610, 650)을 선택적으로 제거한다. 이에 따라, 제1가이드(651)의 실린더 형상의 외측 부분, 즉, 제1가이드(651)들 사이 간격 부분(950)이 오목한 형상으로 노출될 수 있다. 이러한 사이 간격 부분(950)이 실질적으로 BCP의 두 폴리머 성분들이 서로 다른 두 도메인부들로 상분리되는 것을 유도될 수 있는 공간으로 제공될 수 있고, 제1가이드(651)의 실린더 형상의 내측 부분, 즉, 제1오프닝홀(911) 형상을 제공하는 내측 공간은 서로 다른 두 도메인부들이 유도되지 못하는 제한 공간으로 제공될 수 있다. 이에 따라, 제1가이드(651)는 BCP의 상분리를 가이드하는 가이드 형상을 제공할 수 있다. 제2하드 마스크 패턴부(530)은 고립 패턴(931)의 형상을 제공하는 실질적인 패턴으로 사용될 수 있다.
도 11 및 도 12는 차단층(670)을 형성하는 단계를 보여준다.
도 11 및 도 12를 참조하면, 고립 패턴(931)의 형상을 실질적으로 제공하는 제2하드 마스크 패턴부(530)을 덮어 보호하는 차단층(670)을 형성한다. 차단층(670)은 밀집 영역 및 비밀집 영역을 모두 덮도록 고온 스핀온카본(SOC)층(671)을 형성할 수 있다. SOC층을 상측 표면을 덮어 보호하는 캐핑층으로 대략 200 두께의 언도우프트실리케이트글래스(USG)층(673)과 같은 실리콘산화물(SiOx)층을 더 형성할 수 있다. 차단층(670)을 형성한 후 차단층(670)이 제2하드 마스트 패턴(530)이 위치하는 비밀집 영역을 덮어 차단하고, 밀집 영역 부분을 열어 노출하도록 차단층(670)을 패터닝할 수 있다.
도 13 및 도 14는 블록코폴리머층(BCP: Block Co-Polymer : 1000)을 상분리하는 단계를 보여준다.
도 13 및 도 14를 참조하면, 차단층(670)에 의해 노출된 제1가이드(651) 내 외측을 채우도록 BCP를 코팅하여 블록코폴리머층(1000)을 형성한다. BCP층(1000)은 폴리스티렌-폴리메타메틸아크릴레이트(PS-PMMA) 코폴리머 또는 실리콘 함유 폴리스티렌-폴리디메틸실록산(Si contained PS-PDMS) 코폴리머를 코팅(coating)하여 형성될 수 있다.
BCP층(1000)은 PS와 PMMA의 블록코폴리머(polystyrene-polymethylmethacrylate block copolymer)로 형성될 수 있으며, PS와 PMMA의 부피비는 대략 70: 30 의 비율로 조절될 수 있다. 블록코폴리머(BCP)는 두 가지 또는 그 이상의 서로 다른 구조를 가지는 폴리머 블록(polymer block)들이 공유 결합을 통해 하나의 폴리머로 결합된 형태의 기능성 고분자이다. 블록코폴리머를 구성하는 각 폴리머 블록들은 각각의 화학 구조의 차이로 인해 서로 다른 섞임 특성 및 서로 다른 선택적 용해도를 가질 수 있다. 이는 블록 공중합체가 용액상 혹은 고체상에서 상분리 또는 선택적 용해에 의해 자기조립 구조 (self-assembled structure)를 형성하게 되는 요인이 된다.
블록코폴리머가 자기조립을 통해 특정 형상의 미세 구조를 구성하는 것은 각각의 블록 폴리머의 물리 또는/ 및 화학적 특성에 영향을 받을 수 있다. 2 개의 서로 다른 폴리머로 이루어진 블록코폴리머가 기판 상에 자기 조립되는 경우, 블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각 폴리머 블록들의 부피 비율, 상분리를 위한 어닐링 온도, 블록 폴리머의 분자의 크기 등에 따라 3차원 구조인 큐빅(cubic) 및 이중 나선형, 그리고 2차원 구조인 조밀 육방 기둥 (hexagonal packed column) 구조 및 판상(lamella) 구조 등과 같은 다양한 구조들로 형성될 수 있다. 각 구조 내에서의 각 폴리머 블록의 크기는 해당 고분자 블록의 분자량에 비례할 수 있다. 폴리머 블록들의 배향을 유도하기 위해서 제1하드 마스크 패턴부(510)을 중성층(neutral layer)로 도입할 수도 있다.
블록코폴리머는 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 코폴리머, 폴리부타디엔-폴리메텔메타크릴레이트(polybutadiene-polymethylmethacrylate) 코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadienepolyvinylpyridine) 코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylatepolyvinylpyridine) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylenepolydimethylsiloxane) 코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylatepolybutylacrylate) 코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate), 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine), 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridinepolymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxidepolymethylmethacrylate) 코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 코폴리머 등을 사용할 수 있다.
BCP층(1000)을 상분리하여 제1도메인부(1001)와 제1도메인부(1001) 중간에 제2도메인부(1003)를 유도한다. 이러한 상분리를 위해서, BCP층(1000)의 각 폴리머 성분들을 재배열시키기 위하여, BCP층(1000)의 유리전이온도(Tg) 보다 더 높은 온도에서 어닐링(annealing)을 수행할 수 있다. 대략 100? 내지 190 ?의 범위 내에서 선택되는 온도에서 대략 1 시간 내지 24 시간 동안 BCP층(1000)을 어닐링할 수 있다.
도 13 및 도 14를 다시 참조하면, BCP층(1000)을 상분리하여 제1가이드(651)의 외측의 사이 간격 부분(950)에 위치하는 BCP층(1000) 부분에서 제1도메인부(1001) 중간에 제2도메인부(1003)들이 상분리되도록 유도한다. 제1가이드(651) 내측의 제1오프닝홀(911) 부분을 채우는 BCP층(1000) 부분에는 공간적 제약에 의해서 블록 폴리머 성분들이 상호 간에 상분리가 유도되지 않거나 또는 제2도메인부(1003)들의 상분리에 의해서 제1도메인부(1001)로 채워져도 무방하다. 도 14에서 제1가이드(651)의 상단부가 노출되어 분리된 상태로 도시되고 있지만, BCP층(1000)은 이러한 상단부를 덮어 제1가이드(651)의 내외측으로 이어진 형태로 코팅된 것으로 이해될 수 있다.
제1도메인부(1001)는 제1가이드(651)의 내측인 제1오프닝홀(911) 형상 부분을 채우고, 제1가이드(651)들 사이 간격 부분(950)을 채우게 상분리될 수 있고, 네 개의 제1가이드(651)들 사이의 상대적으로 넓은 간격 부분인 중앙 부분에 제2도메인부(1003)들이 상분리되어 위치할 수 있다. 제1가이드(651)들이 제공하는 공간적 제약에 의해서, 제2도메인부(1003)들은 네 개의 제1가이드(651)들 사이의 상대적으로 넓은 간격 부분인 중앙 부분에 위치하게 유도될 수 있다.
제2도메인부(1003)로 상분리되도록 유도되는 폴리머 블록 성분, 예컨대, PMMA 성분의 상대적인 함량을 조절함으로써, 제2도메인부(1003)가 네 개의 제1가이드(651)들의 중앙 부분에 위치하도록 조절할 수 있다. 제1가이드(651)들이 배열된 형태에 따라 세 개의 제1가이드(651)들의 중앙 부분이 상대적으로 가장 넓은 사이 간격 부분일 경우, 이러한 세 개의 제1가이드(651)들의 중앙 부분에 제2도메인부(1003)들이 위치할 수 있다. 제2도메인부(1003)들은 제1도메인부(1001)에 의해 상호 간에 격리된 형상으로 배열될 수 있다. 제1도메인부(1001)는 제2도메인부(1003)들이 PMMA 성분일 때, 다른 폴리머 블록 성분일 수 있는 PS 성분으로 상분리될 수 있다.
차단층(670) 상측에 코팅된 BCP층 부분(1005)에도 상분리 현상이 유발될 수 있으나, 차단층(670)에 의해 차단되어 이러한 상분리 현상이 하부의 층들에 패턴 전사되지 않게 된다. 차단층(670)에 의해 하부의 제2하드 마스크 패턴부(530)은 BCP층(1000)의 상분리에 의한 과정, 예컨대, 직접적 자기 정렬(directly self assembly) 과정에 의해 영향에서 실질적으로 자유로울 수 있다.
BCP층(1000)의 상분리에 의해 구현된 나노 스케일 형상 구조는 제1오프닝홀(911) 형상들을 제공하는 제1하드 마스크 패턴부(510)과, 고립 패턴(931) 형상을 가지는 제2하드 마스크 패턴부(530)을 포함하고, 제1오프닝홀(911) 형상들에 정렬되도록 제1하드 마스크 패턴부(510)의 가장자리에 정렬되어 세워진 제1가이드(651)들을 포함할 수 있다. 제1하드 마스크 패턴부(510)가 위치하는 밀집 영역을 열고 적어도 제2하드 마스크 패턴부((530) 상측을 덮도록 비밀집 영역을 덮어 차폐하는 차단층(670)을 포함하고, 제1가이드(651)들 내외측을 적어도 채우는 블록코폴리머(BCP)층(100)으로부터 상분리하여 제1가이드(651) 외측의 제1하드 마스크 패턴부(510) 상에 위치하는 제1도메인부(1001) 부분의 중간에 위치하는 제2도메인부(1003)들을 포함하는 나노 스케일 형상 구조가 구현될 수 있다.
도 15 및 도 16은 제2도메인부(1003)을 제거하여 제2오프닝홀(915)을 형성하는 단계를 보여준다.
도 15 및 도 16을 참조하면, 제2도메인부(1003)들을 선택적으로 제거하여 제1도메인부(1001)들 중간 중간에 제2도메인부(1003)의 형상을 따르는 제2오프닝홀(915) 형상들을 유도한다. 제2도메인부(1003)를 예컨대 이루는 PMMA 블록을 선택적으로 식각 제거할 수 있다. 이때, 차단층(670) 상측에 코팅된 BCP층 부분(1005)도 함께 스트립되어 식각 제거될 수 있다. 제2도메인부(1003)를 선택적으로 제거한 후, 제2도메인부(1003)의 제거에 의해 노출되는 하부의 제1하드 마스크 패턴부 부분(515) 또한 제1도메인부(1001)를 마스크로 이용하여 선택적으로 식각 제거한다. 이에 따라, 제2오프닝홀(915)의 형상을 관통홀로 제공하는 제1하드 마스크 패턴부(511)가 패터닝된다. 제1하드 마스크 패턴부(511)는 제2오프닝홀(915) 형상들이 제1오프닝홀(911) 형상들과 교변적으로 열을 지어 배치된 오프닝홀(917) 형상들을 제공할 수 있다. 이러한 제1하드 마스크 패턴부(511)에 제2오프닝홀(915) 형상들을 DSA 과정으로 형성하는 중에 고립 패턴(931)의 형상을 제공하는 제2하드 마스크 패턴부(530)은 차단층(670)에 의해 차폐되어 제2오프닝홀(915) 형상들을 형성하는 과정으로부터 영향을 받지 않고, 그 형상이 유지될 수 있다. 제1하드 마스크 패턴부(511)를 제거하는 식각 과정에서 차단층(670) 상측에 코팅된 BCP층 부분(1005)이 스트립되며 노출되는 USG층(673) 또한 함께 식각 제거될 수 있다. USG층(673)이 스트립 제거됨에도 하부의 SOC층(671)이 잔류하므로, 제2하드 마스크 패턴부(530)는 식각에 영향을 받지 않을 수 있다.
도 17 및 도 18은 차단층(670)의 SOC층(671) 부분을 제거하는 단계를 보여준다.
도 17 및 도 18을 참조하면, 잔류하는 제1도메인부(1001) 부분을 스트립(strip) 제거하고, 또한, 잔류하는 차단층(670)의 SOC층(671) 부분 또한 스트립 제거할 수 있다. 이에 따라, 제1 및 제2오프닝홀들(911, 915) 형상을 제공하는 제1하드 마스크 패턴부(511) 및 고립 패턴(931) 형상을 제공하는 제2하드 마스크 패턴부(530)이 노출될 수 있다. 가이드들(651, 653)은 스트립 과정에 함께 제거되거나 또는 잔류할 수도 있다. 잔류할 경우에도 후속 수행되는 식각 과정에서 제거될 수 있다.
도 19 및 도 20은 제2식각 마스크 패턴(401)을 패터닝하는 단계를 보여준다.
도 19 및 도 20을 참조하면, 제1하드 마스크 패턴부(511) 및 제2하드 마스크 패턴부(530)에 의해 노출되는 제2식각 마스크층 부분을 선택적으로 식각 제거하여 제2식각 마스크 패턴(401)을 형성한다. 제2식각 마스크 패턴(401)은 비밀집 영역에 고립 패턴(931)을 갖는 패턴 부분을 가지고, 밀집 영역에 밀집 형상으로 오프닝홀(917) 형상들의 배열을 제공하는 패턴 부분을 가질 수 있다. 도시되지는 않았으나, 이러한 제2식각 마스크 패턴(401)을 이용하여 제1식각 마스크층(300)을 패터닝할 수 있고, 패터닝된 제1식각 마스크층(300)을 이용하여 하부의 식각 대상층(200)을 패터닝하여, 식각 대상층(200)에 오프닝홀(917) 형상들의 배열과 함께 고립 패턴(931) 형상들을 함께 패턴 전사할 수 있다.
식각 대상층(200)에 관통홀로 형성되는 오프닝홀(917) 형상은 다양한 반도체 소자들에서 요구되는 도전 콘택들의 배열이나 노드들의 배열을 형성하는 데 이용될 수 있다. 예컨대, DRAM 소자의 스토리지 노드 콘택들의 배열을 형성하거나 또는 저항 메모리 소자의 하부 전극 노드들의 배열을 형서하는 과정에 이용될 수 있다. 식각 대상층(200)의 패턴 형상으로 형성되는 고립 패턴(931)의 형상은 다양한 형태의 도전 라인 패턴 형상이나 또는 도전 패드 형상 등을 제공하는 데 이용될 수 있다.
본 출원에 따르면, 대면적의 기판 상에 블록 코폴리머를 이용하여 용이하게 나노 스케일 크기의 구조물 또는 나노 구조체를 형성할 수 있다. 나노 구조체는, 선격자를 포함하는 편광판의 제조, 반사형 액정표시장치의 반사 렌즈의 형성 등에 이용할 수 있다. 나노 구조체는 독립적인 편광판의 제조에 사용될 뿐만 아니라, 표시 패널과 일체형인 편광부의 형성에도 이용할 수 있다. 예컨대, 박막 트랜지스터를 포함하는 어레이(array) 기판이나, 컬러필터 기판 상에 직접적으로 편광부를 형성하는 공정에 이용할 수 있다. 나노 구조체는 나노 와이어 트랜지스터, 메모리의 제작을 위한 주형, 나노 스케일의 도선 패터닝을 위한 나노 구조물과 같은 전기 전자 부품의 주형, 태양 전지와 연료 전지의 촉매 제작을 위한 주형, 식각 마스크와 유기 다이오드(OLED) 셀 제작을 위한 주형 및 가스 센서 제작을 위한 주형에 이용할 수 있다.
상술한 본 출원에 따른 방법 및 구조체들은 집적 회로 칩(integrated circuit chip) 제조에 사용될 수 있다. 결과의 집적 회로 칩은 웨이퍼 형태(raw wafer form)나 베어 다이(bare die) 또는 패키지 형태(package form)으로 제조자에 의해 배포될 수 있다. 칩은 단일 칩 패키지(single chip package)나 멀티칩 패키지 chip package) 형태로 제공될 수 있다. 또한, 하나의 칩은 다른 집적 회로 칩에 집적되거나 별도의 회로 요소(discrete circuit element)에 집적될 수 있다. 하나의 칩은 마더보드(mother board)와 같은 중간 제품(intermediate product)이나 최종 제제품(end product) 형태의 한 부품으로 다른 신호 프로세싱 소자(signal processing device)를 이루도록 집적될 수 있다. 최종 제품은 집적 회로 칩을 포함하는 어떠한 제품일 수 있으며, 장난감이나 저성능 적용 제품(application)으로부터 고성능 컴퓨터 제품일 수 있으며, 표시장치(display)나 키보드(keyboard) 또는 다른 입력 수단(input device) 및 중앙연산장치(central processor)를 포함하는 제품일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 기판, 511, 530: 하드 마스크 패턴
651, 653: 가이드, 670: 차단층,
1000: 블록코폴리머층.

Claims (38)

  1. 하드 마스크(hard mask)층 상에 제1오프닝(opening)부 형상들을 제공하는 제1예비마스크 패턴부 및 고립 패턴(isolated pattern) 형상들을 가지는 제2예비마스크 패턴부를 형성하는 단계;
    상기 제1예비마스크 패턴부 측벽들에 제1가이드(guide)들 및 상기 제2예비마스크 패턴부 측벽에 제2가이드를 형성하는 단계;
    상기 하드 마스크층의 상기 제1 및 제2가이드들에 의해 노출되는 부분을 선택적으로 제거하여 상기 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부로 패터닝하는 단계;
    상기 제1 및 제2예비마스크 패턴부들을 선택적으로 제거하는 단계;
    상기 제1하드 마스크 패턴부가 위치하는 영역을 노출하고 적어도 상기 제2하드 마스크 패턴부를 덮는 차단층을 형성하는 단계;
    상기 제1가이드들 내외측을 적어도 채우는 블록코폴리머(BCP)층을 형성하는 단계; 및
    상기 블록코폴리머(BCP)층을 상분리하여 제1도메인부 중간에 제2도메인부들이 상기 제1가이드 외측의 상기 제1하드 마스크 패턴부 상에 위치하도록 하는 단계; 를 포함하는 나노 스케일 형상 형성 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2도메인부들을 선택적으로 제거하는 단계; 및
    상기 제2도메인부들의 제거에 의해 노출되는 상기 제1하드 마스크 패턴부의 일부들을 각각 선택적으로 제거하여 상기 제1오프닝부 형상들 사이에 각각 위치하는 제2오프닝부들을 형성하는 단계; 를 더 포함하는 나노 스케일 형상 형성 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1오프닝부 형상은
    홀(hole) 형상을 가지는 나노 스케일 형상 형성 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1오프닝부 형상들은
    실질적으로 동일한 크기 또는 피치(pitch)로 배치된 홀(hole) 형상들의 배열을 가지는 나노 스케일 형상 형성 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1오프닝부 형상들은
    실질적으로 동일한 크기 또는 피치(pitch)로 배치된 트렌치 라인(trench line)들 또는 그루브(groove)들의 배열을 가지는 나노 스케일 형상 형성 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 고립 패턴 형상들은
    상기 제1오프닝부들 상호 간의 이격 간격보다 더 큰 간격으로 이격된 고립된 라인(line) 형상이나 패턴의 형상을 가지는 나노 스케일 형상 형성 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2예비마스크 패턴부는
    실질적으로 하나의 패터닝 과정으로 실질적으로 동시에 형성되는 나노 스케일 형상 형성 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2예비마스크 패턴부를 형성하는 과정은
    단일 포토마스크를 사용하는 단일 포토리소그래피(photolithography) 과정 및 식각 과정으로 형성되는 나노 스케일 형상 형성 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2예비마스크 패턴부를 형성하는 과정은
    상기 하드 마스크(hard mask)층 상에 예비마스크층을 형성하는 단계;
    상기 예비마스크층 상에 포토레지스트층을 형성하는 단계;
    상기 제1오프닝부들 및 상기 고립 패턴 형상을 제공하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 의해 노출되는 상기 예비마스크층 부분을 선택적으로 제거하는 단계;를 포함하는 나노 스케일 형상 형성 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2예비마스크 패턴부들은
    스핀온카본(SOC)층을 포함하여 형성되는 나노 스케일 형상 형성 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    제1 및 제2가이드들을 형성하는 단계는
    상기 제1 및 제2예비마스크 패턴부들을 덮는 가이드층을 형성하는 단계;
    상기 가이드층을 스페이서 식각하여 상기 제1 및 제2예비마스크 패턴부들의 측벽 각각에 스페이서 형태로 부착된 형상을 유도하는 단계를 포함하는 나노 스케일 형상 형성 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1가이드들은
    상호 간에 최근하는 제1방향 보다 넓은 사선 방향의 제2방향들을 가지도록 상호 간에 배치되고,
    상기 제2방향으로 상호 이격된 상기 두 제1가이드들 사이 이격 부분의 중앙부에 상기 제2도메인부가 위치하도록 상기 블록코폴리머(BCP)층의 상분리를 유도하도록 상호 간에 배치되는 나노 스케일 형상 형성 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1가이드는
    내측으로 상기 제1오프닝부 형상을 홀(hole) 형상으로 제공하는 실린더 형상을 가지는 나노 스케일 형상 형성 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제2도메인부는
    이웃하는 세 개 또는 네 개의 상기 제1가이드들로 이루어지는 삼각형 또는 사각형의 중심부에 위치하는 나노 스케일 형상 형성 방법.
  15. 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부와 상기 제1오프닝부 형상들에 정렬되도록 상기 제1하드 마스크 패턴부에 세워진 제1가이드(guide)들 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부를 마련하는 단계;
    상기 제1하드 마스크 패턴부가 위치하는 영역을 노출하고 적어도 상기 제2하드 마스크 패턴부를 덮는 차단층을 형성하는 단계;
    상기 제1가이드들 내외측을 적어도 채우는 블록코폴리머(BCP)층을 형성하는 단계; 및
    상기 블록코폴리머(BCP)층을 상분리하여 제1도메인부 중간에 제2도메인부들이 상기 제1가이드 외측의 상기 제1하드 마스크 패턴부 상에 위치하도록 하는 단계; 를 포함하는 나노 스케일 형상 형성 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2도메인부들을 선택적으로 제거하는 단계; 및
    상기 제2도메인부들의 제거에 의해 노출되는 상기 제1하드 마스크 패턴부의 일부들을 각각 선택적으로 제거하여 상기 제1오프닝부 형상들 사이에 각각 위치하는 제2오프닝부들을 형성하는 단계; 를 더 포함하는 나노 스케일 형상 형성 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1오프닝부 형상은
    홀(hole) 형상을 가지는 나노 스케일 형상 형성 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1오프닝부 형상들은
    실질적으로 동일한 크기 또는 피치(pitch)로 배치된 홀(hole) 형상들의 배열을 가지는 나노 스케일 형상 형성 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1오프닝부 형상들은
    실질적으로 동일한 크기 또는 피치(pitch)로 배치된 트렌치 라인(trench line)들 또는 그루브(groove)들의 배열을 가지는 나노 스케일 형상 형성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 고립 패턴 형상들은
    상기 제1오프닝부들 상호 간의 이격 간격보다 더 큰 간격으로 이격된 고립된 라인(line) 형상이나 패턴의 형상을 가지는 나노 스케일 형상 형성 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1가이드들은
    상호 간에 최근하는 제1방향 보다 넓은 사선 방향의 제2방향들을 가지도록 상호 간에 배치되고,
    상기 제2방향으로 상호 이격된 상기 두 제1가이드들 사이 이격 부분의 중앙부에 상기 제2도메인부가 위치하도록 상기 블록코폴리머(BCP)층의 상분리를 유도하도록 상호 간에 배치되는 나노 스케일 형상 형성 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1가이드는
    내측으로 상기 제1오프닝부 형상을 홀(hole) 형상으로 제공하는 실린더 형상을 가지는 나노 스케일 형상 형성 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 제2도메인부는
    이웃하는 세 개 또는 네 개의 상기 제1가이드들로 이루어지는 삼각형 또는 사각형의 중심부에 위치하는 나노 스케일 형상 형성 방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 밀집 영역에 배치되는 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부와 상기 제1오프닝부 형상들에 정렬되도록 상기 제1하드 마스크 패턴부에 세워진 제1가이드(guide)들 및 비밀집 영역에 고립 패턴 형상을 가지는 제2하드 마스크 패턴부를 마련하는 단계;
    상기 밀집 영역을 열고 상기 비밀집 영역을 차폐하는 차단층을 형성하는 단계; 및
    상기 밀집 영역에 대해 블록코폴리머(BCP)층을 이용한 상분리로 제1도메인부 중간에 제2도메인부들이 분리되도록 하는 단계를 포함하는 나노 스케일 형상 형성 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 밀집 영역은
    메모리 셀(memory cell) 영역이고
    상기 비밀집 영역은
    주변 영역인 나노 스케일 형상 형성 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 제2도메인부들을 선택적으로 제거하는 단계; 및
    상기 제2도메인부들의 제거에 의해 노출되는 상기 제1하드 마스크 패턴부의 일부들을 각각 선택적으로 제거하여 상기 제1오프닝부 형상들 사이에 각각 위치하는 제2오프닝부들을 형성하는 단계; 를 더 포함하는 나노 스케일 형상 형성 방법.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제1 및 제2오프닝부 형상은
    홀(hole) 형상을 가지는 나노 스케일 형상 형성 방법.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제1 및 제2오프닝부 형상들은
    상기 메모리 셀 영역에 위치하는 연결 콘택(contact)들의 배열을 제공하거나
    전극 노드(node)들의 배열을 제공하는 데 이용되는 나노 스케일 형상 형성 방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제1오프닝부 형상들은
    실질적으로 동일한 크기 또는 피치(pitch)로 배치된 홀(hole) 형상들의 배열을 가지는 나노 스케일 형상 형성 방법.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제35항에 있어서,
    상기 제1오프닝부 형상들은
    실질적으로 동일한 크기 또는 피치(pitch)로 배치된 트렌치 라인(trench line)들 또는 그루브(groove)들의 배열을 가지는 나노 스케일 형상 형성 방법.
  37. ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 고립 패턴 형상들은
    상기 제1오프닝부들 상호 간의 이격 간격보다 더 큰 간격으로 이격된 고립된 라인(line) 형상이나 패턴의 형상을 가지는 나노 스케일 형상 형성 방법.
  38. 제1오프닝부 형상들을 제공하는 제1하드 마스크 패턴부 및 고립 패턴 형상을 가지는 제2하드 마스크 패턴부;
    상기 제1오프닝부 형상들에 정렬되도록 상기 제1하드 마스크 패턴부에 세워진 제1가이드(guide)들;
    상기 제1하드 마스크 패턴부가 위치하는 영역을 열고 적어도 상기 제2하드 마스크 패턴부를 덮는 차단층; 및
    상기 제1가이드들 내외측을 적어도 채우는 블록코폴리머(BCP)층으로부터상분리하여 상기 제1가이드 외측의 상기 제1하드 마스크 패턴부 상의 제1도메인부 중간에 위치하는 제2도메인부들;을 포함하는 나노 스케일 형상 구조.
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CN201410171189.0A CN104681717B (zh) 2013-12-02 2014-04-25 制造纳米级结构的方法和由此制造的纳米级结构

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160105660A (ko) 2015-02-27 2016-09-07 에스케이하이닉스 주식회사 서로 다른 형상의 패턴들 형성 방법
KR20160105661A (ko) * 2015-02-27 2016-09-07 에스케이하이닉스 주식회사 블록코폴리머를 이용한 패턴 형성 방법
KR102358710B1 (ko) 2015-04-06 2022-02-08 에스케이하이닉스 주식회사 선폭이 다른 패턴들 형성 방법
KR102317785B1 (ko) * 2015-05-12 2021-10-26 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR102353280B1 (ko) * 2015-08-17 2022-01-19 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR102359371B1 (ko) * 2015-12-23 2022-02-09 에스케이하이닉스 주식회사 벌집 형태로 배열된 패턴들 형성 방법
CN108400085B (zh) * 2017-02-06 2019-11-19 联华电子股份有限公司 形成半导体元件图案的方法
CN108925053B (zh) * 2018-06-29 2020-05-22 武汉华星光电半导体显示技术有限公司 柔性线路板及其制作方法
CN111063611A (zh) * 2018-10-17 2020-04-24 长鑫存储技术有限公司 微图案刻蚀方法
CN111627808B (zh) * 2019-02-28 2023-10-20 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
WO2021056984A1 (zh) * 2019-09-27 2021-04-01 福建省晋华集成电路有限公司 电接触结构、接触垫版图及结构、掩模板组合及制造方法
CN114725101B (zh) * 2021-01-04 2023-12-01 长鑫存储技术有限公司 半导体结构制作方法及半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011018778A (ja) 2009-07-09 2011-01-27 Panasonic Corp 自己組織化パターン形成方法
KR101132803B1 (ko) 2010-12-30 2012-04-02 주식회사 하이닉스반도체 미세 패턴 형성 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099227A1 (en) * 2004-10-12 2007-05-03 Curry Bo U Significance analysis using data smoothing with shaped response functions
JP2006222288A (ja) * 2005-02-10 2006-08-24 Toshiba Corp 白色ｌｅｄ及びその製造方法
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8114301B2 (en) * 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
KR101435520B1 (ko) * 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101535227B1 (ko) 2008-12-31 2015-07-08 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US8778478B2 (en) * 2009-02-04 2014-07-15 Yissum Research Development Company Of The Hebrew University Of Jerusalem, Ltd. Assemblies comprising block co-polymer films and nanorods
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
KR101087835B1 (ko) * 2009-11-26 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
CN102903844A (zh) * 2011-07-25 2013-01-30 中芯国际集成电路制造(上海)有限公司 底部电极和相变电阻的形成方法
CN103187245B (zh) * 2011-12-30 2015-06-17 中芯国际集成电路制造(上海)有限公司 一种通过定向自组装嵌段共聚物的光刻方法
US9005877B2 (en) * 2012-05-15 2015-04-14 Tokyo Electron Limited Method of forming patterns using block copolymers and articles thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011018778A (ja) 2009-07-09 2011-01-27 Panasonic Corp 自己組織化パターン形成方法
KR101132803B1 (ko) 2010-12-30 2012-04-02 주식회사 하이닉스반도체 미세 패턴 형성 방법

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KR20150064264A (ko) 2015-06-11

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