KR20160105661A - 블록코폴리머를 이용한 패턴 형성 방법 - Google Patents

블록코폴리머를 이용한 패턴 형성 방법 Download PDF

Info

Publication number
KR20160105661A
KR20160105661A KR1020150028625A KR20150028625A KR20160105661A KR 20160105661 A KR20160105661 A KR 20160105661A KR 1020150028625 A KR1020150028625 A KR 1020150028625A KR 20150028625 A KR20150028625 A KR 20150028625A KR 20160105661 A KR20160105661 A KR 20160105661A
Authority
KR
South Korea
Prior art keywords
opening
portions
domain
block copolymer
layer
Prior art date
Application number
KR1020150028625A
Other languages
English (en)
Inventor
허중군
김홍익
반근도
복철규
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150028625A priority Critical patent/KR20160105661A/ko
Priority to US14/823,718 priority patent/US9640399B2/en
Publication of KR20160105661A publication Critical patent/KR20160105661A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Abstract

하부층(under layer) 상에 블록코폴리머(block copolymer)가 채워질 제1오프닝부(opening)들을 제공하는 가이드 패턴 및 블록코폴리머의 일부가 흘러들 공간인 제2오프닝부들을 제공하는 제1주변 패턴(peripheral pattern)들 형성하고, 블록코폴리머(block copolymer)의 층을 도입하고 어닐링(annealing)하여, 제2오프닝부들 내에 잔류한 블록코폴리머의 성분들로 제2오프닝부를 실링(sealing)하는 차폐부를 유도하고, 제1오프닝부들 내에 제1도메인부들 및 제2도메인부들의 형성을 유도한 후, 제1도메인부들을 선택적으로 제거하여 제3오프닝부들을 유도하고, 제3오프닝부들이 연장된 제4오프닝부들이 하부층을 관통하도록 유도하는 패턴 형성 방법을 제시한다.

Description

블록코폴리머를 이용한 패턴 형성 방법{Method of forming pattern by using block copolymer}
본 출원은 반도체 기술에 관한 것으로서, 보다 상세하게는 블록코폴리머(BCP: Block Co-Polymer)를 이용한 패턴 형성 방법에 관한 것이다.
반도체 산업이 급속히 성장되며, 보다 높은 소자 밀도를 갖는 집적 회로를 구현하고자 노력하고 있다. 평면적으로 단위 셀(cell)이 차지는 면적을 감소시켜, 보다 많은 수의 소자들을 제한된 면적 내에 집적시키기 위해서, 수 내지 수십 ㎚의 수준의 나노 스케일(nano scale)의 선폭(CD: Critical Dimension)을 가지는 패턴 구조를 구현하기 위해 다양한 기술들이 시도되고 있다.
반도체 소자의 나노 스케일의 미세 패턴을 단순히 포토리소그래피(photo lithography) 기술에 의존하여 형성할 때, 리소그래피 장비의 이미지(image) 분해능에 대한 한계로 보다 미세한 크기의 패턴을 구현하는 데 제약이 있다. 포토리소그래피 기술에 사용되는 광원의 파장 및 광학 시스템(system)의 해상 한계로 인한 분해능 제약을 극복하여 미세 패턴들의 배열을 형성하기 위해서, 폴리머(polymer) 분자들의 자기조립(self-assembly) 가능성을 이용한 미세 패턴들을 형성하는 방법이 고려될 수 있다. 폴리머의 자기조립에 의해서 패턴들을 형성할 때, 형성되는 패턴들이 실질적으로 균일한 형상을 가지도록 유도하는 방법을 개발하고자 노력하고 있다.
본 출원은 노광 과정에서의 해상도 한계를 극복하여 미세한 크기의 선폭을 가지는 미세 패턴들을 형성할 때, 보다 균일한 크기로 패턴들을 형성하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 하부층(under layer) 상에 제1오프닝부(opening)들을 제공하는 가이드 패턴 및 제2오프닝부들을 제공하는 제1주변 패턴(peripheral pattern)들 형성하는 단계; 상기 제1 및 제2오프닝부들을 채우는 상기 블록코폴리머(block copolymer)의 층을 도입하는 단계; 상기 블록코폴리머층을 어닐링(annealing)하여 상기 제2오프닝부들 내에 잔류한 상기 블록코폴리머의 성분들로 상기 제2오프닝부를 실링(sealing)하는 차폐부를 유도하고, 상기 제1오프닝부들 내에 제1도메인부들 및 상기 제1도메인부를 에워싸는 제2도메인부들의 형성을 유도하는 단계; 상기 제1도메인부들을 선택적으로 제거하여 제3오프닝부들을 유도하는 단계; 및 상기 차폐부 및 상기 제2도메인부들의 잔류 부분들을 배리어(barrier)로 사용하여 상기 제3오프닝부들이 연장된 제4오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;를 포함하는 패턴 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 하부층(under layer) 상에 블록코폴리머(block copolymer)가 채워질 제1오프닝부(opening)들을 제공하는 가이드 패턴, 및 상기 블록코폴리머의 일부가 흘러들 공간인 제2오프닝부들과 정렬 기준 형상을 제공하는 제5오프닝부를 제공하는 제1주변 패턴(peripheral pattern)들 형성하는 단계; 상기 제5오프닝부의 형상을 이용하여 상기 가이드 패턴의 정렬 상태를 확인하는 단계; 상기 제1 및 제2, 제5오프닝부들을 채우는 상기 블록코폴리머(block copolymer)의 층을 도입하는 단계; 상기 블록코폴리머층을 어닐링(annealing)하여 상기 제2 및 제5오프닝부들 내에 잔류한 상기 블록코폴리머의 성분들로 상기 제2 및 제5오프닝부들을 실링(sealing)하는 차폐부를 유도하고, 상기 제1오프닝부들 내에 제1도메인부들 및 상기 제1도메인부를 에워싸는 제2도메인부들의 형성을 유도하는 단계; 상기 제1도메인부들을 선택적으로 제거하여 제3오프닝부들을 유도하는 단계; 및 상기 차폐부 및 상기 제2도메인부들의 잔류 부분들을 배리어(barrier)로 사용하여 상기 제3오프닝부들이 연장된 제4오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;를 포함하는 패턴 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 하부층(under layer) 상에 블록코폴리머(block copolymer)가 채워질 제1오프닝부(opening)들을 제공하는 가이드 패턴, 및 상기 블록코폴리머의 일부가 흘러들 공간이고 정렬 기준 형상을 제공하는 제5오프닝부를 제공하는 제1주변 패턴(peripheral pattern)들 형성하는 단계; 상기 제5오프닝부의 형상을 이용하여 상기 가이드 패턴의 정렬 상태를 확인하는 단계; 상기 제1 및 제5오프닝부들을 채우는 상기 블록코폴리머(block copolymer)의 층을 도입하는 단계; 상기 블록코폴리머층을 어닐링(annealing)하여 상기 제5오프닝부들 내에 잔류한 상기 블록코폴리머의 성분들로 상기 제5오프닝부들을 실링(sealing)하는 차폐부를 유도하고, 상기 제1오프닝부들 내에 제1도메인부들 및 상기 제1도메인부를 에워싸는 제2도메인부들의 형성을 유도하는 단계; 상기 제1도메인부들을 선택적으로 제거하여 제3오프닝부들을 유도하는 단계; 및 상기 차폐부 및 상기 제2도메인부들의 잔류 부분들을 배리어(barrier)로 사용하여 상기 제3오프닝부들이 연장된 제4오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;를 포함하는 패턴 형성 방법을 제시한다.
본 출원의 실시예들에 따르면, 블록코폴리머(block co-polymer)의 직접적 자기조립(directly self-assembly)을 이용하여 나노 스케일(nano-scale) 크기의 미세한 선폭을 가지는 패턴들을 형성할 때, 보다 균일한 크기로 패턴들을 형성하는 방법을 제시할 수 있다.
도 1 내지 도 3은 일 예에 의한 본 출원의 패턴 형성 방법에 적용될 가이드 패턴(guiding pattern)의 레이아웃(layout) 형상을 얻는 과정을 보여주는 평면도들이다.
도 4 내지 10은 일 예에 의한 본 출원의 패턴 형성 방법을 보여주는 단면도들이다.
도 11 내지 도 13은 블록코폴리머(block copolymer)의 상분리를 설명하기 위해서 제시한 도면들이다.
도 14은 다른 일 예에 의한 본 출원의 패턴 형성 방법에 적용될 가이드 패턴(guiding pattern)의 레이아웃(layout) 형상을 보여주는 평면도이다.
도 15 내지 도 20은 다른 일 예에 의한 본 출원의 패턴 형성 방법을 보여주는 평면도 및 단면도들이다.
본 출원의 실시예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. "밀집(dense)한 패턴들"의 기재는 상대적으로 패턴들의 피치(pitch)가 작아 상대적으로 이웃하는 패턴들이 짧은 이격 간격을 가지며 배치된 경우를 예시하고, "주변 패턴(peripheral pattern)들"의 기재는 상대적으로 패턴들의 피치가 커 상대적으로 이웃하는 패턴들이 보다 넓은 이격 간격을 가지며 밀집된 패턴들과 다른 영역에 배치된 패턴들을 예시한다. "규칙적인 배열(regular array)의 패턴들"의 기재는 이웃하는 패턴들이 실질적으로 동일한 피치(pitch) 또는 동일한 이격 간격을 가지며 배치된 경우를 예시하고, "비규칙적인 배열(irregular array)의 패턴들"의 기재는 일부의 패턴들이 이웃하는 패턴과 동일하지 않은 피치 또는 동일하지 않은 이격 간격을 가지며 배치된 경우를 예시하며, 완전히 무규칙적으로 배열된 경우(random array)나 일부 패턴들이 빠져 일부 미소한 영역에서 배치 규치성이 없는 경우를 포함하여 예시할 수 있다.
본 출원의 실시예는 블록코폴리머(block co-polymer)의 자기 조립 상분리를 이용하여, 노광 장비의 해상도 한계를 극복하여 보다 미세한 크기의 선폭을 가지는 패턴들을 형성하는 방법을 제시한다. 예컨대, 직접 자기 조립(DSA: Directly Self Assembly) 방법을 적용하여, 콘택(contact)을 위한 홀(hole)과 같은 패턴들의 배열이나 라인 패턴(line pattern)을 중간 중간 단절시키기 위한 컷팅 홀(cutting hole)들의 배열을 형성하는 방법을 제시한다. 블록코폴리머(BCP)를 구성하는 특정 폴리머 블록(polymer block)들이 정렬(ordering)되어 폴리머 블록들의 도메인(domain)부로 모질(matrix)로부터 상분리되고, 상분리된 도메인부를 선택적으로 제거함으로써 나노 스케일(nano scale)의 선폭 크기를 가지는 형상(feature) 패턴을 형성할 수 있다. 나노 스케일(nano scale) 형상은 수㎚ 내지 수십 ㎚의 크기를 가지는 구조체를 의미할 수 있다.
블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각각의 폴리머 블록들의 부피 비율, 온도, 분자의 크기, 분자량 등에 따라, 실린더 형상(cylindric phase) 또는 라멜라(lamellar) 형상의 구조를 구성하도록 상분리될 수 있다. 폴리머 블록들이 상분리되어 이루어지는 폴리머 블록들의 도메인(domain)부들은 실린더 형상이나 라멜라 형상을 이룰 수 있다. 이러한 실린더 형상을 포함하는 구조는 홀(hole) 패턴들의 배열을 형성하는 데 이용될 수 있다. 또한, 라멜라 형상을 포함하는 구조는 라인 및 스페이스 형상의 반복 패턴을 형성하는 데 이용될 수 있다.
본 출원의 실시예들은 DRAM 소자나, PcRAM 소자나 ReRAM 소자와 같은 집적 회로들을 구현하는 데 적용될 수 있다. 또한, 본 출원의 실시예들은 SRAM, FLASH, MRAM 또는 FeRAM과 같은 메모리 소자나, 논리 집적회로가 집적된 로직(logic) 소자에도 적용될 수 있다.
도 1 내지 도 3은 가이드 패턴(guiding pattern)의 레이아웃(layout) 형상을 얻는 과정을 보여주는 평면도들이다.
도 1을 참조하면, 목표 형상의 레이아웃(layout: 10)은 기판 상에 구현하고자 하는 제1목표 형상(12)들, 예컨대 제4오프닝부(opening portion)의 배열 레이아웃이 배치된 제1영역(11) 및 제2목표 형상(18), 예컨대 제2주변 패턴(peripheral pattern)의 배열 레이아웃이 배치된 제2영역(19)을 포함하여 설정될 수 있다. 제1목표 형상(12)들의 배열 레이아웃 및 제2목표 형상(18)들의 배열 레이아웃은 서로 구분되는 제1영역(11) 및 제2영역(19)들에 위치하도록 설계될 수 있으며, 서로 이웃하는 영역들에 배치되도록 설계될 수 있다. 제1목표 형상(12)들은 셀 영역(cell region)과 같이 상대적으로 밀집된 패턴들의 영역에 배치되고, 제2목표 형상(18)들은 주변 영역(peripheral region)에 배치될 패턴으로 배치될 수 있다.
도 2를 참조하면, 레이아웃(20)은 제1영역(11)에 도 1의 제1목표 형상(12)들의 레이아웃으로부터, 제1목표 형상(12)들을 다수 개씩, 예컨대, 3개씩 그룹(group)짓고, 개개의 그룹들을 가이드 홀(guide hole)과 같은 제1오프닝부(22)들로 설정한 배열 레이아웃을 포함할 수 있다. 제1오프닝부(22) 내에 제1목표 형상(12)들이 하나 또는 다수 개가 배치되도록 제1오프닝부(22)의 레이아웃을 설정할 수 있다. 제1목표 형상(12)들은 제1오프닝부(22)내에 위치할 블록코폴리머(BCP: Block Co-Polymer)의 제1도메인부 형상들로 설정될 수 있다.
레이아웃(20)은 제2영역(19)에 제2주변 패턴(도 1의 18) 내에 제2오프닝부들(27) 및 이들을 제공하는 제1주변 패턴(28)들을 설정한 레이아웃을 포함할 수 있다. 제2주변 패턴(18)은 제1주변 패턴(28)들과 제2오프닝부(27)들을 포함하는 영역으로 설정될 수 있다. 제2오프닝부(27)는 제1오프닝부(22)의 선폭 보다 작은 선폭을 가지도록 설정될 수 있다. 예컨대, 제2오프닝부(27)는 제1오프닝부(22)의 단축 선폭(S1) 보다 작은 선폭(S2)을 가지도록 설정될 수 있다. 제2오프닝부(27)는 BCP로부터 상분리될 제1도메인부(domain)의 선폭, 즉, 제2목표 형상(12)의 선폭(S3)의 1.5배보다 작은 선폭(S2)을 가지도록 설정될 수 있다. 제1오프닝부(22)의 선폭, 예컨대, 단축 선폭(S1)은 그 내부에서 BCP가 제1도메인부 및 제2도메인부로 상분리될 수 있을 정도의 공간을 제공하도록 설정된다. 제2오프닝부(27)는 제1오프닝부(22) 보다 작은 선폭을 가져 그 내부에서 BCP의 상분리가 배제되거나 제약되도록 유도할 수 있다. 제2오프닝부(27)의 선폭(S2)가 실질적으로 제1도메인부의 선폭일 수 있는 선폭(S3)의 1.5배 이내로 설정될 경우, 제2오프닝부(27) 내부에 도포된 블록코폴리머는 제1도메인부 및 제2도메인부로 상분리되는 현상이 유효하게 억제될 수 있음이 실험적으로 확인될 수 있다. 제2오프닝부(27)는 하부층으로의 패턴 전사가 이루어지지 않을 더미 패턴(dummy pattern)으로 도입되며, 그 내부에 코팅되어 상분리가 유효하게 억제된 블록코폴리머 부분이 패턴 전사를 막아주는 차폐부로 작용할 수 있다.
도 3을 참조하면, 블록코폴리머의 상분리 위치를 이끌어주는 가이드(30)의 레이아웃은 제1영역(11)에 제1오프닝부(32)를 제공하는 부분인 가이드 패턴(33)과 제2오프닝부(37)들을 제공하는 제1주변 패턴(38)들을 포함할 수 있다.
도 4 내지 18은 일 예에 의한 본 출원의 패턴 형성 방법을 설명하기 위해서, 도 1 내지 도 3의 C1-C1'의 절단선을 따르는 단면 형상을 보여주는 단면도들이다.
도 4는 가이드(300)를 형성하는 단계를 보여준다.
도 4를 참조하면, 하부층(200) 상에 제1오프닝부(320)들의 배열을 제공하는 가이드 패턴(330) 및 제2오프닝부(370)들을 제공하는 제1주변 패턴(380)들을 포함하는 가이드(300) 형상을 형성한다. 가이드(300)는 블록코폴리머의 상분리 과정에서 상분리된 도메인(domain)부들의 위치를 유도하고 가이드하는 패턴으로 도입될 수 있다. 가이드(300)는 반도체 기판(100) 상에 형성될 수 있다. 반도체 기판(100)은 제1오프닝부(320)들의 배열이 위치하여 제1목표 형상(도 1의 12)들이 상대적으로 밀집되고 상대적으로 규칙적으로 배치될 제1영역(111)과, 이에 구분되도록 이웃하며 제2목표 형상(도 1의 18)들을 제공할 제2오프닝부(370)들 및 제1주변 패턴(380)들이 배치될 제2영역(119)를 포함할 수 있다.
하부층(200) 상에 대략 700 내지 800Å 두께로 형성된 스핀온카본(SOC: Spin On Carbon)층을 포함하는 층으로 가이드(300)가 형성될 수 있다. SOC층 상에 캐핑층(capping layer)로 대략 300 Å 두께의 SiON층이 적층된 층으로 가이드(300)가 형성될 수 있다. 가이드(300)는 실리콘 산화물이나 실리콘 질화물을 포함하는 다른 유전 물질의 층을 포함할 수 있다.
하부층(200)은 후속 패터닝 과정(patterning process)에서 하드 마스크(hard mask)의 일부 또는 다른 하드 마스크를 패터닝하기 위한 층으로 도입될 수 있다. 하부층(200)은 블록코폴리머의 상분리에 의해서 유도되는 어느 하나의 도메인부를 배리어(barrier)로 사용하는 식각 과정에서 식각이 수행될 식각 대상층으로 도입될 수 있다. 하부층(200)은 가이드(300)와 식각 선택비를 가질 수 있는 유전 물질, 예컨대, TEOS와 같은 실리콘 산화물이나 대략 300 내지 350Å 두께의 실리콘산질화물(SiON)층을 포함하는 층으로 도입될 수 있다. 하부층(200)은 실리콘 산화물의 층, 폴리실리콘의 층 또는 실리콘산질화물의 층이 포함된 복합층으로 도입될 수 있다.
도 5는 블록코폴리머층(400)을 형성하는 단계를 보여준다.
도 4를 참조하면, 블록코폴리머층(BCP: Block Co-Polymer: 400)을 제1오프닝부(320) 및 제2오프닝부(370)을 채우도록 코팅(coating)할 수 있다. 반도체 기판(100)의 제2영역(119) 상에는 제1주변 패턴(380)들 사이에 제2오프닝부(370)들이 위치하고 있어, 제2오프닝부(370) 내로 코팅되는 블록코폴리머층(400)의 일부(407)가 흘러 들어가 수납될 수 있다. 제2오프닝부(370) 내로 코팅되는 블록코폴리머들이 흘러 들어 흡수됨으로써, 블록코폴리머층(400)의 제1주변 패턴(380)들 상에 코팅된 부분(408)의 두께가 상대적으로 얇아질 수 있다. 이에 따라, 제1주변 패턴(380)에 인근하여 위치하는 제1오프닝부(320A)를 채우는 블록코폴리머층(400)의 일부(402)와 블록코폴리머층(400)의 제1주변 패턴(380)들 상에 코팅된 부분(408) 사이의 표면 단차가 상대적으로 낮아질 수 있다.
제1오프닝부(320A)를 채우는 블록코폴리머층(400)의 일부(402)와 블록코폴리머층(400)의 제1주변 패턴(380)들 상에 코팅된 부분(408) 사이의 표면 단차가 높을 경우, 블록코폴리머층(400)의 제1주변 패턴(380)들 상에 코팅된 부분(408)에 위치하는 블록코폴리머들이 제1오프닝부(320A)를 채우는 블록코폴리머층(400)의 일부(402)로 이동하여 제1오프닝부(320A)를 채우는 블록코폴리머층(400)의 일부(402)의 높이가 다른 제1오프닝부(320)를 채우는 부분들 보다 높아질 수 있다. 그렇지만, 제2오프닝부(370) 내로 블록코폴리머들이 유입되어 블록코폴리머층(400)의 제1주변 패턴(380)들 상에 코팅된 부분(408)의 두께가 낮아질 수 있어 블록코폴리머의 이동을 억제할 수 있으므로, 제1오프닝부(320A)를 채우는 블록코폴리머층(400)의 일부(402)의 높이가 다른 제1오프닝부(320)를 채우는 부분들 보다 높아져 이러한 부분들의 높이가 달라져 불균일해지는 코팅 불량을 억제할 수 있다.
제2오프닝부(370)의 도입이 배제된 예시한 도 10은 주변 패턴(1380) 상에 블록코폴리머층(1400)을 코팅하는 단계를 보여준다.
도 10을 도 5와 함께 참조하면, 주변 패턴(도 10의 1380)은 제2오프닝부를 제공하지 않은 패턴으로 도입될 수 있다. 기판(1100) 상의 하부층(1200) 상에 가이드 패턴(1330)이 제1오프닝부(1320)들을 제공하도록 도입되지만, 주변 패턴(1380)에 제2오프닝부를 도입하지 않을 경우를 고려할 수 있다.
제1주변 패턴(1380)에 인접하여 위치하는 제1오프닝부(1320A)를 채우는 블록코폴리머층(1400)의 일부(1402)와 블록코폴리머층(1400)의 제1주변 패턴(1380) 상에 코팅된 부분(1408) 사이의 표면 단차는, 제2오프닝부가 도입되지 않은 상태에서는 블록코폴리머가 유입될 부분이 없으므로 블록코폴리머가 제1주변 패턴(1380) 상에 누적되게 되므로, 상대적으로 높아지게 될 수 있다. 이에 따라, 제1주변 패턴(1380) 상에 누적된 블록코폴리머 부분(1408A)이 상대적으로 낮은 표면 높이를 가지는 제1오프닝부(1320A)를 채우는 블록코폴리머층(1400)의 일부(1402) 상으로 흘러 내려 이동된 부분(1401A)으로 쌓일 수 있다. 결과적인 블록코폴리머층(1400A)의 표면이 제1영역(111)으로부터 제2영역(119)으로 갈수록 높아지는 경사진 표면을 가지게 블록코폴리머의 층(1400)이 코팅될 수 있다.
제1오프닝부(1320A)를 채우는 블록코폴리머층(1400)의 일부(1402) 상에 이동된 부분(1401A)가 누적되므로, 제1주변 패턴(1380)에 인접한 제1오프닝부(1320A)에는 블록코폴리머층(1400)이 다른 제1오프닝부(1320)을 채우는 부분보다 더 두꺼운 과다한 두께를 가지며 코팅될 수 있다. 이와 같이 제1오프닝부(1320)와 다른 제1오프닝부(1320A)에 채우지는 블록코폴리머층(1400)의 두께가 달라질 경우, 상분리에 의해서 유도되는 도메인부들의 크기가 변동되어 달라질 수 있어 원하는 제1목표 형상(도 1의 12)이 제1오프닝부(1320A)에서 구현되기 어려워질 수 있다. 이러한 균일성 불량(uniformity failure)가 유발되는 것을 방지하기 위해서, 제1주변 패턴(1380) 상에 누적될 수 있는 블록코폴리머 부분(1408A)을 흡수할 공간으로 제2오프닝부(도 5의 370)들이 도입될 수 있다. 제2오프닝부(도 5의 570)들은 블록코폴리머의 코팅 불량이 제1주변 패턴(도 5의 380)에 인접한 제1오프닝부(도 5의 320A)들에 유발되는 것을 방지하거나 억제하는 더미 형상(dummy feature)로 도입될 수 있다.
도 5를 다시 참조하면, 블록코폴리머층(400)은 폴리스티렌-폴리메틸메타아크릴레이트 블록코폴리머(PS-b-PMMA) 또는 폴리스티렌-폴리디메틸실록산(PS-PDMS) 블록코폴리머를 이용할 수 있다. 블록코폴리머(700)의 층은 PS와 PMMA의 블록코폴리머(PS-b-PMMA)로 형성될 경우, PS와 PMMA의 부피비는 대략 70: 30 의 비율 내지 50: 50의 비율로 조절될 수 있다. 이러한 부피비나 각각의 폴리머 블록 성분의 분자량 등은 공정에 부합되도록 조절될 수 있다. 예컨대, PS의 부피비는 대략 60% 내지 80% 부피 비율을 가질 수 있고, PMMA의 부피비는 대략 20% 내지 40%의 부피 비율로 조절될 수 있다.
블록코폴리머(BCP)는 도 11에 제시된 바와 같이 두 가지 또는 그 이상의 서로 다른 구조를 가지는 폴리머 블록(polymer block)들이 공유 결합을 통해 하나의 폴리머로 결합된 형태의 기능성 고분자이다. 도 11 내지 도 13은 블록코폴리머(block copolymer)의 상분리 현상을 설명하기 위해서 제시한 도면들이다. 단일 블록코폴리머를 보여주는 도 11에 제시된 바와 같이, 폴리머 블록 성분 A와 폴리머 블록 성분 B는 공유 결합에 의한 연결점에 연결된 사슬형 폴리머 형상을 가질 수 있다. 블록코폴리머(400)는 도 12에 제시된 바와 같이 균일한 하나의 상(homogenous phase)로 섞인 상태로 코팅될 수 있다. 블록코폴리머(400)를 구성하는 각 폴리머 블록들은 각각의 화학 구조의 차이로 인해 서로 다른 섞임 특성 및 서로 다른 선택적 용해도를 가질 수 있다. 폴리머 블록 성분들은 어닐링(annealing)에 의해서 상호 섞이지 않을(immiscible) 특성을 가져 상분리될 수 있으며, 이러한 상분리를 이용하여 자기조립 및 재정렬(reordering)된 구조가 유도할 수 있다. 상분리 현상을 보여주는 도 13에 제시된 바와 같이, 균일한 단일 상으로 코팅된 블록코폴리머(400)는 어닐링에 의해서 폴리머 블록 A들이 정렬(order)된 도메인 A와 폴리머 블록 B들이 정렬된 도메인 B로 상분리될 수 있다. 이와 같이, 블록코폴리머가 용액상 혹은 고체상에서 상분리 또는 선택적 용해를 제공할 수 있으므로, 이에 의해 자기조립 구조 (self-assembled structure)를 형성할 수 있다.
블록코폴리머가 자기조립을 통해 특정 형상의 미세 구조를 구성하는 것은 각각의 블록 폴리머의 물리 또는/ 및 화학적 특성에 영향을 받을 수 있다. 2 개의 서로 다른 폴리머로 이루어진 블록코폴리머가 기판 상에 자기 조립되는 경우, 블록코폴리머의 자기조립 구조는 블록코폴리머를 구성하는 각 폴리머 블록들의 부피 비율, 상분리를 위한 어닐링 온도, 블록 폴리머의 분자의 크기 등에 따라 3차원 구조인 큐빅(cubic) 및 이중 나선형, 그리고 2차원 구조인 조밀 육방 기둥 (hexagonal packed column) 구조 및 라멜라(lamella) 구조 등과 같은 다양한 구조들로 형성될 수 있다.
블록코폴리머는 폴리부타디엔-폴리부틸메타크릴레이트 (polybutadiene-polybutylmethacrylate) 블록코폴리머, 폴리부타디엔-폴리디메틸실록산 (polybutadiene-polydimethylsiloxane) 블록코폴리머, 폴리부타디엔-폴리메틸메타크릴레이트(polybutadiene-polymethylmethacrylate) 블록코폴리머, 폴리부타디엔-폴리비닐피리딘 (polybutadienepolyvinylpyridine) 블록코폴리머, 폴리부틸아크릴레이트-폴리메틸메타크릴레이트 (polybutylacrylate-polymethylmethacrylate) 블록코폴리머, 폴리부틸아크릴레이트-폴리비닐피리딘 (polybutylacrylate-polyvinylpyridine) 블록코폴리머, 폴리이소프렌-폴리비닐피리딘 (polyisoprene-polyvinylpyridine) 블록코폴리머, 폴리이소프렌-폴리메틸메타크릴레이트(polyisoprene-polymethylmethacrylate) 블록코폴리머, 폴리헥실아크릴레이트-폴리비닐피리딘 (polyhexylacrylatepolyvinylpyridine) 블록코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리메틸메타크릴레이트 (polyisobutylene-polymethylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리부틸메타크릴레이트 (polyisobutylene-polybutylmethacrylate) 블록코폴리머, 폴리이소부틸렌-폴리디메틸실록산 (polyisobutylenepolydimethylsiloxane) 블록코폴리머, 폴리부틸메타크릴레이트-폴리부틸아크릴레이트 (polybutylmethacrylatepolybutylacrylate) 블록코폴리머, 폴리에틸에틸렌-폴리메틸메타크릴레이트 (polyethylethylene-polymethylmethacrylate) 블록코폴리머, 폴리스티렌-폴리부틸메타크릴레이트 (polystyrene-polybutylmethacrylate) 블록코폴리머, 폴리스티렌-폴리부타디엔(polystyrene-polybutadiene) 블록코폴리머, 폴리스티렌-폴리이소프렌 (polystyrene-polyisoprene) 블록코폴리머, 폴리스티렌-폴리메틸실록산 (polystyrene-polydimethylsiloxane) 블록코폴리머, 폴리스티렌-폴리비닐피리딘 (polystyrene-polyvinylpyridine) 블록코폴리머, 폴리에틸에틸렌-폴리비닐피리딘 (polyethylethylene-polyvinylpyridine) 블록코폴리머, 폴리에틸렌-폴리비닐피리딘(polyethylene-polyvinylpyridine) 블록코폴리머, 폴리비닐피리딘-폴리메틸메타크릴레이트 (polyvinylpyridinepolymethylmethacrylate) 블록코폴리머, 폴리에틸렌옥사이드-폴리이소프렌 (polyethyleneoxide-polyisoprene) 블록코폴리머, 폴리에틸렌옥사이드-폴리부타디엔 polyethyleneoxide-polybutadiene) 블록코폴리머, 폴리에틸렌옥사이드-폴리스티렌(polyethyleneoxide-polystyrene) 블록코폴리머, 폴리에틸렌옥사이드-폴리메틸메타크릴레이트 (polyethyleneoxidepolymethylmethacrylate) 블록코폴리머, 폴리에틸렌옥사이드-폴리디메틸실록산 (polyethyleneoxide-polydimethylsiloxane) 블록코폴리머, 폴리스티렌-폴리에틸렌옥사이드 (polystyrene-polyethyleneoxide) 블록코폴리머 등을 사용할 수 있다.
도 6은 블록코폴리머층(400)을 상분리하는 단계를 보여준다.
도 6을 참조하면, 블록코폴리머층(BCP: 400)을 어닐링(annealing)하여 제1오프닝부(320)들 내에 제1도메인부(domain: 410)들과 제1도메인부(410)를 에워싸는 제2도메인부(430)들의 형성을 유도할 수 있다. 이때, 제2오프닝부(370)들 내에 잔류하고 있는 블록코폴리머층(400) 부분(도 5의 407)들은 도메인들로 상분리되지 않고 차폐부(480)를 유도하며 잔류할 수 있다. 차폐부(480)는 제2오프닝부(370)를 실링(sealing)할 수 있다. 제2오프닝부(370)는 블록코폴리머의 성분들이 상분리되는 것을 제약하는 협소한 공간을 제공하도록 유도되어 있으므로, 그 내에 흘러든 블록코폴리머 부분(407)은 어닐링 시 도메인부들로 상분리되지 못하고 폴리머 성분들이 혼재된 상태로 유지될 수 있다. 제2오프닝부(370)는 제1도메인부(410)의 선폭, 예컨대, 제1도메인부(410)에 의해 제공된 제1목표 형상의 선폭(도 2의 S3)의 1.5배 보다 작은 선폭 (도 2의 S2)를 가지도록 설정되고 있으므로, 제2오프닝부(370) 내에서 도메인부들의 상분리는 억제될 수 있다. 제2오프닝부(370)의 선폭 크기를 제한함으로써, 제2오프닝부(370) 내에서의 도메인부들의 생성을 억제 또는 배제시킬 수 있어, 제1오프닝부(320) 내에서만 제1도메인부(410) 및 제2도메인부(430)의 상분리를 유도할 수 있다.
BCP층(400)의 상분리를 통해 폴리머 블록 성분들을 재배열시키기 위하여, BCP층(400) 내의 블록코폴리머의 유리전이온도(Tg) 보다 더 높은 온도에서 어닐링을 수행할 수 있다. 대략 100℃ 내지 300 ℃의 범위 내에서 선택되는 온도에서 대략 0.1 시간 내지 24 시간 동안 BCP층(400)을 어닐링할 수 있다.
도 7은 제3오프닝부들(303)을 형성하는 단계를 보여준다.
도 7을 참조하면, 제1도메인부(도 6의 410)를 선택적으로 제거하여 하나 또는 다수의 제3오프닝부(303)들을 형성할 수 있다. 제2도메인부(430) 및 차폐부(480)를 배리어(barrier)로 사용하는 식각 과정을 수행하여 제1도메인부(410)를 선택적으로 제거한다. 제1도메인부(410)가 선택적으로 제거되며 형성되는 제3오프닝부(303)의 바닥 부분에 노출되는 제2도메인부(430)의 일부 부분(431)을 제거하여, 제3오프닝부(303)가 연장되어 하부의 하부층(200) 부분을 노출하는 제3오프닝 연장부(303A)를 연장시킬 수 있다. 이때, 제2오프닝부(370) 내에는 차폐부(480)가 차폐하고 있으므로, 도메인부의 제거에 의한 새로운 오프닝부가 하부층(200) 부분을 노출하도록 유도되지 않는다.
도 8은 제4오프닝부(202)들을 형성하는 단계를 보여준다.
도 8을 참조하면, 제3오프닝부(도 7의 303)들이 연장된 제4오프닝부(202)들이 하부층(200)을 관통하도록 형성하여, 제4오프닝부(202)들을 제공하는 하부층 제1패턴(230)을 형성한다. 제2오프닝부(370) 및 제1주변 패턴(380)을 포함하는 영역의 아웃라인(outline)의 형상을 따르는 하부층의 제2패턴(280)이 제2주변 패턴으로 또한 패터닝될 수 있다. 이때, 제2오프닝부(370)는 차폐부(480)에 의해 차폐되어 있으므로, 하부층 제2패턴(280)에 그 형상이 패턴 전사(transfer)되지 않는다. 이와 같이 제2오프닝부(370)는 하부층(200)에 그 형상이 전사되지 않는 더미 형상으로 도입된다.
도 9는 하부층 제1패턴(230) 및 제2패턴(280)이 형성된 형상을 보여준다.
도 9를 참조하면, 가이드 패턴(330) 및 제1주변 패턴(380), 차폐부(480), 제2도메인부(430)를 포함하는 블록코폴리머의 잔류 부분들을 선택적으로 제거하여, 하부층 제1패턴(230) 및 제2패턴(280)을 형성한다.
도 14는 다른 일 예에 의한 가이드 패턴의 레이아웃(layout) 형상을 얻는 과정을 보여주는 평면도이다.
도 14를 참조하면, 레이아웃(14)는 기판 상의 제1영역(2011)에 제1목표 형상(2012)들의 레이아웃으로부터, 제1목표 형상(2012)들을 다수 개씩, 예컨대, 3개씩 그룹짓고, 개개의 그룹들을 가이드 홀(guide hole)과 같은 제1오프닝부(2032)들로 설정한 가이드 패턴(2033)의 레이아웃을 포함할 수 있다. 레이아웃(14)는 제2영역(2019)에 제2주변 패턴 내에 제2오프닝부들(2037) 및 정렬 기준 형상을 제공하는 제5오프닝부(2036)을 제공하는 제1주변 패턴(2038)들을 설정한 레이아웃을 포함할 수 있다. 제2주변 패턴은 제1주변 패턴(2038)들과 제2오프닝부(2037) 및 제5오프닝부(2036)들을 포함하는 영역으로 설정될 수 있다. 제2오프닝부(2037) 및 제5오프닝부(2036)는 제1오프닝부(2032)의 선폭 보다 작은 선폭을 가지도록 설정될 수 있다. 예컨대, 제2오프닝부(2037) 및 제5오프닝부(2036)는 제1오프닝부(2032)의 단축 선폭 보다 작은 선폭을 가지도록 설정될 수 있다. 제2오프닝부(2037) 및 제5오프닝부(2036)는 BCP로부터 상분리될 제1도메인부(domain)의 선폭, 즉, 제1목표 형상(2012)의 선폭의 1.5배보다 작은 선폭을 가지도록 설정될 수 있다. 제1오프닝부(2032)의 선폭, 예컨대, 단축 선폭은 그 내부에서 BCP가 제1도메인부 및 제2도메인부로 상분리될 수 있을 정도의 공간을 제공하도록 설정된다. 제2오프닝부(2037) 및 제5오프닝부(2036)는 제1오프닝부(2032) 보다 작은 선폭을 가져 그 내부에서 BCP의 상분리가 배제되거나 제약되도록 유도할 수 있다. 제2오프닝부(2037) 및 제5오프닝부(2036)는 하부층으로의 패턴 전사가 이루어지지 않을 더미 패턴로 도입되며, 그 내부에 코팅되어 상분리가 유효하게 억제된 블록코폴리머 부분이 패턴 전사를 막아주는 차폐부로 작용할 수 있다.
도 15 내지 20은 다른 일 예에 의한 본 출원의 패턴 형성 방법을 설명하기 위해서, 도 14의 C21-C21'의 절단선을 따르는 단면 형상을 보여주는 단면도들이다.
도 15는 가이드(2300)를 형성하는 단계를 보여준다.
도 15를 참조하면, 하부층(2200) 상에 제1오프닝부(2320)들의 배열을 제공하는 가이드 패턴(2330) 및 제2오프닝부(2370)와 제5오프닝부(2360)들을 제공하는 제1주변 패턴(2380)들을 포함하는 가이드(2300) 형상을 형성한다. 가이드(2300)를 위한 층을 형성하고, 가이드(300)를 위한 층을 패터닝하기 위한 식각 마스크(2500)를 형성한다. 식각 마스크(2500)는 포토레지스트(photoresist) 물질을 이용하여 형성되어 패터닝을 위한 식각 과정에서 배리어(barrier)로 사용될 수 있다. 식각 마스크(2500)는 제1오프닝부(2330)가 형성될 가이드(300)의 층 부분을 노출하는 제6오프닝부(2330P)와, 제2오프닝부(2370)가 형성될 가이드(300)의 층 부분을 노출하는 제7오프닝부(2370P), 및 제5오프닝부(2360)가 형성될 가이드(300)의 층 부분을 노출하는 제8오프닝부(2360P)를 오프닝 영역으로 노출하도록 노광 및 현상 과정으로 형성될 수 있다.
제8오프닝부(2360P)의 형상은 정렬 기준 형상으로 제공될 제5오프닝부(2360)를 제공하는 형상으로 형성되므로, 식각 마스크(2500)를 형성한 후 오버레이 키(overlay key)로 하부 패턴과의 가이드(2300) 또는 식각 마스크(2500) 정렬 정도를 관측하기 위한 수단(tool)으로 사용될 수 있다. 제8오프닝부(2360P)의 형상은 정렬 기준 형상으로 제공될 제5오프닝부(2360)를 제공하는 형상으로 형성되므로, 식각 마스크(2500)를 형성한 후 정렬 키(alignment key)로 반도체 기판(2100)이 공정 장비 내에 위치하는 위치를 확인하는 수단(tool)으로 사용될 수 있다. 제8오프닝부(2360P)의 형상을 따르는 제5오프닝부(2360)를 사용하여, 제5오프닝부(2360)를 형성한 후, 오버레이 키(overlay key)로 하부 패턴과의 가이드(2300)의 정렬 정도를 확인하거나 또는 정렬 키(alignment key)로 사용하여 반도체 기판(2100)의 정렬 상태를 확인할 수도 있다.
가이드(2300)는 블록코폴리머의 상분리 과정에서 상분리된 도메인(domain)부들의 위치를 유도하고 가이드하는 패턴으로 도입될 수 있다. 가이드(2300)는 반도체 기판(2100) 상에 형성될 수 있다. 반도체 기판(2100)은 제1오프닝부(2320)들의 배열이 위치하여 제1목표 형상(도 14의 2012)들이 상대적으로 밀집되고 상대적으로 규칙적으로 배치될 제1영역(2111)과, 이에 구분되도록 이웃하며 제1주변 패턴(2380)들이 제공할 제2오프닝부(2370)들 및 제5오프닝부(2360)들이 배치될 제2영역(2119)를 포함할 수 있다.
하부층(2200) 상에 대략 700 내지 800Å 두께로 형성된 스핀온카본(SOC)층을 포함하는 층으로 가이드(2300)가 형성될 수 있다. SOC층 상에 캐핑층로 대략 300 Å 두께의 SiON층이 적층된 층으로 가이드(2300)가 형성될 수 있다. 가이드(2300)는 실리콘 산화물이나 실리콘 질화물을 포함하는 다른 유전 물질의 층을 포함할 수 있다.
하부층(2200)은 후속 패터닝 과정에서 하드 마스크의 일부 또는 다른 하드 마스크를 패터닝하기 위한 층으로 도입될 수 있다. 하부층(2200)은 블록코폴리머의 상분리에 의해서 유도되는 어느 하나의 도메인부를 배리어로 사용하는 식각 과정에서 식각이 수행될 식각 대상층으로 도입될 수 있다. 하부층(2200)은 가이드(2300)와 식각 선택비를 가질 수 있는 유전 물질, 예컨대, TEOS와 같은 실리콘 산화물이나 대략 300 내지 350Å 두께의 실리콘산질화물(SiON)층을 포함하는 층으로 도입될 수 있다. 하부층(2200)은 실리콘 산화물의 층, 폴리실리콘의 층 또는 실리콘산질화물의 층이 포함된 복합층으로 도입될 수 있다.
도 16은 블록코폴리머층(2400)을 형성하는 단계를 보여준다.
도 16을 참조하면, 블록코폴리머층(BCP: 2400)을 제1오프닝부(2320) 및 제2오프닝부(2370), 제5오프닝부(2360)을 채우도록 코팅할 수 있다. 반도체 기판(2100)의 제2영역(2119) 상에는 제1주변 패턴(2380)들 사이에 제2오프닝부(2370)들과 제5오프닝부(2360)들이 위치하고 있어, 제2오프닝부(2370) 및 제5오프닝부(2360) 내로 코팅되는 블록코폴리머층(2400)의 일부(2407)가 흘러 들어가 수납될 수 있다. 제2오프닝부(2370) 및 제5오프닝부(2360) 내로 코팅되는 블록코폴리머들이 흘러 들어 흡수됨으로써, 블록코폴리머층(2400)의 제1주변 패턴(2380)들 상에 코팅된 부분(2408)의 두께가 상대적으로 얇아질 수 있다. 이에 따라, 제1주변 패턴(2380)에 인근하여 위치하는 제1오프닝부(2320A)를 채우는 블록코폴리머층(2400)의 일부(2402)와 블록코폴리머층(2400)의 제1주변 패턴(2380)들 상에 코팅된 부분(2408) 사이의 표면 단차가 상대적으로 낮아질 수 있다. 제1주변 패턴(2380) 상에 누적될 수 있는 블록코폴리머층(2408) 부분을 흡수할 공간으로 제2오프닝부(2370)들 및 제5오프닝부(230)들이 도입될 수 있어, 블록코폴리머의 코팅 불량이 제1주변 패턴(2380)에 인접한 제1오프닝부(2320A)들에 유발되는 것을 방지하거나 억제할 수 있다.
도 17은 블록코폴리머층(2400)을 상분리하는 단계를 보여준다.
도 17을 참조하면, 블록코폴리머층(BCP: 2400)을 어닐링하여 제1오프닝부(2320)들 내에 제1도메인부(2410)들과 제1도메인부(2410)를 에워싸는 제2도메인부(2430)들의 형성을 유도할 수 있다. 이때, 제2오프닝부(2370)들 및 제5오프닝부(2460)들 내에 잔류하고 있는 블록코폴리머층(2400) 부분(도 17의 2407)들은 도메인들로 상분리되지 않고 차폐부(2480)를 유도하며 잔류할 수 있다. 차폐부(2480)는 제2오프닝부(2370) 및 및 제5오프닝부(2460)들을 실링(sealing)할 수 있다. 제2오프닝부(2370) 및 제5오프닝부(2460)들은 블록코폴리머의 성분들이 상분리되는 것을 제약하는 협소한 공간을 제공하도록 유도되어 있으므로, 그 내에 흘러든 블록코폴리머 부분(2407)은 어닐링 시 도메인부들로 상분리되지 못하고 폴리머 성분들이 혼재된 상태로 유지될 수 있다. 제2오프닝부(2370) 및 제5오프닝부(2460)들은 제1도메인부(2410)의 선폭, 예컨대, 제1도메인부(2410)에 의해 제공된 제1목표 형상(2012)의 선폭의 1.5배 보다 작은 선폭를 가지도록 설정되고 있으므로, 제2오프닝부(2370) 및 제5오프닝부(2460)들 내에서 도메인부들의 상분리는 억제될 수 있다. 제2오프닝부(2370) 및 제5오프닝부(2460)들의 선폭 크기를 제한함으로써, 제2오프닝부(2370) 및 제5오프닝부(2460) 내에서의 도메인부들의 생성을 억제 또는 배제시킬 수 있어, 제1오프닝부(2320) 내에서만 제1도메인부(2410) 및 제2도메인부(2430)의 상분리를 유도할 수 있다.
BCP층(2400)의 상분리를 통해 폴리머 블록 성분들을 재배열시키기 위하여, BCP층(400) 내의 블록코폴리머의 유리전이온도(Tg) 보다 더 높은 온도에서 어닐링을 수행할 수 있다. 대략 100℃ 내지 300 ℃의 범위 내에서 선택되는 온도에서 대략 0.1 시간 내지 24 시간 동안 BCP층(2400)을 어닐링할 수 있다.
도 18은 제3오프닝부들(2303)을 형성하는 단계를 보여준다.
도 18을 참조하면, 제1도메인부(도 17의 2410)를 선택적으로 제거하여 하나 또는 다수의 제3오프닝부(2303)들을 형성할 수 있다. 제2도메인부(2430) 및 차폐부(2480)를 배리어로 사용하는 식각 과정을 수행하여 제1도메인부(2410)를 선택적으로 제거한다. 제1도메인부(2410)가 선택적으로 제거되며 형성되는 제3오프닝부(2303)의 바닥 부분에 노출되는 제2도메인부(2430)의 일부 부분(2431)을 제거하여, 제3오프닝부(2303)가 연장되어 하부의 하부층(2200) 부분을 노출하는 제3오프닝 연장부(2303A)를 연장시킬 수 있다. 이때, 제2오프닝부(2370) 및 제5오프닝부(2460)들 내에는 차폐부(2480)가 차폐하고 있으므로, 도메인부의 제거에 의한 새로운 오프닝부가 하부층(2200) 부분을 노출하도록 유도되지 않는다.
도 19는 제4오프닝부(2202)들을 형성하는 단계를 보여준다.
도 19를 참조하면, 제3오프닝부(도 18의 2303)들이 연장된 제4오프닝부(2202)들이 하부층(2200)을 관통하도록 형성하여, 제4오프닝부(2202)들을 제공하는 하부층 제1패턴(2230)을 형성한다. 제2오프닝부(2370), 제5오프닝부(2460) 및 제1주변 패턴(2380)을 포함하는 영역의 아웃라인(outline)의 형상을 따르는 하부층의 제2패턴(2280)이 제2주변 패턴으로 또한 패터닝될 수 있다. 이때, 제2오프닝부(2370) 및 제5오프닝부(2460)들은 차폐부(2480)에 의해 차폐되어 있으므로, 하부층 제2패턴(2280)에 그 형상이 패턴 전사(transfer)되지 않는다. 이와 같이 제2오프닝부(2370) 및 제5오프닝부(2460)는 하부층(2200)에 그 형상이 전사되지 않는 더미 형상으로 도입된다.
도 20은 하부층 제1패턴(2230) 및 제2패턴(2280)이 형성된 형상을 보여준다.
도 10을 참조하면, 가이드 패턴(2330) 및 제1주변 패턴(2380), 차폐부(2480), 제2도메인부(2430)를 포함하는 블록코폴리머의 잔류 부분들을 선택적으로 제거하여, 하부층 제1패턴(2230) 및 제2패턴(2280)을 형성한다.
본 출원에 따르면, 대면적의 기판 상에 블록 코폴리머를 이용하여 용이하게 나노 스케일 크기의 구조물 또는 나노 구조체를 형성할 수 있다. 나노 구조체는, 선격자를 포함하는 편광판의 제조, 반사형 액정표시장치의 반사 렌즈의 형성 등에 이용할 수 있다. 나노 구조체는 독립적인 편광판의 제조에 사용될 뿐만 아니라, 표시 패널과 일체형인 편광부의 형성에도 이용할 수 있다. 예컨대, 박막 트랜지스터를 포함하는 어레이(array) 기판이나, 컬러필터 기판 상에 직접적으로 편광부를 형성하는 공정에 이용할 수 있다. 나노 구조체는 나노 와이어 트랜지스터, 메모리의 제작을 위한 주형, 나노 스케일의 도선 패터닝을 위한 나노 구조물과 같은 전기 전자 부품의 주형, 태양 전지와 연료 전지의 촉매 제작을 위한 주형, 식각 마스크와 유기 다이오드(OLED) 셀 제작을 위한 주형 및 가스 센서 제작을 위한 주형에 이용할 수 있다.
상술한 본 출원에 따른 방법 및 구조체들은 집적 회로 칩(integrated circuit chip) 제조에 사용될 수 있다. 결과의 집적 회로 칩은 웨이퍼 형태(raw wafer form)나 베어 다이(bare die) 또는 패키지 형태(package form)으로 제조자에 의해 배포될 수 있다. 칩은 단일 칩 패키지(single chip package)나 멀티칩 패키지 chip package) 형태로 제공될 수 있다. 또한, 하나의 칩은 다른 집적 회로 칩에 집적되거나 별도의 회로 요소(discrete circuit element)에 집적될 수 있다. 하나의 칩은 마더보드(mother board)와 같은 중간 제품(intermediate product)이나 최종 제제품(end product) 형태의 한 부품으로 다른 신호 프로세싱 소자(signal processing device)를 이루도록 집적될 수 있다. 최종 제품은 집적 회로 칩을 포함하는 어떠한 제품일 수 있으며, 장난감이나 저성능 적용 제품(application)으로부터 고성능 컴퓨터 제품일 수 있으며, 표시장치(display)나 키보드(keyboard) 또는 다른 입력 수단(input device) 및 중앙연산장치(central processor)를 포함하는 제품일 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 기판, 300: 가이드,
400: 블록코폴리머층.

Claims (20)

  1. 하부층(under layer) 상에 제1오프닝부(opening)들을 제공하는 가이드 패턴 및 제2오프닝부들을 제공하는 제1주변 패턴(peripheral pattern)들 형성하는 단계;
    상기 제1 및 제2오프닝부들을 채우는 상기 블록코폴리머(block copolymer)의 층을 도입하는 단계;
    상기 블록코폴리머층을 어닐링(annealing)하여 상기 제2오프닝부들 내에 잔류한 상기 블록코폴리머의 성분들로 상기 제2오프닝부를 실링(sealing)하는 차폐부를 유도하고, 상기 제1오프닝부들 내에 제1도메인부들 및 상기 제1도메인부를 에워싸는 제2도메인부들의 형성을 유도하는 단계;
    상기 제1도메인부들을 선택적으로 제거하여 제3오프닝부들을 유도하는 단계; 및
    상기 차폐부 및 상기 제2도메인부들의 잔류 부분들을 배리어(barrier)로 사용하여 상기 제3오프닝부들이 연장된 제4오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;를 포함하는 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제2오프닝부들은
    상기 가이드 패턴과 상대적으로 인접하는 부분에 위치하도록 상기 제1주변 패턴들에 의해 제공되는 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 제2오프닝부는
    상기 제1오프닝부의 단축 선폭 보다 작은 선폭을 가지도록 형성되는 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 제2오프닝부는
    상기 제1도메인부의 선폭의 1.5배 보다 작은 선폭을 가져
    상기 차폐부에 의해서 상기 하부층으로 형상이 전사되지 않는 더미 형상(dummy feature)으로 형성되는 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 제2오프닝부는
    상기 차폐부를 이루는 상기 블록코폴리머의 성분들이 상분리되는 것을 제약하는 협소한 공간을 제공하여
    상기 차폐부에 의해서 상기 하부층으로 형상이 전사되지 않는 더미 형상(dummy feature)으로 형성되는 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 제1도메인부들은
    상기 제1오프닝부 내에서 다수 개가 유도되는 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 제2도메인부는
    상기 제1도메인부의 측벽 및 바닥 부분들을 감싸는 오목한 형상을 가지도록 유도되는 패턴 형성 방법.
  8. 제7항에 있어서,
    상기 제3오프닝부를 유도하는 단계는
    상기 제1도메인부를 제거하여 상기 제1도메인부의 측벽 및 바닥 부분들을 노출하는 상기 제3오프닝부를 형성하는 단계; 및
    상기 노출된 제1도메인부의 바닥 부분을 제거하여 상기 제3오프닝부가 연장된 제3오프닝 연장부를 형성하는 단계를 포함하는 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 가이드 패턴 및 상기 제1주변 패턴들을 형성하는 단계는
    상기 제4오프닝부들의 배열 레이아웃(layout)을 얻는 단계;
    상기 제4오프닝부들의 일부들을 포함하는 상기 제1오프닝부들의 배열 레이아웃을 얻는 단계; 및
    상기 제1오프닝부들에 인접하는 영역에 상기 제2오프닝부들을 배치하는 단계;를 포함하는 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 제4오프닝부를 유도하는 단계에서
    상기 제2오프닝부들 및 상기 제1주변 패턴들을 포함하는 형상이
    상기 하부층에 제2주변 패턴으로 패턴 전사되는 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 블록코폴리머층은
    상기 어닐링에 의해서 상호 상분리될 수 있는 제1폴리머 블록 성분과 제2폴리머 블록 성분을 포함하고,
    상기 어닐링에 의해서 상기 제1폴리머 블록 성분들이 배열(order)되어 상기 제1도메인부들을 형성하고, 상기 제2폴리머 블록 성분들이 배열되어 상기 제2도메인부를 형성하는 패턴 형성 방법.
  12. 하부층(under layer) 상에 제1오프닝부(opening)들을 제공하는 가이드 패턴, 및 제2오프닝부들과 정렬 기준 형상을 제공하는 제5오프닝부를 제공하는 제1주변 패턴(peripheral pattern)들 형성하는 단계;
    상기 제5오프닝부의 형상을 이용하여 상기 가이드 패턴의 정렬 상태를 확인하는 단계;
    상기 제1 및 제2, 제5오프닝부들을 채우는 상기 블록코폴리머(block copolymer)의 층을 도입하는 단계;
    상기 블록코폴리머층을 어닐링(annealing)하여 상기 제2 및 제5오프닝부들 내에 잔류한 상기 블록코폴리머의 성분들로 상기 제2 및 제5오프닝부들을 실링(sealing)하는 차폐부를 유도하고, 상기 제1오프닝부들 내에 제1도메인부들 및 상기 제1도메인부를 에워싸는 제2도메인부들의 형성을 유도하는 단계;
    상기 제1도메인부들을 선택적으로 제거하여 제3오프닝부들을 유도하는 단계; 및
    상기 차폐부 및 상기 제2도메인부들의 잔류 부분들을 배리어(barrier)로 사용하여 상기 제3오프닝부들이 연장된 제4오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;를 포함하는 패턴 형성 방법.
  13. 제12항에 있어서,
    상기 제5오프닝부는
    상기 제1오프닝부의 단축 선폭 보다 작은 선폭을 가지도록 형성되는 패턴 형성 방법.
  14. 제12항에 있어서,
    상기 제5오프닝부는
    상기 제1도메인부의 선폭의 1.5배 보다 작은 선폭을 가져
    상기 차폐부에 의해서 상기 하부층으로 형상이 전사되지 않는 더미 형상(dummy feature)으로 형성되는 패턴 형성 방법.
  15. 제12항에 있어서,
    상기 제5오프닝부는
    상기 차폐부를 이루는 상기 블록코폴리머의 성분들이 상분리되는 것을 제약하는 협소한 공간을 제공하여
    상기 차폐부에 의해서 상기 하부층으로 형상이 전사되지 않는 더미 형상(dummy feature)으로 형성되는 패턴 형성 방법.
  16. 제12항에 있어서,
    상기 제5도메인부는
    상기 오버레이 키(overlay key) 또는 정렬 키(alignment key)의 형상을 가지는 패턴 형성 방법.
  17. 제12항에 있어서,
    상기 제2도메인부는
    상기 제1도메인부의 측벽 및 바닥 부분들을 감싸는 오목한 형상을 가지도록 유도되는 패턴 형성 방법.
  18. 제17항에 있어서,
    상기 제3오프닝부를 유도하는 단계는
    상기 제1도메인부를 제거하여 상기 제1도메인부의 측벽 및 바닥 부분들을 노출하는 상기 제3오프닝부를 형성하는 단계; 및
    상기 노출된 제1도메인부의 바닥 부분을 제거하여 상기 제3오프닝부가 연장된 제3오프닝 연장부를 형성하는 단계를 포함하는 패턴 형성 방법.
  19. 제12항에 있어서,
    상기 가이드 패턴 및 상기 제1주변 패턴를 형성하는 단계는
    상기 제4오프닝부들의 배열 레이아웃(layout)을 얻는 단계;
    상기 제4오프닝부들의 일부들을 포함하는 상기 제1오프닝부들의 배열 레이아웃을 얻는 단계;
    상기 제1오프닝부들에 인접하는 영역에 상기 제2오프닝부들을 배치하는 단계;
    상기 제2오프닝부들 인근에 상기 제5오프닝부들을 배치하는 단계; 및
    상기 제2오프닝부들 및 상기 제5오프닝부들, 상기 제1주변 패턴들을 포함하는 형상을 제2주변 패턴으로 설정하는 단계를 포함하는 패턴 형성 방법.
  20. 하부층(under layer) 상에 블록코폴리머(block copolymer)가 채워질 제1오프닝부(opening)들을 제공하는 가이드 패턴, 및
    상기 블록코폴리머의 일부가 흘러들 공간이고 정렬 기준 형상을 제공하는 제5오프닝부를 제공하는 제1주변 패턴(peripheral pattern)들 형성하는 단계;
    상기 제5오프닝부의 형상을 이용하여 상기 가이드 패턴의 정렬 상태를 확인하는 단계;
    상기 제1 및 제5오프닝부들을 채우는 상기 블록코폴리머(block copolymer)의 층을 도입하는 단계;
    상기 블록코폴리머층을 어닐링(annealing)하여 상기 제5오프닝부들 내에 잔류한 상기 블록코폴리머의 성분들로 상기 제5오프닝부들을 실링(sealing)하는 차폐부를 유도하고, 상기 제1오프닝부들 내에 제1도메인부들 및 상기 제1도메인부를 에워싸는 제2도메인부들의 형성을 유도하는 단계;
    상기 제1도메인부들을 선택적으로 제거하여 제3오프닝부들을 유도하는 단계; 및
    상기 차폐부 및 상기 제2도메인부들의 잔류 부분들을 배리어(barrier)로 사용하여 상기 제3오프닝부들이 연장된 제4오프닝부들이 상기 하부층을 관통하도록 유도하는 단계;를 포함하는 패턴 형성 방법.
KR1020150028625A 2015-02-27 2015-02-27 블록코폴리머를 이용한 패턴 형성 방법 KR20160105661A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150028625A KR20160105661A (ko) 2015-02-27 2015-02-27 블록코폴리머를 이용한 패턴 형성 방법
US14/823,718 US9640399B2 (en) 2015-02-27 2015-08-11 Methods of forming patterns with block copolymer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150028625A KR20160105661A (ko) 2015-02-27 2015-02-27 블록코폴리머를 이용한 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20160105661A true KR20160105661A (ko) 2016-09-07

Family

ID=56799230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150028625A KR20160105661A (ko) 2015-02-27 2015-02-27 블록코폴리머를 이용한 패턴 형성 방법

Country Status (2)

Country Link
US (1) US9640399B2 (ko)
KR (1) KR20160105661A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102317785B1 (ko) * 2015-05-12 2021-10-26 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8404124B2 (en) * 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
KR20140016664A (ko) 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템
KR102166523B1 (ko) * 2013-12-02 2020-10-16 에스케이하이닉스 주식회사 나노 스케일 형상 구조 및 형성 방법

Also Published As

Publication number Publication date
US9640399B2 (en) 2017-05-02
US20160254154A1 (en) 2016-09-01

Similar Documents

Publication Publication Date Title
US9691614B2 (en) Methods of forming different sized patterns
KR20160105660A (ko) 서로 다른 형상의 패턴들 형성 방법
US8999862B1 (en) Methods of fabricating nano-scale structures and nano-scale structures fabricated thereby
US9245796B1 (en) Methods of fabricating interconnection structures
US9190274B2 (en) Methods of fabricating fine patterns
KR102329895B1 (ko) 패턴 형성 방법
US8962491B2 (en) Methods of fabricating semiconductor devices and semiconductor devices fabricated thereby
US20180069028A1 (en) Embedded security circuit formed by directed self-assembly
CN107221492B (zh) 形成精细图案的方法
US10504726B2 (en) Nano-scale structures
US9339868B2 (en) Method of processing a substrate
KR20160105661A (ko) 블록코폴리머를 이용한 패턴 형성 방법
US10157744B2 (en) Method for forming patterns of semiconductor device
KR102359371B1 (ko) 벌집 형태로 배열된 패턴들 형성 방법
KR20180026157A (ko) 듀얼 다마신 공정을 이용한 배선 구조체 형성 방법
CN116266550A (zh) 用于基于衍射的叠加测量的设备及方法