CN107221492B - 形成精细图案的方法 - Google Patents

形成精细图案的方法 Download PDF

Info

Publication number
CN107221492B
CN107221492B CN201610829332.XA CN201610829332A CN107221492B CN 107221492 B CN107221492 B CN 107221492B CN 201610829332 A CN201610829332 A CN 201610829332A CN 107221492 B CN107221492 B CN 107221492B
Authority
CN
China
Prior art keywords
layer
forming
spacer layer
pillars
polymer chains
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610829332.XA
Other languages
English (en)
Other versions
CN107221492A (zh
Inventor
许仲君
金弘益
潘槿道
卜喆圭
金永式
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN107221492A publication Critical patent/CN107221492A/zh
Application granted granted Critical
Publication of CN107221492B publication Critical patent/CN107221492B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Prostheses (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种形成精细图案的方法包括：在底层之上形成以行和列排列的柱体，并且在底层之上形成间隔件以覆盖柱体。分别覆盖排列在每个行或者每个列中的柱体的间隔件层的部分彼此接触，以提供设置在沿着行方向和列方向之间的对角线方向排列的柱体之间的第一间隙空间，并且以在平面图中第一间隙空间的每个的拐角处设置裂隙。愈合层形成在间隔件层上,以填充第一间隙空间的裂隙。愈合层形成为提供分别位于第一间隙空间中的第二间隙空间，并且包括聚合物材料。

Description

形成精细图案的方法
相关申请的交叉引用
本申请要求于2016年3月21日提交的申请号为10-2016-0033473的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例总体而言涉及半导体技术，更具体地，涉及形成精细图案的方法。
背景技术
随着半导体产业的快速增长,很多努力集中于将更多的图案集成在半导体衬底的有限区域中。即，增加半导体器件的集成密度的尝试已经典型地集中于形成更精细的图案。针对形成具有纳米级临界尺寸(CD)的精细图案，例如从大约几纳米至大约几十纳米的尺寸，已经提出了各种技术。
在仅使用光刻工艺来形成半导体器件的精细图案的情况下，由于在光刻工艺中所使用的光刻装置的图像分辨率极限，而在形成精细图案时会存在一些限制。光刻装置的图像分辨率极限可能是归因于光刻装置中使用的光源所产生的光的波长，以及归因于光刻装置中所使用的现有的光学系统的分辨率极限。近来，已经提出了双图案化技术(DPT)或者间隔件图案化技术(SPT)，以克服光刻装置的分辨率极限并且实现甚至更精细的图案。
发明内容
根据一个实施例，提供了一种形成精细图案的方法。所述方法包括：在底层之上形成以行和列排列的柱体，并且在底层之上形成间隔件层以覆盖柱体。分别覆盖排列在每个行或者每个列中的柱体的间隔件层的部分彼此接触，以提供设置在沿着行方向和列方向之间的对角线方向排列的柱体之间的第一间隙空间，并且在平面图中第一间隙空间的每个的拐角处设置裂隙。愈合层形成在间隔件层上,以填充第一间隙空间的裂隙。愈合层形成为提供分别位于第一间隙空间中的第二间隙空间，并且包括聚合物材料。
根据另一个实施例，提供了一种形成精细图案的方法。所述方法包括：在底层之上形成以行和列排列的柱体，并且在底层之上形成间隔件以覆盖柱体。间隔件层形成为提供设置在沿着行方向与列方向之间的对角线方向排列的柱体之间的第一间隙空间。愈合层形成在间隔件层的侧壁上，以平滑在平面图中的间隔件层的侧壁的表面轮廓。愈合层形成为包括聚合物材料。
根据又一个实施例，提供了一种形成精细图案的方法。所述方法包括在底层之上形成图案结构。所述图案结构形成为提供在它们之间的第一间隙空间，并且形成为包括具有裂隙的侧壁。愈合层形成在所述图案结构的侧壁之上，以填充裂隙并且提供分别位于第一间隙空间中的第二间隙空间。愈合层形成为包括聚合物材料。
附图说明
结合附图和所附具体描述，本发明的各种实施例将变得更加显然，其中：
图1至图16图示了根据本发明的一个实施例的形成精细图案的方法；
图17为根据本发明的一个实施例的、组成使用于形成精细图案的方法中的愈合层的聚合物链的示意图；
图18图示了根据本发明的一个实施例的、使用于形成精细图案的方法中的间隔件层的表面官能团；
图19为根据本发明的一个实施例的、接枝至使用于形成精细图案的方法中的图案结构上的聚合物链的示意图；
图20图示了根据本发明的一个实施例的、形成使用于形成精细图案的方法中的接枝层的步骤；
图21图示了根据本发明的一个实施例的、形成使用于形成精细图案的方法中的愈合层的步骤；
图22图示了根据本发明的一个实施例的、使用于形成精细图案的方法中的聚合物链的缠结运动；
图23图示了根据本发明的一个实施例的、去除在形成精细图案的方法中未缠结的聚合物链的步骤。
具体实施方式
将参照附图更具体地描述示例性实施例。然而，本发明可以采用不同的方式来实施，而不应解释为限制于本文所列的实施例。更确切地，这些实施例被提供为示例，以使得本发明将充分和完整，并且将本发明的各个方面和特征充分地传达给本领域的技术人员。
附图并非一定按比例绘制，并且在一些情况下，可以夸大比例以更清楚地图示实施例的各种元件。例如，在附图中，为了便于图示，元件的尺寸和元件之间的间隔与实际尺寸和间隔相比可以进行夸大处理。
本文使用的术语仅是出于描述特定实施例的目的，并非旨在对本发明进行限制。如果术语被详细定义，则可以根据所述定义来解释术语。除非另有限定，否则本文中所使用的术语具有如结合本发明的实施例所属的领域的普通技术人员所通常理解的含义。
将理解的是，尽管术语第一、第二、第三等在本文中可以用于描述各种元件，但是这些元件不应当受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。因而，在不脱离本发明构思的教导的情况下，在一些实施例中的第一元件可以在其它的实施例中被称为第二元件。
还将理解的是，当元件或层涉及在另一个元件或层“上”、“之上”、“下面”、“之下”或者“外部”时，该元件或层可以直接接触其它的元件或层，或者可以存在中间元件或层。用于描述元件或者层之间的关系的其它词语应当采用相似的方式来解释，例如，“在…之间”与“直接在…之间”，或者“与…相邻”与“直接与…相邻”。在以下描述中，陈列了若干特定的细节，以提供对本发明的全面理解。在不具有这些具体细节中的一些或全部的情况下，也可以实践本发明。在其它的情况下，为了不至于不必要地模糊本发明，未具体地描述已知的工艺结构和/或工艺。
还应当注意的是，在一些情况下，如本领域的技术人员显而易见的是，结合一个实施例所描述的特征或元件可以单独地使用，或者与另一个实施例的其它特征或元件结合使用，除非另外具体地说明。
可以应用以下实施例以实现集成电路，所述集成电路例如，动态随机存取存储(DRAM)器件、相变随机存取存储(PcRAM)器件或者电阻式随机存取存储(ReRAM)器件。此外，可以应用以下实施例以实现存储器件，所述存储器件例如：静态随机存取存储(SRAM)器件、快闪存储器件、磁性随机存取存储(MRAM)器件或者铁电随机存取存储(FeRAM)器件。此外，可以应用以下实施例以实现使用集成逻辑电路的逻辑器件。
在说明书中，相同的附图标记表示相同的元件。尽管参照附图未提及或描述一个附图标记，但是参照另一个附图可能提及或描述了该附图标记。另外，即使一个附图标记在一个附图中未被示出，但是参照另一个附图可能进行了提及或者描述。
图1和图2图示了形成柱体200的阵列。图2为沿着图1的平面图的线A-A’截取的截面图。
如图1和图2所示，柱体200的阵列可以形成在底层130上。每个柱体200可以具有分割图案，并且间隔件可以在后续工艺中形成在柱体200的侧壁上。具有分割图案形状的柱体200可以使用光刻工艺来形成。在一些实施例中，可以形成线/空间图案，而不是柱体200。线/空间图案可以包括多个线图案，多个线图案沿着一个方向反复地排列，以在它们之间提供空间，并且多个线图案可以沿着与所述一个方向大体上垂直的另一个方向延伸。可替选地，可以形成设置了多个孔的图案，而不是形成柱体200。可能需要均匀地且反复地排列的多个孔形状的图案，以形成隔离结构或者DRAM器件的多个位线接触部，或者以形成阻变存储器件(例如相变存储(PCM)器件)的电极。在这种情况下，柱体200可以用作主图案，主图案对应于用于形成多个孔形状图案中的一些的初步图案。
在平面图中，每个柱体200可以具有圆形状。在一些实施例中，每个柱体200可以具有横向拉长的椭圆形状。如图1中所示，柱体200可以被排列成使得四个相邻的柱体200分别位于四角形的四个顶点处。四角形可以为图1中的正方形，或者可以为其它的一些四角形。例如，在另一个实施例中，其可以为矩形。在一些实施例中，柱体200可以被排列成使得六个相邻的柱体200分别位于六角形的六个顶点处。在一些实施例中，柱体200可以被排列成使得三个相邻的柱体200分别位于三角形的三个顶点处。柱体200可以沿着大体上垂直于底层130的表面的方向延伸。
底层130可以形成在衬底110上，并且可以由与柱体200不同的材料形成。如果柱体200形成为包括第一材料，则底层130可以包括不同于第一材料的第二材料。图案化目标层120可以形成在底层130与衬底110之间。图案化目标层120可以对应于最后被图案化的层。衬底110可以包括其上集成了电子电路的半导体层。衬底110可以为硅衬底或者硅晶片。
底层130可以为能够使用硬掩模或者刻蚀掩模来图案化的层。图案化目标层120可以为层间电介质(ILD)层或者金属间电介质(IMD)层。图案化目标层120可以为导电层，例如用于形成互连的金属层。图案化目标层120可以为用于镶嵌工艺的样板层或者模板层。图案化目标层120或者底层130可以具有包括多个不同材料的多层结构。图案化目标层120可以为半导体衬底或者半导体层。图案化目标层120可以由包括氧化硅层的电介质层形成，例如，具有大约2200埃厚度的正硅酸乙酯(TEOS)层。底层130可以包括具有大约730埃至大约1000埃厚度的非晶旋涂碳(SOC)层。底层130还可以包括层叠在SOC层上的氮氧化硅(SiON)层。在这种情况下，SiON层可以具有大约300埃至大约350埃的厚度。
用于形成柱体200的柱体层可以形成在底层130上。在一个实施例中，柱体层可以由非晶碳层(例如具有大约700埃至大约800埃厚度的SOC层)形成。柱体层还可以包括层叠在非晶碳层上的氮氧化硅(SiON)层。
可以使用光刻工艺来图案化柱体层，以形成柱体200的阵列。具体地，可以在柱体层上形成光致抗蚀剂层(未示出)，可以使用光掩模(未示出)而选择性地使光致抗蚀剂层的部分曝光，并且暴露出的光致抗蚀剂层可以被显影，以形成光致抗蚀剂图案(未示出)。在形成光致抗蚀剂层之前，可以在柱体层上额外地形成抗反射涂覆(ARC)层，以在曝光步骤期间抑制不规则的反射现象，使得光致抗蚀剂层的部分被选择性地曝光。在柱体层被图案化时，光致抗蚀剂图案可以用作刻蚀掩模。即，可以使用光致抗蚀剂图案作为刻蚀掩模来刻蚀柱体层，以形成柱体200的阵列，并且可以在形成柱体200的阵列之后去除光致抗蚀剂图案。在这种情况下，可以仅使用单个光刻步骤而不是需要多个光刻步骤的双图案化工艺来形成用作刻蚀掩模的光致抗蚀剂图案。
尽管结合通过使用光刻工艺和刻蚀工艺来图案化柱体层而形成柱体200的示例描述了本实施例，但是本发明不限制于此。例如，在一些实施例中，柱体200可以通过如下步骤来形成：在底层130上形成具有多个孔的样板，形成分别填充多个孔的柱体200以及去除样板。
图3和图4图示了形成间隔件层300的步骤。图4为沿着图3的平面图的线A-A’截取的截面图。
如图3和图4所示，间隔件层300可以覆盖柱体200的侧壁。间隔件层300可以包括不同于柱体200的第三材料。例如，间隔件层300可以包括氧化硅材料，多晶硅材料和/或氮化硅材料。间隔件层300可以通过沉积相对于柱体200和底层130具有刻蚀选择性的电介质材料来形成。例如，间隔件层300可以通过沉积超低温氧化物(ULTO)材料来形成。
间隔件层300还可以覆盖柱体200的上表面。另外，间隔件层300可以延伸至底层130的上表面上。间隔件层300可以沉积在柱体200的侧壁上，使得包围柱体200的侧壁的间隔件层300的部分在排列在每个行内的相邻柱体200之间的区域处和在排列在每个列内的相邻柱体200之间的区域处彼此接触。因而，在从平面观察时间隔件层300可以具有网格形状。
当在平面图中间隔件层300形成为具有网格形状时，对应于第一开口的第一间隙空间310可以设置在沿对角线方向排列的相邻柱体200之间的区域处。间隔件层300可以用作引导层，引导层提供了位于柱体200之间的第一间隙空间310。第一间隙空间310可以对应于被间隔件层300包围的空间。每个第一间隙空间310可以位于被四个相邻柱体200包围的区域的中心部分处。间隔件层300可以具有提供第一间隙空间310(其上部为打开的)的网格形状。
如果每个第一间隙空间310位于被四个相邻柱体200包围的区域的中心部分处，则第一间隙空间310至包围第一间隙空间310的四个相邻柱体200的距离可以大体上彼此相等。由于第一间隙空间310通过沉积在柱体200上的间隔件层300来限定和设置，所以每个第一间隙空间310可以具有与在平面图中的柱体200的圆形状不同的平面形状。例如，每个第一间隙空间310可以具有包括四个顶点的四角形形状，每个顶点通过角状的裂隙310C来限定，正如在图3的平面图所示。第一间隙空间310的裂隙310C中的每个可以在一个位置处具有裂纹形状的特征，在该位置处，间隔件层300的部分在两个相邻的柱体200的侧壁上沿着水平方向生长以彼此接触。因此，每个第一间隙空间310可以通过间隔件层300的四个部分来限定和设置，其中，间隔件层300的四个部分沉积在四个相邻柱体200上以彼此接触。第一间隙空间310的裂隙310C可以在一个位置处垂直地延伸，在该位置处，间隔件层300的部分在两个相邻的柱体200的侧壁上生长以彼此接触。每个第一间隙空间310可以被间隔件层300的四个部分所包围，间隔件层300的四个部分沉积在四个相邻的柱体200的侧壁上。由于每个第一间隙空间310的平面形状不用于每个柱体200的平面形状，所以可能需要补偿或者修改第一间隙空间310的平面形状，使得每个第一间隙空间310具有类似于柱体200的圆形平面形状的平面形状。
图5和图6图示了形成愈合层400，而图6为沿着图5的平面图的线A-A’截取的截面图。
如图5和图6所示，愈合层400可以形成在间隔件层300上，以填充裂隙310C，并且将对应于第二开口的第二间隙空间311设置在第一间隙空间310中。可以首先形成愈合层400，以填充裂隙310C。因而，每个第二间隙空间311可以具有圆形状。即，愈合层400可以提供具有圆形平面形状的第二间隙空间311。
愈合层400可以包括图17中所示的聚合物链400P，并且可以使用旋涂工艺而在间隔件层300上形成包括聚合物链400P的愈合层400。图17为根据一个实施例的、组成在形成精细图案的方法中使用的愈合层400的聚合物链400P的示意图。聚合物链400P可以包括：链本体410，其包括碳链；主管能团(Rh)420,其与链本体410的一个端部结合；以及末端基团(X)430，其与链本体410的另一个端部结合。如图18所示，主官能团(Rh)420可以包括氢氧基(OH-)团，氢氧基(OH-)团能够与表面官能团301N反应，表面官能团301N存在于包括间隔件层(图5中的300)的图案结构300P的表面300S上。例如，主官能团(Rh)420可以包括氢氧基(OH-)团，氢氧基(OH-)团能够与氢基(H+)团反应，氢基(H+)团与氧化硅层的表面的悬空键(或者断裂键)键合。如图19所示，聚合物链400P的主官能团(Rh)420可以与图案结构300P的表面300S的表面官能团301N反应，以引起接枝反应，所述接枝反应将聚合物链400P与图案结构300P的表面300S结合。图19图示了聚合物链400P的接枝反应。例如，吸附在包括氧化硅材料的图案结构300P的表面300S的氢基(H+)团可以与对应于主管能团(Rh)420的氢氧基(OH-)团反应，以提供将聚合物链400P与氧化硅材料结合的共价键。作为聚合物链400P的接枝反应的结果，水(H2O)可以作为副产品而产生。
能够通过共价键接枝在氧化硅材料上的聚合物链400P的主官能团(Rh)420可以包括：硅烷基团、邻位取代基团、胺基团、炔基团、烷烃基团、儿茶酚基团、羧酸盐基团、膦酸盐基团等。末端基团(X)430可以为非活性基团，它们不参与聚合物链400P的接枝反应。由于仅主官能团(Rh)420参与聚合物链400P的接枝反应，所以接枝的聚合物链400G可以排列成大体上彼此平行，并且大体上垂直于图案结构300P的表面300S，正如图20所示。图20图示了形成接枝层400L的步骤。接枝层400L可以组成愈合层(图5中的400)的一部分。接枝的聚合物链400G可以与间隔件层(图5的300)或者图案结构300P结合，以大体上垂直于间隔件层300的表面或者图案表面300P的表面300S。
聚合物链(图17的400P)可以分散在溶剂中，以提供溶液，并且溶液可以涂覆在间隔件层(图6的300)上。溶剂可以为有机溶剂。可以在包含聚合物链400P的溶液涂覆在间隔件层300上之前将表面处理工艺应用于间隔件层300的表面。可以使用热退火工艺来执行表面处理工艺，以去除间隔件层300的表面上的湿气。也可以通过热退火工艺来改善间隔件层300的表面粗糙度。例如，可以使用低氧气体作为环境气体来执行热退火工艺。在一些实施例中，可以在真空中执行或者使用惰性气体作为环境气体来执行热退火工艺。热退火工艺可以在大约100摄氏度至大约400摄氏度的温度下执行。在一个实施例中，可以使用等离子体工艺来执行表面处理工艺。例如，可以将氧等离子体供应至间隔件层300的表面，以改善聚合物链400P的接枝反应的效率。
在包含聚合物链400P的溶液涂覆在间隔件层300上之后，焙烤工艺可以应用至包含聚合物链400P的溶液。可以执行焙烤工艺，以将聚合物链400P接枝在图案结构300P的表面300S上，或者间隔件层300的表面上。作为焙烤工艺的结果，包含聚合物链400P的接枝层400L可以形成在图案结构300P上或者间隔件层300上。焙烤工艺可以在大约140摄氏度至大约250摄氏度的温度下执行，以产生用于接枝反应的共价键。
当聚合物链400P接枝在图案结构300P的表面300S上，以在焙烤工艺期间形成接枝层400L时，聚合物链400P中的一些可以不与图案结构300P的表面300S反应，以充当浮置在接枝层400L中的未接枝的聚合物链400U。未接枝的聚合物链400U可以被分成大致以两种不同方式起反应的两个基团。未接枝的聚合物链400U的反应可以根据未接枝的聚合物链400U的位置而不同。
图21为图示了图5中所示的愈合层400的一部分的放大图。参见图5和图21，如果接枝层400L形成在间隔件层300上，则与位于远离裂隙310C的第一间隙空间310的第二部分310A相比，相邻于裂隙310C的第一间隙空间310的第一部分310B可能相对窄。即，与相邻于裂隙310C的第一间隙空间310的第一部分310B相比，第一间隙空间310的第二部分310A可能相对宽。
在具有相对窄的宽度的第一间隙空间310的第一部分310B中，未接枝的聚合物链400U可以通过缠结运动而与接枝的聚合物链400G缠结，以产生缠结的聚合物链400E，正如图21所示。图22图示了聚合物链400P的缠结运动。如图21和图22所示，缠结的聚合物链400E可以具有与接枝的聚合物链400G缠结的混杂状态，并且可以固定在第一间隙空间310的第一部分310B中。缠结的聚合物链400E可以组成缠结层400EL，并且缠结层400EL可以大体上填充第一间隙空间310的裂隙310C。
在具有相对宽的宽度的第一间隙空间310的第二部分310A中，未接枝的聚合物链400U可以自由地移动，以充当未缠结/未接枝的聚合物链400EU。未缠结/未接枝的聚合物链400EU可以具有比缠结的聚合物链400E的密度低的密度。即，固定在第一间隙空间310的第一部分310B中的缠结的聚合物链400E可以具有比未缠结/未接枝的聚合物链400EU的密度高的密度。缠结的聚合物链400E与未缠结/未接枝的聚合物链400EU之间的密度差可以引起缠结的聚合物链400E的溶解度与未缠结/未接枝的聚合物链400EU的溶解度之间的差。缠结的聚合物链400E与接枝的聚合物链400G缠结，以具有相对高的密度。未缠结/未接枝的聚合物链400EU不彼此缠结，并且与缠结的聚合物链400E相比，在某一溶剂中会呈现出相对高的溶解度。
如图21和图22所示，接枝的聚合物链400G可以形成接枝层400L，而缠结的聚合物链400E可以形成缠结层400EL。在接枝层400L和缠结层400EL形成之后，可以通过利用未缠结/未接枝的聚合物链400EU与缠结的聚合物链400E之间的溶解度差来选择性地去除未缠结/未接枝的聚合物链400EU，正如图23所示。由于与缠结的聚合物链400E相比，未缠结/未接枝的聚合物链400EU在有机溶剂中会呈现出相对高的溶解度，所以可以使用有机溶剂来选择性地去除未缠结/未接枝的聚合物链400EU，以形成提供了与第一间隙空间310中的第二开口相对应的第二间隙空间311的愈合层400。在一个实施例中，可以使用有机溶剂来选择性地去除未缠结/未接枝的聚合物链400EU，例如，乙酸正丁酯(NBA)、丙二醇甲醚醋酸酯(PGMEA)、甲基甲氧基丙酸酯(MMP)稀释剂或者PGMEA和丙二醇单甲醚(PGME)的混合物。
如图5和图23所示，由于愈合层400可以填充第一间隙空间310的裂隙310C，所以每个第二间隙空间311可以设置成具有与每个柱体200大体上相同的平面形状。即，第二间隙空间311由于愈合层400(形成为填充第一间隙空间310的裂隙310C)而可以设置成在平面图中具有圆形状。
愈合层400可以修改间隔件层300的侧壁轮廓。愈合层400可以填充第一间隙空间310的裂隙310C，以平滑间隔件层300的侧壁轮廓，或者减轻间隔件层300的表面粗糙度。即，即使间隔件层300具有粗糙的侧壁，愈合层400也可以减轻间隔件层300的侧壁的粗糙度。
图7至图10图示了使用愈合层400在间隔件层300中形成第三间隙空间501。图8为沿着图7所示的平面图的线A-A’截取的截面图，而图10为沿着图9所示的平面图的线A-A’截取的截面图。
如图7和图8所示，可以各向异性地刻蚀愈合层400，以形成位于间隔件层300的侧壁上的愈合图案400A。在形成愈合图案400A之后，可以暴露出覆盖柱体200的上表面的间隔件层300的第一部分300T，并且也暴露出覆盖底层130的上表面的间隔件300的第二部分300L。由于愈合图案400A形成为覆盖间隔件层300的侧壁，所以愈合图案400A可以对应于形成在间隔件层300上的额外的间隔件。
如图9和图10所示，可以使用愈合图案400A作为刻蚀掩模来各向异性地刻蚀间隔件层300的第一部分300T和第二部分300L，以暴露出柱体200的上表面200T和底层130的上表面130SA的部分。在这种情况下，间隔件层300的其余部分的上表面300M可以与柱体200的上表面200T大体上共面。当各向异性地刻蚀间隔件300的第一部分300T和第二部分300L时，第二间隙空间311可以垂直地且向下地延伸至间隔件层300，以提供与暴露出底层130的部分的第三开口相对应的第三间隙空间501。即，第三间隙空间501可以被在愈合图案400A之下的间隔件层300的部分300F包围。
图11和图12图示了移除柱体200的步骤。图12为沿着图11所示的平面图的线A-A’截取的截面图。
如图11和图12所示，可以选择性地去除被各向异性刻蚀的间隔件层300暴露出的柱体200，以提供对应于第四开口的第四间隙空间502。第四间隙空间502可以暴露出底层130的部分130SB。被各向异性刻蚀的间隔件层300可以具有网格形状，提供了对应于第四开口(诸如孔)的开口500。开口500可以包括第三间隙空间501和第四间隙空间502。
图13和图14图示了第一通孔550的形成。图14为沿着图13所示的平面图的线A-A’截取的截面图。
如图13和图14所示，可以使用被各向异性刻蚀的间隔件层300作为刻蚀掩模来选择性地刻蚀被开口500暴露出的底层130的部分130SA和130SB。结果，穿透底层130的第一通孔550可以暴露出图案化目标层120的部分120S。第一通孔550可以具有与第三间隙空间501或者第四间隙空间502大体上相同的平面形状。即，开口500可以垂直地且向下地延伸至底层130中，以形成第一通孔550。因此，第一通孔550可以分别暴露出图案化目标层120的部分120S。在形成第一通孔550之后，可以选择性地去除被各向异性刻蚀的间隔件层300。
图15和图16图示了第二通孔590的形成。图16为沿着图15所示的平面图的线A-A’截取的截面图。
如图15和图16所示，可以使用具有第一通孔550的底层130作为刻蚀掩模来刻蚀图案化目标层120的部分120S，直到暴露出衬底110为止。结果，可以形成穿透图案化目标层120的第二通孔590。因此，第一通孔550可以垂直地且向下地延伸至图案化目标层120，以提供第二通孔590。在形成第二通孔590之后，可以去除具有第一通孔550的底层130。
第二通孔590的阵列可以用作形成存储器件(例如，DRAM器件或者逻辑器件)的互连结构的接触孔。可替选地，第二通孔590的阵列可以用于DRAM器件中电容器结构的柱体电极或者圆柱形电极的形成。在一些其它的实施例中，第二通孔590的阵列可以用于具有交叉点单元阵列结构的存储器件的形成。
根据上述实施例，可以在大尺寸的衬底上制造纳米级结构或者纳米结构。纳米结构可以用于偏光板的制造或者反射液晶显示(LCD)单元的反射透镜的形成。纳米结构也可以用于单个偏光板的制造以及包括显示面板的偏光部件的形成。例如，纳米结构可以用于包括薄膜晶体管的阵列衬底的制造，或者用于在滤色衬底上直接形成偏光部件的工艺。另外，纳米结构可以用于制造纳米线晶体管或存储器的模塑工艺、用于制造电气/电子部件的模塑工艺(例如，纳米级互连)、用于制造太阳能电池和燃料电池的催化剂的模塑工艺、用于制造刻蚀掩模和有机发光二极管(OLED)的模塑工艺以及用于制造气体传感器的模塑工艺。
根据前述实施例的方法和由此形成的结构可以用于集成电路(IC)芯片的制造。所述IC芯片可以未加工晶片的形式、裸片的形式或者封装体的形式供应给用户。IC芯片还可以采用单个封装体的形式或者多芯片封装体的形式来供应。IC芯片可以集成在中间产品(例如，母板)或者最终产品中，以组成信号处理器件。最终产品可以包括：玩具、低端应用产品或者高端应用产品(例如，计算机)。例如，最终产品可以包括：显示单元、键盘或者中央处理单元(CPU)。
出于说明性的目的已经公开了本发明的实施例。本领域的技术人员将理解的是，在不脱离本发明和所附权利要求的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (8)

1.一种用于形成精细图案的方法，所述方法包括：
在底层之上形成以行和列排列的柱体；
在底层之上形成间隔件层以覆盖柱体，其中，分别覆盖排列在每个行或每个列中的柱体的间隔件层的部分彼此接触，以提供设置在柱体之间的第一间隙空间，第一间隙空间排列在行方向与列方向之间的对角线方向上，并且以在第一间隙空间的每个的拐角处设置裂隙；以及
在间隔件层上形成愈合层，以填充第一间隙空间的裂隙，
其中，愈合层形成为提供分别位于第一间隙空间中的第二间隙空间，并且包括聚合物材料,
其中，形成愈合层包括：
在间隔件层之上涂覆包括聚合物链的溶液；
焙烤溶液，以将一些聚合物链接枝至间隔件层的表面上，并引起缠结运动，使得一些接枝聚合物链与一些未接枝聚合物链缠结以填充所述裂隙；以及
去除未接枝的聚合物链中未缠结的聚合物链。
2.根据权利要求1所述的用于形成精细图案的方法，其中，第一间隙空间被覆盖柱体的侧壁的间隔件层包围。
3.根据权利要求1所述的用于形成精细图案的方法，其中，愈合层形成为提供具有与柱体大体上相同的平面形状的第二间隙空间。
4.根据权利要求1所述的用于形成精细图案的方法，其中，聚合物链中的每个包括链本体和与链本体的一个端部结合的官能团；以及
其中，官能团与间隔件层反应。
5.根据权利要求4所述的用于形成精细图案的方法，其中，执行焙烤溶液的步骤，以产生共价键，官能团通过共价键与间隔件层的表面官能团结合。
6.根据权利要求1所述的用于形成精细图案的方法，还包括在形成愈合层之前，将退火工艺应用至间隔件层的表面。
7.根据权利要求1所述的用于形成精细图案的方法，还包括延伸第二间隙空间，以穿透底层。
8.根据权利要求7所述的用于形成精细图案的方法，还包括在延伸第二间隙空间之前，选择性地去除柱体，以形成第三间隙空间。
CN201610829332.XA 2016-03-21 2016-09-18 形成精细图案的方法 Active CN107221492B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0033473 2016-03-21
KR1020160033473A KR102463922B1 (ko) 2016-03-21 2016-03-21 미세 패턴 형성 방법

Publications (2)

Publication Number Publication Date
CN107221492A CN107221492A (zh) 2017-09-29
CN107221492B true CN107221492B (zh) 2020-08-14

Family

ID=59847743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610829332.XA Active CN107221492B (zh) 2016-03-21 2016-09-18 形成精细图案的方法

Country Status (3)

Country Link
US (1) US9911605B2 (zh)
KR (1) KR102463922B1 (zh)
CN (1) CN107221492B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200123480A (ko) * 2018-03-20 2020-10-29 도쿄엘렉트론가부시키가이샤 통합형 반도체 공정 모듈을 포함하는 자기 인식 및 보정 이종 플랫폼, 및 이를 사용하기 위한 방법
KR102655137B1 (ko) 2018-03-20 2024-04-04 도쿄엘렉트론가부시키가이샤 계측 통합형 기판 프로세싱 툴 및 그 이용 방법
US10727057B2 (en) * 2018-03-20 2020-07-28 Tokyo Electron Limited Platform and method of operating for integrated end-to-end self-aligned multi-patterning process
KR20200078029A (ko) 2018-12-21 2020-07-01 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN115377010A (zh) * 2021-05-19 2022-11-22 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
CN101588988A (zh) * 2007-01-24 2009-11-25 美光科技公司 通过自我组装的嵌段共聚物形成二维阵列的具有亚光刻直径的孔洞
CN101978469A (zh) * 2008-03-21 2011-02-16 美光科技公司 具有受限于以均等优先湿润两嵌段的上界面的嵌段共聚物膜的热退火
CN102272888A (zh) * 2008-12-31 2011-12-07 桑迪士克3D有限责任公司 柱形结构的阻剂结构元件和可移除间隔物间距加倍构图方法
US20120153175A1 (en) * 2010-12-21 2012-06-21 Carestream Health, Inc. Digital radiographic detector array including spacers and methods for same
CN102947918A (zh) * 2010-06-03 2013-02-27 美光科技公司 在衬底上形成图案的方法
US20150024597A1 (en) * 2013-07-16 2015-01-22 HGST Netherlands B.V. Method for sidewall spacer line doubling using polymer brush material as a sacrificial layer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US8133664B2 (en) * 2009-03-03 2012-03-13 Micron Technology, Inc. Methods of forming patterns
KR101175247B1 (ko) 2010-11-30 2012-08-21 에스케이하이닉스 주식회사 스페이서패터닝을 이용한 반도체장치 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070099431A1 (en) * 2005-11-01 2007-05-03 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
CN101588988A (zh) * 2007-01-24 2009-11-25 美光科技公司 通过自我组装的嵌段共聚物形成二维阵列的具有亚光刻直径的孔洞
CN101978469A (zh) * 2008-03-21 2011-02-16 美光科技公司 具有受限于以均等优先湿润两嵌段的上界面的嵌段共聚物膜的热退火
CN102272888A (zh) * 2008-12-31 2011-12-07 桑迪士克3D有限责任公司 柱形结构的阻剂结构元件和可移除间隔物间距加倍构图方法
CN102947918A (zh) * 2010-06-03 2013-02-27 美光科技公司 在衬底上形成图案的方法
US20120153175A1 (en) * 2010-12-21 2012-06-21 Carestream Health, Inc. Digital radiographic detector array including spacers and methods for same
US20150024597A1 (en) * 2013-07-16 2015-01-22 HGST Netherlands B.V. Method for sidewall spacer line doubling using polymer brush material as a sacrificial layer

Also Published As

Publication number Publication date
US20170271149A1 (en) 2017-09-21
KR20170109732A (ko) 2017-10-10
CN107221492A (zh) 2017-09-29
KR102463922B1 (ko) 2022-11-08
US9911605B2 (en) 2018-03-06

Similar Documents

Publication Publication Date Title
CN107221492B (zh) 形成精细图案的方法
US9840059B2 (en) Fine pattern structures having block co-polymer materials
US20200083110A1 (en) Self-Aligned Nanowire Formation Using Double Patterning
US9190274B2 (en) Methods of fabricating fine patterns
US8999862B1 (en) Methods of fabricating nano-scale structures and nano-scale structures fabricated thereby
US9449840B1 (en) Methods of forming different sized patterns
US8592939B2 (en) Semiconductor device and manufacturing method thereof
US20160254153A1 (en) Methods of forming patterns having different shapes
US8962491B2 (en) Methods of fabricating semiconductor devices and semiconductor devices fabricated thereby
US9165769B1 (en) Fine pattern structures having block co-polymer materials
US20150228475A1 (en) Methods of fabricating a pattern using the block co-polymer materials
JP2009004535A (ja) パターン形成方法
US10504726B2 (en) Nano-scale structures
US9666448B2 (en) Methods of forming patterns
JP2008283168A (ja) 半導体素子の微細パターン形成方法
US10157744B2 (en) Method for forming patterns of semiconductor device
US10056257B2 (en) Methods for forming fine patterns using spacers
US9478436B1 (en) Methods for forming patterns in honeycomb array
US9640399B2 (en) Methods of forming patterns with block copolymer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant