KR20140016664A - 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 75
- 238000000059 patterning Methods 0.000 claims description 12
- 238000012546 transfer Methods 0.000 claims description 10
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 230000008569 process Effects 0.000 description 29
- 239000004065 semiconductor Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 11
- 238000001459 lithography Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
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- H01L21/0274—Photolithographic processes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H—ELECTRICITY
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- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
제1메인 패턴부(main pattern part) 및 제1더미(dummy) 패턴부를 포함하는 제1층을 형성하고, 제1층 상에 제1메인 패턴부의 일부 부분을 노출하는 제2메인 패턴부 및 제1더미 패턴부를 노출하는 제2더미 패턴부를 포함하는 제2층을 형성하고, 제2층에 의해 노출된 제1층 부분들을 선택적으로 제거하여 제3메인 패턴부를 패터닝하고, 제2층을 제거하여 제1 및 제2더미 패턴부들이 잔류하지 않는 미세 패턴 형성 방법 및 이에 사용되는 포토 마스크 시스템을 제시한다.
Description
본 출원은 반도체 기술에 관한 것으로, 보다 상세하게는 더미 패턴(dummy pattern)들이 잔류하지 않는 미세 패턴 형성 방법 및 이에 사용되는 포토 마스크 시스템(photomask system)에 관한 것이다.
반도체 소자가 고집적화되며, 반도체 소자를 구성하는 회로 패턴들의 크기가 미세화되고 있다. 회로 패턴들의 크기가 미세화되며, 회로를 이루는 미세 패턴들이 밀집된 영역, 예컨대 셀(cell) 영역과 셀 영역 외측의 주변회로 영역(peripheral region) 사이에 패턴 밀집도 및 패턴 크기가 극심하게 차이나고 있다. 셀 영역 내에 배치되는 미세 패턴들의 패턴 규칙성이 경계 영역(border region)에서 유지되기 어려워, 리소그래피(lithography) 및 식각 과정 중에 셀 영역 가장자리 영역(edge region)에 위치하는 미세 패턴들은 셀 영역 내측에 배치된 미세 패턴들에 비해 선폭(CD: Critical Dimension)의 조절이 어려워지고, 공정 마진(margin) 또한 부족해지고 있다. 셀 영역 가장자리 영역에서 미세 패턴들의 CD 확보 및 공정 마진의 개선을 위해, 미세 패턴들의 배치 규칙성을 유지하고자 셀 영역 외곽의 경계 영역에 더미(dummy) 패턴들을 배치하고 있다.
미세 패턴들의 선폭 균일성(CDU: Uniformity of Critical Dimension)을 확보하기 위해서 경계 영역에 더미 패턴들의 개수를 늘릴 수 있으나, 더미 패턴들의 개수가 증가할 수록 셀 영역과 주변회로 영역 간의 경계 영역의 폭을 보다 크게 설정해야 하므로, 셀 매트릭스(cell matrix)의 크기가 원하지 않게 증가되는 불리한 효과가 유발되어 넷 다이(net die)의 감소가 초래될 수 있다. 주변회로 영역에는 주변 회로 패턴들이 위치하므로 더미 패턴들이 배치되기 어려우므로, 제한된 경계 영역의 폭 내에 배치될 더미 패턴들의 수가 부족할 수 있다. 더미 패턴들이 배치될 수 있는 경계 영역의 폭 또는 면적이 제한되므로, 더미 패턴들의 수를 증가시키기 어려워, 공정 마진의 감소 또는 셀 가장자리 영역에서의 미세 패턴들의 선폭 불량 또는 형상 불량이 유발될 수 있다.
본 출원은 리소그래피 및 식각 과정 중에 더미 패턴들이 참여하면서도 결과적으로 더미 패턴(dummy pattern)들이 잔류하지 않는 미세 패턴 형성 방법 및 이에 사용되는 포토 마스크 시스템을 제시하고자 한다.
본 출원의 일 관점은, 제1메인 패턴부(main pattern part) 및 제1더미(dummy) 패턴부를 포함하는 제1층을 형성하는 단계; 상기 제1층 상에 상기 제1메인 패턴부의 일부 부분을 노출하는 제2메인 패턴부 및 상기 제1더미 패턴부를 노출하는 제2더미 패턴부를 포함하는 제2층을 형성하는 단계; 상기 제2층에 의해 노출된 상기 제1층 부분들을 선택적으로 제거하여 상기 제1더미 패턴부를 제거하며 제3메인 패턴부를 패터닝하는 단계; 및 상기 제2층을 제거하여 상기 제2더미 패턴부를 제거하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 제1메인 패턴들의 배열 및 제1더미 패턴들의 배열을 포함하는 제1층을 형성하는 단계; 상기 제1층 상에 상기 제1메인 패턴들 각각의 일부 부분을 각각 노출하는 제2메인 패턴들의 배열 및 상기 제1더미 패턴들을 노출하는 제2더미 패턴들의 배열을 포함하는 제2층을 형성하는 단계; 상기 제2층을 식각 마스크로 상기 제1층의 노출된 부분들을 제거하여 제3메인 패턴들의 배열을 형성하는 단계; 및 상기 제2층을 제거하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
본 출원의 다른 일 관점은, 제1층에 패턴 전사하기 위한 제1마스크(mask)이고, 제1메인 패턴부(main pattern part) 및 제1더미(dummy) 패턴부를 포함하는 제1레이아웃(layout)의 제1마스크; 및 제2층에 패턴 전사하기 위한 제2마스크이고, 상기 제1메인 패턴부의 일부 부분들을 각각 노출하는 제2메인 패턴부 및 상기 제1더미(dummy) 패턴부에 대해 역상(reverse image)인 제2더미 패턴부를 포함하는 제2레이아웃(layout)의 제2마스크를 포함하는 미세 패턴 형성 방법에 사용되는 포토 마스크 시스템을 제시한다.
상기 제1층을 형성하기 이전에 상기 제1층을 덮는 희생층을 형성하는 단계를 더 포함하는 미세 패턴 형성 방법을 제시한다.
상기 희생층은 상기 제1층과 식각 선택비를 가지는 스핀온카본(SOC)층을 포함하여 형성될 수 있다.
상기 제1메인 패턴부(main pattern part)는 다수의 제1오픈부(opening portion)들의 배열을 제공하도록 형성될 수 있다.
상기 제2메인 패턴부(main pattern part)는 상기 제1오픈부(opening portion)들 사이 중간에 배치되는 제2오픈부들의 배열을 제공하도록 형성될 수 있다.
상기 제1 및 제2오픈부(opening portion)들은 홀(hole) 형상 또는 라인홈(line type groove) 형상으로 제공될 수 있다.
상기 제1 및 제2오픈부(opening portion)들은 상호 간에 동일한 이격 간격 및 동일한 형상을 가지는 제3오픈부들의 배열을 상기 제3메인 패턴부에 제공할 수 있다.
상기 제1더미(dummy) 패턴부 또는 상기 제2더미 패턴부는 다수의 더미 오픈부(dummy opening portion)들의 배열을 제공하도록 형성될 수 있다.
상기 더미 오픈부는 홀(hole) 형상 또는 라인홈(line type groove) 형상으로 제공될 수 있다.
상기 제1 및 제2더미(dummy) 패턴부들은 상호 간에 역상(reverse image)인 레이아웃(layout)들로 각각 형성될 수 있다.
상기 제1더미 패턴들의 배열은 상기 제2더미 패턴들의 배열에 대해 역상(reverse image)의 레이아웃(layout)을 가지도록 형성될 수 있다.
상기 제1더미 패턴들의 배열은 상기 제1메인 패턴들의 배열이 배치된 영역을 외곽을 둘러싸는 영역에 배치될 수 있다.
본 출원의 실시예에 따르면 리소그래피 및 식각 과정 중에 더미 패턴들이 참여하면서도 결과적으로 더미 패턴(dummy pattern)들이 잔류하지 않는 미세 패턴 형성 방법을 제시하고자 한다.
도 1 내지 도 3은 본 출원의 실시예에 따른 미세 패턴들의 배열을 보여주는 평면도들이다.
도 4 및 도 5는 본 출원의 실시예에 따른 미세 패턴 형성 방법에 사용될 포토 마스크 시스템(photomask system)을 보여주는 평면도들이다.
도 6 내지 도 11은 본 출원의 실시예에 따른 미세 패턴 형성 방법을 보여주는 도면들이다.
도 4 및 도 5는 본 출원의 실시예에 따른 미세 패턴 형성 방법에 사용될 포토 마스크 시스템(photomask system)을 보여주는 평면도들이다.
도 6 내지 도 11은 본 출원의 실시예에 따른 미세 패턴 형성 방법을 보여주는 도면들이다.
본 출원에서 제시하고자 하는 반도체 소자의 미세 패턴 형성 방법을 도면들을 참조하여 설명한다. 설명의 기재에서 "제1" 또는 "제2" 등의 기재는 부재의 구별을 위한 것으로 순서나 부재를 특별히 한정하기 위해 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "아래"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 본 출원에서 예시하는 반도체 소자의 미세 패턴 형성 방법은, DRAM 소자나 FLASH 소자와 같이 집적회로가 집적된 메모리 반도체 소자일 수 있으며, 또한, 저항 변화를 이용한 반도체 소자일 수 있다. 본 출원에서 예시하는 반도체 소자의 미세 패턴 형성 방법은 메모리 반도체 소자 이외에 리소그래피 및 식각 과정으로 미세 패턴들의 배열(array)을 형성하는 한, 디스플레이(display) 소자나 태양 전지(solar cell), 광통신 소자 등에도 적용될 수 있다.
도 1 내지 도 3은 본 출원의 실시예에 따른 미세 패턴들의 배열을 보여주는 평면도들이다.
도 1을 참조하면, DRAM과 같은 메모리 소자나 상변화 메모리 소자(PCRAM) 또는 저항변화 소자(ReRAM)와 같은 반도체 소자의 셀 영역(cell region: 12)에는 콘택(contact)들의 배열이나 필라(pillar)들의 배열과 같은 셀 패턴 피처(cell pattern feature: 20)들이 밀집 배열된 구조가 요구될 수 있다. DRAM 소자의 비트라인콘택(bit line contact)을 위한 홀(hole) 패턴들을 예시할 수 있는 셀 패턴 피처(20)들은 실질적으로 동일한 크기의 원형 또는 사각형 패턴들로 반도체 기판의 셀 영역(12)에 배치될 수 있으며, 셀 패턴 피처(20)들이 배열된 셀 영역(12)의 외측에는 주변회로를 이루는 패턴 피처(60)들이 배치된 주변회로 영역(16)이 위치할 수 있다. 셀 영역(12)와 주변회로 영역(16) 사이의 경계 영역(14)은 실질적으로 의미 있는 회로 패턴들이 배치되지 않지만, 셀 영역(12)에 매트릭스(matrix)를 이루며 배열된 셀 패턴 피처(20)들과 주변회로 패턴 피처(60)들이 그 형성 과정에서 상호 간섭되어 불량이 유발되지 않도록 경계 영역(14)은 제한된 넓이의 폭 또는 면적을 가지게 설정될 수 있다.
셀 패턴 피처(20)들의 크기 및 이격 간격이 급격히 감소됨에 따라, 단일 노광 과정으로 셀 패턴 피처(20)들을 반도체 기판 상에 패턴 전사하기가 어려워지고 있어, 이중 패터닝 기술(DPT: Double Patterning Technology)와 같이 노광 해상력을 개선할 수 있는 패터닝 기술이 도입될 수 있다. DPT 기술을 도입하기 위해서 셀 영역(12)에 배치된 셀 패턴 피처(20)들의 배열 레이아웃으로부터, 1차 패터닝 과정에서 형성될 제1셀 패턴 피처(21)들의 배열을 도 2에 제시된 바와 같이 추출하고, 2차 패터닝 과정에서 형성될 제2셀 패턴 피처(23)들의 배열을 도 3에 제시된 바와 같이 나누어 추출할 수 있다. 도 1 내지 도 3에서 셀 패턴 피처(20)들의 배열이 홀 패턴들의 배열인 경우를 예시하지만, 라인 및 스페이스(line & space)의 배열인 경우에서는 라인홈(line type groove) 형상의 스페이스들의 배열을 셀 패턴 피처들의 배열로 적용할 수 있다.
도 4 및 도 5는 본 출원의 실시예에 따른 미세 패턴 형성 방법에 사용될 포토 마스크 시스템(photomask system)을 보여주는 평면도들이다.
도 4는 DPT 기술에 적용되고 셀 패턴 피처(도 1의 20)들의 배열을 제공하는 포토 마스크 시스템에서, 제1층에 제1리소그래피 과정으로 패턴 전사하는 제1마스크(100)의 패턴 제1레이아웃을 보여준다. 제1레이아웃은 제1셀 패턴 피처(도 2의 21)들을 제1오픈부(opening portion: 121)들로 제공하는 제1메인 패턴부(131)를 포함한다. 제1레이아웃은 제1메인 패턴부(131)가 위치하는 제1영역(112), 예컨대 셀 영역(도 1의 12)을 둘러싸는 외곽 영역인 제2영역(114), 예컨대 경계 영역(도 1의 14)에 제1더미(dummy) 패턴부(135)를 포함한다.
제1더미 패턴부(135)는 제1더미 피처로서 제1더미 오픈부(dummy opening portion: 125)들의 배열을 제공하게 설정된다. 제1더미 오픈부(125)들은 제1오픈부(121)들의 이격 간격 및 크기, 형상과 실질적으로 동일한 이격 간격 및 크기, 형상을 가지게 설정될 수 있다. 경우에 따라, 제1더미 오픈부(125)들은 제1오픈부(121)들의 이격 간격 및 크기에 비해 작거나 또는 큰 이격 간격 및 크기를 가지게 설정될 수 있으며, 상호 다른 형상을 가지게 설정될 수도 있다. 제1더미 오픈부(125)는 홀 패턴의 형상으로 제시되고 있으나, 셀 패턴 피처(도 1의 20)가 라인홈 형상일 경우 마찬가지로 라인 홈 형상으로 설정될 수도 있다. 제1레이아웃을 차광층이나 또는 위상반전마스크의 광 감쇠층, 극자외선 마스크의 흡수층 등으로 이루어질 수 있는 마스크 패턴으로 기판 상에 구비한 제1마스크(100)를 형성한다.
도 5는 DPT 기술에 적용되고 셀 패턴 피처(도 1의 20)들의 배열을 형성하는 포토 마스크 시스템에서, 제1층 상에 위치하는 제2층에 제2리소그래피 과정으로 패턴 전사하는 제2마스크(200)의 패턴 제2레이아웃을 보여준다. 제2레이아웃은 제2셀 패턴 피처(도 3의 23)들을 제2오픈부(opening portion: 223)들로 제공하는 제2메인 패턴부(231)를 포함한다. 제2메인 패턴부(231)는 제1메인 패턴부(도 4의 131)의 일부 부분을 각각 노출하도록 제2오픈부(223)들을 제공하는 패턴으로 설정될 수 있다. 제1레이아웃은 제2메인 패턴부(231)가 위치하는 제1영역(212), 예컨대 셀 영역(도 1의 12)을 둘러싸는 외곽 영역인 제2영역(214), 예컨대 경계 영역(도 1의 14)에 제2더미(dummy) 패턴부(235)를 포함한다.
제2더미 패턴부(235)는 제1더미 패턴부(도 4의 135)에 대해 역상(reverse image)의 레이아웃을 가지게 설정될 수 있다. 제1더미 오픈부(도 4의 125)들에 중첩될 수 있게 제2더미 패턴부(235)들이, 제1더미 오픈부(125)의 홀 패턴에 대응되는 필라(pillar) 패턴으로 설정될 수 있다. 제2더미 패턴부(235)들은 제1더미 패턴부(135)에 중첩되어 이를 노출할 수 있는 형상의 제2더미 오픈부(225)를 제공하게 설정될 수 있다. 제1더미 패턴부(135)는 실체를 가지는 실질적인 제1더미 패턴으로 작용하고, 제2더미 패턴부(235)는 제2더미 패턴으로 작용한다. 제1더미 패턴부(135)와 제2더미 패턴부(235)는 상호 간에 역상의 레이아웃으로 설정되므로, 상호 대체하여 제1더미 패턴부(135)는 제2마스크(200)에 적용되고 제2더미 패턴부(235)는 제1마스크(100)에 적용되도록 변형할 수도 있다.
제2더미 패턴부(235)들은 제2오픈부(223)들의 이격 간격 및 크기, 형상과 실질적으로 동일한 이격 간격 및 크기, 형상을 가지게 실체(solid body)를 가지는 패턴으로 설정될 수 있다. 경우에 따라, 제2더미 오픈부(235)들은 제2오픈부(223)들의 이격 간격 및 크기에 비해 작거나 또는 큰 이격 간격 및 크기를 가지게 설정될 수 있으며, 상호 다른 형상을 가지게 설정될 수도 있다. 제2더미 오픈부(235)는 필라 패턴의 형상으로 제시되고 있으나, 셀 패턴 피처(도 1의 20)이 라인홈 형상일 경우 라인 형상으로 설정될 수도 있다. 이러한 제2레이아웃을 차광층이나 또는 위상반전마스크의 광 감쇠층, 극자외선 마스크의 흡수층 등으로 이루어질 수 있는 마스크 패턴으로 기판 상에 구비한 제2마스크(200)를 형성한다.
본 출원의 포토 마스크 시스템을 사용하는 미세 패턴 형성 방법을 도 6 내지 도 11을 참조하여 설명한다.
도 6을 참조하면, 하부층(301) 상에 DPT 과정에서 패턴 형상을 제공할 제1층(400)을 형성한다. 하부층(301)은 집적 회로가 집적되는 반도체 기판이나 또는 DPT 과정에 의해서 형성된 패턴들에 의해 패터닝될 도전층이나 절연층을 포함하는 식각 대상층일 수 있다. 하부층(301)은 도 1의 셀 영역(도 1의 12)에 대응되는 제1영역(312)과, 셀 영역(12)을 둘러싸는 외곽 경계 영역(도 1의 14)에 대응되는 제2영역(314)을 포함한다.
하부층(301) 상에 패터닝될 제1층(400)을 형성하고, 제1층(400)에 도 4의 제1마스크(100)를 이용한 제1리소그래피 노광 과정 및 후속되는 식각 과정을 포함하는 DPT 과정의 제1패터닝 과정을 수행하여 패턴 전사한다. 제1층(400)은 패터닝될 대상층이나 또는 희생층, 하드 마스크(hard mask)층으로 제공되거나 노광 및 현상 과정이 수행될 제1포토레지스트(photoresist)층일 수 있다. 제1패터닝 과정에 의해서 제1층(400)은 제1영역(312) 상에서 제1메인 패턴부(431)로 패터닝되고, 제2영역(314) 상에서 제1더미 패턴부(435)로 패터닝된다. 제1층(400)의 제1메인 패턴부(431) 및 제1더미 패턴부(435)는 각각 도 4의 제1마스크(100)의 제1메인 패턴부(도 4의 131) 및 제1더미 패턴부(135)가 패턴 전사되어 형성되므로, 각각 이에 대응되는 형상으로 패터닝된다.
제1메인 패턴부(431)를 이루는 일부 부분들 또는 일부 영역들을 의미할 수 있는 제1메인 패턴(432)들은, 도 4의 제1마스크(100)의 제1오픈부(도 4의 121)에 대응되는 제1오픈부(421)의 형상을 제공하므로, 실질적으로 제1셀 패턴 피처(도 1 및 도 2의 21)의 형상을 홀 패턴으로 제공하는 제1오픈부(421)들을 제공하게 패터닝된다. 설명을 위해 제1메인 패턴부(431)들을 이루는 일부 부분들을 제1메인 패턴(432)으로 지칭하지만, 제1메인 패턴(432)들 개개는 상호 분리된 패턴들일 수도 있다. 제1메인 패턴(432)들은, 도 4의 제1마스크(100)의 제1오픈부(도 4의 121)에 대응되는 제1오픈부(421)의 형상을 제공하므로, 실질적으로 제1셀 패턴 피처(도 1 및 도 2의 의 21)의 형상을 홀 패턴으로 제공하게 패터닝된다.
제1더미 패턴부(435)를 이루는 일부 부분들 또는 일부 영역들을 의미할 수 있는 제1더미 패턴(436)들은, 도 4의 제1마스크(100)의 제1더미 오픈부(도 4의 125)에 대응되는 제1더미 오픈부(425)의 형상을 제공하게 패터닝된다. 설명을 위해 제1더미 패턴부(435)들을 이루는 일부 부분들을 제1더미 패턴(436)으로 지칭하지만, 제1더미 패턴(436)들 개개는 상호 분리된 패턴들일 수도 있다.
제1더미 패턴부(435) 및 제1더미 오픈부(425)들은, 제1영역(312)에서의 제1메인 패턴부(431) 및 제1오픈부(421)들의 배열 규칙성을 제2영역(314)에까지 연장시키는 효과를 제공하여, 제1영역(312) 가장자리 부분에서 패턴 배열 규칙성이 무너져 패턴 불량이 유발되는 것을 유효하게 억제 또는 방지하는 역할을 한다. 제1더미 패턴부(435) 및 제1더미 오픈부(425)들에 의해 패턴 배열 규칙성이 제1영역(312)의 가장자리 부분에서도 유효하게 유지될 수 있어, 제1영역(312)의 가장자리 부분에 형성되는 패턴, 예컨대, 제1오픈부(421)(또는 제1메인 패턴(432)들)의 형상 및 크기는 제1영역(312) 내측에 형성되는 다른 제1오픈부(421)들(또는 제1메인 패턴(432)들)과 실질적으로 동일한 형상 및 크기로 형성될 수 있다. 따라서, 제1영역(312) 내에서의 패턴 균일성의 개선을 구현할 수 있다.
도 7을 참조하면, 패터닝된 제1층(400)을 덮어 평탄화된 표면을 제공하고, 제1오픈부(421) 및 제1더미 오픈부(425)들을 채워 보호하는 희생층(500)을 제1층(400) 상에 형성할 수 있다. 제1층(400)이 제1포토레지스트층을 포함하여 형성될 때, 제1포토레지스트층을 후속 제2층의 제2패터닝 과정에 도입되는 노광 및 현상 과정 등으로부터 보호하도록 희생층(500)이 도입될 수 있다. 희생층(500)은 후속 과정에서 제거될 층이므로 제1층(400)과 식각 선택비를 가지는 물질, 예컨대, 스핀온카본(SOC: Spin On Carbon)층으로 형성될 수 있다. 희생층(500)은 비정질 카본(amorphous carbon)층을 포함하여 형성될 수 있으며, 경우에 따라, 실리콘 산화물이나 실리콘 질화물 또는 실리콘 산질화물(SiON)을 포함할 수도 있다.
도 8을 참조하면, 희생층(500) 상에 DPT 과정에서 패턴 형상을 제공할 제2층(600)을 형성한다. 제2층(600)은 패터닝될 대상층이나 또는 희생층, 하드 마스크(hard mask)층으로 제공되거나 노광 및 현상 과정이 수행될 제2포토레지스트(photoresist)층일 수 있다.
도 9를 참조하면, 제2층(600)에 도 5의 제2마스크(200)를 이용한 제2리소그래피 노광 과정 및 후속되는 식각 과정을 포함하는 DPT 과정의 제2패터닝 과정을 수행하여 패턴 전사한다. 제2패터닝 과정에 의해서 제2층(600)은 제1영역(312) 상에서 제2메인 패턴부(631)로 패터닝되고, 제2영역(314) 상에서 제2더미 패턴부(635)로 패터닝된다. 제2층(600)의 제2메인 패턴부(631) 및 제2더미 패턴부(635)는 각각 도 5의 제2마스크(200)의 제2메인 패턴부(도 5의 231) 및 제2더미 패턴부(235)가 패턴 전사되어 형성되므로, 각각 이에 대응되는 형상으로 패터닝된다.
제2메인 패턴부(631)를 이루는 일부 부분들 또는 일부 영역들을 의미할 수 있는 제2메인 패턴(632)들은, 도 5의 제2마스크(200)의 제2오픈부(도 5의 223)에 대응되는 제2오픈부(623)의 형상을 제공하므로, 실질적으로 제2셀 패턴 피처(도 1 및 도 3의 23)의 형상을 홀 패턴으로 제공하는 제2오픈부(623)들을 제공하게 패터닝된다. 설명을 위해 제2메인 패턴부(631)들을 이루는 일부 부분들을 제2메인 패턴(632)으로 지칭하지만, 제2메인 패턴(632)들 개개는 상호 분리된 패턴들일 수도 있다. 제2메인 패턴(632)들은, 도 5의 제2마스크(200)의 제2오픈부(도 5의 223)에 대응되는 제2오픈부(623)의 형상을 제공하게 패터닝된다.
제2더미 패턴부(635)를 이루는 개개의 패턴들을 의미할 수 있는 제2더미 패턴(636)들은, 도 5의 제2마스크(200)의 제2더미 오픈부(도 5의 225)에 대응되는 제2더미 오픈부(625)의 형상을 제공하게 패터닝된다. 설명을 위해 제2더미 패턴부(635)들을 이루는 개개의 패턴들을 제2더미 패턴(636)으로 지칭하지만, 제1더미 패턴(636)들은 하나로 연결되어 제2더미 패턴부(635)를 이루는 형상으로 형성될 수도 있다. 이러한 경우 제2더미 오픈부(625)는 하나로 연결된 오픈 영역이 아닌 상호 고립된 오픈 영역들의 배열로 구성될 수 있다.
제2더미 패턴부(635)들 및 제2더미 오픈부(625)은, 제1영역(312)에서의 제2메인 패턴부(631) 및 제2오픈부(623)들의 배열 규칙성을 제2영역(314)에까지 연장시키는 효과를 제공하여, 제1영역(312) 가장자리 부분에서 패턴 배열 규칙성이 무너져 패턴 불량이 유발되는 것을 유효하게 억제 또는 방지하는 역할을 한다. 제2더미 패턴부(635) 및 제2더미 오픈부(625)들에 의해 패턴 배열 규칙성이 제1영역(312)의 가장자리 부분에서도 유효하게 유지될 수 있어, 제1영역(312)의 가장자리 부분에 형성되는 패턴, 예컨대, 제2오픈부(623)(또는 제2메인 패턴(632)들)의 형상 및 크기는 제1영역(312) 내측에 형성되는 다른 제2오픈부(623)들(또는 제2메인 패턴(632)들)과 실질적으로 동일한 형상 및 크기로 형성될 수 있다. 따라서, 제1영역(312) 내에서의 패턴 균일성의 개선을 구현할 수 있다.
제2메인 패턴부(631)(또는 제2메인 패턴(632)들)이 제공하는 제2오픈부(623)들은, 제1메인 패턴(432)(또는 제1메인 패턴부(431))의 중간 부분 상에 중첩되게 위치한다. 희생층(500)을 고려하지 않을 경우를 가정하면, 제2오픈부(623)들은 제1메인 패턴(432)(또는 제1메인 패턴부(431)의 중간 일부 부분들을 노출하는 위치에 위치하므로, 제2메인 패턴부(631)(또는 제2메인 패턴(632)들)는 제1메인 패턴(432)(또는 제1메인 패턴부(431))의 중간 부분을 노출하는 패턴 배열 또는 형상을 가지게 형성된다.
제2더미 패턴(636)들(또는 제2더미 패턴부(635))가 제공하는 제2더미 오픈부(625)는, 제1더미 패턴부(435)(또는 제1더미 패턴(436)들)에 중첩되는 위치에 형성된다. 희생층(500)을 고려하지 않을 경우를 가정하면, 제2더미 패턴(636)들(또는 제2더미 패턴부(635))가 제공하는 제2더미 오픈부(625)는 제1더미 패턴부(435)(또는 제1더미 패턴(436)들)을 실질적으로 전부 노출하는 형상으로 형성된다. 즉, 제2더미 패턴(636)들(또는 제2더미 패턴부(635))은 제1더미 패턴부(435)(또는 제1더미 패턴(436)들)에 대해 역상(revese image)의 형상을 가지도록 형성될 수 있다.
도 10을 참조하면, 제2메인 패턴부(631)(또는 제2메인 패턴(632)들)이 제공하는 제2오픈부(623)들과, 제2더미 패턴(636)들(또는 제2더미 패턴부(635))가 제공하는 제2더미 오픈부(625)에 의해 노출되는 희생층(500) 부분을 선택적으로 식각 제거하고, 식각에 의해 노출되는 아래 하부의 제1층(400) 부분 또한 선택적으로 식각 제거하여 제1층(400)을 다시 한번 더 패터닝한다.
제1층(400)의 제1메인 패턴(도 9의 432)(또는 제1메인 패턴부(도 9의 431))의 중간 부분은 제2오픈부(623)에 노출되어 식각 제거되고, 제2메인 패턴(632)들은 보다 작은 크기의 제3메인 패턴(438)들 또는 제3메인 패턴(438)들을 포함하는 제3메인 패턴부(437)로 패터닝된다. 제3메인 패턴(438)들(또는 제3메인 패턴부(437))은 제1오픈부(421)와 함께, 제2오픈부(623)에 정렬되게 형성된 제4오픈부(423)들을 제공하게 형성된다. 제1오픈부(421)와 제4오픈부(423)의 배열을 포함하는 제3오픈부(420)들의 배열을 제공하고, 결국 셀 패턴 피치(도 1의 20)의 배열을 제공하게 형성된다.
제2더미 오픈부(625)에 의해 노출되는 희생층(500) 부분이 선택적으로 제거되며, 제2더미 오픈부(625)에 제1더미 패턴부(435)(또는 제1더미 패턴(436)들)이 노출되고, 진행되는 식각 과정에서 제1더미 패턴부(435)(또는 제1더미 패턴(436)들)는 제거되게 된다. 따라서, 제1더미 패턴부(435)(또는 제1더미 패턴(436)들)은 제1층(400)의 제1패터닝 시 패턴 규칙성을 개선하기 위해 도입되지만, 그 작용 후에는 제거되는 희생 더미 패턴들일 수 있다.
도 11을 참조하면, 잔류하는 제2층(600) 부분 및 희생층(500) 부분을 선택적으로 제거하여, 제3오픈부(420)들을 제공하는 제3메인 패턴(438)들(또는 제3메인 패턴부(437))를 포함하는 제1층(400)의 패턴을 형성한다. 이때, 잔류하는 제2층(600) 부분 및 희생층(500) 부분이 선택적으로 제거되며, 제2더미 패턴부(도 10의 635)(또는 제2더미 패턴(636)들) 또한 자연스럽게 제거되므로, 제1층(400)의 패턴이 형성된 결과의 하부층(301) 상의 제2영역(314)에는 실질적으로 더미 패턴으로 작용하는 패턴들이 모두 제거된 더미 패턴들이 없는 상태가 된다.
제1층(400)의 패턴이 제공하는 셀 패턴 피처(20)들이 형상화된 셀 영역(도 1의 12)의 외곽의 경계 영역(14)에 더미 패턴들이 잔류하지 않도록 DPT 과정을 수행할 수 있으므로, 경계 영역(14)의 크기가 폭 또는 면적에 제약받지 않고, 제1더미 패턴(도 6의 436)들이나 제2더미 패턴(도 9의 636)들의 수를 증가시킬 수 있다. 이에 따라, 패턴 균일성을 개선할 수 있다. 또한, 더미 패턴들(436, 636)을 도입할 때, 더미 패턴들(436, 636)들이 차지할 면적을 고려할 필요가 없어, 더미 패턴들이 위치할 경계 영역(14)의 면적을 확보하는 어려움을 극복할 수 있으며, 또한, 더미 패턴들의 도입을 위한 경계 영역(14)의 면적 확대에 의한 셀 매트릭스 면적 증가 또는 넷 다이의 감소를 유효하게 억제할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
432: 제1메인 패턴,
436: 제1더미 패턴,
438: 제3메인 패턴,
632: 제2메인 패턴,
636: 제2더미 패턴.
436: 제1더미 패턴,
438: 제3메인 패턴,
632: 제2메인 패턴,
636: 제2더미 패턴.
Claims (18)
- 제1메인 패턴부(main pattern part) 및 제1더미(dummy) 패턴부를 포함하는 제1층을 형성하는 단계;
상기 제1층 상에 상기 제1메인 패턴부의 일부 부분을 노출하는 제2메인 패턴부 및 상기 제1더미 패턴부를 노출하는 제2더미 패턴부를 포함하는 제2층을 형성하는 단계;
상기 제2층에 의해 노출된 상기 제1층 부분들을 선택적으로 제거하여 상기 제1더미 패턴부를 제거하며 제3메인 패턴부를 패터닝하는 단계; 및
상기 제2층을 제거하여 상기 제2더미 패턴부를 제거하는 단계를 포함하는 미세 패턴 형성 방법.
- 제1항에 있어서,
상기 제1층을 형성하기 이전에
상기 제1층을 덮는 희생층을 형성하는 단계를 더 포함하는 미세 패턴 형성 방법.
- 제2항에 있어서,
상기 희생층은
상기 제1층과 식각 선택비를 가지는 스핀온카본(SOC)층을 포함하여 형성되는 미세 패턴 형성 방법.
- 제1항에 있어서,
상기 제1메인 패턴부(main pattern part)는
다수의 제1오픈부(opening portion)들의 배열을 제공하도록 형성되는 미세 패턴 형성 방법.
- 제4항에 있어서,
상기 제2메인 패턴부(main pattern part)는
상기 제1메인 패턴부의 중간에 배치되는 제2오픈부들의 배열을 제공하도록 형성되는 미세 패턴 형성 방법.
- 제5항에 있어서,
상기 제1 및 제2오픈부(opening portion)들은
홀(hole) 형상 또는 라인홈(line type groove) 형상으로 제공되는 미세 패턴 형성 방법.
- 제5항에 있어서,
상기 제1 및 제2오픈부(opening portion)들은
상호 간에 동일한 이격 간격 및 동일한 형상을 가지는 제3오픈부들의 배열을 상기 제3메인 패턴부에 제공하는 미세 패턴 형성 방법.
- 제1항에 있어서,
상기 제1더미(dummy) 패턴부 또는 상기 제2더미 패턴부는
다수의 더미 오픈부(dummy opening portion)들의 배열을 제공하도록 형성되는 미세 패턴 형성 방법.
- 제8항에 있어서,
상기 더미 오픈부는
홀(hole) 형상 또는 라인홈(line type groove) 형상으로 제공되는 미세 패턴 형성 방법.
- 제1항에 있어서,
상기 제1 및 제2더미(dummy) 패턴부들은
상호 간에 역상(reverse image)인 레이아웃(layout)들로 각각 형성되는 미세 패턴 형성 방법.
- 제1층에 패턴 전사하기 위한 제1마스크(mask)이고, 제1메인 패턴부(main pattern part) 및 제1더미(dummy) 패턴부를 포함하는 제1레이아웃(layout)의 제1마스크; 및
제2층에 패턴 전사하기 위한 제2마스크이고, 상기 제1메인 패턴부의 일부 부분들을 각각 노출하는 제2메인 패턴부 및 상기 제1더미(dummy) 패턴부에 대해 역상(reverse image)인 제2더미 패턴부를 포함하는 제2레이아웃(layout)의 제2마스크를 포함하는 미세 패턴 형성 방법에 사용되는 포토 마스크 시스템.
- 제11항에 있어서,
상기 제1 및 제2메인 패턴부들은
홀(hole) 형상 또는 라인홈(line type groove) 형상의 제1 및 제2오픈부들의 배열을 각각 제공하는 미세 패턴 형성 방법에 사용되는 포토 마스크 시스템.
- 제8항에 있어서,
상기 제1더미(dummy) 패턴부는
홀(hole) 형상 또는 라인홈(line type groove) 형상의
더미 오픈부들의 배열을 제공하는 미세 패턴 형성 방법에 사용되는 포토 마스크 시스템.
- 제1메인 패턴들의 배열 및 제1더미 패턴들의 배열을 포함하는 제1층을 형성하는 단계;
상기 제1층 상에 상기 제1메인 패턴들 일부 부분을 각각 노출하는 제2메인 패턴들의 배열 및 상기 제1더미 패턴들을 노출하는 제2더미 패턴들의 배열을 포함하는 제2층을 형성하는 단계;
상기 제2층을 식각 마스크로 상기 제1층의 노출된 부분들을 제거하여 제3메인 패턴들의 배열을 형성하는 단계; 및
상기 제2층을 제거하는 단계를 포함하는 미세 패턴 형성 방법.
- 제14항에 있어서,
상기 제1층을 형성하기 이전에
상기 제1층을 덮는 희생층을 형성하는 단계를 더 포함하는 미세 패턴 형성 방법.
- 제15항에 있어서,
상기 희생층은
상기 제1층과 식각 선택비를 가지는 스핀온카본(SOC)층을 포함하여 형성되는 미세 패턴 형성 방법.
- 제14항에 있어서,
상기 제1더미 패턴들의 배열은
상기 제2더미 패턴들의 배열에 대해 역상(reverse image)의 레이아웃(layout)을 가지도록 형성되는 미세 패턴 형성 방법.
- 제14항에 있어서,
상기 제1더미 패턴들의 배열은
상기 제1메인 패턴들의 배열이 배치된 영역을 외곽을 둘러싸는 영역에 배치되는 미세 패턴 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120083538A KR20140016664A (ko) | 2012-07-30 | 2012-07-30 | 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템 |
| US13/719,197 US9117762B2 (en) | 2012-07-30 | 2012-12-18 | Methods of fabricating fine patterns and photomask sets used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120083538A KR20140016664A (ko) | 2012-07-30 | 2012-07-30 | 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140016664A true KR20140016664A (ko) | 2014-02-10 |
Family
ID=49995301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120083538A KR20140016664A (ko) | 2012-07-30 | 2012-07-30 | 더미 패턴들이 잔류하지 않는 미세 패턴 형성 방법 및 포토 마스크 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9117762B2 (ko) |
| KR (1) | KR20140016664A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9640399B2 (en) | 2015-02-27 | 2017-05-02 | SK Hynix Inc. | Methods of forming patterns with block copolymer |
| US11049556B2 (en) | 2019-10-21 | 2021-06-29 | SK Hynix Inc. | Electronic device and manufacturing method of electronic device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5991426B2 (ja) * | 2013-03-25 | 2016-09-14 | 株式会社村田製作所 | 空隙配置構造体およびそれを用いた測定方法 |
| US9240321B2 (en) * | 2013-08-05 | 2016-01-19 | Kabushiki Kaisha Toshiba | Mask having separated line patterns connected by a connecting pattern |
| WO2016117541A1 (ja) * | 2015-01-22 | 2016-07-28 | 株式会社村田製作所 | 空隙配置構造体およびその製造方法 |
| CN104992952A (zh) | 2015-06-29 | 2015-10-21 | 合肥京东方光电科技有限公司 | 阵列基板及其制备方法 |
| US9929019B2 (en) * | 2016-04-07 | 2018-03-27 | Micron Technology, Inc. | Patterns forming method |
| KR102436634B1 (ko) | 2016-06-27 | 2022-08-25 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102515511B1 (ko) * | 2018-01-24 | 2023-03-31 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN110396660B (zh) * | 2019-08-30 | 2021-10-08 | 昆山国显光电有限公司 | 掩膜板及掩膜板制备方法 |
| CN113008907B (zh) * | 2019-12-19 | 2024-04-12 | 华为技术有限公司 | 太赫兹感知系统和太赫兹感知阵列 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005235B2 (en) | 2002-12-04 | 2006-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and systems to print contact hole patterns |
| US20070015088A1 (en) | 2005-07-15 | 2007-01-18 | Chin-Lung Lin | Method for lithographically printing tightly nested and isolated hole features using double exposure |
| KR20110057600A (ko) * | 2009-11-24 | 2011-06-01 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
-
2012
- 2012-07-30 KR KR1020120083538A patent/KR20140016664A/ko not_active Application Discontinuation
- 2012-12-18 US US13/719,197 patent/US9117762B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9640399B2 (en) | 2015-02-27 | 2017-05-02 | SK Hynix Inc. | Methods of forming patterns with block copolymer |
| US11049556B2 (en) | 2019-10-21 | 2021-06-29 | SK Hynix Inc. | Electronic device and manufacturing method of electronic device |
| US11854614B2 (en) | 2019-10-21 | 2023-12-26 | SK Hynix Inc. | Electronic device and manufacturing method of electronic device |
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| Publication number | Publication date |
|---|---|
| US9117762B2 (en) | 2015-08-25 |
| US20140030894A1 (en) | 2014-01-30 |
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