KR101188265B1 - 반도체 집적 회로 장치의 제조방법 - Google Patents

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Abstract

개시된 본 발명은, 반도체 기판 상부에 물질층을 형성하는 단계, 상기 물질층을 제 1 리소그라피 공정에 따른 제 1 마스크 패턴의 형태로 식각하여, 복수의 라인 패턴 및 상기 복수의 라인 패턴 일측에 배치되는 더미 패턴을 형성하는 단계, 상기 복수의 라인 패턴 및 상기 더미 패턴 상부에, 상기 복수의 라인 패턴과 수직을 이루는 복수의 라인 홀 및 상기 더미 패턴 전체를 노출시키는 더미 홀을 구비하는 제 2 마스크 패턴을 제 2 리소그라피 공정으로 형성하는 단계, 및 상기 제 2 마스크 패턴의 형태로 노출된 상기 복수의 라인 패턴 및 상기 더미 패턴을 제거하여, 미세 패턴을 형성하는 단계를 포함한다.

Description

반도체 집적 회로 장치의 제조방법{Method of Manufacturing Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로 장치의 제조방법에 관한 것으로, 보다 구체적으로는 이중 패터닝을 공정을 이용하는 반도체 집적 회로 장치의 제조방법에 관한 것이다.
반도체 집적 회로 장치의 집적 밀도가 증대됨에 따라, 반도체 집적 회로 장치는 노광원의 해상도 이하의 선폭을 갖는 패턴을 요구하게 되었다.
이러한 요구를 만족하기 위하여, 현재에는 이중 리소그라피 공정을 이용하여, 미세 선폭을 갖는 패턴을 형성하고 있다.
특히, 하부 전극 콘택과 같이, 미세 선폭을 요구하는 상변화 메모리 장치의 경우, 도 1에 도시된 바와 같이, 제 1 리소그라피 공정을 이용하여, 도면의 y 방향으로 연장되는 복수의 라인 패턴(10)을 형성한다. 다음, 라인 패턴(10)이 형성된 결과물 상부에 도면의 x 방향으로 연장되는 복수의 라인 홀(20)을 갖는 마스크 패턴(25)을 공지의 제 2 리소그라피 공정으로 형성한다.
여기서, 도면 부호 30은 이중 리소그라피 공정에 의해 생성될 미세 패턴 부분이고, 40은 미세 패턴을 제작하기 위한 더미 패턴이다. 상기 더미 패턴(40)은 일반적으로 칩 가장자리 영역에 형성되는 패턴으로 상기 제 1 라인 패턴(10)보다 큰 선폭을 갖는다. 이러한 더미 패턴(40)은 라인 패턴(10) 형성시, 상기 라인 패턴(10)을 노광원으로부터 보호하고, 정확한 CD(critical dimension)을 확보하기 위해 제공된다.
그런데, 상기와 같이 더미 패턴(40)을 이용하여 미세 패턴(30) 형성하는 경우, 생성되는 미세 패턴(30)의 형태는 보존할 수 있으나, 잔류하는 더미 패턴(40') 사이에 원치 않는 보이드(void:50)가 잔류할 수 있다.
이러한 문제점을 해결하기 위하여 더미 패턴(40)의 개수를 줄이는 방법과 더미 패턴(40)의 사이즈를 증대시키는 방법이 제안되었다.
그러나, 더미 패턴(40)의 개수를 줄이는 방법은 피치(pitch) 변화로 인해 공정 마진이 부족해지는 문제점과, 광학 보정 패턴의 콘트롤이 어렵다는 문제점이 있다.
한편, 더미 패턴(40)의 사이즈를 증대시키는 방법은, 더미 패턴(40)의 사이즈 증대로, 제 1 라인 패턴(10)의 CD가 감소되어, 붕괴 위험이 있으며, 공정 마진또한 확보하기 어렵다.
본 발명은 공정 마진을 확보함과 더불어, 라인 패턴의 정확한 CD를 확보할 수 있는 반도체 집적 회로 장치의 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법은, 반도체 기판 상부에 물질층을 형성하는 단계, 상기 물질층을 제 1 리소그라피 공정에 따른 제 1 마스크 패턴의 형태로 식각하여 복수의 라인 패턴 및 상기 복수의 라인 패턴 일측에 배치되는 더미 패턴을 형성하는 단계, 상기 복수의 라인 패턴 및 상기 더미 패턴 상부에, 상기 복수의 라인 패턴과 수직을 이루는 복수의 라인 홀 및 상기 더미 패턴 전체를 노출시키는 더미 홀을 구비하는 제 2 마스크 패턴을 제 2 리소그라피 공정으로 형성하는 단계, 및 상기 제 2 마스크 패턴의 형태로 노출된 상기 복수의 라인 패턴 및 상기 더미 패턴을 제거하여, 미세 패턴을 형성하는 단계를 포함한다.
본 발명에 따르면, 제 1 리소그라피 공정에 따라 라인 패턴 제작시 더미 패턴을 제작하고, 제 2 리소그라피 공정에 따라 미세 패턴 제작시 상기 더미 패턴을 제거한다.
이에 따라, 더미 패턴에 의해 발생되는 보이드 문제는 물론, 면적 여유도를 확보할 수 있다.
도 1은 일반적인 미세 패턴 형성방법을 설명하기 위한 평면도, 및
도 2 내지 도 4는 본 발명의 일 실시예에 따른 미세 패턴 형성방법을 설명하기 위한 평면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
도 2 내지 도 4는 본 발명의 실시예를 설명하기 위한 평면도들이다.
먼저, 도 2를 참조하여, 반도체 기판(100) 상부에 물질층(도시되지 않음)을 형성한다. 상기 물질층은 예를 들어, 상변화 메모리 장치의 하부 전극 콘택층을 구성하는 도전층일 수 있으며, 상기 반도체 기판(100)과 상기 물질층 사이에는 워드 라인(도시되지 않음) 및 스위칭 소자(도시되지 않음)가 개재될 수 있다.
상기 물질층 상부에 제 1 포토리소그라피 공정에 따른 제 1 마스크 패턴(도시되지 않음)을 형성한 다음, 상기 제 1 마스크 패턴에 따라 상기 물질층을 패터닝하여 라인 패턴(110a) 및 더미 패턴(110b)을 형성한다. 이때, 더미 패턴(110b)은 라인 패턴(110a) 일측에 라인 패턴(110a) 보다 큰 선폭을 갖도록 형성된다. 아울러, 상기 제 1 마스크 패턴은 예를 들어 포토레지스트 패턴일 수 있다. 다음, 제 1 마스크 패턴을 공지의 방식으로 제거한다.
이어서, 도 3에 도시된 바와 같이, 제 2 포토리소그라피 공정에 의해, 라인 패턴(110a) 및 더미 패턴(110b)이 형성된 반도체 기판(100) 상부에 제 2 마스크 패턴(120)을 형성한다. 제 2 마스크 패턴(120)은 x 방향으로 연장되는 복수의 라인 홀(125) 및 더미 홀(127)을 포함한다. 라인 홀(125)들은 상기 라인 패턴(110a)을 부분적으로 노출시키고, 더미 홀(127)은 더미 패턴(110b)을 노출시킨다. 즉, 종래의 제 2 마스크 패턴은 라인 홀(125)은 더미 패턴(110b)까지도 부분적으로 노출되도록 x 방향으로 연장되었지만, 본 실시예의 제 2 마스크 패턴(120)은 라인 홀(125)이 라인 패턴(110a)이 위치하는 부분에만 형성되고, 대신 더미 패턴(110b) 전체를 노출시키도록 더미 홀(127)을 구비한다. 제 2 마스크 패턴(120)은 상기 제 1 마스크 패턴과 마찬가지로 포토레지스트 패턴일 수 있다.
도 4를 참조하면, 제 2 마스크 패턴(120)을 이용하여, 제 2 마스크 패턴(120)에 의해 노출된 상기 라인 패턴(110a) 및 더미 패턴(110b)을 식각한다. 이에 따라, 상기 라인 패턴(110a)은 섬 형태의 미세 패턴(110a') 형태로 패터닝되고, 상기 더미 패턴(110b)은 완전히 제거된다.
이와 같이 더미 패턴(110b)이 완전히 제거됨에 따라, 잔류 더미 패턴 사이에 발생되던 보이드 자체를 완전히 제거할 수 있다.
또한, 더미 패턴(110b)은 라인 패턴(110a) 형성시 동시에 형성되기 때문에, 공정 마진, 광학 보정 특성 및 패턴 형상 보존등의 역할은 모두 수행할 수 있고, 추후에 제거됨에 따라, 보이드 발생 문제는 물론 더미 패턴이 형성되는 면적 만큼의 여유 면적을 확보할 수 있다.
또한, 상기 더미 패턴(110)은 별도의 마스크 공정 없이 제 2 포토리소그라피 공정에 의해 제거 가능하므로, 별도의 공정이 요구되지 않는다.
그후, 상기 제 2 마스크 패턴을 공지의 방식으로 제거하여, 미세 패턴(110a') 예를 들어, 하부 전극 콘택부가 완성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 제 1 리소그라피 공정에 따라 라인 패턴 제작시 더미 패턴을 제작하고, 제 2 리소그라피 공정에 따라 미세 패턴 제작시 상기 더미 패턴을 제거한다.
이에 따라, 더미 패턴에 의해 발생되는 보이드 문제는 물론, 면적 여유도를 확보할 수 있다.
본 실시예에서는 상변화 메모리 장치의 하부 전극 콘택부를 예를 들어 설명하였지만, 여기에 한정되지 않고, 상변화 메모리 장치의 스위칭 소자 역시 상기와 같은 방식으로 형성할 수 있음은 물론이다.
아울러, 본 실시예는 상변화 메모리 장치는 물론, 더미 패턴 및 미세 패턴을 이용하여 형성되는 모든 집적 회로 장치의 패턴 제작시 모두 적용 가능하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다
100 : 반도체 기판 110 : 라인 패턴
120 : 제 2 마스크 패턴 125 : 라인 홀
127 : 더미 홀 139 : 미세 패턴

Claims (3)

  1. 반도체 기판 상부에 물질층을 형성하는 단계;
    상기 물질층을 제 1 리소그라피 공정에 따른 제 1 마스크 패턴의 형태로 식각하여, 복수의 라인 패턴 및 상기 복수의 라인 패턴 일측에 배치되는 더미 패턴을 형성하는 단계;
    상기 복수의 라인 패턴 및 상기 더미 패턴 상부에, 상기 복수의 라인 패턴과 수직을 이루는 복수의 라인 홀 및 상기 더미 패턴 전체를 노출시키는 더미 홀을 구비하는 제 2 마스크 패턴을 제 2 리소그라피 공정으로 형성하는 단계; 및
    상기 제 2 마스크 패턴의 형태로 노출된 상기 복수의 라인 패턴 및 상기 더미 패턴을 제거하여, 미세 패턴을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 마스크 패턴을 형성하는 단계는,
    상기 복수의 라인 홀을 통해 상기 복수의 라인 패턴이 노출되도록 상기 제 2 마스크 패턴을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 물질층은 상변화 메모리의 하부 전극 콘택층인 반도체 집적 회로 장치의 제조방법.
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