CN104681717A - 制造纳米级结构的方法和由此制造的纳米级结构 - Google Patents

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Abstract

提供了制造纳米级结构的方法。所述方法包括以下步骤：在密集区中形成与第一开口相对应的第一硬掩模图案；在第一硬掩模图案上与第一开口对准形成第一引导元件；以及在稀疏区中形成第二硬掩模图案以提供隔离图案。在稀疏区中形成阻挡层以覆盖第二硬掩模图案。利用嵌段共聚物层的相分离而在密集区中形成第一畴和第二畴。也提供了相关的纳米级结构。

Description

制造纳米级结构的方法和由此制造的纳米级结构
相关申请的交叉引用
本申请要求2013年12月2日向韩国知识产权局提交的申请号为10-2013-0148251的韩国专利申请的优先权，其全部内容通过引用合并于此。
背景技术
在制造诸如半导体器件的电子器件时，很多努力集中在将更多的图案集成在半导体衬底的有限面积中。即，对增大诸如半导体器件的电子器件的集成密度的尝试典型地集中于精细图案的形成。已经提出了各种技术来形成精细图案，诸如具有纳米级临界尺寸(CD)的小接触孔，尺寸为大约几纳米至大约几十纳米。在半导体器件的精细图案仅利用光刻工艺形成的情况下，由于在光刻工艺中使用的光刻装置的图像分辨率限制，所以在形成精细图案时会存在一些限制。
利用聚合物分子的自组装来形成精细图案的方法可以被看作候选，用于克服光刻工艺中所用的光学系统的图像分辨率限制并且用于克服光刻工艺中所用的光学系统的光源产生的光的波长。然而，利用自组装技术形成精细图案的方法正在发展。因而，在利用自组装技术形成高集成半导体器件的精细图案中仍存在一些困难。
发明内容
各种实施例涉及制造纳米级结构的方法和由此制造的纳米级结构。
根据一些实施例，一种制造纳米级结构的方法包括以下步骤：在硬掩模层上形成限定第一开口的第一初级掩模图案、和提供隔离图案的第二初级掩模图案；在第一开口的侧壁上形成第一引导元件，并且在第二初级掩模图案的侧壁上形成第二引导元件；利用第一引导元件和第二引导元件以及第一初级掩模图案和第二初级掩模图案作为刻蚀掩模来刻蚀硬掩模层，以形成第一开口延伸于其中的第一硬掩模图案和具有隔离图案的形状的第二硬掩模图案；去除第一初级掩模图案和第二初级掩模图案；形成覆盖第二硬掩模图案的阻挡层；形成嵌段共聚物层，所述嵌段共聚物层填充具有由第一引导元件限定的侧壁的第一开口和在第一引导元件之间的空间；以及将嵌段共聚物层相分离以在第一引导元件之间的空间中形成第一畴和第二畴。
根据另外的实施例，一种制造纳米级结构的方法包括以下步骤：提供限定第一开口的下部的第一硬掩模图案、设置在第一硬掩模图案上并且与第一开口对准的第一引导元件、以及与隔离图案相对应的第二硬掩模图案；形成覆盖第二硬掩模图案的阻挡层；形成填充第一开口以及在第一引导元件之间的空间的嵌段共聚物层；以及将嵌段共聚物层相分离以在第一引导元件之间的空间中形成第一畴和第二畴。
根据另外的实施例，一种制造纳米级结构的方法包括以下步骤：提供限定第一开口的第一硬掩模图案和与隔离图案相对应的第二硬掩模图案；形成覆盖第二硬掩模图案的阻挡层；形成覆盖第一硬掩模图案的嵌段共聚物层；以及将嵌段共聚物层相分离，以在第一硬掩模图案的第一开口之间的部分上形成第一畴和第二畴。
根据另外的实施例，一种制造纳米级结构的方法包括以下步骤：在密集区中提供限定第一开口的下部的第一硬掩模图案；在第一硬掩模图案上提供第一引导元件，所述引导元件限定第一开口的上部；在稀疏区中提供第二硬掩模图案，每个第二硬掩模图案与隔离图案相对应；在稀疏区中形成覆盖第二硬掩模图案的阻挡层；以及利用嵌段共聚物层的相分离在密集区中形成第一畴和第二畴。
根据另外的实施例，一种纳米级结构包括：限定第一开口的第一硬掩模图案、与隔离图案相对应的第二硬掩模图案、被设置在第一硬掩模图案上并且与第一开口对准的第一引导元件、覆盖第二硬掩模图案的阻挡层、被设置在第一引导元件之间的空间中的第一畴、以及在由第一畴限定的空间中的第二畴，其中，第一畴和第二畴由嵌段共聚物层的相分离获得。
附图说明
结合附图和所附详细描述，本公开的实施例将变得更加显然，其中：
图1、3、5、7、9、11、13、15、17和19是说明根据本公开的一些实施例的制造纳米级结构的方法和由此制造的纳米级结构的平面图；以及
图2、4、6、8、10、12、14、16、18和20分别是沿着图1、3、5、7、9、11、13、15、17和19的线A-A’截取的截面图。
具体实施方式
将理解的是，尽管在本文中使用了术语第一、第二、第三等来描述各种元件，但是这些元件不受这些术语限制。这些术语仅用于区分一个元件与另一个元件。因而，在一些实施例中的第一元件可以在其他的实施例中被称作第二元件，而不脱离本公开的教导。如本文所使用的，术语“和/或”包括一个或多个相关列出项的任意和所有的组合。
也将理解的是，当一个元件涉及位于另一个元件“下面”、“下方”、“之下”、“下部”、“上面”、“之上”“上方”、“上部”、“侧面”、“旁边”时，其可以与另一元件直接接触，或者在他们之间也可以至少存在一个插入元件。因此，诸如本文使用的“下面”、“下方”、“之下”、“下部”、“上面”、“之上”“上方”、“上部”、“侧面”、“旁边”等的术语仅出于描述特定实施例的目的，并非旨在限制本公开的范围。
本公开的各种实施例提供了通过自组装嵌段共聚物(BCP)材料的畴(domain)来制造半导体器件的纳米级结构的方法。纳米级结构可以具有大约几纳米至大约几十纳米尺寸的一个或多个特征。可以重复地排列的纳米级结构可以通过将BCP材料的聚合物嵌段或聚合物成分相分离、并且通过自组装具有规则的尺寸的相分离的BCP材料的畴来获得。在纳米级结构利用BCP材料的畴的自组装形成的情况下，纳米级结构可以具有与单个分子层的厚度相似的尺寸或大小。结果，光刻工艺的分辨率限制可以通过BCP材料的畴的自组装来克服。
构成动态存取存储(DRAM)器件的单元电容器的储存节点可以在单元阵列区中被排列得比形成在外围电路区中的图案更密集。结果，形成在外围电路区中的图案可以被排列得不如形成在单元阵列区中的储存节点密集。如果限定储存节点的形状的单元接触孔根据本公开的实施例形成在单元阵列区中，则单元接触孔可以重复地排列以在单元阵列区中具有小的和一致的尺寸，而隔离图案可以采用比单元接触孔低的密度形成在外围电路区中。另外，根据一些实施例，朝向单元阵列区的边沿定位的单元接触孔可以具有与位于单元阵列区的中心部分的单元接触孔大体相同的尺寸。即，单元接触孔可以在整个单元阵列区中具有一致的尺寸。
根据本公开的实施例的方法可以被应用于形成各种半导体器件，例如，包括纳米级单元储存节点的阵列的相变随机存取存储(PcRAM)器件或阻变随机存取存储(ReRAM)器件。即，根据本公开的实施例的方法可以被应用于形成其中设置有单元储存节点的单元接触孔。另外，根据本公开的实施例的方法也可以用于被规则并重复排列在存储器件或者逻辑器件中的精细图案的制造，所述存储器件诸如静态随机存取存储(SRAM)器件、快闪存储器件、磁性随机存取存储(MRAM)器件和铁电随机存取存储(FeRAM)器件。
参见图1和图2，刻蚀目标层200、第一刻蚀掩模层300、第二刻蚀掩模层400、硬掩模层500、初级掩模层600和盖层700可以顺序形成在半导体衬底100上。然后，光刻胶图案800可以形成在盖层700上。光刻胶图案800可以使用利用光学图案转移技术实施的光刻工艺来形成。可以使用有利于形成纳米级结构的衬底作为半导体衬底100。诸如晶体管的开关元件和/或诸如互连线的导电图案可以形成在半导体衬底100和刻蚀目标层200之间。
刻蚀目标层200可以由诸如氧化硅层的层间绝缘层形成。例如，刻蚀目标层200可以由具有大约2200埃的厚度的硅酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)层形成。刻蚀目标层200可以将储存节点接触插塞彼此电绝缘。储存节点接触插塞可以将半导体器件(例如，DRAM器件)的单元电容器的储存节点电连接至半导体衬底100或形成在半导体衬底100上的单元晶体管(未示出)。
在一些实施例中，刻蚀目标层200可以用作模制层，其被限定半导体器件(例如，DRAM器件)的单元电容器的储存节点的形状的接触孔穿过。可替选地，刻蚀目标层200可以用作层间绝缘层，其被接触ReRAM器件的单元阻变层的下电极穿过。接触孔可以穿过刻蚀目标层200，并且刻蚀目标层200也可以被图案化以提供纳米级结构。
用于将刻蚀目标层200图案化中的第一刻蚀掩模层300可以包括具有大约1500埃的厚度的非晶碳层。第二刻蚀掩模层400可以形成在第一刻蚀掩模层300上以将期望的图案转移至第一刻蚀掩模层300。第二刻蚀掩模层400可以包括具有大约200埃的厚度的氮氧化硅(SiON)层。第二刻蚀掩模层400可以用于将形成在硬掩模层500中的图案转移至第一刻蚀掩模层300。因而，第二刻蚀掩模层400可以由与第一刻蚀掩模层300和硬掩模层500的材料不同的材料形成。
硬掩模层500可以包括氧化硅层，诸如具有大约200埃的厚度的未掺杂的硅酸盐玻璃(USG)层。与在随后工艺在刻蚀目标层200中实现的纳米级结构相对应的精细图案可以形成在硬掩模层500中。
初级掩模层600可以形成在硬掩模层500上，并且可以包括具有大约800埃的厚度的高温旋涂碳(SOC)层。当初级掩模层600由SOC层形成时，覆盖初级掩模层600的顶表面的盖层700可以包括诸如具有大约200埃的厚度的USG层的氧化硅层。
然后光刻胶层可以形成在盖层700上，并且可以执行光刻工艺以将期望的图案图像转移至光刻胶层上。作为光刻工艺的结果，光刻胶图案800可以形成在盖层700上。光刻胶图案800可以使用利用单个光掩模(photomask)执行的单个光刻步骤来形成。
光刻胶图案800可以包括形成在半导体器件的密集区中的第一光刻胶图案810和形成在半导体器件的稀疏区中的第二光刻胶图案830。密集区和稀疏区可以分别与单元阵列区和外围电路区相对应。第一光刻胶图案810可以限定多个孔，诸如以预定的节距重复排列并且可以穿过它们形成于其中的层的接触孔。第二光刻胶图案830可以限定可以彼此分开一定距离的隔离图案，所述距离大于排列在密集区中的孔之间的距离。换言之，在稀疏区中的第二光刻胶图案830的密度可以比在密集区中的第一光刻胶图案810的密度低。
根据一个实施例，第一光刻胶图案810可以在密集区中提供开口910的阵列，并且第二光刻胶图案830可以在稀疏区中提供隔离图案930。每个开口910的尺寸可以比在随后工艺中形成的相应的开口的尺寸大。限定开口910的第一光刻胶图案810和提供隔离图案930的第二光刻胶图案830可以使用利用单个光掩模执行的单个光刻步骤来同时形成。开口910可以是具有大约35纳米至大约59纳米的宽度的孔。在一个实施例中，开口910可以是具有大约40纳米至大约42纳米的宽度的孔。
参见图3和图4，盖层700和初级掩模层600可以利用光刻胶图案800作为刻蚀掩模来刻蚀，由此形成初级掩模图案601。初级掩模图案601可以包括限定与开口910相对应的通孔的第一初级掩模图案610、和提供与隔离图案930相对应的图案的第二初级掩模图案630。第一初级掩模图案610和第二初级掩模图案630可以利用单个刻蚀步骤来同时形成。
开口910可以与初级孔相对应，初级孔用于在随后的工艺中在下层中形成实际孔。所述孔可以穿过衬底的层。开口910可以包括采用规则图案布置的多个孔。在一些实施例中，开口910具有沟槽线或凹槽线形状，长度尺寸显著地长于宽度尺寸。在一个实施例中，开口910可以具有大体相同的尺寸，并且可以规则地布置成具有预定节距的阵列阵列。
由第二初级掩模图案630提供的隔离图案930可以以比开口910之间的距离大的距离彼此间隔开。隔离图案930可以具有例如隔离线形状或隔离矩形形状。这些隔离图案930可以用于形成构成设置在稀疏区(即，外围电路区)中的外围电路的电路图案，并且控制形成在密集区(即，单元阵列区)中的存储器单元的操作。
参见图5和图6，引导层650可以被形成为均匀覆盖包括第一初级掩模图案610和第二初级掩模图案630的衬底的整个表面。引导层650可以提供引导图案，所述引导图案限定当嵌段共聚物(BCP)层在随后的工艺中被相分离时产生的一个或多个聚合物畴的位置。引导层650可以是相对于初级掩模图案601具有刻蚀选择性的绝缘层。例如，引导层650可以由氧化硅层形成，诸如具有大约200埃的厚度的超低温氧化物(ULTO)层。ULTO材料可以具有优良的均匀性特性。因而，当引导层650是ULTO层时，引导层650可以均匀地覆盖包括第一初级掩模图案610和第二初级掩模图案630的衬底的顶表面。
参见图7和图8，引导层650可以被各向异性地刻蚀，以形成设置在第一初级掩模图案610的侧壁上的第一引导元件651、和设置在第二初级掩模图案630的侧壁上的第二引导元件653。在第一引导元件651形成在第一初级掩模图案610的侧壁上的一个实施例中，由第一引导元件651包围的每个第一开口911的宽度可以小于每个开口910的宽度。
每个第一引导元件651可以具有圆柱形形状，提供由此包围的第一开口911。当从诸如图7的平面图中俯视时，第一引导元件651可以被排列使得以沿着行方向或列方向排列的相邻的第一引导元件651之间的第一距离D1小于沿着对角线排列的第一引导元件651之间的第二距离D2。行方向和列方向可以相对于密集区和稀疏区之间的边界来限定，或者相对于所得的半导体器件的一个或多个边沿来限定。例如，在半导体衬底具有矩形形状的一个实施例中，列方向可以与矩形的两个相对侧平行，而行方向与列方向垂直。对角线方向可以是相对于行方向和列方向对角线。
如上所述，由于第一引导元件651的存在，所以每个第一开口911的尺寸会小于每个开口910的尺寸。因而，当在随后的工艺中嵌段共聚物(BCP)层被相分离时，包括不同的聚合物嵌段的两个分离的聚合物畴的相分离由于第一开口911相对小的尺寸而可以在第一开口911内部被禁止。
在一个实施例中，设置在沿着对角线排列的第一引导元件651之间的BCP层的部分可以比设置在沿着行方向或列方向相邻的引导元件之间的BCP层的部分更容易被相分离。即，因为第二距离D2比第一距离D1大，所以沿着对角线排列的第一引导元件651之间的BCP层的部分可以更容易地被相分离。相反地，由于第一距离D1比第二距离D2小，所以沿着行或列排列的第一引导元件651之间的BCP层的相分离相对于对角线方向会受到限制。因此，在一些实施例中，根据位置的BCP层的相分离可以通过调整第一距离D1和第二距离D2以及构成BCP层的两个不同的聚合物嵌段之间的体积比来控制。
第二引导元件653可以形成在第二初级掩模图案630的侧壁上，如以上所述。因而，包括隔离图案930和第二引导元件653的隔离图案931的宽度可以比隔离图案930的宽度大。
再次参见图7和图8，可以利用第一初级掩模图案610和第二初级掩模图案630以及第一引导元件651和第二引导元件653作为刻蚀掩模来刻蚀硬掩模层500，由此在密集区中形成第一硬掩模图案510，并且在稀疏区中形成第二硬掩模图案530。第一硬掩模图案510可以与第一初级掩模图案610和第一引导元件651对准，并且可以提供由此包围的第一开口911。第二硬掩模图案530可以与构成隔离图案931的第二初级掩模图案630和第二引导元件653对准。在硬掩模层500被刻蚀的同时，可以去除在初级掩模图案610和630上的盖层700，以暴露出第一初级掩模图案610和第二初级掩模图案630的顶表面。
参见图9和图10，第一初级掩模图案610和第二初级掩模图案630可以被去除。结果，凹面区950可以形成在具有圆柱形形状的第一引导元件651之间。凹面区950可以提供空间，在该空间中BCP层的两个不同的聚合物成分被相分离成两个不同的畴。然而，由于相比于凹面区950的空间每个第一开口911具有窄小的空间，所以BCP层的两个不同的聚合物成分的相分离在第一开口911中会被限制。因而，第一引导元件651可以用作引导BCP的相分离的引导图案。第二硬掩模图案530可以用作刻蚀掩模以限定呈现在最终的半导体器件中的结构的形状。因此，在制造工艺中，隔离图案931可以形成在上层上并且被转移至下层。
参见图11和图12，阻挡层670可以被形成为覆盖和保护实质提供隔离图案931的第二硬掩模图案530。在一个实施例中，高温SOC层671可以被形成在密集区和稀疏区二者中。随后，诸如具有大约200埃的厚度的USG层的氧化硅层673可以形成在高温SOC层671上。氧化硅层673和高温SOC层671可以被图案化以去除设置在密集区之上的部分，由此形成覆盖稀疏区而暴露出密集区的阻挡层670。
参见图13和图14，包括阻挡层670的衬底可以用具有液相的BCP材料涂覆，以在密集区中形成BCP层1000，并且在稀疏区中形成BCP层1005。结果，由第一引导元件651包围的第一开口911和位于第一开口911的外部的凹面区950可以用BCP层1000被填充。BCP层1000可以通过用包括两种或更多种聚合物的共聚物(诸如聚苯乙烯-聚甲基丙烯酸甲酯(PS-PMMA)共聚物材料)或硅基共聚物(诸如聚苯乙烯-聚二甲基硅氧烷(含硅的PS-PDMS))涂覆半导体来形成。
在一些实施例中，BCP层1000可以包括聚苯乙烯(PS)嵌段和聚甲基丙烯酸甲酯(PMMA)嵌段，并且PS嵌段与PMMA嵌段的体积比可以是大约7:3。在一个实施例中，聚合物嵌段在一定的刻蚀条件下相对于彼此具有高刻蚀选择性，使得去除第一聚合物嵌段的畴的刻蚀工艺不去除第二聚合物嵌段的畴。BCP材料中的聚合物具有不同的化学结构，导致不同的属性。聚合物嵌段之间不同的诸如溶解度的属性可以有助于BCP对在液态或固态下的热相分离和选择性溶解的敏感性，以形成自组装的结构。
当由两个不同的聚合物嵌段构成的BCP层在衬底上自组装时，所得的自组装结构可以具有三维立方体形状、三维双螺旋线形状、二维的六角堆积柱(hexagonal packedcolumn)形状或二维薄片形状。影响BCP层的形状的因子包括聚合物嵌段之间的体积比、相分离的退火温度以及构成BCP层的聚合物嵌段的分子尺寸。在各种自组装结构中的每个聚合物嵌段的尺寸可以与相应的聚合物嵌段的分子数目(MN)成比例。第一硬掩模图案510可以用作中性层(neutral layer)，以将BCP层1000中的聚合物嵌段对准。
在一些实施例中，BCP层1000可以由如下形成：聚丁二烯-聚甲基丙烯酸丁酯共聚物、聚丁二烯-聚二甲基硅氧烷共聚物、聚丁二烯-聚甲基丙烯酸甲酯共聚物、聚丁二烯-聚乙烯基吡啶共聚物、聚丙烯酸丁酯-聚甲基丙烯酸甲酯共聚物、聚丙烯酸丁酯-聚乙烯基吡啶共聚物、聚异戊二烯-聚乙烯基吡啶共聚物、聚异戊二烯-聚甲基丙烯酸甲酯共聚物、聚丙烯酸己酯-聚乙烯基吡啶共聚物、聚异丁烯-聚甲基丙烯酸丁酯共聚物、聚异丁烯-聚甲基丙烯酸甲酯共聚物、聚异丁烯-聚甲基丙烯酸丁酯共聚物、聚异丁烯-聚二甲基硅氧烷共聚物、聚甲基丙烯酸丁酯-聚丙烯酸丁酯共聚物、聚丁烯-聚甲基丙烯酸甲酯(polyethylethylene-polymethylmethacrylate)共聚物、聚苯乙烯-聚甲基丙烯酸丁酯共聚物、聚苯乙烯-聚丁二烯共聚物、聚苯乙烯-聚异戊二烯共聚物、聚苯乙烯-聚二甲基硅氧烷共聚物、聚苯乙烯-聚乙烯基吡啶共聚物、聚丁烯-聚乙烯基吡啶共聚物、聚乙烯-聚乙烯基吡啶共聚物、聚乙烯基吡啶-聚甲基丙烯酸甲酯共聚物、聚氧化乙烯-聚异戊二烯共聚物、聚氧化乙烯-聚丁二烯共聚物、聚氧化乙烯-聚苯乙烯共聚物、聚氧化乙烯-聚甲基丙烯酸甲酯共聚物、聚氧化乙烯-聚二甲基硅氧烷共聚物、或者聚苯乙烯-聚氧化乙烯(polystyrene-polyethyleneoxide co-polymer)共聚物。
BCP层1000可以被相分离以形成第一畴1001和由第一畴1001包围的第二畴1003。BCP层1000的相分离可以通过如下来实现：在超过BCP层100的玻璃化转变温度Tg的温度下将BCP层1000退火，以重新排列和对准BCP层1000的聚合物嵌段。例如，BCP层1000可以在大约100摄氏度至大约190摄氏度的温度下被退火大约1小时至大约24小时，以重新排列和对准BCP层1000中的聚合物嵌段。退火时间和温度可以根据特定的BCP材料来变化。
再次参见图13和图14，在BCP层1000被相分离之后，第一畴1001和由第一畴1001包围的第二畴1003可以形成在凹面区950中。具体地，如上所讨论的，因为平面图中沿着对角线排列的相邻的第一引导元件651之间的距离比沿着行方向和列方向的相邻的第一引导元件651之间的距离大，所以聚合物嵌段中的一种可以被分离到第一引导元件651之间的对角线上多个位置。换言之，相对于连接彼此最邻近的四个直角排列的第一引导元件651的四角形，BCP层的一个相可以分离到在四角形的中心的空间，其中第一引导元件651之间的距离最大。该四角形也可以被描述成具有沿着列方向的相邻的第一引导元件651的两个相邻对之间的线的边、和沿着行方向的相邻的第一引导元件651的同一两个相邻对之间的线的边。
相反地，BCP层1000在第一开口911中不可以被相分离，使得BCP材料的第一开口911中的部分可以包括彼此缠结的两个聚合物相。在另一个实施例中，仅一个畴(诸如第一畴1001)被设置在第一开口911中。类似地，BCP层的两个相都可以存在于沿着行方向或者列方向彼此相邻的引导元件651之间，或者仅一个畴(诸如第一畴1001)可以存在于所述空间中。尽管图14说明了暴露出第一引导元件651的顶表面的一个实例，但是实施例不限制于此。例如，第一引导元件651的顶表面可以用BCP层1000来覆盖。如上所述，在一个实施例中，每个第一开口911可以仅用第一畴1001来填充，并且每个凹面区950可以用通过BCP层1000的相分离产生的第一畴1001和第二畴1003二者来填充。即，第二畴1003可以形成在沿着平面图中的对角线排列的第一引导元件651之间的凹面区950中。
第二畴1003可以基于BCP层1000的聚合物嵌段(例如，PMMA成分)的相对含量而形成在凹面区与950的中心部分中。在一些实施例中，如果由第一引导元件651的阵列中的三个相邻的第一引导元件651包围的凹面区具有用于BCP层1000的相分离的充足空间，第二畴1003可以形成在由三个相邻的第一引导元件651限定的凹面区中。第二畴1003可以被第一畴1001彼此分开，如图13所示。在一些实施例中，第一畴1001可以包括从BCP层1000中相分离的PS嵌段，并且第二畴1003可以包括从BCP层1000中相分离的PMMA嵌段。
在密集区中的BCP层1000被相分离以形成第一畴1001和第二畴1003的同时，阻挡层670上的BCP层1005也可以被相分离。然而，阻挡层670可以防止在稀疏区中通过BCP层1005的相分离形成的几何图案被转移至下层。即，第二硬掩模图案530因为阻挡层670的存在而可以免于BCP层的直接自组装。
参见图15和图16，第二畴1003可以被去除以在密集区中形成第二开口915。在一个实施例中，第二开口915可以通过选择性去除由BCP层1000的相分离产生的PMMA嵌段来形成。在一个实施例中，也可以去除在阻挡层670上的BCP层1005。
在去除第二畴1003之后，可以利用第一畴1001作为刻蚀掩模来刻蚀第一硬掩模图案510的暴露出的部分515。结果，第二开口915可以被延伸以穿过第一硬掩模图案510，由此形成提供第二开口915的第一硬掩模图案511。因而，如在图15的平面图中看出的，第一开口911和第二开口915可以沿着对角线交替地且重复地排列。第一开口911和第二开口915的组合可以被称作为开口917。
尽管利用BCP层1000的相分离来形成第二开口915，但是第二硬掩模图案530由于阻挡层670(例如，高温SOC层671)的存在而仍可以保持他们的原始形状。在去除第一硬掩模图案510的部分以形成穿过第一硬掩模图案511的第二开口915的刻蚀工艺中，也可以去除阻挡层670的USG层673，但是高温SOC层671仍可以保持。因而，第二硬掩模图案530仍可以保持他们的原始形状，即使第一硬掩模图案510的部分被刻蚀以形成第二开口915。
参见图17和图18，剩余的第一畴1001和高温SOC层671可以被去除以暴露出第一硬掩模图案511的限定开口917(包括第一开口911和914)的部分和第二硬掩模图案530的与隔离图案931的形状相对应的部分。在各种实施例中，在第一畴1001和高温SOC层671的去除期间引导元件651和653可以被去除、或者可以保持。在引导元件651和563在第一畴1001和高温SOC层671的去除期间保持的一个实施例中，引导元件651和653可以在随后的刻蚀工艺中被去除。
参见图19和图20，可以利用第一硬掩模图案511和第二硬掩模图案530作为刻蚀掩模来刻蚀第二刻蚀掩模层400，由此形成第二刻蚀掩模图案401。在稀疏区中的第二刻蚀掩模图案401可以对应于隔离图案931，而在密集区中的第二刻蚀掩模图案401可以限定开口917。尽管在附图中未示出，但是可以利用第二刻蚀掩模图案401作为刻蚀掩模来刻蚀第一刻蚀掩模层300以形成第一刻蚀掩模图案，并且刻蚀目标层200可以利用第一刻蚀掩模图案作为刻蚀掩模来被刻蚀以将开口917和隔离图案931的图案图像转移至刻蚀目标层200。结果，与开口917相对应的孔可以形成在密集区的刻蚀目标层200中，而与隔离图案931相对应的图案可以形成在稀疏区的刻蚀目标层200中。
可以利用与开口917相对应的孔的制造方法来形成各种半导体器件的接触孔。例如，在以上实施例中描述的工艺可以用于DRAM器件的储存节点接触孔阵列或者ReRAM器件的下电极接触孔阵列的形成。与隔离图案931相对应的形成在稀疏区中的图案可以用于形成各种导电互连线或者各种导电焊盘。
根据以上所述的实施例，可以利用嵌段共聚物(BCP)层的相分离技术在大尺寸的衬底上容易地制造纳米级结构或纳米结构。纳米级结构可以用于极化板的制造、或者反射式液晶显示(LCD)单元的反射透镜的形成。纳米结构也可以用于分离的极化板的制造以及包括显示板的极化部分的形成。例如，纳米结构可以用于包括薄膜晶体管的阵列衬底的制造中或者用在用于在滤色镜衬底上直接形成极化部分的工艺中。另外，纳米结构可以用在用于制造如下对象的模制工艺中：纳米线晶体管或存储器、用于图案化纳米级互连的电子/电气部件、太阳能电池和燃料电池的催化剂、刻蚀掩模、有机发光二极管(OLED)以及气体传感器。
根据前述实施例的方法和由此形成的结构可以用于制造集成电路(IC)芯片。IC芯片可以采用未加工的晶片的形式、裸片的形式、或者封装体的形式被供应至用户。IC芯片也可以采用单封装体的形式、或者采用多芯片封装体的形式供应。IC芯片可以被集成在中间产品(诸如母板)或成品中以构成信号处理器件。成品可以包括玩具、低端应用产品，或诸如计算机的高端应用产品。例如，成品可以包括显示单元、键盘或中央处理单元(CPU)。
尽管已经参照具体的实施例特定地示出并描述了本公开的实施例，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种制造纳米级结构的方法，所述方法包括以下步骤：
在硬掩模层上形成限定第一开口的第一初级掩模图案、和提供隔离图案的第二初级掩模图案；
在所述第一开口的侧壁上形成第一引导元件，并且在第二初级掩模图案的侧壁上形成第二引导元件；
利用所述第一引导元件和所述第二引导元件以及所述第一初级掩模图案和所述第二初级掩模图案作为刻蚀掩模来刻蚀所述硬掩模层，以形成所述第一开口延伸于其中的第一硬掩模图案、和具有所述隔离图案的形状的第二硬掩模图案；
去除所述第一初级掩模图案和所述第二初级掩模图案；
形成覆盖所述第二硬掩模图案的阻挡层；
形成嵌段共聚物层，所述嵌段共聚物层填充具有由所述第一引导元件限定的侧壁的所述第一开口和在所述第一引导元件之间的空间；以及
将所述嵌段共聚物层相分离，以在所述第一引导元件之间的空间中形成第一畴和第二畴。
技术方案2.如技术方案1所述的方法，还包括以下步骤：
去除所述第二畴以暴露出所述第一硬掩模图案的部分；以及
刻蚀所述第一硬掩模图案的暴露出的部分以在所述第一开口之间形成第二开口。
技术方案3.如技术方案1所述的方法，其中，每个所述第一开口具有孔形。
技术方案4.如技术方案1所述的方法，
其中，每个所述第一开口具有孔形，以及
其中，每个所述第一开口具有大体相同的尺寸，并且所述第一开口以预定的节距规则地排列。
技术方案5.如技术方案1所述的方法，
其中，每个所述第一开口具有沟槽线形状或者凹槽线形状，以及
其中，每个所述第一开口具有大体相同的尺寸，并且所述第一开口以预定的节距规则地排列。
技术方案6.如技术方案1所述的方法，
其中，所述隔离图案以比所述第一开口之间的距离大的距离彼此间隔开，以及
其中，所述隔离图案具有隔离线形状。
技术方案7.如技术方案1所述的方法，其中，所述第一初级掩模图案和所述第二初级掩模图案利用单个图案化步骤来同时形成。
技术方案8.如技术方案1所述的方法，其中，所述第一初级掩模图案和所述第二初级掩模图案利用单个光刻步骤来形成，所述单个光刻步骤用单个光掩模和单个刻蚀步骤来执行。
技术方案9.如技术方案1所述的方法，其中，形成所述第一初级掩模图案和所述第二初级掩模图案的步骤包括：
在所述硬掩模层上形成初级掩模层；
在所述初级掩模层上形成光刻胶层；
形成限定所述第一开口和所述隔离图案的光刻胶图案；以及
利用所述光刻胶图案作为刻蚀掩模来刻蚀所述初级掩模层。
技术方案10.如技术方案1所述的方法，其中，所述第一初级掩模图案和所述第二初级掩模图案包括旋涂碳层。
技术方案11.如技术方案1所述的方法，其中，形成所述第一引导元件和所述第二引导元件的步骤包括以下步骤：
形成覆盖所述第一初级掩模图案和所述第二初级掩模图案的引导层；以及
各向异性地刻蚀所述引导层，以在所述第一开口的侧壁上和在所述第二初级掩模图案的侧壁上形成间隔件。
技术方案12.如技术方案1所述的方法，
其中，所述第一引导元件被排列成使得：按照平面图，沿着对角线排列的所述第一引导元件之间的距离大于沿着行方向或列方向排列的所述第一引导元件之间的距离；以及
其中，所述第二畴形成在沿着所述对角线排列的所述第一引导元件之间的空间的中心部分。
技术方案13.如技术方案12所述的方法，其中，每个所述第一引导元件具有限定所述第一开口的上部的圆柱形形状，以及
其中，所述第一开口具有孔形。
技术方案14.如技术方案13所述的方法，其中，每个所述第二畴位于由三个相邻的第一引导元件限定的三角形的中心部分、或者由四个相邻的第一引导元件限定的四角形的中心部分。
技术方案15.一种制造纳米级结构的方法，所述方法包括以下步骤：
提供限定第一开口的下部的第一硬掩模图案、设置在所述第一硬掩模图案上并且与所述第一开口对准的第一引导元件、以及与隔离图案相对应的第二硬掩模图案；
形成覆盖所述第二硬掩模图案的阻挡层；
形成填充所述第一开口以及在所述第一引导元件之间的空间的嵌段共聚物层；以及
将所述嵌段共聚物层相分离，以在所述第一引导元件之间的空间中形成第一畴和第二畴。
技术方案16.如技术方案15所述的方法，还包括以下步骤：
去除所述第二畴以暴露出所述第一硬掩模图案的部分；以及
刻蚀所述第一硬掩模图案的暴露出的部分以形成位于所述第一开口之间的第二开口。
技术方案17.如技术方案15所述的方法，
其中，所述隔离图案以比所述第一开口之间的距离大的距离彼此间隔开，以及
其中，所述隔离图案具有隔离线形状。
技术方案18.如技术方案15所述的方法，
其中，所述第一引导元件被排列成使得：按照平面图，沿着对角线排列的所述第一引导元件之间的距离大于沿着行方向或列方向排列的所述第一引导元件之间的距离；以及
其中，所述第二畴形成在沿着所述对角线排列的所述第一引导元件之间的空间的中心部分。
技术方案19.如技术方案18所述的方法，其中，每个所述第一引导元件具有限定所述第一开口的部分的圆柱形形状，以及
其中，所述第一开口具有孔形。
技术方案20.一种制造纳米级结构的方法，所述方法包括以下步骤：
在密集区中提供限定第一开口的下部的第一硬掩模图案；
在所述第一硬掩模图案上提供第一引导元件，所述引导元件限定所述第一开口的上部；
在稀疏区中提供第二硬掩模图案，每个第二硬掩模图案与隔离图案相对应；
在所述稀疏区中形成覆盖所述第二硬掩模图案的阻挡层；以及
利用嵌段共聚物层的相分离在所述密集区中形成第一畴和第二畴。

Claims (10)

1.一种制造纳米级结构的方法，所述方法包括以下步骤：
在硬掩模层上形成限定第一开口的第一初级掩模图案、和提供隔离图案的第二初级掩模图案；
在所述第一开口的侧壁上形成第一引导元件，并且在第二初级掩模图案的侧壁上形成第二引导元件；
利用所述第一引导元件和所述第二引导元件以及所述第一初级掩模图案和所述第二初级掩模图案作为刻蚀掩模来刻蚀所述硬掩模层，以形成所述第一开口延伸于其中的第一硬掩模图案、和具有所述隔离图案的形状的第二硬掩模图案；
去除所述第一初级掩模图案和所述第二初级掩模图案；
形成覆盖所述第二硬掩模图案的阻挡层；
形成嵌段共聚物层，所述嵌段共聚物层填充具有由所述第一引导元件限定的侧壁的所述第一开口和在所述第一引导元件之间的空间；以及
将所述嵌段共聚物层相分离，以在所述第一引导元件之间的空间中形成第一畴和第二畴。
2.如权利要求1所述的方法，还包括以下步骤：
去除所述第二畴以暴露出所述第一硬掩模图案的部分；以及
刻蚀所述第一硬掩模图案的暴露出的部分以在所述第一开口之间形成第二开口。
3.如权利要求1所述的方法，其中，每个所述第一开口具有孔形。
4.如权利要求1所述的方法，
其中，每个所述第一开口具有孔形，以及
其中，每个所述第一开口具有大体相同的尺寸，并且所述第一开口以预定的节距规则地排列。
5.如权利要求1所述的方法，
其中，每个所述第一开口具有沟槽线形状或者凹槽线形状，以及
其中，每个所述第一开口具有大体相同的尺寸，并且所述第一开口以预定的节距规则地排列。
6.如权利要求1所述的方法，
其中，所述隔离图案以比所述第一开口之间的距离大的距离彼此间隔开，以及
其中，所述隔离图案具有隔离线形状。
7.如权利要求1所述的方法，其中，所述第一初级掩模图案和所述第二初级掩模图案利用单个图案化步骤来同时形成。
8.如权利要求1所述的方法，其中，所述第一初级掩模图案和所述第二初级掩模图案利用单个光刻步骤来形成，所述单个光刻步骤用单个光掩模和单个刻蚀步骤来执行。
9.一种制造纳米级结构的方法，所述方法包括以下步骤：
提供限定第一开口的下部的第一硬掩模图案、设置在所述第一硬掩模图案上并且与所述第一开口对准的第一引导元件、以及与隔离图案相对应的第二硬掩模图案；
形成覆盖所述第二硬掩模图案的阻挡层；
形成填充所述第一开口以及在所述第一引导元件之间的空间的嵌段共聚物层；以及
将所述嵌段共聚物层相分离，以在所述第一引导元件之间的空间中形成第一畴和第二畴。
10.一种制造纳米级结构的方法，所述方法包括以下步骤：
在密集区中提供限定第一开口的下部的第一硬掩模图案；
在所述第一硬掩模图案上提供第一引导元件，所述引导元件限定所述第一开口的上部；
在稀疏区中提供第二硬掩模图案，每个第二硬掩模图案与隔离图案相对应；
在所述稀疏区中形成覆盖所述第二硬掩模图案的阻挡层；以及
利用嵌段共聚物层的相分离在所述密集区中形成第一畴和第二畴。
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