WO2022142226A1 - 半导体结构制作方法及半导体结构 - Google Patents

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WO2022142226A1
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pattern transfer
layer
transfer layer
hole
isolation
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PCT/CN2021/103720
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English (en)
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曹新满
刘忠明
夏军
白世杰
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Definitions

  • Embodiments of the present application relate to the technical field of semiconductor manufacturing, and in particular, to a method for fabricating a semiconductor structure and a semiconductor structure.
  • the dynamic random access memory includes a storage unit, the storage unit includes a transistor structure, and a capacitor structure electrically connected to the transistor structure, and data in the capacitor structure can be read or written into the capacitor structure through the transistor structure.
  • the transistor structure is disposed in the substrate, and the transistor structure is connected with the capacitor structure through the contact pad structure disposed on the substrate.
  • a conductive layer is formed on the substrate, and then a first pattern transfer layer and a first mask layer are formed in sequence, and the first mask layer is provided with a first groove pattern extending along the first direction, so as to The first mask layer is a mask to etch the first pattern transfer layer to form a first trench on the first pattern transfer layer; then a second pattern transfer layer and a second mask layer are formed on the first pattern transfer layer,
  • the second mask layer is provided with a second groove pattern extending along the second direction, the first direction and the second direction have a certain angle, and the second mask layer is used as a mask to etch the first pattern transfer layer to
  • a second trench is formed on the first pattern transfer layer, the first trench and the second trench are surrounded by an etching area, and the conductive layer corresponding to the etching area is removed to form a contact pad structure on the conductive layer
  • the second pattern transfer layer needs to be formed by means of spin-on hardmask (SOH).
  • SOH spin-on hardmask
  • the transfer layer is filled in the first trench. Due to the large volume of the first trench, the thickness of the second pattern transfer layer covering the first pattern transfer layer is small; resulting in the second pattern transfer layer corresponding to the edge region of the substrate The thickness difference of the second pattern transfer layer corresponding to the core region is large, which will affect the subsequent process.
  • An embodiment of the present application provides a method for fabricating a semiconductor structure, including: providing a substrate, the substrate includes a core region and an edge region located at the periphery of the core region, and a conductive layer is formed on the substrate;
  • a first mask layer having a plurality of first hole-shaped patterns arranged at intervals is formed on the first pattern transfer layer, and the first pattern transfer layer is etched by using the first mask layer as a mask to form the first hole;
  • first isolation layer covering at least the sidewall of the first hole
  • the second pattern transfer layer filling the first holes and covering at least the first isolation layer
  • a second mask layer having a plurality of second hole-shaped patterns arranged at intervals is formed on the second pattern transfer layer, and the projection of each of the second hole-shaped patterns on the substrate is located adjacent to the between projections of the first hole on the substrate;
  • the second mask layer as a mask to etch the first pattern transfer layer to form a second hole, the second hole having the same aperture size as the first hole;
  • a third pattern transfer layer is formed, and the third pattern transfer layer fills the second holes.
  • Embodiments of the present application further provide a semiconductor structure, which is fabricated and formed by the above method, including a substrate and a contact pad structure formed on the substrate, one end of the contact pad structure is connected to a transistor in the substrate The structure is connected, and the other end of the contact pad structure is used to connect the capacitor structure.
  • a substrate includes a core region and an edge region located at the periphery of the core region, a conductive layer is disposed on the substrate; a first pattern transfer layer is formed on the conductive layer; A first mask layer with a plurality of first hole-shaped patterns arranged at intervals is formed on the transfer layer, and the first pattern transfer layer is etched by using the first mask layer as a mask to form a first hole; after that, a first isolation layer is formed , the first isolation layer at least covers the sidewall of the first hole; then, a second pattern transfer layer is formed, the second pattern transfer layer fills the first hole and at least covers the first isolation layer; a second mask layer with second hole-shaped patterns arranged at intervals, the projection of each second hole-shaped pattern on the substrate is located between the projections of the first holes on the substrate; the second mask layer is used as a mask The film etches the first pattern transfer layer to form a second hole; then a second isolation layer
  • the first pattern transfer layer is provided with first holes, and when the second pattern transfer layer is formed by spin coating, the second pattern transfer layer filled in the first holes is less, and the first pattern transfer layer is located on the first pattern transfer layer.
  • FIG. 1 is a flowchart of a method for fabricating a semiconductor structure provided by an embodiment of the present application
  • FIG. 2 is a top view after forming a first mask layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • FIG. 3 is a cross-sectional view of a core region after forming a first mask layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 4 is the top view of Fig. 2;
  • FIG. 5 is a cross-sectional view of a rear edge region of a first mask layer formed in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 6 is the top view of Fig. 5;
  • FIG. 7 is a cross-sectional view of a core region after forming a first hole on a first pattern transfer layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 8 is the top view of Fig. 7;
  • FIG. 9 is a cross-sectional view of a rear edge region of a first hole formed on a first pattern transfer layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 10 is the top view of Fig. 9;
  • FIG. 11 is a cross-sectional view of a core region after forming a first isolation layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 12 is the top view of Fig. 11;
  • FIG. 13 is a cross-sectional view of forming a rear edge region of a first isolation layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 14 is the top view of Fig. 13;
  • 15 is a cross-sectional view of the core region after removing part of the first isolation layer in the method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 16 is the top view of Fig. 15;
  • 17 is a cross-sectional view of a rear edge region of a part of the first isolation layer removed in the method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 18 is the top view of Fig. 17;
  • FIG. 19 is a schematic diagram after forming a second pattern transfer layer in the method for fabricating a semiconductor structure provided by an embodiment of the present application.
  • FIG. 20 is a cross-sectional view of a core region after forming a second pattern transfer layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 21 is the top view of Fig. 20;
  • FIG. 22 is a cross-sectional view of a rear edge region of a second pattern transfer layer formed in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 23 is the top view of Fig. 22;
  • FIG. 24 is a top view after forming a second mask layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • 25 is a cross-sectional view of a core region after forming a second mask layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 26 is the top view of Fig. 25;
  • FIG. 27 is a cross-sectional view of a rear edge region of a second mask layer formed in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Figure 28 is a top view of Figure 27;
  • 29 is a cross-sectional view of a core region after forming a second hole in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 30 is the top view of Fig. 29;
  • FIG. 31 is a cross-sectional view of a rear edge region of a second hole formed in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 32 is the top view of Fig. 31;
  • FIG. 33 is a cross-sectional view of a core region after forming a second isolation layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 34 is the top view of Fig. 33;
  • 35 is a cross-sectional view of forming a rear edge region of a second isolation layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Figure 36 is the top view of Figure 35;
  • FIG. 37 is a cross-sectional view of a core region after forming a third pattern transfer layer in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Figure 38 is a top view of Figure 37;
  • 39 is a cross-sectional view of a rear edge region of a third pattern transfer layer formed in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 40 is the top view of Fig. 39;
  • 41 is a cross-sectional view of the core region after removing the second isolation layer located on the upper surface of the second pattern transfer layer in the semiconductor structure fabrication method provided by the embodiment of the present application;
  • Fig. 42 is the top view of Fig. 41;
  • 43 is a cross-sectional view of removing the rear edge region of the second isolation layer located on the upper surface of the second pattern transfer layer in the semiconductor structure fabrication method provided by the embodiment of the present application;
  • Fig. 44 is the top view of Fig. 43;
  • 45 is a cross-sectional view of a core region after a pad structure is formed in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • Fig. 46 is the top view of Fig. 45;
  • FIG. 47 is a cross-sectional view of a rear edge region of a pad structure formed in a method for fabricating a semiconductor structure provided by an embodiment of the present application;
  • FIG. 48 is a top view of FIG. 47 .
  • 401 The first hole pattern
  • 402 The first groove pattern
  • 70 the second mask layer
  • 701 the second hole pattern
  • 702 the third hole-shaped pattern
  • 80 the second pattern transfer layer
  • the dynamic random access memory includes a storage unit, the storage unit includes a transistor structure, and a capacitor structure electrically connected to the transistor structure, and data in the capacitor structure can be read or written into the capacitor structure through the transistor structure.
  • the transistor structure is disposed in the substrate, and the transistor structure is connected to the capacitor structure through the contact pad structure disposed on the substrate.
  • a conductive layer is formed on the substrate, and then a first pattern transfer layer and a first mask layer are formed in sequence, and the first mask layer is provided with a first groove pattern extending along the first direction, so as to The first mask layer is a mask to etch the first pattern transfer layer to form a first trench on the first pattern transfer layer; then a second pattern transfer layer and a second mask layer are formed on the first pattern transfer layer,
  • the second mask layer is provided with a second groove pattern extending along the second direction, the first direction and the second direction have a certain angle, and the second mask layer is used as a mask to etch the first pattern transfer layer to
  • a second trench is formed on the first pattern transfer layer, the first trench and the second trench are surrounded by an etching area, and the conductive layer corresponding to the etching area is removed to form a contact pad structure on the conductive layer.
  • the second pattern transfer layer needs to be formed by spin-on hardmask (SOH).
  • SOH spin-on hardmask
  • the liquid second pattern transfers The layer is filled in the first trench. Due to the large volume of the first trench, the thickness of the second pattern transfer layer covering the first pattern transfer layer is small; resulting in the thickness of the second pattern transfer layer corresponding to the edge region of the substrate The thickness difference of the second pattern transfer layer corresponding to the core region is relatively large, which will affect the subsequent process.
  • Embodiments of the present application provide a method for fabricating a semiconductor structure, by sequentially forming a first pattern transfer layer and a first mask layer on a conductive layer, wherein the first mask layer has a first hole pattern, and the first mask layer
  • the first pattern transfer layer is etched for the mask to form the first hole, and when the second pattern transfer layer is formed by spin coating on the first mask layer, the volume of the first hole is small, and the first hole is accommodated in the first hole.
  • the semiconductor structure in this embodiment may be a dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • the following will take the semiconductor structure as a dynamic random access memory as an example for introduction.
  • this embodiment does not limit this, and the semiconductor structure in this embodiment may also be other Structure.
  • the method for fabricating a semiconductor structure provided in this embodiment includes:
  • S101 Provide a substrate, the substrate includes a core region and an edge region located at the periphery of the core region, and a conductive layer is formed on the substrate.
  • the edge area 2 is located at the periphery of the core area 1, wherein the edge can be in contact with the core area 1, of course, there can also be a certain distance between the edge area 2 and the core area 1. Further, the edge region 2 can be arranged around the core region 1 , and of course the edge region 2 can also be located on one side of the core region 1 .
  • the material of the conductive layer 101 may include tungsten or the like. After the conductive layer 101 is formed, the conductive layer 101 covers the entire substrate 10 , that is, the conductive layer 101 covers the edge region 2 and the core region 1 .
  • the conductive layer 101 after forming the conductive layer 101, it further includes:
  • the material of the first pattern transfer layer 30 may include carbon.
  • the first pattern transfer layer 30 before forming the first pattern transfer layer 30, it further includes: forming a hard mask 20 on the conductive layer 101, and the hard mask 20 may be a single-layer structure or a multi-layer structure; In the implementation of the multi-layer structure, the hard mask 20 may include an amorphous carbon layer, an oxide layer and a carbon layer that are sequentially stacked on the conductive layer 101 .
  • the method before forming the first pattern transfer layer 30 , the method further includes: forming a final pattern transfer layer 50 on the conductive layer 101 .
  • the final pattern transfer layer 50 can serve as an etch stop layer for subsequent etching steps, and can also protect the conductive layer 101 .
  • the material of the final pattern transfer layer 50 may include silicon oxynitride or the like.
  • the first pattern transfer layer 30 after forming the first pattern transfer layer 30, it further includes:
  • a first hole pattern 401 is provided in a region of the first mask layer 40 corresponding to the core region 1 , and a region of the first mask layer 40 corresponding to the edge region 2
  • a plurality of first groove patterns 402 are also provided, the first groove patterns 402 extend in a direction away from the core region 1, and the plurality of first groove patterns 402 are arranged in parallel and spaced apart; the first mask layer 40 is the While the mask is etching the first pattern transfer layer 30 , a first trench 302 is formed in the region of the first pattern transfer layer 30 corresponding to the edge region 2 .
  • the first pattern transfer layer 30 may be etched by dry etching or wet etching, which is not limited in this embodiment.
  • the first hole 301 after forming the first hole 301, it includes:
  • the material of the first isolation layer 60 may include oxides such as silicon oxide.
  • the first isolation layer 60 may cover the bottom wall, the side wall of the first hole 301 and the upper surface of the first pattern transfer layer 30 .
  • the first isolation layer 60 also covers at least the sidewalls of the first trenches 302;
  • the first isolation layer 60 may cover the bottom and sidewalls of the first trench 302 and the upper surface of the first pattern transfer layer 30 corresponding to the edge region 2 .
  • the first isolation layer 60 after the first isolation layer 60 is formed, it further includes:
  • S105 forming a second pattern transfer layer, the second pattern transfer layer filling the first holes and covering at least the first isolation layer.
  • the material of the second pattern transfer layer 80 may include carbon.
  • the second pattern transfer layer 80 can be formed by spin coating; since the pattern set in the core region 1 of the first pattern transfer layer 30 is the first hole 301, the volume of the first hole 301 is relatively small, and the second pattern transfer layer is formed after the second pattern transfer layer 30 is formed. layer 80, there are many second pattern transfer layers 80 on the first pattern transfer layer 30, which can reduce the layer thickness difference between the core degree and the second pattern transfer layer 80 corresponding to the edge region 2 (the thickness difference in FIG. 19 ). d), so as not to affect the subsequent process.
  • the second pattern transfer layer 80 also fills the first trenches 302 .
  • the width dimension of the second pattern transfer layer 80 filling the first trench 302 is the same as the width dimension of the first pattern transfer layer 30 remaining in the corresponding edge region 2 after the first trench 302 is formed. With this arrangement, the dimensional accuracy of the second pattern transfer layer 80 can be improved.
  • the first isolation layer 60 covers the upper surface of the first pattern transfer layer 30 , the sidewalls and bottom walls of the first hole 301 , and the sidewalls and bottom walls of the first trench 302 to form the second Before the pattern transfer layer 80 , the method further includes: removing part of the first isolation layer 60 located on the upper surface of the first pattern transfer layer 30 , the bottom wall of the first hole 301 and the bottom wall of the first trench 302 , leaving the first isolation layer 60 located in the first hole 301 sidewalls of the first isolation layer 60 and portions of the sidewalls of the first trench 302 .
  • a part of the first isolation layer 60 may be removed by dry etching or wet etching. Further, while part of the first isolation layer 60 is removed, the first pattern transfer layer 30 close to the upper surface may be removed.
  • the first isolation layer 60 covers the upper surface of the first pattern transfer layer 30 , the sidewalls and bottom walls of the first hole 301 , and the sidewalls and bottom walls of the first trench 302 .
  • part of the first isolation layer 60 located on the upper surface of the first pattern transfer layer 30 is removed to remain on the sidewalls and bottom walls of the first hole 301 and the side of the first trench 302 A first isolation layer 60 on the wall and bottom wall (shown in Figures 15-18).
  • the second pattern transfer layer 80 after forming the second pattern transfer layer 80, it further includes:
  • a second hole-shaped pattern 701 may be formed on the second mask layer 70 by means of etching.
  • the second hole pattern 701 After forming the second hole pattern 701, it includes:
  • the formed second holes 303 are also located adjacent to each other. between the first holes 301 .
  • the projections of the first holes 301 and the second holes 303 on the substrate 10 are arranged in an array, and a row of the second holes 303 is arranged between every two adjacent rows of the first holes 301; A row of second holes 303 is disposed between the two rows of first holes 301 .
  • the aperture size of the first hole 301 and the second hole 303 are the same, which can improve the dimensional accuracy of the formed contact pad structure, thereby improving the performance of the fabricated semiconductor device.
  • the method for fabricating the semiconductor structure provided in this embodiment further includes:
  • a region corresponding to the core region 1 in the second mask layer 70 is provided with a second hole pattern 701 , and a region corresponding to the edge region 2 in the second mask layer 70 is provided There are a plurality of third hole-shaped patterns 702 , and the projection of the third hole-shaped patterns 702 on the first pattern transfer layer 30 or the second pattern transfer layer 80 is located on the adjacent first isolation layer 60 covering the sidewall of the first trench 302 between.
  • the first pattern transfer layer 30 is etched with the second mask layer 70 as a mask to form the second hole 303, the first pattern transfer layer 30 and the second pattern transfer layer In 80, the regions corresponding to the edge region 2 are etched to form third holes 304 corresponding to the third hole pattern 702, and the sidewalls of the third holes 304 are in contact with the adjacent first isolation layer 60; while the second isolation layer 801 is formed , the second isolation layer 801 also fills at least the third hole 304 .
  • a contact pad structure connected to the capacitor structure can be formed on the conductive layer in the core region 1; through the first isolation layer 60 and the second isolation layer in the edge region 2
  • the isolation layer 801 may have a contact pad structure with a certain pattern on the conductive layer 101 of the edge region 2 .
  • the method for fabricating the semiconductor structure provided in this embodiment further includes: after the second isolation layer 801 is formed:
  • the third pattern transfer layer 90 can support the second isolation layer 801 in the second hole 303 to prevent the second isolation layer 801 in the second hole 303 from falling off.
  • forming the second isolation layer 801 further includes: the second isolation layer 801 also covers the upper surface of the first pattern transfer layer 30 or the second pattern transfer layer 80 and the sidewalls and bottom walls of the second hole 303, and the second The isolation layer 801 fills the third hole 304 .
  • the third pattern transfer layer 90 Before forming the third pattern transfer layer 90, it further includes:
  • forming the third pattern transfer layer 90 further includes:
  • the third pattern transfer layer 90 fills the second holes 303 and also covers the upper surface of the first pattern transfer layer 30 , the upper surface of the second pattern transfer layer 80 , the upper surface of the first isolation layer 60 and the upper surface of the second isolation layer 801 surface; remove part of the third pattern transfer layer 90 located on the upper surface of the first pattern transfer layer 30, the upper surface of the second pattern transfer layer 80 and the upper surface of the first isolation layer 60 and the upper surface of the second isolation layer 801, at least The upper surface of the first isolation layer 60 and the upper surface of the second isolation layer 801 are exposed, and a portion of the third pattern transfer layer 90 located in the second hole 303 remains.
  • part of the third pattern transfer layer 90 may be removed by etching, and the third pattern transfer layer 90 in the second hole 303 is retained.
  • the third pattern transfer layer 90 can be formed by spin coating, which simplifies the manufacturing difficulty.
  • the volume of the second holes 303 is relatively small.
  • Part of the third pattern transfer layer 90 on the surface further includes: removing the second pattern transfer layer 80 and the second isolation layer 801 located on the upper part of the first isolation layer 60 .
  • the method for fabricating a semiconductor structure provided in this embodiment further includes, after the third pattern transfer layer 90 is formed:
  • the first isolation layer 60 and the second isolation layer 801 are removed by etching to form an isolation trench (not shown), and the conductive layer 101 is etched along the isolation trench;
  • the isolation trenches located in the core area 1 are surrounded by a plurality of reserved areas arranged in an array, and the isolation trenches located in the edge area 2 are surrounded by a certain reserved pattern; after the conductive layer 101 is etched along the isolation trenches, the reserved areas and The conductive layer 101 corresponding to the reserved pattern is reserved, and then a contact pad structure 102 for connecting with the capacitor structure is formed in the core region 1 , and the contact pad structure 102 formed in the edge region 2 is a connection line with a certain pattern.
  • the dimensional accuracy of the formed contact pad structure 102 is improved, thereby improving the performance of the semiconductor structure.
  • removing the first pattern transfer layer 30, the second pattern transfer layer 80 and the third pattern transfer layer 90 on the conductive layer 101 includes: etching the final pattern transfer layer 50 along the isolation trench using a self-aligned etching method, The first pattern transfer layer 30, the second pattern transfer layer 80 and the third pattern transfer layer 90 are simultaneously removed. This arrangement simplifies the fabrication steps of the semiconductor structure and improves the fabrication speed.
  • etching the conductive layer 101 along the isolation trench includes: etching the conductive layer 101 using the etched final pattern transfer layer 50 as a mask. The pattern is first transferred to the final pattern transfer layer 50 , and then the conductive layer 101 is etched using the final pattern transfer layer 50 as a mask, thereby improving the dimensional accuracy of the formed contact pad structure 102 .
  • a substrate 10 includes a core region 1 and an edge region 2 located at the periphery of the core region 1 , a conductive layer 101 is provided on the substrate 10 , and a first pattern transfer layer 30 is formed on the conductive layer 101 ; On the first pattern transfer layer 30, a first mask layer 40 having a plurality of spaced first hole-shaped patterns 401 is formed, and the first mask layer 40 is used as a mask to etch the first pattern transfer layer 30 to form the first mask layer 40.
  • the projection of the first hole 301 is located between the projections of the first hole 301 on the substrate 10; the first pattern transfer layer 30 is etched with the second mask layer 70 as a mask to form the second hole 303; then the second isolation layer 801 is formed,
  • the second isolation layer 801 covers at least the sidewalls of the second holes 303 ; after that, a third pattern transfer layer 90 is formed, and the third pattern transfer layer 90 fills the second holes 303 .
  • the first hole 301 is provided on the first pattern transfer layer 30.
  • the second pattern transfer layer 80 is formed by spin coating, the second pattern transfer layer 80 filled in the first hole 301 is less and is located in the first pattern.
  • the second holes 303 are arranged on the first pattern transfer layer 30, and when the third pattern transfer layer 90 is formed by spin coating, the third pattern transfer layer 90 filled in the second holes 303 is less, so that the There are many third pattern transfer layers 90 on the second pattern transfer layer 80, which can reduce the thickness difference of the third pattern transfer layer 90 in the core region 1 and the edge region 2, thereby avoiding affecting subsequent processes.
  • this embodiment further provides a semiconductor structure, which is fabricated and formed by using the semiconductor structure fabrication method provided in any of the above embodiments, including a substrate 10 and a contact pad structure 102 formed on the substrate 10 , One end of the contact pad structure 102 is connected to the transistor structure in the substrate 10 , and the other end of the contact pad structure 102 is used to connect to the capacitor structure.
  • the semiconductor structure in this embodiment may be a dynamic random access memory (DRAM), which is of course not limited in this embodiment, and the semiconductor structure in this embodiment may also be other structures.
  • DRAM dynamic random access memory
  • a substrate 10 includes a core region 1 and an edge region 2 located at the periphery of the core region 1, a conductive layer 101 is provided on the substrate 10; a first pattern transfer layer 30 is formed on the conductive layer 101; A first mask layer 40 having a plurality of first hole-shaped patterns 401 arranged at intervals is formed on the first pattern transfer layer 30, and the first pattern transfer layer 30 is etched by using the first mask layer 40 as a mask to form first holes 301; after that, a first isolation layer 60 is formed, and the first isolation layer 60 covers at least the sidewall of the first hole 301; after that, a second pattern transfer layer 80 is formed, and the second pattern transfer layer 80 fills the first hole 301 and covers at least The first isolation layer 60; the second mask layer 70 having a plurality of second hole-shaped patterns 701 arranged at intervals is formed on the second pattern transfer layer 80, and the projection of each second hole-shaped pattern 701 on the substrate 10 between the projections of the first holes 301 on the substrate
  • the first hole 301 is provided on the first pattern transfer layer 30.
  • the second pattern transfer layer 80 is formed by spin coating, the second pattern transfer layer 80 filled in the first hole 301 is less and is located in the first pattern.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请实施例属于半导体制作技术领域，涉及一种半导体结构制作方法及半导体结构，用于解决边缘区对应的第二图形转移层厚度与核心区对应的第二图形转移层厚度差较大，会对后续制程造成影响的问题。该半导体结构制作方法包括：在导电层上形成第一图形转移层；在第一图形转移层上形成具有第一孔形图案的第一掩膜层，以第一掩膜层为掩膜蚀刻第一图形转移层以形成第一孔洞；形成第二图形转移层。第一图形转移层形成第一孔洞，在通过旋转涂布的方式形成第二图形转移层时，填充在第一孔洞内的第二图形转移层较少，位于第一图形转移层上的第二图形转移层较多，可以降低核心区和边缘区内第二图形转移层的厚度差，进而避免影响后续制程。

Description

半导体结构制作方法及半导体结构
本申请要求于2021年1月4日提交中国专利局、申请号为202110004433.4、申请名称为“半导体结构制作方法及半导体结构”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及半导体制造技术领域，尤其涉及一种半导体结构制作方法及半导体结构。
背景技术
随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random Access Memory，简称DRAM)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器包括存储单元，存储单元包括晶体管结构、以及与晶体管结构电连接的电容结构，通过晶体管结构可以实现电容结构内数据的读取，或者向电容结构内写入数据。
相关技术中，晶体管结构设置在衬底内，晶体管结构通过设置在衬底上的接触垫结构与电容结构相连接。制作接触垫结构时，在衬底上形成导电层，之后依次形成第一图案转移层和第一掩膜层，第一掩膜层上设置有沿第一方向延伸的第一槽形图案，以第一掩膜层为掩膜蚀刻第一图形转移层，以在第一图形转移层上形成第一沟槽；之后在第一图形转移层上形成第二图形转移层和第二掩膜层，第二掩膜层上设置有沿第二方向延伸的第二槽形图案，第一方向和第二方向具有一定夹角，以第二掩膜层为掩膜蚀刻第一图形转移层，以在第一图案转移层上形成第二沟槽，第一沟槽和第二沟槽围设成蚀刻区，去除蚀刻区域对应的导电层，即可在导电层上形成接触垫结构。
然而，在通过第一掩膜层蚀刻第一图形转移层之后，需要通过旋转涂布(spin-on hardmask，SOH)的方式形成第二图形转移层，在旋转涂布的过程中液体第二图形转移层填充在第一沟槽内，由于第一沟槽的体积较大，覆盖在第一图形转移层上的第二图形转移层厚度较小；导致衬底边缘区对应的第二图形转移层厚度与核心区对应的第二图形转移层厚度差较大，会对后续制程造成影响。
发明内容
本申请实施例提供了一种半导体结构制作方法，包括：提供衬底，所述衬底包括核心区以及位于所述核心区外围的边缘区，所述衬底上形成有导电层；
在所述导电层上形成第一图形转移层；
在所述第一图形转移层上形成具有多个间隔设置的第一孔形图案的第一掩膜层，以所述第一掩膜层为掩膜刻蚀所述第一图形转移层以形成第一孔洞；
形成第一隔离层，所述第一隔离层至少覆盖所述第一孔洞的侧壁；
形成第二图形转移层，所述第二图形转移层填充所述第一孔洞并至少覆盖所述第一隔离层；
在所述第二图形转移层上形成具有多个间隔设置的第二孔形图案的第二掩膜层，每一所述第二孔形图案在所述衬底上的投影位于相邻所述第一孔洞在所述衬底上的投影之间；
以所述第二掩膜层为掩膜刻蚀所述第一图形转移层以形成第二孔洞，所述第二孔洞的孔径尺寸与所述第一孔洞的孔径尺寸相同；
形成第二隔离层，所述第二隔离层至少覆盖所述第二孔洞的侧壁；
形成第三图形转移层，所述第三图形转移层填充所述第二孔洞。
本申请实施例还提供一种半导体结构，采用如上所述方法制作形成，包括衬底以及形成在所述衬底上的接触垫结构，所述接触垫结构的一端与所述衬底中的晶体管结构连接，所述接触垫结构的另一端用于连接电容结构。
本实施例提供的半导体结构制作方法及半导体结构，衬底包括核心区以及位于核心区外围的边缘区，衬底上设置有导电层；在导电层上形成第一图形转移层；在第一图形转移层上形成具有多个间隔设置的第一孔形图案的第一掩膜层，以第一掩膜层为掩膜蚀刻第一图形转移层以形成第一孔洞；之后，形成第一隔离层，第一隔离层至少覆盖第一孔洞的侧壁；之后，形成第二图形转移层，第二图形转移层填充第一孔洞并至少覆盖第一隔离层；在第二图形转移层上形成具有多个间隔设置的第二孔形图案的第二掩膜层，每一第二孔形图案在衬底上的投影位于第一孔洞在衬底上的投影之间；以第二掩膜层为掩膜刻蚀第一图形转移层以形成第二孔洞；之后形成第二隔离层，第二隔离层至少覆盖第二孔洞的侧壁；之后，形成第三图形转移层，第三图形转移层填充第二孔洞。第一图形转移层上设置第一孔洞，在通过旋转涂布的方式形成第二图形转移层时，填充在第一孔洞内的第二图形转移层较少，位于第一图形转移层上的第二图形转移层较多，可以降低核心区和边缘区内第二图形转移层的厚度差，进而避免影响后续膜层的形成。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构制作方法的流程图；
图2为本申请实施例提供的半导体结构制作方法中形成第一掩膜层后的俯视图；
图3为本申请实施例提供的半导体结构制作方法中形成第一掩膜层后核心区的剖视图；
图4为图2的俯视图；
图5为本申请实施例提供的半导体结构制作方法中形成第一掩膜层后边缘区的剖视图；
图6为图5的俯视图；
图7为本申请实施例提供的半导体结构制作方法中在第一图形转移层上形成第一孔洞后核心区的剖视图；
图8为图7的俯视图；
图9为本申请实施例提供的半导体结构制作方法中在第一图形转移层上形成第一孔洞后边缘区的剖视图；
图10为图9的俯视图；
图11为本申请实施例提供的半导体结构制作方法中形成第一隔离层后核心区的剖视图；
图12为图11的俯视图；
图13为本申请实施例提供的半导体结构制作方法中形成第一隔离层后边缘区的剖视图；
图14为图13的俯视图；
图15为本申请实施例提供的半导体结构制作方法中去除部分第一隔离层后核心区的剖视图；
图16为图15的俯视图；
图17为本申请实施例提供的半导体结构制作方法中去除部分第一隔离层后边缘区的剖视图；
图18为图17的俯视图；
图19为本申请实施例提供的半导体结构制作方法中形成第二图形转移层后的示意图；
图20为本申请实施例提供的半导体结构制作方法中形成第二图形转移层后核心区的剖视图；
图21为图20的俯视图；
图22为本申请实施例提供的半导体结构制作方法中形成第二图形转移层后边缘区的剖视图；
图23为图22的俯视图；
图24为本申请实施例提供的半导体结构制作方法中形成第二掩膜层后的俯视图；
图25为本申请实施例提供的半导体结构制作方法中形成第二掩膜层后核心区的剖视图；
图26为图25的俯视图；
图27为本申请实施例提供的半导体结构制作方法中形成第二掩膜层后边缘区的剖视图；
图28为图27的俯视图；
图29为本申请实施例提供的半导体结构制作方法中形成第二孔洞后核心区的剖视图；
图30为图29的俯视图；
图31为本申请实施例提供的半导体结构制作方法中形成第二孔洞后边缘区的剖视图；
图32为图31的俯视图；
图33为本申请实施例提供的半导体结构制作方法中形成第二隔离层后核心区的剖视图；
图34为图33的俯视图；
图35为本申请实施例提供的半导体结构制作方法中形成第二隔离层后边缘区的剖视图；
图36为图35的俯视图；
图37为本申请实施例提供的半导体结构制作方法中形成第三图形转移层后核心区的剖视图；
图38为图37的俯视图；
图39为本申请实施例提供的半导体结构制作方法中形成第三图形转移层后边缘区的剖视图；
图40为图39的俯视图；
图41为本申请实施例提供的半导体结构制作方法中去除位于第二图形转移层上表面的第二隔离层后核心区的剖视图；
图42为图41的俯视图；
图43为本申请实施例提供的半导体结构制作方法中去除位于第二图形转移层上表面的第二隔离层后边缘区的剖视图；
图44为图43的俯视图；
图45为本申请实施例提供的半导体结构制作方法中形成焊盘结构后核心区的剖视图；
图46为图45的俯视图；
图47为本申请实施例提供的半导体结构制作方法中形成焊盘结构后边缘区的剖视图；
图48为图47的俯视图。
附图标记说明：
1：核心区；                          2：边缘区；
10：衬底；                           101：导电层；
102：接触垫结构；                    20：硬掩膜；
30：第一图形转移层；                 301：第一孔洞；
302：第一沟槽；                      303：第二孔洞；
304：第三孔洞；                      40：第一掩膜层；
401：第一孔形图案；                  402：第一槽形图案；
50：终极图形转移层；                 60：第一隔离层；
70：第二掩膜层；                     701：第二孔形图案；
702：第三孔形图案；                  80：第二图形转移层；
801：第二隔离层；                    90：第三图形转移层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域 普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
动态随机存储器包括存储单元，存储单元包括晶体管结构、以及与晶体管结构电连接的电容结构，通过晶体管结构可以实现电容结构内数据的读取，或者向电容结构内写入数据。
晶体管结构设置在衬底内，晶体管结构通过设置在衬底上的接触垫结构与电容结构相连接。制作接触垫结构时，在衬底上形成导电层，之后依次形成第一图案转移层和第一掩膜层，第一掩膜层上设置有沿第一方向延伸的第一槽形图案，以第一掩膜层为掩膜蚀刻第一图形转移层，以在第一图形转移层上形成第一沟槽；之后在第一图形转移层上形成第二图形转移层和第二掩膜层，第二掩膜层上设置有沿第二方向延伸的第二槽形图案，第一方向和第二方向具有一定夹角，以第二掩膜层为掩膜蚀刻第一图形转移层，以在第一图案转移层上形成第二沟槽，第一沟槽和第二沟槽围设成蚀刻区，去除蚀刻区域对应的导电层，即可在导电层上形成接触垫结构。
然而，在通过第一掩膜层蚀刻第一图形转移层之后，需要通过旋转涂布(spin-on hardmask，SOH)的方式形成第二图形转移层，在旋涂的过程中液体第二图形转移层填充在第一沟槽内，由于第一沟槽的体积较大，覆盖在第一图形转移层上的第二图形转移层厚度较小；导致衬底边缘区对应的第二图形转移层厚度与核心区对应的第二图形转移层厚度差较大，会对后续制程造成影响。
本申请实施例提供一种半导体结构制作方法，通过在导电层上依次形成第一图形转移层和第一掩膜层，第一掩膜层上具有第一孔型图案，以第一掩膜层为掩膜蚀刻第一图形转移层，以形成第一孔洞，在第一掩膜层上通过旋转涂布的方式形成第二图形转移层时，第一孔洞的体积较小，第一孔洞内容纳的材料较少，覆盖在第一掩膜层上的材料较多，可以减小核心区和边缘区对应的材料厚度差，进而避免对后续制程造成影响。
本实施例中的半导体结构可以为动态随机存储器(DRAM)，下面将以半导体结构为动态随机存储器为例进行介绍，当然本实施例对此不作限制，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本实施例提供的半导体结构制作方法包括：
S101：提供衬底，衬底包括核心区以及位于核心区外围的边缘区，衬底上形成有导电层。
请参照图2-图4，边缘区2位于核心区1的外围，其中，边缘可以与核心区1相接，当然边缘区2与核心区1之间也可以具有一定的距离。进一步地，边缘区2可以环绕核心区1设置，当然边缘区2也可以位于核心区1的一侧。本实施例中，导电层101的材质可以包括钨等，形成导电层101后，导电层101覆盖整个衬底10，也就是说导电层101覆盖边缘区2以及核心区1。
本实施例中，形成导电层101之后还包括：
S102：在导电层上形成第一图形转移层。
继续参照图2-图4示例性的，第一图形转移层30的材质可以包括碳。
本实施例中，在形成第一图形转移层30之前还包括：在导电层101上形成硬掩膜 20，硬掩膜20可以为单层结构也可以为多层结构；在硬掩膜20为多层结构的实现方式中，硬掩膜20可以包括在导电层101上依次层叠设置的非晶碳层、氧化物层以及碳层。
本实施例中，在形成第一图形转移层30之前还包括：在导电层101上形成终极图形转移层50。终极图形转移层50可以作为后续蚀刻步骤的蚀刻停止层，同时也可以实现对导电层101的保护。示例性的，终极图形转移层50的材质可以包括氮氧化硅等。
本实施例中，形成第一图形转移层30之后还包括：
S103：在第一图形转移层上形成具有多个间隔设置的第一孔形图案的第一掩膜层，以第一掩膜层为掩膜刻蚀第一图形转移层以形成第一孔洞。
请参照图2-图10，在一些实现方式中，在第一掩膜层40中对应核心区1的区域设置有第一孔形图案401，第一掩膜层40中对应边缘区2的区域还设置有多个第一槽型图案402，第一槽型图案402沿远离核心区1的方向延伸，且多个第一槽型图案402平行且间隔的设置；以第一掩膜层40为掩膜刻蚀第一图形转移层30的同时，在第一图形转移层30中对应边缘区2的区域形成第一沟槽302。
在上述实现方式中，可以通过干法蚀刻或者湿法蚀刻的方式对第一图形转移层30进行蚀刻，本实施例对此不作限制。
本实施例中，在形成第一孔洞301之后包括：
S104：形成第一隔离层，第一隔离层至少覆盖第一孔洞的侧壁。
请参照图11-图14，示例性的，第一隔离层60的材质可以包括氧化硅等氧化物。第一隔离层60可以覆盖第一孔洞301的底壁、侧壁以及第一图形转移层30的上表面。
在边缘区2对应的第一图形转移层30中形成有第一沟槽302的实现方式中，形成第一隔离层60同时，第一隔离层60还至少覆盖第一沟槽302的侧壁；示例性的，第一隔离层60可以覆盖第一沟槽302的槽底、侧壁以及边缘区2对应的第一图形转移层30的上表面。
本实施例中，在形成第一隔离层60之后还包括：
S105：形成第二图形转移层，第二图形转移层填充第一孔洞并至少覆盖第一隔离层。
请参照图15-图23，示例性的，第二图形转移层80的材质可以包括碳。
第二图形转移层80可以通过旋转涂布的方式形成；由于第一图形转移层30的核心区1设置的图形为第一孔洞301，第一孔洞301的体积较小，在形成第二图形转移层80时，位于第一图形转移层30上的第二图形转移层80较多，可以降低核心度和边缘区2对应的第二图形转移层80的层厚度差(如图19中的厚度差d)，以免影响后续制程。
在边缘区2对应的第一图形转移层30中形成有第一沟槽302的实现方式中，形成第二图形转移层80的同时，第二图形转移层80还填充第一沟槽302。进一步地，填充第一沟槽302的第二图形转移层80的宽度尺寸与形成第一沟槽302后剩余位于对应边缘区2的第一图形转移层30的宽度尺寸相同。如此设置，可以提高第二图形转移层80的尺寸精度。
在一个可实现的方式中，第一隔离层60覆盖第一图形转移层30的上表面、第一 孔洞301侧壁和底壁、以及第一沟槽302的侧壁和底壁，形成第二图形转移层80之前还包括：去除位于第一图形转移层30的上表面、第一孔洞301的底壁以及第一沟槽302的底壁的部分第一隔离层60，保留位于第一孔洞301的侧壁和第一沟槽302的侧壁的部分第一隔离层60。
示例性的，可以通过干法蚀刻或者湿法蚀刻的方式去除部分第一隔离层60。进一步地，在去除部分第一隔离层60的同时，可以去除靠近上表面的第一图形转移层30。
在其他的实现方式中，第一隔离层60覆盖第一图形转移层30的上表面、第一孔洞301侧壁和底壁、以及第一沟槽302的侧壁和底壁。在形成第二图形转移层80之前，去除位于第一图形转移层30上表面的部分第一隔离层60，以保留位于第一孔洞301层侧壁和底壁、以及第一沟槽302的侧壁和底壁上的第一隔离层60(如图15-图18所示)。
本实施例中，在形成第二图形转移层80之后还包括：
S106：在第二图形转移层上形成具有多个间隔设置的第二孔形图案的第二掩膜层，每一第二孔形图案在衬底上的投影位于相邻第一孔洞在衬底上的投影之间。
如图24-图28所示，示例性的，可以通过蚀刻的方式在第二掩膜层70上形成第二孔形图案701。
在形成第二孔形图案701之后包括：
S107：以第二掩膜层为掩膜刻蚀第一图形转移层以形成第二孔洞，第二孔洞的孔径尺寸与第一孔洞的孔径尺寸相同。
继续参照图29-图32，由于第二孔形图案701在衬底10上的投影位于相邻第一孔洞301在衬底10上的投影之间，形成的第二孔洞303也位于相邻的第一孔洞301之间。示例性的，第一孔洞301和第二孔洞303在衬底10上的投影均阵列的设置，每相邻的两行第一孔洞301之间设置有一行第二孔洞303；或者，每相邻的两列第一孔洞301之间设置有一列第二孔洞303。
第一孔洞301和第二孔洞303的孔径尺寸相同，可以提高形成的接触垫结构的尺寸精度，进而提高制作的半导体器件的性能。
进一步地，在形成第二孔洞303之后，本实施例提供的半导体结构制作方法还包括：
S108：形成第二隔离层，第二隔离层至少覆盖第二孔洞的侧壁。
继续参照图25-图28，在一些实现方式中，第二掩膜层70中对应核心区1的区域设置有第二孔形图案701，第二掩膜层70中对应边缘区2的区域设置有多个第三孔形图案702，第三孔形图案702在第一图形转移层30或第二图形转移层80上的投影位于覆盖第一沟槽302侧壁的相邻第一隔离层60之间。
如图29-图32所示，在以第二掩膜层70为掩膜刻蚀第一图形转移层30以形成第二孔洞303的同时，在第一图形转移层30和第二图形转移层80中分别对应边缘区2的区域刻蚀形成对应第三孔形图案702的第三孔洞304，第三孔洞304的侧壁与相邻第一隔离层60接触；形成第二隔离层801的同时，第二隔离层801还至少填充第三孔洞304。
如图33-图36所示。通过核心区1的第一隔离层60和第二隔离层801，可以在核 心区1内的导电层上形成与电容结构连接的接触垫结构；通过边缘区2的第一隔离层60和第二隔离层801，可以在边缘区2的导电层101上具有一定图形的接触垫结构。
本实施例提供的半导体结构制作方法，在形成第二隔离层801之后还包括：
S109：形成第三图形转移层，第三图形转移层填充第二孔洞。
如图37-图40所示，第三图形转移层90可以实现对第二孔洞303内的第二隔离层801的支撑，以避免第二孔洞303内的第二隔离层801脱落。
进一步地，形成第二隔离层801还包括：第二隔离层801还覆盖第一图形转移层30或第二图形转移层80的上表面以及第二孔洞303的侧壁和底壁，并且第二隔离层801充满第三孔洞304。
形成第三图形转移层90之前还包括：
去除位于第一图形转移层30或第二图形转移层80的上表面以及第二孔洞303的底壁的部分第二隔离层801，保留第二孔洞303的侧壁和第三孔洞304内的部分第二隔离层801。
在上述实现方式中，形成第三图形转移层90还包括：
第三图形转移层90充满第二孔洞303，并且还覆盖第一图形转移层30的上表面、第二图形转移层80的上表面以及第一隔离层60上表面和第二隔离层801的上表面；去除位于第一图形转移层30的上表面、第二图形转移层80的上表面以及第一隔离层60上表面和第二隔离层801的上表面的部分第三图形转移层90，至少暴露出第一隔离层60的上表面和所述第二隔离层801的上表面，并且保留位于第二孔洞303内的部分第三图形转移层90。
示例性的，可以通过蚀刻的方式去除部分第三图形转移层90，并且保留第二孔洞303内的第三图形转移层90。
本实施例中，可以通过旋转涂布的方式形成第三图形转移层90，简化了制作难度。另外，由于在第一图形转移层30上形成的是多个第二孔洞303，第二孔洞303的体积较小，在形成第三图形转移层90时，位于核心区1的第一图形转移层30和第二图形转移层80上的第三图形转移层90厚度较大，降低了核心区1和边缘区2的第三图形转移层90的厚度差，以避免影响后续制程。
如图41-图44所示，进一步地，在去除位于第一图形转移层30的上表面、第二图形转移层80的上表面以及第一隔离层60上表面和第二隔离层801的上表面的部分第三图形转移层90后还包括：去除位于第一隔离层60上部的第二图形转移层80以及第二隔离层801。
如图45-图48所示，本实施例提供的半导体结构制作方法，在形成第三图形转移层90之后还包括：
刻蚀去除第一隔离层60和第二隔离层801以形成隔离沟槽(未示出)，沿隔离沟槽刻蚀导电层101；去除导电层101上的第一图形转移层30、第二图形转移层80和第三图形转移层90，以形成接触垫结构102。
位于核心区1的隔离沟槽围设成阵列设置的多个保留区，位于边缘区2的隔离沟槽围设成一定的保留图形；在沿隔离沟槽蚀刻导电层101后，包括保留区和保留图形对应的导电层101被保留，进而在核心区1形成用于与电容结构连接的接触垫结构102， 在边缘区2形成的接触垫结构102为具有一定图形的连接线。
通过上述设置，提高了形成的接触垫结构102的尺寸精度，进而提高了半导体结构的性能。
进一步地，去除导电层101上的第一图形转移层30、第二图形转移层80和第三图形转移层90包括：沿隔离沟槽采用自对准刻蚀方法刻蚀终极图形转移层50，同时去除第一图形转移层30、第二图形转移层80和第三图形转移层90。如此设置，简化了半导体结构的制作步骤，提高了制作速度。
在上述实现方式中，沿隔离沟槽刻蚀导电层101包括：以刻蚀后的终极图形转移层50为掩膜刻蚀导电层101。先将图形转移至终极图形转移层50上，之后再以终极图形转移层50为掩膜蚀刻导电层101，提高了形成的接触垫结构102的尺寸精度。
本实施例提供的半导体结构制作方法，衬底10包括核心区1以及位于核心区1外围的边缘区2，衬底10上设置有导电层101；在导电层101上形成第一图形转移层30；在第一图形转移层30上形成具有多个间隔设置的第一孔形图案401的第一掩膜层40，以第一掩膜层40为掩膜蚀刻第一图形转移层30以形成第一孔洞301；之后，形成第一隔离层60，第一隔离层60至少覆盖第一孔洞301的侧壁；之后，形成第二图形转移层80，第二图形转移层80填充第一孔洞301并至少覆盖第一隔离层60；在第二图形转移层80上形成具有多个间隔设置的第二孔形图案701的第二掩膜层70，每一第二孔形图案701在衬底10上的投影位于第一孔洞301在衬底10上的投影之间；以第二掩膜层70为掩膜刻蚀第一图形转移层30以形成第二孔洞303；之后形成第二隔离层801，第二隔离层801至少覆盖第二孔洞303的侧壁；之后，形成第三图形转移层90，第三图形转移层90填充第二孔洞303。第一图形转移层30上设置第一孔洞301，在通过旋转涂布的方式形成第二图形转移层80时，填充在第一孔洞301内的第二图形转移层80较少，位于第一图形转移层30上的第二图形转移层80较多，可以降低核心区1和边缘区2内第二图形转移层80的厚度差，进而避免影响后续制程。
另外，第二孔洞303设置在第一图形转移层30上，在通过旋转涂布的方式形成第三图形转移层90时，填充在第二孔洞303内的第三图形转移层90较少，使得位于第二图形转移层80上的第三图形转移层90较多，可以降低核心区1和边缘区2内第三图形转移层90的厚度差，进而避免影响后续制程。
继续参照图1-图48，本实施例还提供一种半导体结构，采用上述任一实施例提供的半导体结构制作方法制作形成，包括衬底10以及形成在衬底10上的接触垫结构102，接触垫结构102的一端与衬底10中的晶体管结构连接，接触垫结构102的另一端用于连接电容结构。
本实施例中的半导体结构可以为动态随机存储器(DRAM)，当然本实施例对此不作限制，本实施例中的半导体结构还可以为其他的结构。
本实施例提供的半导体结构，衬底10包括核心区1以及位于核心区1外围的边缘区2，衬底10上设置有导电层101；在导电层101上形成第一图形转移层30；在第一图形转移层30上形成具有多个间隔设置的第一孔形图案401的第一掩膜层40，以第一掩膜层40为掩膜蚀刻第一图形转移层30以形成第一孔洞301；之后，形成第一隔 离层60，第一隔离层60至少覆盖第一孔洞301的侧壁；之后，形成第二图形转移层80，第二图形转移层80填充第一孔洞301并至少覆盖第一隔离层60；在第二图形转移层80上形成具有多个间隔设置的第二孔形图案701的第二掩膜层70，每一第二孔形图案701在衬底10上的投影位于第一孔洞301在衬底10上的投影之间；以第二掩膜层70为掩膜刻蚀第一图形转移层30以形成第二孔洞303；之后形成第二隔离层801，第二隔离层801至少覆盖第二孔洞303的侧壁；之后，形成第三图形转移层90，第三图形转移层90填充第二孔洞303。第一图形转移层30上设置第一孔洞301，在通过旋转涂布的方式形成第二图形转移层80时，填充在第一孔洞301内的第二图形转移层80较少，位于第一图形转移层30上的第二图形转移层80较多，可以降低核心区1和边缘区2内第二图形转移层80的厚度差，进而避免影响后续制程。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

  1. 一种半导体结构制作方法，其中，包括：
    提供衬底，所述衬底包括核心区以及位于所述核心区外围的边缘区，所述衬底上形成有导电层；
    在所述导电层上形成第一图形转移层；
    在所述第一图形转移层上形成具有多个间隔设置的第一孔形图案的第一掩膜层，以所述第一掩膜层为掩膜刻蚀所述第一图形转移层以形成第一孔洞；
    形成第一隔离层，所述第一隔离层至少覆盖所述第一孔洞的侧壁；
    形成第二图形转移层，所述第二图形转移层填充所述第一孔洞并至少覆盖所述第一隔离层；
    在所述第二图形转移层上形成具有多个间隔设置的第二孔形图案的第二掩膜层，每一所述第二孔形图案在所述衬底上的投影位于相邻所述第一孔洞在所述衬底上的投影之间；
    以所述第二掩膜层为掩膜刻蚀所述第一图形转移层以形成第二孔洞，所述第二孔洞的孔径尺寸与所述第一孔洞的孔径尺寸相同；
    形成第二隔离层，所述第二隔离层至少覆盖所述第二孔洞的侧壁；
    形成第三图形转移层，所述第三图形转移层填充所述第二孔洞。
  2. 根据权利要求1所述的半导体结构制作方法，其中，在形成所述第三图形转移层之后，还包括：
    刻蚀去除所述第一隔离层和所述第二隔离层以形成隔离沟槽，沿所述隔离沟槽刻蚀所述导电层；
    去除所述导电层上的所述第一图形转移层、所述第二图形转移层和所述第三图形转移层，以形成接触垫结构。
  3. 根据权利要求1所述的半导体结构制作方法，其中，所述第一掩膜层中对应所述核心区的区域设置有所述第一孔形图案，所述第一掩膜层中对应所述边缘区的区域还设置有多个第一槽形图案，所述第一槽型图案沿远离所述核心区的方向延伸，且多个所述第一槽形图案平行且间隔的设置；
    以所述第一掩膜层为掩膜刻蚀所述第一图形转移层的同时，在所述第一图形转移层中对应所述边缘区的区域形成第一沟槽；
    形成所述第一隔离层的同时，所述第一隔离层还至少覆盖所述第一沟槽的侧壁；
    形成所述第二图形转移层的同时，所述第二图形转移层填充所述第一沟槽。
  4. 根据权利要求3所述的半导体结构制作方法，其中，填充所述第一沟槽的所述第二图形转移层的宽度尺寸与形成所述第一沟槽后剩余位于对应所述边缘区的所述第一图形转移层的宽度尺寸相同。
  5. 根据权利要求3所述的半导体结构制作方法，其中，所述第二掩膜层中对应所述核心区的区域设置有所述第二孔形图案，所述第二掩膜层中对应所述边缘区的区域设置有多个第三孔形图案，所述第三孔形图案在所述第一图形转移层或所述第二图形转移层上的投影位于覆盖所述第一沟槽侧壁的相邻所述第一隔离层之间；
    在以所述第二掩膜层为掩膜刻蚀第一图形转移层以形成所述第二孔洞的同时，在 所述第一图形转移层和所述第二图形转移层中分别对应所述边缘区的区域刻蚀形成对应所述第三孔形图案的第三孔洞，所述第三孔洞的侧壁与相邻所述第一隔离层接触；
    形成所述第二隔离层的同时，所述第二隔离层还至少填充所述第三孔洞。
  6. 根据权利要求5所述的半导体结构制作方法，其中，形成所述第二隔离层还包括：
    所述第二隔离层还覆盖所述第一图形转移层或所述第二图形转移层的上表面以及所述第二孔洞的侧壁和底壁，并且所述第二隔离层充满所述第三孔洞；
    形成第三图形转移层之前还包括：
    去除位于所述第一图形转移层或所述第二图形转移层的上表面以及所述第二孔洞的底壁的部分所述第二隔离层，保留所述第二孔洞的侧壁和所述第三孔洞内的部分所述第二隔离层。
  7. 根据权利要求3所述的半导体结构制作方法，其中，形成所述第一隔离层还包括：
    所述第一隔离层覆盖所述第一图形转移层的上表面、所述第一孔洞侧壁和底壁以及所述第一沟槽的侧壁和底壁；
    在形成所述第二图形转移层之前还包括：
    去除位于所述第一图形转移层的上表面、所述第一孔洞的底壁以及所述第一沟槽的底壁的部分所述第一隔离层，保留位于所述第一孔洞的侧壁和所述第一沟槽的侧壁的部分所述第一隔离层。
  8. 根据权利要求3所述的半导体结构制作方法，其中，形成所述第二图形转移层还包括：
    所述第二图形转移层充满所述第一孔洞和所述第一沟槽，且还覆盖所述第一图形转移层的上表面；
    在形成所述第二掩膜层之前，去除位于所述第一图形转移层上表面的部分所述第二图形转移层，保留位于所述第一孔洞和所述第一沟槽内的部分所述第二图形转移层。
  9. 根据权利要求1所述的半导体结构制作方法，其中，形成所述第三图形转移层还包括：
    所述第三图形转移层充满所述第二孔洞，并且还覆盖所述第一图形转移层的上表面、所述第二图形转移层的上表面以及所述第一隔离层上表面和所述第二隔离层的上表面；
    去除位于所述第一图形转移层的上表面、所述第二图形转移层的上表面以及所述第一隔离层上表面和所述第二隔离层的上表面的部分所述第三图形转移层，至少暴露出所述第一隔离层的上表面和所述第二隔离层的上表面，并且保留位于所述第二孔洞内的部分所述第三图形转移层。
  10. 根据权利要求2所述的半导体结构制作方法，其中，在所述导电层上形成所述第一图形转移层还包括：
    在所述导电层上形成终极图形转移层，在所述终极图形转移层上形成所述第一图形转移层。
  11. 根据权利要求10所述的半导体结构制作方法，其中，所述刻蚀去除所述第一 隔离层和所述第二隔离层以形成隔离沟槽包括：采用选择性刻蚀方法去除所述第一隔离层和所述第二隔离层，形成所述隔离沟槽并保留位于所述隔离沟槽之间的所述第一图形转移层、所述第二图形转移层和所述第三图形转移层。
  12. 根据权利要求11所述的半导体结构制作方法，其中，所述去除所述导电层上的所述第一图形转移层、所述第二图形转移层和所述第三图形转移层包括：沿所述隔离沟槽采用自对准刻蚀方法刻蚀所述终极图形转移层，同时去除所述第一图形转移层、所述第二图形转移层和所述第三图形转移层。
  13. 根据权利要求12所述的半导体结构制作方法，其中，所述沿所述隔离沟槽刻蚀所述导电层包括：以刻蚀后的所述终极图形转移层为掩膜刻蚀所述导电层。
  14. 根据权利要求1所述的半导体结构制作方法，其中，采用旋转涂布法形成所述第二图形转移层和所述第三图形转移层。
  15. 一种半导体结构，其中，采用如权利要求1-14中任一项所述方法制作形成，包括衬底以及形成在所述衬底上的接触垫结构，所述接触垫结构的一端与所述衬底中的晶体管结构连接，所述接触垫结构的另一端用于连接电容结构。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115392A1 (en) * 2013-10-28 2015-04-30 SK Hynix Inc. Semiconductor device and method for fabricating the same
CN104681717A (zh) * 2013-12-02 2015-06-03 爱思开海力士有限公司 制造纳米级结构的方法和由此制造的纳米级结构
CN110828301A (zh) * 2018-08-09 2020-02-21 长鑫存储技术有限公司 用于形成图形的方法
CN111063611A (zh) * 2018-10-17 2020-04-24 长鑫存储技术有限公司 微图案刻蚀方法
US20200219889A1 (en) * 2019-01-03 2020-07-09 Winbond Electronics Corp. Landing pad structure and method of manufacturing the same
CN111564364A (zh) * 2018-03-23 2020-08-21 联华电子股份有限公司 图案化方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106992175B (zh) * 2017-03-29 2018-03-06 睿力集成电路有限公司 半导体存储器件及其制作方法
CN110957209B (zh) * 2018-09-26 2021-12-24 长鑫存储技术有限公司 多重图形化方法及存储器的形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115392A1 (en) * 2013-10-28 2015-04-30 SK Hynix Inc. Semiconductor device and method for fabricating the same
CN104681717A (zh) * 2013-12-02 2015-06-03 爱思开海力士有限公司 制造纳米级结构的方法和由此制造的纳米级结构
CN111564364A (zh) * 2018-03-23 2020-08-21 联华电子股份有限公司 图案化方法
CN110828301A (zh) * 2018-08-09 2020-02-21 长鑫存储技术有限公司 用于形成图形的方法
CN111063611A (zh) * 2018-10-17 2020-04-24 长鑫存储技术有限公司 微图案刻蚀方法
US20200219889A1 (en) * 2019-01-03 2020-07-09 Winbond Electronics Corp. Landing pad structure and method of manufacturing the same

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