CN113314400A - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制备方法，半导体器件的制备方法包括：提供待刻蚀层；于待刻蚀层的表面形成图形化的第一牺牲层，第一牺牲层包括暴露待刻蚀层的开口；于开口内形成第二牺牲层，第二牺牲层与第一牺牲层包括接触面；接触面处的第一牺牲层与第二牺牲层反应生成第三牺牲层；至少去除部分未反应的第一牺牲层和第二牺牲层，以形成图形化掩膜结构；基于图形化掩膜结构刻蚀待刻蚀层，以形成待刻蚀图形。上述半导体器件的制备方法使得在器件特征尺寸相同的情况下，第一牺牲层的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，提高生产效率，节约成本。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件及其制备方法。
背景技术
DRAM(Dynamic Random Access Memory)，即动态随机存取存储器芯片，是最为常见的内存芯片。这些年来，DRAM持续向更小的外型尺寸发展，使得每个芯片可以封装更多的电路。这样增加了每单位面积容量，可以降低成本和增加功能，然而需要集成电路设计的最小线宽和间距的不断缩小。但是，当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，硅片表面的成像就会发生严重的畸变，从而导致光刻图形质量的严重下降。
发明内容
基于此，针对上述问题，本发明提供一种半导体器件及其制备方法。
本发明提供一种半导体器件的制备方法，包括：提供待刻蚀层；于所述待刻蚀层的表面形成图形化的第一牺牲层，所述第一牺牲层包括暴露所述待刻蚀层的开口；于所述开口内形成第二牺牲层，所述第二牺牲层与所述第一牺牲层包括接触面；所述接触面处的所述第一牺牲层与所述第二牺牲层反应生成第三牺牲层；至少去除部分未反应的所述第一牺牲层、未反应的所述第二牺牲层及所述第三牺牲层三者中的至少一者，以形成图形化掩膜结构；基于所述图形化掩膜结构刻蚀所述待刻蚀层，以形成待刻蚀图形。
上述半导体器件的制备方法使得在器件特征尺寸相同的情况下，第一牺牲层的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，提高生产效率，节约成本。
在其中一个实施例中，至少去除部分未反应的所述第一牺牲层和所述第二牺牲层，以形成图形化掩膜结构。
在其中一个实施例中，去除未反应的所述第一牺牲层及部分未反应的所述第二牺牲层以形成所述图形化掩膜结构。
在其中一个实施例中，所述第一牺牲层含有中和剂，所述第二牺牲层含有光致碱产生剂。
在其中一个实施例中，所述第一牺牲层包括光刻胶或酚醛树脂类化合物。
在其中一个实施例中，所述第二牺牲层包括光刻胶、聚烯丙胺混合物或含有聚合物树脂的混合物。
在其中一个实施例中，对所述第一牺牲层和所述第二牺牲层进行热处理，以使所述接触面处的所述第一牺牲层与所述第二牺牲层反应生成所述第三牺牲层。
在其中一个实施例中，所述热处理的时间介于30s～90s之间，所述热处理的温度介于50℃～150℃之间。
在其中一个实施例中，所述第一牺牲层包括若干第一牺牲层单元。
在其中一个实施例中，所述第一牺牲层单元俯视的形状包括圆形、三角形或四边形。
在其中一个实施例中，所述第一牺牲层单元包括柱状结构，若干个所述第一牺牲单元呈多行多列阵列排布。
在其中一个实施例中，所述若干第一牺牲层单元连接接触成若干条状第一牺牲层。
在其中一个实施例中，所述若干第一牺牲层单元连接接触成一体。
本发明还提供一种半导体器件，包括：待刻蚀层；图形化的第一牺牲层，位于所述待刻蚀层的表面，所述第一牺牲层包括暴露所述待刻蚀层的开口；第二牺牲层，位于所述开口内，第三牺牲层，位于所述第二牺牲层与所述第一牺牲层之间，所述第三牺牲层由所述第一牺牲层与所述第二牺牲层反应而形成。
上述半导体器件使得在器件特征尺寸相同的情况下，第一牺牲层的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，提高生产效率，节约成本。
在其中一个实施例中，所述第一牺牲层包括若干第一牺牲层单元，若干所述第一牺牲层单元呈多行多列阵列排布，所述第一牺牲层单元包括柱状结构，所述第一牺牲层单元的横截面形状包括圆形、三角形或四边形。
附图说明
图1为本发明的半导体器件的制备方法的流程图。
图2a～图9b为本发明的半导体器件的制备方法中各步骤所呈现的结构示意图，其中，图5b亦为本发明的半导体器件所呈现的结构示意图。
图10为本发明的半导体器件中第一牺牲层和第二牺牲层所呈现的结构示意图。
图11为本发明的半导体器件所呈现的结构示意图。
图中：10、待刻蚀层；20、第一牺牲层；201、开口；202、第一牺牲层单元；30、第二牺牲层；40、接触面；50、第三牺牲层；50、图形化掩膜结构；70、刻蚀图形。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
一个实施例，如图1所示，提供一种半导体器件的制备方法，包括：提供待刻蚀层10；于待刻蚀层10的表面形成图形化的第一牺牲层20，第一牺牲层20包括暴露待刻蚀层10的开口201；于开口201内形成第二牺牲层30，第二牺牲层30与第一牺牲层20包括接触面40；接触面40处的第一牺牲层20与第二牺牲层30反应生成第三牺牲层50；至少去除部分未反应的第一牺牲层20、未反应的第二牺牲层30及第三牺牲层50三者中的至少一者，以形成图形化掩膜结构50；基于图形化掩膜结构50刻蚀待刻蚀层10，以形成待刻蚀图形70。
在本实施例中，上述半导体器件的制备方法使得在器件特征尺寸相同的情况下，第一牺牲层20的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，提高生产效率，节约成本。
S10：如图2a～图2b所示，提供待刻蚀层10。
在一个实施例中，待刻蚀层10包括硅衬底层、锗硅衬底层、氧化硅层、氮化硅层、多晶硅层、低K介质材料、无定形碳、金属层中的一种或几种组合。
S20：如图3a～图3b所示，于待刻蚀层10的表面形成图形化的第一牺牲层20，第一牺牲层20包括暴露待刻蚀层10的开口201。
在本实施例中，采用光刻工艺于待刻蚀层10的表面形成图形化的第一牺牲层20。
在一个实施例中，第一牺牲层20包括光刻胶。
在一个实施例中，第一牺牲层20包括丙烯酸聚合物。
在一个实施例中，第一牺牲层20含有中和剂。
在一个实施例中，第一牺牲层20包括酚醛树脂类化合物。
在一个实施例中，第一牺牲层20包括若干第一牺牲层单元202。
在一个实施例中，第一牺牲层单元202俯视的形状包括圆形、三角形或四边形。
第一牺牲层单元202俯视的形状还可以是任意多边形，不管第一牺牲层单元202的形状如何都落入本发明的保护范围内。
在一个实施例中，第一牺牲层单元202包括柱状结构，若干个第一牺牲单元202呈多行多列阵列排布。
在一个实施例中，第一牺牲层单元202俯视的形状为矩形，如图10所示。
在一个实施例中，第一牺牲层20包括若干矩阵排列的圆形的第一牺牲层单元202，第一牺牲层单元202的直径介于31nm～75nm之间，例如，第一牺牲层单元202的直径可以是33nm、40nm、45nm、50nm、50nm、70nm；相邻的第一牺牲层单元202之间的距离介于31nm～95nm之间，例如，相邻的第一牺牲层单元202之间的距离可以是33nm、40nm、45nm、50nm、50nm、70nm、80nm、90nm。优选的，可以实现第一牺牲层单元202的直径为41nm，相邻的第一牺牲层单元202之间的距离为41nm。
在一个实施例中，若干第一牺牲层单元202连接接触成若干条状第一牺牲层20。
在一个实施例中，若干第一牺牲层单元202连接接触成一体。
S30：如图4a～图4b所示，于开口201内形成第二牺牲层30，第二牺牲层30与第一牺牲层20包括接触面40。
在一个实施例中，第二牺牲层30含有光致碱产生剂。
在一个实施例中，第二牺牲层30包括光刻胶、聚烯丙胺混合物或含有聚合物树脂的混合物。
在一个实施例中，于第一牺牲层20和待刻蚀层10的表面形成第二牺牲层30。
S40：如图5a～图5b所示，接触面40处的第一牺牲层20与第二牺牲层30反应生成第三牺牲层50。
在本实施例中，相邻的第一牺牲层单元202外围的第三牺牲层50可以邻接，也可以具有间距，如图5c所示。
在一个实施例中，步骤S40，包括：对第一牺牲层20和第二牺牲层30进行热处理，以使接触面40处的第一牺牲层20与第二牺牲层30反应生成第三牺牲层50。
在一个实施例中，热处理的时间介于30s～90s之间，热处理的温度介于50℃～150℃之间。
在一个实施例中，热处理包括烘烤，烘烤的温度介于130℃～150℃之间，例如，烘烤的温度可以是130℃、140℃、150℃。烘烤的时间介于8分钟～12分钟之间。优选的，烘烤时间为10分钟。
在一个实施例中，热处理的时间介于30S～90S之间，例如，热处理的时间可以是30S、50S、90S。热处理的温度介于50℃～150℃之间，例如，热处理的温度可以是50℃、80℃、100℃、150℃。
在一个实施例中，第三牺牲层50的宽度介于22nm～28nm之间，未反应的第一牺牲层20的最大直线距离介于30nm～40nm之间，未反应的第二牺牲层30的最大直线距离介于30nm～40nm之间。优选的，第三牺牲层50的宽度可以是25nm，未反应的第一牺牲层20的最大直线距离可以是35nm，未反应的第二牺牲层30的最大直线距离可以是35nm。
S50：至少去除部分未反应的第一牺牲层20、未反应的第二牺牲层30及第三牺牲层50三者中的至少一者，以形成图形化掩膜结构50。
在一个实施例中，至少去除部分未反应的第一牺牲层20和第二牺牲层30，以形成图形化掩膜结构50。
在一个实施例中，步骤S50，包括：
S501：如图5a～图5b所示，至少去除部分未反应的第一牺牲层20；
S502：如图7a～图7b所示，至少去除部分未反应的第二牺牲层30。
在一个实施例中，步骤S501，包括：去除未反应的第一牺牲层20。
在一个实施例中，由于部分未反应的第二牺牲层30宽度太小，无法被去除，所以只能去除未反应的宽度大的那一部分第二牺牲层30。
S50：如图8a～图8b所示，基于图形化掩膜结构50刻蚀待刻蚀层10，以形成待刻蚀图形70。
在一个实施例中，步骤S50之后，还包括：
S70：如图9a～图9b所示，去除图形化掩膜结构50。
一个实施例，如图5b所示，提供一种半导体器件，包括：待刻蚀层10；图形化的第一牺牲层20，位于待刻蚀层10的表面，第一牺牲层20包括暴露待刻蚀层10的开口201；第二牺牲层30，位于开口201内，第三牺牲层50，位于第二牺牲层30与第一牺牲层20之间，所述第三牺牲层50由第一牺牲层20与第二牺牲层30反应而形成。
在本实施例中，上述半导体器件使得在器件特征尺寸相同的情况下，第一牺牲层20的特征尺寸变大，而且为器件特征尺寸的进一步缩小成为可能，还能提高器件的良率，提高生产效率，节约成本。
在一个实施例中，待刻蚀层10包括氧化硅层、氮化硅层、多晶硅层、低K介质材料、无定形碳、金属层中的一种或几种组合。在一个实施例中，第一牺牲层20包括光刻胶。在一个实施例中，第一牺牲层20包括丙烯酸聚合物。
在一个实施例中，第一牺牲层20包括若干第一牺牲层单元202。
在一个实施例中，第一牺牲层单元202俯视的形状包括圆形、三角形或四边形。
在一个实施例中，第一牺牲层单元202包括柱状结构，若干个第一牺牲单元202呈多行多列阵列排布。
在一个实施例中，第一牺牲层单元202俯视的形状为矩形，如图11所示。
在一个实施例中，第一牺牲层20包括若干矩阵排列的圆形的第一牺牲层单元202。
在一个实施例中，若干第一牺牲层单元202连接接触成若干条状第一牺牲层20。
在一个实施例中，若干第一牺牲层单元202连接接触成一体。
在一个实施例中，第一牺牲层20包括若干第一牺牲层单元202，若干第一牺牲层单元202呈多行多列阵列排布，第一牺牲层单元202包括柱状结构，第一牺牲层单元202的横截面形状包括圆形、三角形或四边形。
在一个实施例中，第二牺牲层30包括光刻胶。在一个实施例中，第二牺牲层30包括聚烯丙胺。
在一个实施例中，第三牺牲层50的宽度介于22nm～28nm之间，未反应的第一牺牲层20的最大直线距离介于30nm～40nm之间，未反应的第二牺牲层30的最大直线距离介于30nm～40nm之间。优选的，第三牺牲层50的宽度可以是25nm，未反应的第一牺牲层20的最大直线距离可以是35nm，未反应的第二牺牲层30的最大直线距离介可以是35nm。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体器件的制备方法，其特征在于，包括：
提供待刻蚀层；
于所述待刻蚀层的表面形成图形化的第一牺牲层，所述第一牺牲层包括暴露所述待刻蚀层的开口；
于所述开口内形成第二牺牲层，所述第二牺牲层与所述第一牺牲层包括接触面；
所述接触面处的所述第一牺牲层与所述第二牺牲层反应生成第三牺牲层；
至少去除部分未反应的所述第一牺牲层、未反应的所述第二牺牲层及所述第三牺牲层三者中的至少一者，以形成图形化掩膜结构；
基于所述图形化掩膜结构刻蚀所述待刻蚀层，以形成待刻蚀图形。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，至少去除部分未反应的所述第一牺牲层和所述第二牺牲层，以形成图形化掩膜结构。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，去除未反应的所述第一牺牲层及部分未反应的所述第二牺牲层以形成所述图形化掩膜结构。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一牺牲层含有中和剂，所述第二牺牲层含有光致碱产生剂。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一牺牲层包括光刻胶或酚醛树脂类化合物。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第二牺牲层包括光刻胶、聚烯丙胺混合物或含有聚合物树脂的混合物。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，对所述第一牺牲层和所述第二牺牲层进行热处理，以使所述接触面处的所述第一牺牲层与所述第二牺牲层反应生成所述第三牺牲层。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述热处理的时间介于30s～90s之间，所述热处理的温度介于50℃～160℃之间。
9.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一牺牲层包括若干第一牺牲层单元。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述第一牺牲层单元俯视的形状包括圆形、三角形或四边形。
11.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述第一牺牲层单元包括柱状结构，若干个所述第一牺牲单元呈多行多列阵列排布。
12.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述若干第一牺牲层单元连接接触成若干条状第一牺牲层。
13.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述若干第一牺牲层单元连接接触成一体。
14.一种半导体器件，其特征在于，包括：
待刻蚀层；
图形化的第一牺牲层，位于所述待刻蚀层的表面，所述第一牺牲层包括暴露所述待刻蚀层的开口；
第二牺牲层，位于所述开口内；
第三牺牲层，位于所述第二牺牲层与所述第一牺牲层之间，所述第三牺牲层由所述第一牺牲层与所述第二牺牲层反应而形成。
15.根据权利要求14所述的半导体器件，其特征在于，所述第一牺牲层包括若干第一牺牲层单元，若干所述第一牺牲层单元呈多行多列阵列排布，所述第一牺牲层单元包括柱状结构，所述第一牺牲层单元的横截面形状包括圆形、三角形或四边形。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1221971A (zh) * 1997-12-31 1999-07-07 三菱电机株式会社 半导体器件及其制造方法
CN1244723A (zh) * 1998-08-06 2000-02-16 三菱电机株式会社 半导体器件的制造方法及半导体器件
US20040185382A1 (en) * 2003-03-17 2004-09-23 Samsung Electronics Co., Ltd. Method for forming a minute pattern and method for manufacturing a semiconductor device using the same
CN101910947A (zh) * 2008-01-11 2010-12-08 第一毛织株式会社 硅基硬掩模组合物(Si-SOH；Si基旋涂硬掩模)以及使用该组合物制造半导体集成电路器件的方法
US20130034965A1 (en) * 2011-08-03 2013-02-07 Samsung Electronics Co., Ltd. Methods of forming fine patterns using dry etch-back processes
CN103871846A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 自对准多重图形化方法及硅基硬掩模组合物的应用
CN104062846A (zh) * 2013-03-18 2014-09-24 索尼公司 抗蚀剂组合物和半导体器件的制造方法
US20160020098A1 (en) * 2014-07-17 2016-01-21 International Business Machines Corporation Lithography using interface reaction

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101452225B (zh) 2007-12-07 2011-12-07 中芯国际集成电路制造(上海)有限公司 光刻胶掩模图形的显影方法
CN101566793A (zh) 2008-04-23 2009-10-28 中国科学院半导体研究所 用于制备二维光子晶体的双光束全息干涉多次曝光方法
CN101303525B (zh) 2008-06-23 2012-12-05 上海集成电路研发中心有限公司 一种双重图形曝光工艺
KR101624814B1 (ko) * 2011-12-15 2016-05-26 인텔 코포레이션 단일 노광-자기 정렬된 이중, 삼중 및 사중 패터닝을 위한 방법
CN106486346B (zh) * 2015-08-27 2019-04-26 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法
JP6802667B2 (ja) 2016-08-18 2020-12-16 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置、基板処理装置、熱処理方法および基板処理方法
CN108666207B (zh) 2017-03-29 2020-12-15 联华电子股份有限公司 制作半导体元件的方法
US10340149B2 (en) 2017-09-05 2019-07-02 Nanya Technology Corporation Method of forming dense hole patterns of semiconductor devices
CN108257854B (zh) * 2017-09-27 2020-09-11 苏州太阳井新能源有限公司 一种图形化掩模的制造方法
KR20220043372A (ko) * 2020-09-29 2022-04-05 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1221971A (zh) * 1997-12-31 1999-07-07 三菱电机株式会社 半导体器件及其制造方法
CN1244723A (zh) * 1998-08-06 2000-02-16 三菱电机株式会社 半导体器件的制造方法及半导体器件
US20040185382A1 (en) * 2003-03-17 2004-09-23 Samsung Electronics Co., Ltd. Method for forming a minute pattern and method for manufacturing a semiconductor device using the same
CN101910947A (zh) * 2008-01-11 2010-12-08 第一毛织株式会社 硅基硬掩模组合物(Si-SOH；Si基旋涂硬掩模)以及使用该组合物制造半导体集成电路器件的方法
US20130034965A1 (en) * 2011-08-03 2013-02-07 Samsung Electronics Co., Ltd. Methods of forming fine patterns using dry etch-back processes
CN103871846A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 自对准多重图形化方法及硅基硬掩模组合物的应用
CN104062846A (zh) * 2013-03-18 2014-09-24 索尼公司 抗蚀剂组合物和半导体器件的制造方法
US20160020098A1 (en) * 2014-07-17 2016-01-21 International Business Machines Corporation Lithography using interface reaction

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