CN112133625A - 掩膜结构及其形成方法、存储器及其形成方法 - Google Patents
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Abstract
一种掩膜结构及其形成方法，一种存储器及其形成方法，所述掩膜结构的形成方法包括：形成依次堆叠的第一掩膜层、第一缓冲层及第二掩膜层；刻蚀所述第二掩膜层，形成沿第一方向延伸的第一刻蚀图形；在所述第一刻蚀图形的侧壁表面形成第一侧墙；以所述第一缓冲层为停止层，去除第二掩膜层，形成第二刻蚀图形；依次形成第三掩膜层、位于第三掩膜层表面的第二缓冲层以及位于所述第二缓冲层表面的第四掩膜层；刻蚀第四掩膜层，形成沿第二方向延伸的第三刻蚀图形；在第三刻蚀图形的侧壁表面形成第二侧墙；去除第四掩膜层，形成第四刻蚀图形，第四刻蚀图形与第三刻蚀图形的深度相同。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种掩膜结构及其形成方法、一种存储器及其形成方法。
背景技术
电容器作为集成电路中的必要元件之一，在电路中具有电压调整、滤波存储信号等功能，广泛用于集成电路中，例如应用于DRAM(Dynamic Random Access Memory)存储器中。
在20nm以下的DRAM制程中，随着电容孔尺寸的减小，由于浸润式光刻机的极限，直接通过两个方向曝光刻蚀不能形成小尺寸电容孔掩膜及电容孔结构；因此，必须在现有技术基础上，采用多重曝光技术形成更小尺寸的沟槽，然后通过两个方向的小尺寸沟槽叠加形成更小的电容孔掩膜以及更小的电容孔结构。
但是在双重曝光过程中，形成的沟槽结构深度不一致，且这种沟槽深度不一致会在图形转移到电容孔的掩膜过程中被放大，导致形成的电容孔掩膜有大小洞现象，或电容孔未打开现象，从而影响最终形成的DRAM存储器的性能。
如何形成孔洞大小均匀的掩膜层，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种掩膜结构及其形成方法、一种存储器及其形成方法，提高掩膜结构内的刻蚀图形深度的一致性，从而提高存储器的电容孔的尺寸的均匀性。
为了解决上述问题，本发明提供了一种掩膜结构的形成方法，包括：形成依次堆叠的第一掩膜层、第一缓冲层及第二掩膜层；刻蚀所述第二掩膜层至所述第一缓冲层表面，在所述第二掩膜层内形成沿第一方向延伸的第一刻蚀图形；在所述第一刻蚀图形的侧壁表面形成第一侧墙；以所述第一缓冲层为停止层，去除相邻所述第一侧墙之间的所述第二掩膜层，形成第二刻蚀图形，所述第二刻蚀图形与所述第一刻蚀图形的深度相同；依次形成覆盖所述第一掩膜层、所述第一缓冲层和所述第一侧墙并填充满所述第一刻蚀图形、所述第二刻蚀图形的第三掩膜层、位于所述第三掩膜层表面的第二缓冲层以及位于所述第二缓冲层表面的第四掩膜层；刻蚀所述第四掩膜层至所述第二缓冲层表面，在所述第四掩膜层内形成沿第二方向延伸的第三刻蚀图形；在所述第三刻蚀图形的侧壁表面形成第二侧墙；去除相邻所述第二侧墙之间的所述第四掩膜层，形成第四刻蚀图形，所述第四刻蚀图形与所述第三刻蚀图形的深度相同。
可选的，所述第二掩膜层与所述第一缓冲层之间的刻蚀选择比大于3；所述第四掩膜层与所述第二缓冲层之间的刻蚀选择比大于3。
可选的，所述第一缓冲层为半导体材料层，所述第二缓冲层为半导体材料层。
可选的，所述第一掩膜层、所述第二掩膜层、所述第三掩膜层以及所述第四掩膜层均包括有机掩膜层和硬掩膜层。
可选的，所述第三掩膜的所述有机掩膜层覆盖所述第一掩膜层并填充满所述第一刻蚀图形、所述第二刻蚀图形，且与所述第一侧墙的顶部表面齐平。
本发明的技术方案还提供一种掩膜结构，包括：依次堆叠的第一掩膜层、第一缓冲层以及位于所述第一缓冲层表面的第一侧墙；相邻所述第一侧墙两侧之间的刻蚀图形沿第一方向延伸，且深度均相同；覆盖所述第一掩膜层、所述第一缓冲层和所述第一侧墙并填充满所述第一刻蚀图形的第三掩膜层；位于所述第三掩膜层表面的第二缓冲层以及位于所述第二缓冲层表面的第二侧墙，相邻所述第二侧墙之间的刻蚀图形沿第二方向延伸，且深度均相同。
可选的，所述第一缓冲层为半导体材料层，所述第二缓冲层为半导体材料层。
可选的，所述第一掩膜层和所述第三掩膜层均包括有机掩膜层和硬掩膜层。
可选的，所述有机掩膜层包括含碳材料层，所述硬掩膜层包括氮氧化硅层。
可选的，所述第三掩膜层的所述有机掩膜层覆盖所述第一掩膜层并填充满相邻所述第一侧墙之间的刻蚀图形，且与所述第一侧墙的顶部表面齐平。
本发明的技术方案还提供一种掩膜结构的形成方法，包括：形成依次堆叠的第一掩膜层和第二掩膜层，所述第二掩膜层和第一掩膜层刻蚀选择比大于5；刻蚀所述第二掩膜层至所述第一掩膜层表面，在所述第二掩膜层内形成沿第一方向延伸的第一刻蚀图形；在所述第一刻蚀图形的侧壁表面形成第一侧墙；去除相邻所述第一侧墙之间的所述第二掩膜层，形成第二刻蚀图形，所述第二刻蚀图形与所述第一刻蚀图形的深度相同；依次形成覆盖所述第一掩膜层、所述第一侧墙并填充满所述第一刻蚀图形、所述第二刻蚀图形的第三掩膜层、位于所述第三掩膜层表面的第四掩膜层，所述第四掩膜层和所述第三掩膜层刻蚀选择比大于5；刻蚀所述第四掩膜层至所述第三掩膜层表面，在所述第四掩膜层内形成沿第二方向延伸的第三刻蚀图形；在所述第三刻蚀图形的侧壁表面形成第二侧墙；去除相邻所述第二侧墙之间的所述第四掩膜层，形成第四刻蚀图形，所述第四刻蚀图形与所述第三刻蚀图形的深度相同。
可选的，所述第一掩膜层和第三掩膜层均包括第一有机掩膜层和第一硬掩膜层，所述第二掩膜层和第四掩膜层均包括第二有机掩膜层和第二硬掩膜层。
可选的，所述第一硬掩膜层为氮氧化硅层，所述第二硬掩膜层为半导体材料层。
可选的，所述第一侧墙和所述第一掩膜层的刻蚀选择比大于5；所述第二侧墙与所述第三掩膜层的刻蚀选择比大于5。
本发明的技术方案还提供一种掩膜结构，包括：第一掩膜层；位于所述第一掩膜层表面的若干第一侧墙；相邻所述第一侧墙之间的刻蚀图形沿第一方向延伸，且深度均相同；覆盖所述第一掩膜层和所述第一侧墙并填充满相邻所述第一侧墙之间的刻蚀图形的第三掩膜层；位于所述第三掩膜层表面的第二侧墙，相邻所述第二侧墙之间的刻蚀图形沿第二方向延伸，且深度均相同。
可选的，所述第一掩膜层和第三掩膜层均包括有机掩膜层和硬掩膜层。
可选的，所述第一侧墙和所述第一掩膜层的刻蚀选择比大于5；所述第二侧墙与所述第三掩膜层的刻蚀选择比大于5。
本发明的技术方案还提供一种存储器的形成方法，包括：提供基底；在所述基底表面形成电容掩膜层；在所述电容掩膜层表面形成所述掩膜结构；刻蚀所述掩膜结构的所述第一侧墙、所述第二侧墙以外的区域，直至所述电容掩膜层表面，形成图形化掩膜结构；以所述图形化掩膜结构为掩膜，刻蚀所述电容掩膜层，形成图形化电容掩膜层，所述图形化电容掩膜层内具有若干阵列排列的掩膜孔图形；以所述图形化电容掩膜层为掩膜，刻蚀所述基底，在所述基底内形成若干沿第一方向、第二方向阵列排布的电容孔，所有所述电容孔的尺寸均相同。
可选的，所述基底包括衬底和位于所述衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；刻蚀所述叠层结构至所述衬底表面，形成所述电容孔。
本发明的技术方案还提供一种存储器，包括：基底，所述基底内形成有若干沿第一方向、第二方向阵列排布的电容孔，所有所述电容孔的尺寸均相同。
可选的，所述基底包括衬底和位于所述衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；所述电容孔贯穿所述叠层结构。
本发明的掩膜结构的形成方法中，采用缓冲层作为双重曝光刻蚀过程中的停止层，克服了双重曝光刻蚀过程中形成的刻蚀图形深度不一致的问题，使得掩膜结构内各方向上的刻蚀图形深度相同，从而可以避免在图形传递过程中由于位于同一层内的刻蚀图形的深度不同而导致图形之间的相对尺寸发生变化的问题。
本发明另一掩膜结构的形成方法中，采用双层掩膜层结构，且两层掩膜层的刻蚀选择比较大，在刻蚀上层掩膜层的过程中，不会对下方的掩膜层进行刻蚀，从而使得双重曝光刻蚀过程中形成的刻蚀图形深度相同，从而可以避免在图形传递过程中由于位于同一层内的刻蚀图形的深度不同而导致图形之间的相对尺寸发生变化的问题。
附图说明
图1至图5为本发明一具体实施方式的采用双重曝光方式形成掩膜孔的结构示意图；
图6至图16b为本发明一具体实施方式的掩膜结构及存储器的形成过程示意图；
图17至图26为本发明另一具体实施方式的掩膜结构及存储器的形成过程示意图。
具体实施方式
如背景技术中所述，目前的双重曝光过程中，存在两次曝光-刻蚀形成的沟槽结构深度不一致的问题。
请参考图1至图5，为一双重曝光形成掩膜孔的结构示意图。
请参考图1，在基底101上形成由于形成掩膜孔的掩膜结构，具体的膜层结构包括：第一有机掩膜层102、第一掩膜层103、第二有机掩膜层104、第二掩膜层105；并且在所述第二掩膜层105表面形成图形化的光阻层106。
请参考图2，刻蚀所述光阻层106，将所述光组层106的图形转移到第二掩膜层105和第二有机掩膜层104，在所述第二掩膜层105和第二有机掩膜层104内形成第一掩膜图形107并去除所述光阻层106。
请参考图3，在所述第一掩膜图形107侧壁表面形成侧墙108。
请参考图4，去除所述侧墙108之间剩余的第二掩膜层105和第二有机掩膜层104，形成第二掩膜孔图形109。目前，由于所述第一掩膜层103与所述第二掩膜层105、侧墙108的刻蚀选择性较小，在形成侧墙108以及去除所述第二掩膜层105和第二有机掩膜层104的过程中会进一步对第一掩膜图形107底部的第一掩膜层103也造成刻蚀，使得所述第一掩膜图形107深度大于所述第二掩膜图形109深度，这种深度不一致，会在后续图形转移到第一掩膜层103以形成电容孔掩膜的图形中被放大，导致电容孔掩膜有大小洞现象，以该电容孔掩膜作为掩膜层，刻蚀基底101形成的电容孔大小也会不均匀，请参考图5中，电容孔111和电容孔112。
下面结合附图对本发明提供的掩膜层及其形成方法、存储器的形成方法具体实施方式做详细说明。
请参考图6至图16b，为本发明一具体实施方式的掩膜结构的形成过程的结构示意图。
请参考图6，形成依次堆叠的第一掩膜层220、第一缓冲层230及第二掩膜层240。
所述第一掩膜层220、第一缓冲层230及第二掩膜层240形成于待图形化的材料层表面。
该具体实施方式中，所述第一掩膜层220、第一缓冲层230及第二掩膜层240依次堆叠形成于电容掩膜层210表面。具体的，首先在一基底200表面形成电容掩膜层210，然后再在所述电容掩膜层210表面依次形成所述第一掩膜层220、第一缓冲层230及第二掩膜层240。
该具体实施方式中，待形成的掩膜结构用于图形化所述电容掩膜层210，后续再以图形化的电容掩膜层210为掩膜，刻蚀所述基底200，在所述基底200内形成电容孔。所述电容掩膜层210包括：多晶硅掩膜层211，厚度范围为200nm～5000nm；氧化硅掩膜层212，厚度范围为250nm～350nm。在其他具体实施方式中，所述电容掩膜层210还可以包括一层或三层以上的膜层堆叠结构。
所述第一掩膜层220、第一缓冲层230及第二掩膜层240均可以采用化学气相沉积工艺或旋涂工艺形成。
所述第一掩膜层220包括第一有机掩膜层221和第一硬掩膜层222。所述第一有机掩膜层221可以为含碳材料层，例如无定型碳层、有机抗反射层等含碳有机材料层。所述第一有机掩膜层221可以为单层或多层堆叠结构。所述第一有机掩膜层221的厚度范围可以为20nm～100nm。所述第一硬掩膜层222可以为氮氧化硅层、氮化硅层、氧化硅层或碳化硅层等硬掩膜材料层。所述第一硬掩膜层222可以为单层或多层堆叠结构。所述第一硬掩膜层222的厚度范围可以为20nm～100nm。
所述第一缓冲层230可以为含硅材料层，例如多晶硅层、碳化硅层、锗硅层等半导体材料层，所述第一缓冲层230可以为单层或多层结构，厚度范围为10nm～50nm。
所述第二掩膜层240包括第二有机掩膜层241和第二硬掩膜层242。所述第二有机掩膜层241可以为含碳材料层，例如无定型碳层、有机抗反射层等含碳有机材料层。所述第二有机掩膜层241可以为单层或多层堆叠结构。所述第二有机掩膜层241的厚度范围可以为20nm～100nm。所述第二硬掩膜层242可以为氮氧化硅层、氮化硅层、氧化硅层或碳化硅层等硬掩膜材料层。所述第二硬掩膜层242可以为单层或多层堆叠结构。所述第二硬掩膜层242的厚度范围可以为20nm～100nm。
所述第二掩膜层240与所述第一缓冲层230之间具有较高的刻蚀选择比，能够使得在刻蚀所述第二掩膜层240时，对所述第一缓冲层230不进行或几乎不进行刻蚀。由于所述第二有机掩膜层241的材料为有机材料层，与所述第一缓冲层230采用的硬掩膜材料之间必然具备较高的刻蚀选择性，因此，所述第二掩膜层240与所述第一缓冲层230之间的刻蚀选择比，主要取决于所述第二硬掩膜层242与所述第一缓冲层230之间的刻蚀选择比，可以通过合理选择所述第一缓冲层230与所述第二硬掩膜层242的材料，使得两者之间具有较高的刻蚀选择性。在一个具体实施方式中，在刻蚀所述第二掩膜层240时，所述第二掩膜层240与所述第一缓冲层230的刻蚀选择比可以大于3。
所述第一掩膜层220和第二掩膜层240可以采用相同的结构和材料，或者根据实际刻蚀需要，合理设置所述第一掩膜层220和所述第二掩膜层能240的结构和材料。
请参考图7，刻蚀所述第二掩膜层240至所述第一缓冲层230表面，在所述第二掩膜层240内形成沿第一方向延伸的第一刻蚀图形251。
所述第一刻蚀图形251为沿第一方向延伸的沟槽，所述图7为垂直所述第一方向的剖面示意图。
所述第一刻蚀图形251的形成方法包括：在所述第二掩膜层240表面形成光刻胶层，对所述光刻胶层进行曝光、显影形成沿第一方向延伸的图形；然后以图形化后的光刻胶层为掩膜，依次刻蚀所述第二硬掩膜层242和第二有机掩膜层241至所述第一缓冲层230表面，将光刻胶层的图形转移至所述第二掩膜层240内，形成第一刻蚀图形251。
请参考图8，形成覆盖所述第一刻蚀图形251内壁以及所述第二掩膜层240顶部表面的第一侧墙材料层260。
可以采用化学气相沉积工艺或原子层沉积工艺形成所述第一侧墙材料层260。所述第一侧墙材料层260的材料可以为氧化硅、碳氧化硅或氮氧化硅等介质材料中的至少一种。所述第一侧墙材料层260与所述第一缓冲层230之间具有较高的刻蚀选择性，较佳的，在刻蚀所述第一侧墙材料层260时，所述第一侧墙材料层260与所述第一缓冲层230的刻蚀选择比大于5。
侧壁形成有第一侧墙材料层260的第一刻蚀图形251a的宽度为初始的第一刻蚀图形251宽度减去两倍的第一侧墙材料层260的厚度，因此，可以根据最终需要形成的第一刻蚀图形251a的宽度，合理调整所述第一侧墙材料层260的厚度，以及初始第一刻蚀图形251的宽度。
请参考图9，刻蚀所述第一侧墙材料层260(请参考图8)，去除位于所述第二掩膜层240顶部表面以及所述第一刻蚀图形251a底部的部分第一侧墙材料层260，保留所述第一刻蚀图形251a侧壁的侧墙材料层作为第一侧墙261。
可以采用等离子体刻蚀工艺，沿垂直于所述基底200表面的方向，对所述第一侧墙材料层260进行刻蚀。由于所述第一侧墙材料层260与所述第一缓冲层230具有较高的刻蚀选择比，对所述第一侧墙材料层260的刻蚀能够停止在所述第一缓冲层230表面，几乎不会对所述第一缓冲层230造成刻蚀，所述第一缓冲层230的表面依旧保持齐平。
请参考图10，以所述第一缓冲层230为停止层，去除相邻第一侧墙261之间的第二掩膜层240，形成第二刻蚀图形252，所述第二刻蚀图形252与所述第一刻蚀图形251a的深度相同。
所述第二刻蚀图形252为沿第一方向延伸的沟槽。
刻蚀采用对所述第二掩膜层240具有较高刻蚀选择性的干法或湿法刻蚀工艺。由于在刻蚀所述的第二掩膜层240的过程中，所述第二掩膜层240与所述第一缓冲层230之间具有较高的刻蚀选择比，因此，对所述第二掩膜层240的刻蚀能够及时停止在所述第一缓冲层230表面，且几乎不会对所述第一刻蚀图形251a底部暴露的第一缓冲层230表面造成刻蚀，因此，形成的第二刻蚀图形252与所述第一刻蚀图形251a的深度相同，后续通过刻蚀再将所述第二刻蚀图形252与所述第一刻蚀图形251a向下传递时，可以避免图形传递过程中，由于第二刻蚀图形252与所述第一刻蚀图形251a的深度不一致导致传递出的图形相对尺寸发生变化。
在该具体实施方式中，所述第二刻蚀图形252与所述第一刻蚀图形251a的宽度一致，并且由于所述第二刻蚀图形252与所述第一刻蚀图形251a的深度相同，可以在图形向下传递过程中，依旧保持所述第二刻蚀图形252与所述第一刻蚀图形251a对应传递的图形宽度一致。
请参考图11，依次形成覆盖所述第一掩膜层220、第一缓冲层230和第一侧墙261并填充满所述第一刻蚀图形251a、第二刻蚀图形252的第三掩膜层310、位于所述第三掩膜层310表面的第二缓冲层320以及位于所述第二缓冲层320表面的第四掩膜层330。
该具体实施方式中，首先以所述第一侧墙261为掩膜，刻蚀所述第一缓冲层230至所述第一掩膜层220表面，再形成所述第三掩膜层310。
所述第三掩膜层310、第二缓冲层320以及第四掩膜层330用于形成沿第二方向延伸的刻蚀图形。
所述第三掩膜层310包括第三有机掩膜层311及第三硬掩膜层312，所述第四掩膜层330包括第四有机掩膜层331和第四硬掩膜层332。
所述第三掩膜层310、第二缓冲层320以及第四掩膜层330的材料及形成方法可分别参考前文中第一掩膜层220、第一缓冲层230以及第二掩膜层240的材料及形成方法，在此不再赘述。
该具体实施方式中，所述第三掩膜层310的第三有机掩膜层311填充满相邻第一侧墙261之间的第一刻蚀图形251a和第二刻蚀图形252，并且通过平坦化处理，使得所述第三有机掩膜层311的表面与所述第一侧墙261的顶部表面齐平。
请参考12，刻蚀所述第四掩膜层330至所述第二缓冲层320表面，在所述第四掩膜层330内形成沿第二方向延伸的第三刻蚀图形351。
所述第三刻蚀图形351的形成方法请参考图7中第一刻蚀图形251的形成方法，在此不再赘述。与所述第一刻蚀图形251不同的在于，所述第三刻蚀图形351沿第二方向延伸，所述第一方向和第二方向相交。
请参考图13，在所述第三刻蚀图形351的侧壁表面形成第二侧墙361，且相邻第二侧墙361之间的间距相同。
所述第二侧墙361的形成方法请参考图9中第一侧墙261的形成方法。
请参考图14，去除相邻第二侧墙361之间的第四掩膜层330，形成第四刻蚀图形352，所述第四刻蚀图形352与所述第三刻蚀图形351a的深度相同。
所述第三刻蚀图形351a和第四刻蚀图形352间隔设置，且该具体实施方式中，所述第四刻蚀图形352与所述第三刻蚀图形351a的宽度相同。
至此，上述具体实施方式形成了一种掩膜结构，所述掩膜结构包括：依次堆叠的第一掩膜层220、第一缓冲层230以及位于所述第一缓冲层230表面的第一侧墙261；相邻第一侧墙261两侧之间的刻蚀图形沿第一方向延伸，且深度均相同；覆盖所述第一掩膜层220、第一缓冲层230和第一侧墙261并填充满所述刻蚀图形的第三掩膜层310；位于所述第三掩膜层310表面的第二缓冲层320以及位于所述第二缓冲层320表面的若干第二侧墙361，相邻第二侧墙361之间的刻蚀图形沿第二方向延伸，且深度均相同。
该具体实施方式中，所述相邻第一侧墙261之间的刻蚀图形贯穿所述第一缓冲层230。
所述第一缓冲层230和所述第二缓冲层320的材料可以为含硅材料层，例如多晶硅层、碳化硅层、锗硅层等半导体材料层，可以为单层或多层结构，厚度范围为10nm～50nm。
所述第一掩膜层220包括第一有机掩膜层221和第一硬掩膜层222；所述第三掩膜层310包括第三有机掩膜层311和第三硬掩膜层312。所述第三有机掩膜层311覆盖所述第一掩膜层220并填充满相邻第一侧墙261之间的刻蚀图形，且与所述第一侧墙的顶部表面齐平。
所述第一侧墙261之间的刻蚀图形深度相同，所述第二侧墙361之间的刻蚀图形深度相同，从而可以避免在图形传递过程中由于位于同一层内的刻蚀图形的深度不同而导致图形之间的相对尺寸发生变化的问题。
本发明还提供了一种基于上述具体实施方式的存储器的形成方法。
请继续参考图15，以所述第一侧墙261、第二侧墙361为掩膜，刻蚀所述掩膜结构至所述电容掩膜层210表面，形成图形化掩膜结构；再以所述图形化掩膜结构为掩膜，刻蚀所述电容掩膜层210，形成图形化电容掩膜层，所述图形化电容掩膜层210内具有若干阵列排列的掩膜孔图形213。图15为所述掩膜孔图形213的剖面示意图，而并非对应于图14的剖面位置。
由于第一侧墙261沿第一方向延伸，第二侧墙361沿第二方向延伸，因此，通过刻蚀所述掩膜结构，去除所述第一侧墙261和第二侧墙361所在区域以外的材料层，形成具有阵列图形图形化掩膜结构。
请参考图16a和图16b，沿所述掩膜孔图形213刻蚀所述基底200，在所述基底200内形成若干沿第一方向、第二方向阵列排布的电容孔201，所述电容孔201的尺寸均一致。图16a为沿16b中割线AA’的剖面示意图。
形成所述电容孔201之后，去除所述电容掩膜层210。
所述基底200可以包括衬底及形成于衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；刻蚀所述叠层结构至所述衬底表面，形成所述电容孔201。所述衬底内可以形成有存储器的存储单元的晶体管，以及位于所述晶体管上方，连接所述晶体管的源极或漏极的电连接部，所述基底200表面暴露出所述电连接部表面。所述电容孔201形于所述电连接部表面。
后续，还包括去除所述牺牲层，形成覆盖所述电容孔201内壁以及支撑层表面的下电极层、位于下电极层表面的电容介质层以及覆盖所述的电容介质层表面的上电极层。
由于各电容孔的尺寸均相同，使得在各电容孔基础上形成的电容大小相同，电容值相同，每个电容存储、释放电荷的能力相同，进而提高最终形成的存储器的性能。
上述方法形成的存储器包括：基底200，所述基底内形成有若干沿第一方向、第二方向阵列排布的电容孔201，所有电容孔的尺寸均相同。所述基底包括衬底和位于所述衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；所述电容孔贯穿所述叠层结构。
所述存储器内的电容孔尺寸相同，性能得到提高。
本发明的具体实施方式还提供另一种掩膜结构的形成方法。
请参考图17，形成依次堆叠的第一掩膜层420和第二掩膜层440，所述第二掩膜层440和第一掩膜层420刻蚀选择比大于5。
所述第一掩膜层420、第二掩膜层440形成于待图形化的材料层表面。
该具体实施方式中，所述第一掩膜层420及第二掩膜层440依次堆叠形成于电容掩膜层410表面。具体的，首先在一基底400表面形成电容掩膜层410，然后再在所述电容掩膜层410表面依次形成所述第一掩膜层420及第二掩膜层440。
该具体实施方式中，待形成的掩膜结构用于图形化所述电容掩膜层410，后续再以图形化的电容掩膜层410为掩膜，刻蚀所述基底400，在所述基底400内形成电容孔。所述电容掩膜层410包括：多晶硅掩膜层411，厚度范围为200nm～5000nm；氧化硅掩膜层412，厚度范围为250nm～350nm。在其他具体实施方式中，所述电容掩膜层410还可以包括一层或三层以上的膜层堆叠结构。
所述第一掩膜层420及第二掩膜层440均可以采用化学气相沉积工艺或旋涂工艺形成。
所述第一掩膜层420包括第一有机掩膜层421和第一硬掩膜层422。所述第一有机掩膜层421可以为含碳材料层，例如无定型碳层、有机抗反射层等含碳有机材料层。所述第一有机掩膜层421可以为单层或多层堆叠结构。所述第一有机掩膜层421的厚度范围可以为20nm～100nm。所述第一硬掩膜层422可以为氮氧化硅层、氮化硅层、氧化硅层或碳化硅层等硬掩膜材料层。所述第一硬掩膜层422可以为单层或多层堆叠结构。所述第一硬掩膜层422的厚度范围可以为20nm～100nm。
所述第二掩膜层440包括第二有机掩膜层441和第二硬掩膜层442。所述第二有机掩膜层441可以为含碳材料层，例如无定型碳层、有机抗反射层等含碳有机材料层。所述第二有机掩膜层441可以为单层或多层堆叠结构。所述第二有机掩膜层441的厚度范围可以为20nm～100nm。所述第二硬掩膜层442可以为含硅材料层，例如多晶硅层、碳化硅层、锗硅层等半导体材料层，所述第二硬掩膜层442可以为单层或多层结构，厚度范围为10nm～50nm。
所述第二掩膜层440与所述第一掩膜层420之间具有较高的刻蚀选择比，能够使得在刻蚀所述第二掩膜层440时，对所述第一掩膜层420不进行或几乎不进行刻蚀。由于所述第二有机掩膜层441的材料为有机材料层，与所述第一硬掩膜层422采用的硬掩膜材料之间必然具备较高的刻蚀选择性，因此，所述第二掩膜层440与所述第一掩膜层420之间的刻蚀选择比，主要取决于所述第二硬掩膜层442与所述第一硬掩膜层422之间的刻蚀选择比，可以通过合理选择所述第二硬掩膜层442与所述第一硬掩膜层422的材料，使得两者之间具有较高的刻蚀选择性。在一个具体实施方式中，在刻蚀所述第二掩膜层440时，所述第二掩膜层440与所述第一硬掩膜层422的刻蚀选择比可以大于5。
请参考图18，刻蚀所述第二掩膜层440至所述第一掩膜层420表面，在所述第二掩膜层440内形成沿第一方向延伸的第一刻蚀图形451。
所述第一刻蚀图形451为沿第一方向延伸的沟槽，所述图18为垂直所述第一方向的剖面示意图。
所述第一刻蚀图形451的形成方法包括：在所述第二掩膜层440表面形成光刻胶层，对所述光刻胶层进行曝光、显影形成沿第一方向延伸的图形；然后以图形化后的光刻胶层为掩膜，依次刻蚀所述第二硬掩膜层442和第二有机掩膜层441至所述第一掩膜420表面，将光刻胶层的图形转移至所述第二掩膜层440内，形成第一刻蚀图形451。
请参考图19，在所述第一刻蚀图形451的侧壁表面形成第一侧墙461。
侧壁形成有第一侧墙461的第一刻蚀图形451a的宽度为初始的第一刻蚀图形451宽度减去两倍的第一侧墙461的厚度，因此，可以根据最终需要形成的第一刻蚀图形451a的宽度，合理调整所述第一侧墙461的厚度，以及初始第一刻蚀图形451a的宽度。
所述侧墙461的形成方法包括：形成覆盖所述第一刻蚀图形451内壁以及所述第二掩膜层440顶部表面的第一侧墙材料层；刻蚀所述第一侧墙材料层，去除位于所述第二掩膜层440顶部表面以及所述第一刻蚀图形451a底部的部分第一侧墙材料层，保留所述第一刻蚀图形451a侧壁的侧墙材料层作为第一侧墙461。
可以通过选择合适的材料，使得所述第一侧墙461和所述第一掩膜层420的刻蚀选择比较大，例如大于5，这样在对所述第一侧墙材料层的刻蚀能够停止在所述第一掩膜层420表面，几乎不会对所述第一掩膜层420造成刻蚀，所述第一掩膜层420的表面依旧保持齐平。
请参考图20，去除相邻第一侧墙461之间的第二掩膜层440，形成第二刻蚀图形452，所述第二刻蚀图形452与所述第一刻蚀图形451的深度相同。
所述第二刻蚀图形452为沿第一方向延伸的沟槽。
刻蚀采用对所述第二掩膜层440具有较高刻蚀选择性的干法或湿法刻蚀工艺。由于在刻蚀所述的第二掩膜层440的过程中，所述第二掩膜层440与所述第一掩膜层420之间具有较高的刻蚀选择比，因此，对所述第二掩膜层440的刻蚀能够及时停止在所述第一掩膜层420表面，且几乎不会对所述第一刻蚀图形451a底部暴露的第一掩膜层420表面造成刻蚀，因此，形成的第二刻蚀图形452与所述第一刻蚀图形451a的深度相同，后续通过刻蚀再将所述第二刻蚀图形452与所述第一刻蚀图形451a向下传递时，可以避免图形传递过程中，由于第二刻蚀图形452与所述第一刻蚀图形451a的深度不一致导致传递出的图形相对尺寸发生变化。
在该具体实施方式中，所述第二刻蚀图形452与所述第一刻蚀图形451a的宽度一致，并且由于所述第二刻蚀图形452与所述第一刻蚀图形451a的深度相同，可以在图形向下传递过程中，依旧保持所述第二刻蚀图形452与所述第一刻蚀图形451a对应传递的图形宽度一致。
请参考图21，依次形成覆盖所述第一掩膜层420、第一侧墙461并填充满所述第一刻蚀图形451a、第二刻蚀图形452的第三掩膜层510、位于所述第三掩膜层510表面的第四掩膜层530，所述第四掩膜层530和第三掩膜层510刻蚀选择比大于5；
所述第三掩膜层510、以及第四掩膜层530用于形成沿第二方向延伸的刻蚀图形。
所述第三掩膜层510包括第三有机掩膜层511及第三硬掩膜层512，所述第四掩膜层530包括第四有机掩膜层531和第四硬掩膜层532。
所述第三掩膜层510、第四掩膜层530的材料及形成方法可分别参考前文中第一掩膜层420、第二掩膜层440的材料及形成方法，在此不再赘述。
该具体实施方式中，所述第三掩膜层510的第三有机掩膜层511填充满相邻第一侧墙461之间的第一刻蚀图形451a和第二刻蚀图形452，并且通过平坦化处理，使得所述第三有机掩膜层511的表面与所述第一侧墙461的顶部表面齐平。
请参考图22，刻蚀所述第四掩膜层530至所述第三掩膜层510表面，在所述第四掩膜层530内形成沿第二方向延伸的第三刻蚀图形551。
所述第三刻蚀图形551的形成方法请参考图18中第一刻蚀图形451的形成方法，在此不再赘述。与所述第一刻蚀图形451不同的在于，所述第三刻蚀图形551沿第二方向延伸，所述第一方向和第二方向相交。
请参考图23，在所述第三刻蚀图形551的侧壁表面形成第二侧墙561。
所述第二侧墙561的形成方法请参考图19中第一侧墙461的形成方法。所述第二侧墙561与所述第三掩膜层510的刻蚀选择比大于5，因此，在形成所述第二侧墙561的过程中，几乎不会对所述第三掩膜层510进行刻蚀，所述第三掩膜层层510表面依旧能够保持平坦。
请参考图24，去除相邻第二侧墙561之间的第四掩膜层530，形成第四刻蚀图形552，所述第四刻蚀图形552与所述第三刻蚀图形551a的深度相同。
所述第三刻蚀图形551a和第四刻蚀图形552间隔设置，且该具体实施方式中，所述第四刻蚀图形552与所述第三刻蚀图形551a的宽度相同。
至此，上述具体实施方式形成了一种掩膜结构，所述掩膜结构包括：依次堆叠的第一掩膜层420以及位于所述第一掩膜层420表面的第一侧墙461；相邻第一侧墙461两侧之间的刻蚀图形沿第一方向延伸，且深度均相同；覆盖所述第一掩膜层420、第一侧墙461并填充满相邻第一侧墙461之间的刻蚀图形的第三掩膜层510；位于所述第三掩膜层510表面的若干第二侧墙561，相邻第二侧墙561之间的刻蚀图形沿第二方向延伸，且深度均相同。
所述第一掩膜层420包括第一有机掩膜层421和第一硬掩膜层422；所述第三掩膜层510包括第三有机掩膜层511和第三硬掩膜层512。所述第三有机掩膜层511覆盖所述第一掩膜层420并填充满相邻第一侧墙461之间的刻蚀图形，且与所述第一侧墙461的顶部表面齐平。
所述第一有机掩膜层421和第三有机掩膜层511的可以为含碳材料层，例如无定型碳层、有机抗反射层等含碳有机材料层，可以为单层或多层堆叠结构，厚度范围可以为20nm～100nm。
所述第一硬掩膜层422和第三硬掩膜层512可以为氮氧化硅层、氮化硅层、氧化硅层或碳化硅层等硬掩膜材料层，可以为单层或多层堆叠结构，厚度范围可以为20nm～100nm。
所述第一侧墙461之间的刻蚀图形深度相同，所述第二侧墙561之间的刻蚀图形深度相同，从而可以避免在图形传递过程中由于位于同一层内的刻蚀图形的深度不同而导致图形之间的相对尺寸发生变化的问题。
本发明还提供了一种基于上述具体实施方式的存储器的形成方法。
请继续参考图25，以所述第一侧墙461、第二侧墙561为掩膜，刻蚀所述掩膜结构至所述电容掩膜层410表面，形成图形化掩膜结构；再以所述图形化掩膜结构为掩膜，刻蚀所述电容掩膜层410，形成图形化电容掩膜层，所述图形化电容掩膜层410内具有若干阵列排列的掩膜孔图形413。图25为所述掩膜孔图形413的剖面示意图。
由于第一侧墙461沿第一方向延伸，第二侧墙561沿第二方向延伸，因此，通过刻蚀所述掩膜结构，去除所述第一侧墙461和第二侧墙561所在区域以外的材料层，形成具有阵列图形图形化掩膜结构。
请参考图26，沿所述掩膜孔图形413刻蚀所述基底400，在所述基底400内形成若干沿第一方向、第二方向阵列排布的电容孔401，所述电容孔401的尺寸均一致。
形成所述电容孔401之后，去除所述电容掩膜层410。
所述基底400可以包括衬底及形成于衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；刻蚀所述叠层结构至所述衬底表面，形成所述电容孔401。所述衬底内可以形成有存储器的存储单元的晶体管，以及位于所述晶体管上方，连接所述晶体管的源极或漏极的电连接部，所述基底400表面暴露出所述电连接部表面。所述电容孔401形于所述电连接部表面。
后续，还包括去除所述牺牲层，形成覆盖所述电容孔401内壁以及支撑层表面的下电极层、位于下电极层表面的电容介质层以及覆盖所述的电容介质层表面的上电极层。
由于各电容孔的尺寸均相同，使得在各电容孔基础上形成的电容大小相同，电容值相同，每个电容存储、释放电荷的能力相同，进而提高最终形成的存储器的性能。
上述方法形成的存储器包括：基底400，所述基底内形成有若干沿第一方向、第二方向阵列排布的电容孔401，所有电容孔的尺寸均相同。所述基底包括衬底和位于所述衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；所述电容孔贯穿所述叠层结构。
所述存储器内的电容孔尺寸相同，性能得到提高。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (20)
1.一种掩膜结构的形成方法，其特征在于，包括：
形成依次堆叠的第一掩膜层、第一缓冲层及第二掩膜层；
刻蚀所述第二掩膜层至所述第一缓冲层表面，在所述第二掩膜层内形成沿第一方向延伸的第一刻蚀图形；
在所述第一刻蚀图形的侧壁表面形成第一侧墙；
以所述第一缓冲层为停止层，去除相邻所述第一侧墙之间的所述第二掩膜层，形成第二刻蚀图形，所述第二刻蚀图形与所述第一刻蚀图形的深度相同；
依次形成覆盖所述第一掩膜层、所述第一缓冲层和所述第一侧墙并填充满所述第一刻蚀图形、所述第二刻蚀图形的第三掩膜层、位于所述第三掩膜层表面的第二缓冲层以及位于所述第二缓冲层表面的第四掩膜层；
刻蚀所述第四掩膜层至所述第二缓冲层表面，在所述第四掩膜层内形成沿第二方向延伸的第三刻蚀图形；
在所述第三刻蚀图形的侧壁表面形成第二侧墙；
去除相邻所述第二侧墙之间的所述第四掩膜层，形成第四刻蚀图形，所述第四刻蚀图形与所述第三刻蚀图形的深度相同。
2.根据权利要求1所述的掩膜结构的形成方法，其特征在于，所述第二掩膜层与所述第一缓冲层之间的刻蚀选择比大于3；所述第四掩膜层与所述第二缓冲层之间的刻蚀选择比大于3。
3.根据权利要求1所述的掩膜结构的形成方法，其特征在于，所述第一缓冲层为半导体材料层，所述第二缓冲层为半导体材料层。
4.根据权利要求1所述的掩膜结构的形成方法，其特征在于，所述第一掩膜层、所述第二掩膜层、所述第三掩膜层以及所述第四掩膜层均包括有机掩膜层和硬掩膜层。
5.根据权利要求4所述的掩膜结构的形成方法，其特征在于，所述第三掩膜层的所述有机掩膜层覆盖所述第一掩膜层并填充满所述第一刻蚀图形、所述第二刻蚀图形，且与所述第一侧墙的顶部表面齐平。
6.一种掩膜结构，其特征在于，包括：
依次堆叠的第一掩膜层、第一缓冲层以及位于所述第一缓冲层表面的第一侧墙；
相邻所述第一侧墙两侧之间的刻蚀图形沿第一方向延伸，且深度均相同；
覆盖所述第一掩膜层、所述第一缓冲层和所述第一侧墙并填充满所述第一刻蚀图形的第三掩膜层；
位于所述第三掩膜层表面的第二缓冲层以及位于所述第二缓冲层表面的第二侧墙，相邻所述第二侧墙之间的刻蚀图形沿第二方向延伸，且深度均相同。
7.根据权利要求6所述的掩膜结构，其特征在于，所述第一缓冲层为半导体材料层，所述第二缓冲层为半导体材料层。
8.根据权利要求6所述的掩膜结构，其特征在于，所述第一掩膜层和所述第三掩膜层均包括有机掩膜层和硬掩膜层。
9.根据权利要求8所述的掩膜结构，其特征在于，所述第三掩膜层的所述有机掩膜层覆盖所述第一掩膜层并填充满相邻所述第一侧墙之间的刻蚀图形，且与所述第一侧墙的顶部表面齐平。
10.一种掩膜结构的形成方法，其特征在于，包括：
形成依次堆叠的第一掩膜层和第二掩膜层，所述第二掩膜层和第一掩膜层刻蚀选择比大于5；
刻蚀所述第二掩膜层至所述第一掩膜层表面，在所述第二掩膜层内形成沿第一方向延伸的第一刻蚀图形；
在所述第一刻蚀图形的侧壁表面形成第一侧墙；
去除相邻所述第一侧墙之间的所述第二掩膜层，形成第二刻蚀图形，所述第二刻蚀图形与所述第一刻蚀图形的深度相同；
依次形成覆盖所述第一掩膜层、所述第一侧墙并填充满所述第一刻蚀图形、所述第二刻蚀图形的第三掩膜层、位于所述第三掩膜层表面的第四掩膜层，所述第四掩膜层和所述第三掩膜层刻蚀选择比大于5；
刻蚀所述第四掩膜层至所述第三掩膜层表面，在所述第四掩膜层内形成沿第二方向延伸的第三刻蚀图形；
在所述第三刻蚀图形的侧壁表面形成第二侧墙；
去除相邻所述第二侧墙之间的所述第四掩膜层，形成第四刻蚀图形，所述第四刻蚀图形与所述第三刻蚀图形的深度相同。
11.根据权利要求10所述的掩膜结构的形成方法，其特征在于，所述第一掩膜层和第三掩膜层均包括第一有机掩膜层和第一硬掩膜层，所述第二掩膜层和第四掩膜层均包括第二有机掩膜层和第二硬掩膜层。
12.根据权利要求11所述的掩膜结构的形成方法，其特征在于，所述第一硬掩膜层为氮氧化硅层，所述第二硬掩膜层为半导体材料层。
13.根据权利要求10所述的掩膜结构的形成方法，其特征在于，所述第一侧墙与所述第一掩膜层的刻蚀选择比大于5；所述第二侧墙与所述第三掩膜层的刻蚀选择比大于5。
14.一种掩膜结构，其特征在于，包括：
第一掩膜层；
位于所述第一掩膜层表面的第一侧墙；
相邻所述第一侧墙之间的刻蚀图形沿第一方向延伸，且深度均相同；
覆盖所述第一掩膜层和所述第一侧墙并填充满相邻所述第一侧墙之间的刻蚀图形的第三掩膜层；
位于所述第三掩膜层表面的第二侧墙，相邻所述第二侧墙之间的刻蚀图形沿第二方向延伸，且深度均相同。
15.根据权利要求14所述的掩膜结构，其特征在于，所述第一掩膜层和所述第三掩膜层均包括有机掩膜层和硬掩膜层。
16.根据权利要求14所述的掩膜结构，其特征在于，所述第一侧墙和所述第一掩膜层的刻蚀选择比大于5；所述第二侧墙与所述第三掩膜层的刻蚀选择比大于5。
17.一种存储器的形成方法，其特征在于，包括：
提供基底；
在所述基底表面形成电容掩膜层；
采用如权利要求1-5、10-13中任一项所述方法，在所述电容掩膜层表面形成所述掩膜结构；
刻蚀所述掩膜结构的所述第一侧墙、所述第二侧墙以外的区域，直至所述电容掩膜层表面，形成图形化掩膜结构；
以所述图形化掩膜结构为掩膜，刻蚀所述电容掩膜层，形成图形化电容掩膜层，所述图形化电容掩膜层内具有若干阵列排列的掩膜孔图形；
以所述图形化电容掩膜层为掩膜，刻蚀所述基底，在所述基底内形成若干沿第一方向、第二方向阵列排布的电容孔，所有所述电容孔的尺寸均相同。
18.根据权利要求17所述的存储器的形成方法，其特征在于，所述基底包括衬底和位于所述衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；刻蚀所述叠层结构至所述衬底表面，形成所述电容孔。
19.一种存储器，其特征在于，包括：
基底，所述基底内形成有若干沿第一方向、第二方向阵列排布的电容孔，所有所述电容孔的尺寸均相同。
20.根据权利要求19所述的存储器，其特征在于，所述基底包括衬底和位于所述衬底表面的叠层结构，所述叠层结构包括交替层叠的牺牲层和支撑层；所述电容孔贯穿所述叠层结构。
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Cited By (10)
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| CN113013030A (zh) * | 2021-02-23 | 2021-06-22 | 长鑫存储技术有限公司 | 半导体结构的制备方法 |
| CN113078105A (zh) * | 2021-03-29 | 2021-07-06 | 长鑫存储技术有限公司 | 掩膜结构的制备方法、半导体结构及其制备方法 |
| CN113097141A (zh) * | 2021-03-29 | 2021-07-09 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制备方法 |
| CN113097139A (zh) * | 2021-03-29 | 2021-07-09 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制备方法 |
| CN113097142A (zh) * | 2021-03-30 | 2021-07-09 | 长鑫存储技术有限公司 | 一种图案化方法及半导体结构 |
| CN113130751A (zh) * | 2021-03-02 | 2021-07-16 | 长鑫存储技术有限公司 | 半导体结构的制作方法和半导体结构 |
| US20220270879A1 (en) * | 2021-02-23 | 2022-08-25 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure |
| WO2022183666A1 (zh) * | 2021-03-01 | 2022-09-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| WO2022205673A1 (zh) * | 2021-03-30 | 2022-10-06 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及其制作方法 |
| WO2023137838A1 (zh) * | 2022-01-21 | 2023-07-27 | 长鑫存储技术有限公司 | 一种半导体结构及其制造方法 |
Citations (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070048938A1 (en) * | 2005-08-30 | 2007-03-01 | Samsung Electronics Co., Ltd. | Method of manufacturing MOS transistor with multiple channel structure |
| US20090124086A1 (en) * | 2007-11-13 | 2009-05-14 | Hynix Semiconductor Inc. | Method of fabricating a flash memory device |
| KR20090067606A (ko) * | 2007-12-21 | 2009-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| CN102486996A (zh) * | 2010-12-03 | 2012-06-06 | 中芯国际集成电路制造(北京)有限公司 | 双重图形化方法 |
| CN103794476A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 自对准三重图形的形成方法 |
| JP2014096475A (ja) * | 2012-11-09 | 2014-05-22 | Ps4 Luxco S A R L | 半導体装置の製造方法 |
| CN103928292A (zh) * | 2013-01-11 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 条形结构的形成方法 |
| US20140308810A1 (en) * | 2013-04-10 | 2014-10-16 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| CN104112703A (zh) * | 2013-04-22 | 2014-10-22 | 中芯国际集成电路制造(上海)有限公司 | 金属互连结构及其制作方法 |
| CN104124137A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104136994A (zh) * | 2012-02-22 | 2014-11-05 | 国际商业机器公司 | 双硬掩模光刻工艺 |
| CN108538835A (zh) * | 2018-05-16 | 2018-09-14 | 睿力集成电路有限公司 | 电容器阵列结构及其制备方法 |
| CN108717936A (zh) * | 2018-06-27 | 2018-10-30 | 长鑫存储技术有限公司 | 双面电容器结构及其制备方法 |
| CN108933136A (zh) * | 2018-08-22 | 2018-12-04 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| CN108987346A (zh) * | 2017-06-02 | 2018-12-11 | 长鑫存储技术有限公司 | 半导体存储器及其制造方法 |
| CN109065501A (zh) * | 2018-07-19 | 2018-12-21 | 长鑫存储技术有限公司 | 电容阵列结构及其制备方法 |
| CN109216168A (zh) * | 2017-07-04 | 2019-01-15 | 联华电子股份有限公司 | 图案化方法 |
| CN210272255U (zh) * | 2019-06-24 | 2020-04-07 | 长鑫存储技术有限公司 | 掩膜结构和存储器 |
-
2019
- 2019-06-24 CN CN201910550540.XA patent/CN112133625B/zh active Active
Patent Citations (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070048938A1 (en) * | 2005-08-30 | 2007-03-01 | Samsung Electronics Co., Ltd. | Method of manufacturing MOS transistor with multiple channel structure |
| US20090124086A1 (en) * | 2007-11-13 | 2009-05-14 | Hynix Semiconductor Inc. | Method of fabricating a flash memory device |
| KR20090067606A (ko) * | 2007-12-21 | 2009-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| CN102486996A (zh) * | 2010-12-03 | 2012-06-06 | 中芯国际集成电路制造(北京)有限公司 | 双重图形化方法 |
| CN104136994A (zh) * | 2012-02-22 | 2014-11-05 | 国际商业机器公司 | 双硬掩模光刻工艺 |
| CN103794476A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 自对准三重图形的形成方法 |
| JP2014096475A (ja) * | 2012-11-09 | 2014-05-22 | Ps4 Luxco S A R L | 半導体装置の製造方法 |
| CN103928292A (zh) * | 2013-01-11 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 条形结构的形成方法 |
| US20140308810A1 (en) * | 2013-04-10 | 2014-10-16 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| CN104112703A (zh) * | 2013-04-22 | 2014-10-22 | 中芯国际集成电路制造(上海)有限公司 | 金属互连结构及其制作方法 |
| CN104124137A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN108987346A (zh) * | 2017-06-02 | 2018-12-11 | 长鑫存储技术有限公司 | 半导体存储器及其制造方法 |
| CN109216168A (zh) * | 2017-07-04 | 2019-01-15 | 联华电子股份有限公司 | 图案化方法 |
| CN108538835A (zh) * | 2018-05-16 | 2018-09-14 | 睿力集成电路有限公司 | 电容器阵列结构及其制备方法 |
| CN108717936A (zh) * | 2018-06-27 | 2018-10-30 | 长鑫存储技术有限公司 | 双面电容器结构及其制备方法 |
| CN109065501A (zh) * | 2018-07-19 | 2018-12-21 | 长鑫存储技术有限公司 | 电容阵列结构及其制备方法 |
| CN108933136A (zh) * | 2018-08-22 | 2018-12-04 | 长鑫存储技术有限公司 | 半导体结构、存储器结构及其制备方法 |
| CN210272255U (zh) * | 2019-06-24 | 2020-04-07 | 长鑫存储技术有限公司 | 掩膜结构和存储器 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022179035A1 (zh) * | 2021-02-23 | 2022-09-01 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
| CN113013030A (zh) * | 2021-02-23 | 2021-06-22 | 长鑫存储技术有限公司 | 半导体结构的制备方法 |
| US20220270879A1 (en) * | 2021-02-23 | 2022-08-25 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure |
| WO2022183666A1 (zh) * | 2021-03-01 | 2022-09-09 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113130751A (zh) * | 2021-03-02 | 2021-07-16 | 长鑫存储技术有限公司 | 半导体结构的制作方法和半导体结构 |
| CN113097139A (zh) * | 2021-03-29 | 2021-07-09 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制备方法 |
| CN113078105B (zh) * | 2021-03-29 | 2022-07-05 | 长鑫存储技术有限公司 | 掩膜结构的制备方法、半导体结构及其制备方法 |
| CN113097141A (zh) * | 2021-03-29 | 2021-07-09 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制备方法 |
| CN113078105A (zh) * | 2021-03-29 | 2021-07-06 | 长鑫存储技术有限公司 | 掩膜结构的制备方法、半导体结构及其制备方法 |
| CN113097142B (zh) * | 2021-03-30 | 2022-05-10 | 长鑫存储技术有限公司 | 一种图案化方法及半导体结构 |
| CN113097142A (zh) * | 2021-03-30 | 2021-07-09 | 长鑫存储技术有限公司 | 一种图案化方法及半导体结构 |
| WO2022205673A1 (zh) * | 2021-03-30 | 2022-10-06 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及其制作方法 |
| WO2023137838A1 (zh) * | 2022-01-21 | 2023-07-27 | 长鑫存储技术有限公司 | 一种半导体结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112133625B (zh) | 2024-05-21 |
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